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TWI785775B - 一種半導體元件及其製造方法 - Google Patents

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TWI785775B
TWI785775B TW110132713A TW110132713A TWI785775B TW I785775 B TWI785775 B TW I785775B TW 110132713 A TW110132713 A TW 110132713A TW 110132713 A TW110132713 A TW 110132713A TW I785775 B TWI785775 B TW I785775B
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layers
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陳書涵
李一劭
陳俊紘
志安 徐
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台灣積體電路製造股份有限公司
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Abstract

本揭露內容是有關於一種半導體元件，其中半導體元件包含半導體奈米結構及氧化層，其中氧化層包含在半導體奈米結構的頂表面及底表面的水平部分，在半導體奈米結構的側壁之垂直部分，在半導體奈米結構的角落之角落部分。水平部分具有第一厚度。垂直部分具有第二厚度。角落部分具有第三厚度。第二厚度及第三厚度皆係大於第一厚度。高介電係數層環繞氧化層。閘極電極環繞高介電係數層。

Description

一種半導體元件及其製造方法
本揭露內容是有關於一種半導體元件，特別是一種具有角落厚度增厚的閘極氧化物之半導體元件及其製造方法。
半導體元件係用於多種電子應用中，如個人電腦、手機、數位相機或其他電子設備。半導體元件通常是藉由在半導體材料上依序地沉積絕緣或介電層、導體層及半導體層之材料製造，並利用微影來圖案化多個材料層，以於其上形成電路組件及單元。
透過持續減少最小特徵尺寸，半導體工業持續改進多種電子組件(如：電晶體、二極體、電阻器及電容器等)之積體密度，從而允許更多的組件整合於特定的區域中。然而，當最小特徵尺寸減少，應解決的其他問題可產生。
在本揭露之一些實施例中，提供一種半導體元件的 製造方法，此方法包含交替地磊晶成長多個半導體層及多個犧牲層；圖案化此些半導體層及此些犧牲層，以形成堆疊；移除堆疊的第一部份及第二部分，以分別形成第一溝槽及第二溝槽；分別形成第一源極/汲極區域及第二源極/汲極區域於第一溝槽及第二溝槽中，其中第一溝槽及第二溝槽間具有堆疊的部分；自堆疊的此些部分移除此些犧牲層；氧化在堆疊的部分中的此些半導體層，以在此些半導體層上形成多個閘極氧化物，其中此些閘極氧化物包含氧化層，此氧化層係形成於此些半導體層中的半導體層上，且其中氧化層包含水平部分及垂直部分，且垂直部分較水平部分厚；以及形成包覆半導體層及氧化層的閘極電極。
在本揭露之一些實施例中，半導體元件包含半導體奈米結構、氧化層、多個水平部分、多個垂直部分、高k值介電層及閘極電極，其中水平部分係位於半導體奈米結的頂表面及底表面，且水平部分具有第一厚度。垂直部分係在半導體奈米結構的側壁，且垂直部分具有第二厚度。角落部分係在半導體奈米結構的角落，其中角落部分具有第三厚度，且第二厚度及第三厚皆係大於第一厚度。高k值介電層圍繞氧化層。閘極電極圍繞高k值介電層。
在本揭露之一些實施例中，半導體元件包含奈米場效電晶體，其中奈米場效電晶體包含多個半導體條及多個氧化層。多個半導體條之較高者與對應的多個半導體條之較低者重疊，且多個半導體條係以多個空隙垂直相間隔。每個多個氧化層包覆此些半導體條之一者，其中多個氧化 層之一者包含第一部分及第二部分，第一部分具有第一厚度，第二部分具有第二厚度，且第二厚度對第一厚度的比值實質係大於約1.5。
10:晶圓
20:基材
20’:基材條
22:多層堆疊
22’:多層半導體堆疊
22A:第一層
22B:第二層
23:溝槽
24:半導體條
26:淺溝槽絕緣區域
26T:頂表面
28:突出鰭
30:虛設閘極堆疊
32:虛設閘極介電質
34:虛設閘極電極
36:硬遮罩層
38:閘極間隙壁
38’:鰭間隔
42,58:凹陷
44:內間隙壁
48:區域
49:空隙
50:接觸蝕刻停止層
52:層間介電質
62:氧化層
62C:角落部分
62H:水平部分
62V:垂直部分
64:高k值介電層
66:閘極介電質
68:閘極電極
70:閘極堆疊
74:閘極遮罩
76:層間介電質
78:矽化物區域
80A,80B:接觸窗插塞
82:奈米場效電晶體
200:製程流程
202,204,208,210,212,214,216,218,220,222,224,226,228,230,232,234,236:製程
A1-A1,A2-A2,B-B:
T62H,T62V,T62C:厚度
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵僅作示意之用並非按照比例繪示。事實上，為了清楚討論，許多特徵的尺寸可以經過任意縮放。
第1圖至第4圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第9C圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第15C圖、第16A圖、第16B圖及第16C圖係繪示一些實施例的奈米結構電晶體之形成過程的中間階段之透視圖及剖面圖。
第17圖至第19圖係繪示一些實施例的半導體條上之氧化層的剖面圖。
第20圖係繪示一些實施例之用以形成奈米結構電晶體的製成流程圖。
以下揭露內容提供了各種實施例或例示，以實現本 揭露內容的不同特徵。下文所述之元件與配置的具體例子係用以簡化本揭露內容。當可想見，此等敘述僅為例示，其本意並非用於限制本揭露內容。舉例而言，在下文的描述中，將第一特徵形成於第二特徵上或上方，可能包含某些實施例其中所述的第一與第二特徵彼此直接接觸；亦可能包含某些實施例其中於上述第一與第二特徵之間還形成其他特徵，而使得第一與第二特徵可能沒有直接接觸。此外，本揭露內容可能會在多個實施例中重複使用元件符號及/或標號。此種重複使用乃是基於簡化與清楚之目的，且其本身不代表所討論的不同實施例及/或組態之間的關係。
再者，在此處可使用空間對應詞彙，例如「之下」、「下方」、「低於」、「之上」、「上方」等類似詞彙，以方便說明圖中所繪示的一元件或特徵相應於另一或多個元件或特徵之間的關係。此等空間對應詞彙其本意除了圖中所繪示的位向之外，還涵蓋了裝置在使用或操作中所處的多種不同位向。可將所述設備放置於其他位向(如：旋轉90度或處於其他位向)，並可相應解釋本揭露內容使用的空間對應描述。
本揭露內容提供一種奈米結構電晶體(又稱為奈米場效電晶體，nano-Field Effect Transistor，nano-FET)及其形成方法，其中此奈米結構電晶體亦是全環繞式(Gate All Around，GAA)電晶體。在本揭露內容之一些實施例中，奈米結構電晶體之閘極氧化物係形成 為垂直部分與水平部分，其中垂直部分是在奈米結構的側壁上，且水平部分是在奈米結構的頂表面及底表面，且垂直部分較水平部分厚。製備製程係被調整，以達到較水平部分厚之角落部分及側壁部分。本揭露內容中所討論之實施例將提供能夠製造或使用本揭露內容的標的之實例，且本揭露所屬技術領域中具有通常知識者將輕易理解，可在不同實施例之考量範疇內作出之修改。下圖中之相同元件符號及字元係指相同組件。雖然方法實施例可經討論為依一特定順序執行，但其他方法實施例可依任何邏輯順序執行。
第1圖至第4圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第9C圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第15C圖、第16A圖、第16B圖及第16C圖係繪示根據本揭露內容之一些實施例的奈米結構電晶體之製備過程的中間階段之透視圖及剖面圖。相應的製程也反映在第20圖所示之製程流程。
第1圖繪示晶圓10的透視圖。根據第1圖，在基材20上，晶圓10包含多層結構，且此多層結構具有於基材20上之多層堆疊22。在一些實施例中，基材20是半導體基材，例如：矽基材、矽鍺(SiGe)基材或類似物，而其他基材及/或結構可被使用，如：絕緣層上半導體 (semiconductor-on-insulator，SOI)、應變絕緣層上半導體、絕緣層上矽鍺或類似物。基材20可被摻雜成p型半導體，雖然在其他實施例中，基材20可被摻雜成n型半導體。
在一些實施例中，多層堆疊22係藉由一系列的沉積製程形成，以沉積交替材料。各自的製程在第20圖所示的製程流程200中表示為製程202。在一些實施例中，多層堆疊22包含第一層22A及第二層22B，其中第一層22A係由第一半導體材料形成，且第二層22B係由不同於第一半導體材料之第二半導體材料形成。
在一些實施例中，第一層22A的第一半導體材料係由SiGe、Ge、Si、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或類似物形成，或者包含此些材料。在一些實施例中，第一層22A的沉積(如：SiGe)係透過磊晶成長，且相應的沉積方法可為氣相磊晶(Vapor-Phase Epitaxy，VPE)、分子束磊晶(Molecular Beam Epitaxy，MBE)、化學氣相沉積(Chemical Vapor deposition，CVD)、低壓化學氣相沉積(Low Pressure CVD，LPCVD)、原子層沉積(Atomic Layer Deposition，ALD)、超真空化學氣相沉積(Ultra High Vacuum CVD，UHVCVD)、減壓化學氣相沉積(Reduced Pressure CVD，RPCVD)或類似方法。在一些實施例中，第一層22A係形成，以具有第一厚度，其中第一厚度實質係約30Å至約300Å。然 而，在實施例的範圍內，可使用任何適合的厚度。
一旦第一層22A已沉積於基材20上，第二層22B係沉積於第一層22A之上。在一些實施例中，第二層22B係由第二半導體材料(如：Si、SiGe、Ge、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、其組合或類似物)形成，或者包含此些材料，其中第二半導體材料不同於第一層22A的第一半導體材料。舉例而言，在一些實施例中，當第一層22A係矽鍺，第二層22B可由矽形成，反之亦然。應可理解，任何適合的材料結合可用於第一層22A及第二層22B。
在一些實施例中，第二層22B係磊晶地成長於第一層22A上，且第二層22B係使用相似於用以形成第一層22A之沉積技術。在一些實施例中，第二層22B係形成至相似於第一層22A之厚度的厚度。然而，第二層22B也可形成至與第一層22A不同的厚度。在一些實施例中，第二層22B可形成至第二厚度在實質是約10Å至約500Å的範圍內。
一旦第二層22B係形成於第一層22A上，重複沉積製程，以形成多層堆疊22中殘留層，直到多層堆疊22所設定的最頂層已形成。在一些實施例中，第一層22A的厚彼此相同或相似，且第二層22B的厚度彼此相同或相似。在其他實施例中，第一層22A的厚度與第二層22B的厚度可為相同或不同。在一些實施例中，在接續的製程中移除第一層22A，且在整個說明書中，第一層22A又稱為犧 牲層。在其他實施例中，在接續的製程中移除第二層22B。
在一些實施例中，一些墊氧化層和硬遮罩層(圖未繪示)形成於多層堆疊22上方，其中如接續的圖所示，此些層係用於圖案化製程。此些層是被圖案化，且係用於接續的多層堆疊22的圖案化。
根據第2圖，多層堆疊22及多層堆疊22之下的基材20之部分係在蝕刻製程中被圖案化，以形成溝槽23。對應的各自的製程在第20圖所示的製程流程200中表示為製程204。溝槽23延伸至基材20。在以下本揭露內容中，多層堆疊22的殘留部分又稱為多層半導體堆疊22’。在多層半導體堆疊22’之下，殘留基材20的一些部分，而此些部分在以下本揭露內容中被稱為基材條(substrate strips)20’。多層半導體堆疊22’包含對應第一層22A的半導體層及對應第一層22B的半導體層。在以下本揭露內容中，對應第一層22A的半導體層又稱為犧牲層，且對應第一層22B的半導體層又稱為奈米結構。多層半導體堆疊22’的多個部分及多層半導體堆疊22’之下的基材條20’統稱為半導體條24。
在以上繪示的實施例中，全環繞式(gate all around，GAA)電晶體結構可以任何適合的方法圖案化。舉例而言，全環繞式電晶體結構可利用一個或多個微影製程圖案化，包含雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程合併微影製程及自對準製程，以允許所產生之圖案相較於其他使用單一且直接微影製程 所製得之圖案，具有較小之節距。舉例而言，在一些實施例中，犧牲層係形成於基材上，且用微影製程圖案化。利用自對準製程，間隙壁係沿著圖案化的犧牲層形成。接下來，移除犧牲層，且殘留的間隙壁可接著用於圖案化全環繞式結構。
第3圖繪示絕緣區域的形成，其中絕緣區域在本揭露內容中又稱為淺溝槽絕緣(Shallow Trench Isolation，STI)區域26。各自的製程在第20圖所示的製程流程200中表示為製程206。淺溝槽絕緣區域26可包含襯墊氧化物(圖未繪示)，其中襯墊氧化物可為熱氧化物，其中此熱氧化物是藉由基材20的表層之熱氧化法形成。襯墊氧化物亦可為沉積的矽氧化層，且沉積的矽氧化層是利用如原子層沉積、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)、化學氣相沉積或類似方法形成。淺溝槽絕緣區域26亦可包含介電材料於襯墊氧化物之上，其中介電材料可利用可流動化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)、旋轉塗佈、高密度電漿化學氣相沉積或類似方法形成。可接著進行平坦化製程[如：化學機械研磨(Chemical Mechanical Polish，CMP)製程或機械研磨製程]，以平整化介電材料的頂表面，且介電材料的殘留部分是淺溝槽絕緣區域26。
接下來，凹陷淺溝槽絕緣區域26，使得半導體條24的頂部突出而高於淺溝槽絕緣區域26之殘留部分的頂 表面26T，從而形成突出鰭28。突出鰭28包含多層半導體堆疊22’及基材條20’的頂部。淺溝槽絕緣區域26的凹陷可利用乾式蝕刻製程進行，舉例而言，其中NF3及NH3係用以做為蝕刻氣體。電漿可產生在蝕刻製程期間。氬氣也可包含於蝕刻製程期間。在本揭露內容的其他實施例中，淺溝槽絕緣區域26的凹陷可藉由濕式蝕刻製程進行。化學蝕刻劑可例如包含HF。
根據第4圖，虛設閘極堆疊30及閘極間隙壁38係形成於突出鰭28的頂表面及側壁。各自的製程在第20圖所示的製程流程200中表示為製程208。虛設閘極堆疊30可包含虛設閘極介電質32及虛設閘極介電質32上的虛設閘極電極34。虛設閘極介電質32可藉由氧化突出鰭28的表面部分形成氧化層。虛設閘極電極34可例如利用多矽或非晶矽形成，且也可使用其他材料(如：非晶碳)。每一虛設閘極堆疊30也可包含一個(或多個)硬遮罩層36於虛設閘極電極34上。硬遮罩層36可由氮化矽、氧化矽、碳氮化矽(silicon carbo-nitride)、碳氮氧化矽(silicon oxy-carbo nitride)或其多層形成。虛設閘極堆疊30可與一個或多個突出鰭28及突出鰭28間之淺溝槽絕緣區域26交叉。虛設閘極堆疊30的縱向可垂直於突出鰭28的縱向。虛設閘極堆疊30的形成包含形成虛設閘極介電層、沉積虛設閘極電極層於虛設閘極介電層上、沉積一個或多個硬遮罩層，並接著藉由圖案化製程圖案化已形成的層。
接下來，閘極間隙壁38係形成於虛設閘極堆疊30的側壁上。在本揭露內容之一些實施例中，閘極間隙壁38係由如氮化矽(SiN)、氧化矽(SiO2)、碳氮化矽(SiCN)、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)或類似物形成，且閘極間隙壁38可具有單層結構或多層結構，其中多層結構包含多個介電層。閘極間隙壁38的製備製程可包含沉積一個或多個介電層，並接著於介電層上進行非等向性蝕刻製程。介電層的殘留部分是閘極間隙壁38。
第5A圖及第5B圖繪示第4圖所示之結構的剖面圖。第5A圖繪示第4圖的參考剖面A1-A1，其中剖面A1-A1剖切通過未被虛設閘極堆疊30及閘極間隙壁38所覆蓋之突出鰭28的部分，且平行於閘極長度方向。第5A圖及第5B圖也繪示鰭間隙壁38’，其中鰭間隙壁38’係在突出鰭28之側壁上。第5B圖繪示第4圖的參考剖面B-B，其中參考剖面B-B平行於突出鰭28的縱向。
根據第6A圖及第6B圖，突出鰭28不在虛設閘極堆疊30及閘極間隙壁38正下方的部分係藉由蝕刻製程凹陷，以形成凹陷42。各自的製程在第20圖所示的製程流程200中表示為製程210。舉例而言，乾式蝕刻製程可利用氫氧化四甲銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(NH4OH)或類似物進行，以蝕刻多層半導體堆疊22’及多層半導體堆疊22’之下的基材條20’。凹陷42的底部是至少水平或低於(如第6B圖所示)多層半導體堆疊22’的底部。如第6B圖所示，蝕 刻可為非等向性，使得多層半導體堆疊22’面向凹陷42的側壁係垂直且呈直線。
根據第7A圖及第7B圖，形成內間隙壁44。各自的製程在第20圖所示的製程流程200中表示為製程212。根據一些實施例，內間隙壁44的形成可包含側向地凹陷犧牲半導體層(對應第一層22A)，再填充介電材料於對應的凹陷中，以形成內間隙壁44。犧牲半導體層的側向凹陷可藉由濕式蝕刻製程達成，其中濕式蝕刻製程使用蝕刻劑，且相較於奈米結構(對應第二層22B)的材料(舉例而言，矽)及基材20的材料(舉例而言，矽)，此蝕刻劑對犧牲半導體層的材料(舉例而言，矽鍺)的選擇性更高。舉例而言，在一實施例中，當犧牲半導體層係由矽鍺形成，且奈米結構係由矽形成，濕式蝕刻製程可利用蝕刻劑(如：氫氯酸)進行。濕式蝕刻製程可利用浸漬製程、噴霧製程、旋轉塗佈製程或類似方法進行，且可利用任何適合的製程溫度(如：實質約400℃至約600℃)及適合的製程時間(如：實質約100秒至約間1000)進行。在其他實施例中，犧牲半導體層的側向凹陷係藉由等向性乾式蝕刻製程或合併乾式蝕刻製程及濕式蝕刻製程進行。
一旦犧牲半導體層側向地凹陷，以形成對應的凹陷，沉積間隙壁材料以填充對應的凹陷。間隙壁材料可為不同於閘極間隙壁38的材料，且間隙壁材料可為包含矽的介電材料，如：氮化矽(SiN)、氧化矽(SiO2)、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)、碳氮化矽(SiCN)、碳氧化矽 (SiOC)或類似物，而其他合適的材料(如：k值實質係小於約3.5的低k值材料或其結合)也可被使用。間隙壁材料可利用順型沉積製程(如：化學氣相沉積、原子層沉積或類似方法)沉積，使厚度可例如達實質約2nm至約10nm間。接著進行乾式蝕刻及/或濕式蝕刻製程，以移除於奈米結構(對應第一層22B)的側壁上之部分的間隙壁材料，使得奈米結構22B的側壁暴露。間隙壁材料之殘留部分係內間隙壁44。內間隙壁44是用以從接續地形成的源極/汲極區域隔離接續地形成的閘極結構，並於接續的蝕刻製程(如：虛設閘極堆疊30的蝕刻)中，用以避免源極/汲極區域的損壞。
根據第8A圖及第8B圖，磊晶源極/汲極區域48係形成於凹陷42中。各自的製程在第20圖所示的製程流程200中表示為製程214。在一些實施例中，源極/汲極區域48可施加應力於奈米結構(對應第一層22B)上，以做為對應環繞式電晶體的通道，從而改善效能。隨著磊晶的進行，根據產生的電晶體是p型電晶體或n型電晶體，可原位摻雜p型雜質或n型雜質。舉例而言，當產生的電晶體是p型電晶體，矽鍺硼(SiGeB)、硼矽(SiB)或類似物可成長。相反的，當產生的電晶體是n型電晶體，磷化矽(SiP)、碳磷化矽(SiCP)或類似物可生長。以磊晶區域48填充凹陷42後，磊晶區域48進一步的磊晶成長導致磊晶區域48水平延伸，而可形成刻面。磊晶區域48的進一步成長也可導致鄰近磊晶區域48相合併。空隙 49(Voids，或氣隙(air gaps)可產生。
在磊晶製程後，磊晶區域48可進一步以p型雜質或n型雜質佈植，從而形成源極及汲極區域，其中源極及汲極區域之元件符號係標示為相同於磊晶區域48。在本揭露的其他實施例中，於磊晶之期間，當磊晶區域48係以p型雜質或n型雜質原位摻雜時，摻雜製程可被省略。
在第9A圖、第9B圖及第9C圖至第16A圖、第16B圖及第16C圖中的接續的圖號可具有字母A、B或C接在對應的數字後，其中具有圖號A之圖式表示對應的圖式所示之參考剖面與第4圖的參考剖面A2-A2相同，具有圖號B之圖式表示對應的圖式所示之參考剖面與第4圖的參考剖面B-B相同，且具有圖號C之圖式表示對應的圖式所示之參考剖面與第4圖的參考剖面A1-A1相同。
第9A圖、第9B圖及第9C圖繪示接觸蝕刻停止層(Contact Etch Stop Layer，CESL)50及層間介電質(Inter-Layer Dielectric，ILD)52形成後的結構之剖面圖。各自的製程在第20圖所示的製程流程200中表示為製程216。接觸蝕刻停止層50可由氧化矽、氮化矽、碳氮化矽或類似物形成，且可利用化學氣相沉積、原子層沉積或類似物形成。層間介電質52可包含介電材料，其中介電材料可例如藉由可流動化學氣相沉積、旋轉塗佈、化學氣相沉積或其他適合的沉積方法形成。層間介電質52可由含氧介電材料形成，其中含氧介電材料可為以四乙氧基矽烷(Tetra Ethyl Ortho Silicate，TEOS)做為前驅 物的矽化氧基材料、磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、硼摻雜磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未摻雜矽玻璃(Undoped Silicate Glass，USG)或類似物。
第10A圖及第10B圖至第14A圖及第14B圖繪示用以形成置換閘極堆疊的製程。在第10A圖及第10B圖中，進行平坦化製程(如：化學機械研磨製程或機械研磨製程)，以使層間介電質52之頂表面平整化。各自的製程在第20圖所示的製程流程200中表示為製程218。在一些實施例中，平坦化製程可移除硬遮罩36，以暴露虛設閘極電極34。在其他實施例中，平坦化製程可暴露硬遮罩36而止於硬遮罩36。在一些實施例中，在平坦化製程後，虛設閘極電極34(或硬遮罩36)、閘極間隙壁38及層間介電質52之頂表面係在各種製程中平坦化。
接著，如第11A圖及第11B圖所示，於一個或多個蝕刻製程中，移除虛設閘極電極34[及硬遮罩36(若仍殘留)]，以形成凹陷58。各自的製程在第20圖所示的製程流程200中表示為製程220。移除凹陷58中的虛設閘極介電質32之部分。在一些實施例中，虛設閘極電極34及虛設閘極介電質32係藉由非等向性乾式蝕刻製程移除。舉例而言，蝕刻製程可利用反應氣體進行，其中相較於蝕刻層間介電質52，反應氣體係以較快的速率選擇性蝕刻虛設閘極電極。每一凹陷58暴露多層半導體堆疊22’及/或 位於多層半導體堆疊22’上，其中多層半導體堆疊22’包含接續地完成之奈米場效電晶體的未來通道區域。多層半導體堆疊22’做為通道區域之部分係在磊晶源極/汲極區域48的相鄰對(pairs)之間。
接著移除犧牲層(對應第一層22A)，以延伸凹陷58於奈米結構22B間，且造成的結構係繪示於第12A圖及第12B圖中。各自的製程在第20圖所示的製程流程200中表示為製程222。犧牲層可藉由進行等向性蝕刻製程移除，其中等向性蝕刻製程可例如為利用蝕刻劑的濕式蝕刻製程，且蝕刻劑對犧牲層的材料具選擇性，使得相比於犧牲層，奈米結構(對應第二層22B)、基材20及淺溝槽絕緣區域26相對地維持未蝕刻。在一些實施例中，當犧牲層包含如SiGe，且奈米結構包含如Si或SiC，可使用氫氧化四甲銨、氫氧化銨(NH4OH)或類似物，以移除犧牲層22A。
根據第13A圖及第13B圖，形成閘極氧化層62。各自的製程在第20圖所示的製程流程200中表示為製程224。在一些實施例中，調整製備製程及對應的製程條件，使得閘極氧化層62具有不一致的厚度。第17圖、第18圖及第19圖係根據一些實施例繪示之奈米結構(對應第二層22B)及閘極氧化層62的放大圖。奈米結構可具有頂表面、底表面及側壁表面。閘極氧化層62包含水平部分62H於奈米結構的頂表面及底表面，其中水平部分62H具有厚度T62H。閘極氧化層62亦包含垂直部分62V於奈米結構 的相對側壁上，其中垂直部分62V具有厚度T62V。調整閘極氧化層62的製備製程(如下述細節所述)，以增加垂直部分62V的厚度T62V，使得度T62V係大於水平部分62H的厚度T62H。這與習知奈米場效電晶體中的閘極介電質不同，其中習知的奈米場效電晶體中，閘極介電質的垂直部分及水平部分的厚度相同。在一些實施例中，比值T62V/T62H實質係大於1.0，且比值T62V/T62H可實質為1.0(不包含1.0)至約1.4，且可實質為約1.1至約1.4，或實質為約1.25至約1.4。舉例而言，厚度T62H可實質為約0.3nm至約3.0nm，且厚度T62V可實質為約0.33nm至約4.2nm。
再者，閘極氧化層62包含角落部分62C於奈米結構(對應第二層22B)的角落，其中角落部分62C具有厚度T62C。在一些實施例中，比值T62C/T62H係實質大於約1.4，可實質大於約1.5，且亦可實質為約1.5至約1.7。舉例而言，角落厚度T62C可實質為約0.52nm至約5.2nm。應可理解的是，角落區域是電場集中處，且容易發生介電質崩潰。由於在施加電壓的地方，電場與電壓成正比，且與電介質之厚度成反比，藉由增加角落厚度T62C(角落厚度T62C之增加部分是因為垂直厚度T62V的增加)，降低電場，從而降低介電質崩潰的可能性。在另一方面，水平部分62H的厚度T62H維持不增加，使得水平部分62H不佔用後續地形成之置換閘極堆疊的空間。
在一些實施例中，閘極氧化層62是藉由電漿輔助 原子沉積(Plasma Enhanced Atomic Layer Deposition，PEALD)製程形成。閘極氧化物的形成可以實質是約160℃至約520℃的溫度進行。製程可包含脈衝(pulsing)第一製程氣體、驅氣(purging)第一製程氣體[如使用氮氣(N2)]、脈衝第二製程氣體、驅氣第二製程氣體[如使用氮氣(N2)]。第一製程氣體可包括含矽製程氣體，如：雙二乙基氨基矽烷[Bis(diethylamino)silane，BDEAS]、SiH4、Si2H6、Si3H8、類似物或其組合。第二製程氣體可包括含氧氣體[如：氧(如：O2及/或O3)及/或H2O]及其他氣體[如：氮氣(N2)、氫氣(H2)、氬氣、氦氣、氪氣、氙氣及/或類似物或其組合]。製程氣體之壓力可實質為約500mTorr至約5Torr。每個脈衝循環及驅氣循環的時間可實質長達約0.1秒至約10秒。在脈衝階段，用以產生電漿的電能可實質為約10瓦特(watts)至約1000瓦特。此外，可施加實質是約0瓦至約30瓦之偏功率。所產生的電漿輔助原子沉積製程是非等向性(non-isotropic)，而包含非等向性效應(anisotropic effect；此導致垂直厚度T62V增加，且大於水平厚度T62H)及等向性效應(isotropic effect)。
在其他實施例中，閘極氧化層62係藉由遠端電漿製程形成。舉例而言，電漿可在製程腔體而非形成腔體中產生，其中晶圓10是在形成腔體中，且電漿是導入形成腔體。製程氣體可包括含氧氣體[如：氧(O2及/或O3)及/或 H2O]及其他製程氣體[如：氮氣(N2)、氫氣(H2)、氬氣、氦氣及/或類似物或其組合]。閘極氧化物的形成可實質係在約50℃至約850℃的溫度進行。製程氣體的壓力實質係約10mTorr至約500Torr間。氧化製程的時間可實質持續約3秒至約30分鐘。電漿功率可實質為約300瓦至6000瓦。
根據另一個實施例，閘極氧化層62係藉由熱氧化製程形成，其可為(或可稱為)快速升溫處理製程、快速熱退火製程、快速熱氧化製程或類似方法。製程氣體可包括含氧氣體[如：氧(O2及/或O3)及/或H2O]及其他製程氣體[如：氮氣(N2)、氫氣(H2)、氬氣、氦氣、氪氣、氙氣及/或類似物或其組合]。閘極氧化物的形成可實質是在約550℃至約850℃的溫度下進行。製程氣體的壓力可實質是約30mTorr至約760Torr。氧化製程的時間可實質持續約1秒至約180秒。
請參閱第13A圖及第13B圖，藉由在製程氣體中添加含氧氣體，暴露的半導體材料(如：奈米結構22B)之表面部分係被氧化。再者，含矽製程氣體之添加可藉由添加矽來添加氧，其中矽在沉積時氧化。
閘極氧化層62的形成中，製程條件係調整以達到較大的角落厚度T62C及較大的垂直厚度T62V，而不增加水平厚度T62H。溫度、壓力、電漿功率及偏功率係調整至特定的範圍，以達到設定的厚度及設定的厚度比值。舉例而言，氣溫及電漿功率不可太低。否則，不會增加角落厚 度T62C及垂直厚度T62V(相對於水平厚度T62H)至設定值。另一方面，溫度、電漿功率及偏功率不可太高。否則，會消耗過多的奈米結構(對應第二層22B)，導致剩下的通道數量不足。此外，製程氣體的壓力及流速也影響凹陷58中的製程氣體之分布，影響奈米結構暴露於更多製程氣體之部分，也影響厚度的比值。舉例而言，較高的壓力可造成比值T62C/T62H及T62V/T62H之增加。另一方面，如果壓力太高，氧化層62的品質可能降低。設定的比值T62C/T62H及T62V/T62H係藉由調整多個製程條件(包含但不限於溫度、電漿功率、偏功率、壓力及流速等)達成。
在一些實施例中，可進行多個實驗於多個樣本晶圓上，其中樣本奈米結構及樣本氧化層形成於多個樣本晶圓上。以彼此不同的製程條件形成樣本氧化層於多個樣本晶圓上，並測量樣本氧化層。評估並使用設定的製程條件(可包含前述製程條件)及其結合以形成奈米結構電晶體，從而達到設定的比值T62C/T62H及T62V/T62H。
形成閘極氧化層62時，閘極間隙壁38暴露於製程氣體的表面部分亦被氧化(這表示這些部分的氧濃度高於閘極間隙壁38之內側未氧化的部分)。此外，內間隙壁44暴露於製程氣體的表面部分也被氧化(這表示這些部分的氧濃度高於內間隙壁44之內側未氧化的部分)。根據一些實施例中，閘極間隙壁38之表面氧化部分及內間隙壁44之表面氧化部分具有實質是約0.1nm至約3.6nm的厚度Ts。比值Ts/T62C(第17圖至第19圖所示之T62C) 可實質是約0.0033至約12間。
根據第14A圖及第14B圖，高k值介電層64及閘極電極68係形成以做為置換閘極堆疊的一部分。各自的製程在第20圖所示的製程流程200中表示為製程226及製程228。氧化層62及高k值介電層64係合併稱為閘極介電質66。高k值介電層64係保形地沉積於凹陷58中，使高k值介電層64的不同部分具有均勻的厚度。高k值介電層64可形成於暴露的基材條20’之頂表面及側壁，且形成於氧化層62的頂表面、側壁及底表面。高k值介電層64可沉積於層間介電質52的頂表面、接觸蝕刻停止層50、閘極間隙壁38及淺溝槽絕緣區域26。在一些實施例中，高k值介電層64係藉由保形沉積方法(如：原子層沉積、化學氣相沉積或類似物)形成，使得水平部分、垂直部分及角落部分具有相同厚度。
在一些實施例中，高k值介電層64包含一個或多個介電層，如一個或多個金屬氧化層。舉例而言，在一些實施例中，高k值介電層64可由高k值介電材料形成或包含高k值介電材料，其中高k值介電材料的k值可實質是大於約7.0，且高k值介電材料可包含金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛之矽酸鹽及其結合。
沉積閘極電極68於高k值介電層64上，且填充凹陷58的殘留部分。閘極電極68可包括含金屬材料(如：TiN、TaN、TiAl、TiAlC、鈷、釕、鋁、鎢、其結合及/或其多層。舉例而言，儘管單層閘極電極68係繪示於第 14A圖及第14B圖中，閘極電極68可包含任何數量的層、任何數量的功函數層及填充材料。閘極電極68可沉積以填充相鄰的奈米結構(對應第二層22B)之空間，並填充底部的奈米結構與其下的基材條20’間的空間。
在填充凹陷58後，進行平坦化製程(如：化學機械研磨製程或機械研製程)，以移除高k值介電層64之多餘的部分及閘極電極68的材料，其中多餘的部分係在層間介電質52的頂表面之上。閘極電極68及閘極介電質66(包含氧化層62及高k值介電層64)係合併稱為所得的奈米場效電晶體之閘極堆疊70。
如第15A圖、第15B圖及第15C圖所示的製程中，閘極堆疊70(包含高k值介電層64及對應在底下的閘極電極68)凹陷，使得凹陷係直接地形成於閘極堆疊70上及閘極間隙壁38的相對部分間。包含一個或多個介電材料層的閘極遮罩74(如：氮化矽、氮氧化矽或類似物)係填充於每個凹陷中，並接著進行平坦化製程，以移除介電材料延伸至層間介電質52上之多餘部分。各自的製程在第20圖所示的製程流程200中表示為製程230。接續地形成的閘極接觸(如：閘極接觸窗插塞，如第16A圖及第16B圖所述)貫穿閘極遮罩74，以接觸凹陷的閘極電極68之頂表面。
如第15A圖、第15B圖及第15C圖，層間介電質76係沉積於層間介電質52上及閘極遮罩74上。各自的製程在第20圖所示的製程流程200中表示為製程232。 在層間介電質76形成前，可或不可沉積蝕刻停止層(圖未繪示)。在一些實施例中，層間介電質76係藉由可流動化學氣相沉積、化學氣相沉積、電漿增強化學氣相沉積或類似方法形成。層間介電質76係由介電材料形成，其中介電材料可選自於氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃、未摻雜矽玻璃或類似物。
在第16A圖、第16B圖及第16C圖中，層間介電質76、層間介電質52、接觸蝕刻停止層50及閘極遮罩74係蝕刻以形成凹陷(被接觸窗插塞80A及接觸窗插塞80B佔據)，其中凹陷暴露磊晶源極/汲極區域48及/或閘極堆疊70之表面。可藉由利用非等向性蝕刻製程[如：反應離子蝕刻(Reactive-Ion Etching，RIE)、中性粒子束蝕刻(Neutral Beam Etching，NBE)或類似方法]蝕刻凹陷。在一些實施例中，可藉由利用第一蝕刻製程貫穿蝕刻層間介電質76及層間介電質52、利用第二蝕刻製程貫穿蝕刻閘極遮罩74，並可能地利用第三蝕刻製程貫穿蝕刻接觸蝕刻停止層50，以形成凹陷。儘管第16B圖所示之接觸窗插塞80A及接觸窗插塞80B係在同一剖面，在不同的實施例中，接觸窗插塞80A及接觸窗插塞80B也可形成於不同的剖面，從而降低彼此短路之風險。
在凹陷形成後，矽化物區域78(第16B圖及第16C圖)係形成於磊晶源極/汲極區域48上。各自的製程在第20圖所示的製程流程200中表示為製程234。在一些實施例中，矽化物區域78係藉由先沉積可與底下之磊晶 源極/汲極區域48(如：矽、矽鍺、鍺)反應的金屬層(圖未繪示)，以形成矽化物及/或鍺化物區域，再進行熱退火製程，以形成矽化物區域78。金屬可包含鎳、鈷、鈦、鉭、鉑、鎢或類似物。接著，藉由如蝕刻製程，舉例而言，移除沉積的金屬之未反應部分。
接著，形成接觸窗插塞80B於矽化物區域78上。此外，接觸窗插塞80A(亦可稱作閘極接觸窗插塞)也形成於凹陷中，且係在閘極電極68上並接觸閘極電極68。各自的製程在第20圖所示的製程流程200中表示為製程236。接觸窗插塞80A及接觸窗插塞80B可各自包含一個或多個層，如：阻障層、擴散層及填充材料。舉例而言，在一些實施例中，每個接觸窗插塞80A及接觸窗插塞80B包含阻障層及導電材料，且電性耦合至底下的導電特性(如圖示的實施例中的閘極堆疊70及/或矽化物區域78)。阻障層可包含鈦、鉭化鈦、鉭、氮化鉭或類似物。導電材料可包含銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。可進行平坦化製程(如：化學機械研磨製程)，以自層間介電質76移除多餘的材料。因此，形成奈米場效電晶體82。
第17圖、第18圖及第19圖繪示奈米結構22B及形成於其上的閘極氧化層62。第17圖繪示剖面，其中奈米結構(對應第二層22B)係長方形。閘極氧化層62之外輪廓形狀也是長方形。第18圖繪示角落為圓形的奈米結構之實施例，且其係由移除犧牲層(對應第一層22A，第12A圖及第12B圖)產生。因此，閘極氧化層62的外表 面及內表面也可具有圓型角落部分。第19圖繪示形成在奈米結構22B上的刻面。舉例而言，奈米結構的頂表面及底表面可在(100)表面平面，奈米結構的側壁可在(110)表面平面，且奈米結構的角落表面可在(111)表面平面。因此，閘極氧化層62的形狀遵循奈米結構的形狀。水平部分62H的厚度T62H、垂直部分62V的厚度T62V、角落部分62C的厚度T62C及其比值已討論於上述段落中，而不再贅述。
本揭露內文的實施例具有一些有利特徵。藉由形成厚度增加的閘極氧化物之角落，閘極氧化物之角落的電場下降，其中閘極氧化物之角落容易發生介電質崩潰。因此降低或甚至消除介電質崩潰的可能性。
在本揭露之一些實施例中，提供一種半導體元件的製造方法，此方法包含交替地磊晶成長多個半導體層及多個犧牲層；圖案化此些半導體層及此些犧牲層，以形成堆疊；移除堆疊的第一部份及第二部分，以分別形成第一溝槽及第二溝槽；分別形成第一源極/汲極區域及第二源極/汲極區域於第一溝槽及第二溝槽中，其中第一溝槽及第二溝槽間具有堆疊的多個部分；自堆疊的此些部分移除此些犧牲層；氧化在堆疊的部分中的此些半導體層，以在此些半導體層上形成多個閘極氧化物，其中此些閘極氧化物包含氧化層，此氧化層係形成於此些半導體層中的半導體層上，其中氧化層包含水平部分及垂直部分，且垂直部分較水平部分厚；以及形成包覆半導體層及氧化層的閘極電極。在一實施例中，氧化在堆疊的部分中的此些半導體層之操 作係利用電漿增強原子層沉積製程進行，且使用含氧製程氣體來進行。在一實施例中，電漿增強原子層沉積製程包含脈衝及驅氣含矽前驅物，以及脈衝及驅氣含氧製程氣體。在一實施例中，氧化在堆疊的部分中的此些半導體層之操作係利用遠端電漿氧化製程進行。在一實施例中，氧化在堆疊的部分中的此些半導體層之操作係利用熱氧化製程進行。在一實施例中，氧化層可包含但不限於角落部分，其中角落部分具有第一厚度，水平部分具有第二厚度，且第一厚度對第二厚度的比值實質係大於約1.5。在一實施例中，氧化層的垂直部分具有第一厚度，氧化層的水平部分具有第二厚度，且第一厚度對第二厚度的比值實質係大於約1.1。在一實施例中，第一厚度對第二厚度的比值之範圍實質是在約1.1及約1.4。
在本揭露之一些實施例中，半導體元件包含半導體奈米結構、氧化層、多個水平部分、多個垂直部分、多個角落部分、高k值介電層及閘極電極，其中水平部分係位於半導體奈米結的頂表面及底表面，且水平部分具有第一厚度。垂直部分係在半導體奈米結構的多個側壁上，且此些垂直部分具有第二厚度。多個角落部分係在半導體奈米結構的角落，其中此些角落部分具有第三厚度，且第二厚度及第三厚皆大於第一厚度。高k值介電層圍繞氧化層。閘極電極圍繞高k值介電層。在一實施例中，第二厚度對第一厚度的比值係大於約1.1。在一實施例中，第二厚度對第一厚度的比值係在約1.1及約1.4的範圍間。在一實 施中，第三厚度對第一厚度的比值係大於約1.5。在一實施例中，第三厚度對第一厚度的比值在約1.5及約1.7間。在一實施中，半導體奈米結構包含矽奈米條，且氧化層包含氧化矽。在一實施例中，此半導體元件可選擇性包含閘極間隙壁，其中閘極間隙壁接觸高k值介電層的部分，其中閘極間隙壁包含第一部分及第二部分，且第一部分係在第二部分及高k值介電層間，並接觸第二部分及高k值介電層間。第一部分包含於第二部分中的所有元素，且相較於第二部分，第一部分具有較高之氧濃度。
在本揭露之一些實施例中，半導體元件包含奈米場效電晶體，其中奈米場效電晶體包含多個半導體條及多個氧化層。多個半導體條之較高者重疊此些半導體條之對應的多個較低者，且此些半導體條係以多個間隙壁垂直地彼此間隔。每一此些氧化層包覆此些半導體條之一者，其中此些氧化層之一者包含第一部分及第二部分，第一部分具有第一厚度，第二部分具有第二厚度，且第二厚度對第一厚度的比值實質係大於約1.5。在一實施例中，第一部分及第二部分係由相同的材料形成，第一部分及第二部分包含相同的元素，且相同的元素具有相同的百分比。在一實施例中，第一部分係水平部分，其中水平部分係多個半導體條之頂表面或底表面上，且第二部分係角落部分，其中角落部分係在此些半導體條之對應一者的角落上。在一實施例中，半導體元件可選擇性包含高k值介電層及閘極電極，其中高k值介電層包覆每個多個氧化層，且閘極電極 包覆高k值介電層。在一實施例中，半導體元件可選擇性包含閘極間隙壁，其中閘極間隙壁接觸高k值介電層的側壁，閘極間隙壁之第一部分接觸高k值介電層之側壁，第一部分係較閘極間隙壁的一第二部分更被氧化，且第二部分與高k值介電層係以第一部分相間隔。
前文概括了幾個實施例之特徵，使得熟習此項技術者可更好地理解本揭露內容之態樣。熟習此項技術者應瞭解，其可容易使用本揭露內容作為設計或修改其他過程及結構，以用於實行本揭露內容介紹之實施例之相同目的及/或實現相同優點的基礎。熟習此項技術者亦應認識到，此些等效構造不偏離本揭露內容之精神及範疇，且其在不偏離本揭露內容之精神及範疇之情況下可在此做出各種改變、替換及更改。
10:晶圓
20:基材
20’:基材條
22’:多層堆疊
22A,22B:半導體層
26:淺溝槽絕緣區域
26T:頂表面
28:突出鰭
30:虛設閘極堆疊
32:虛設閘極介電質
34:虛設閘極電極
36:硬遮罩層
38:閘極間隙壁

Claims (10)

  1. 一種半導體元件的製造方法，包含：交替地磊晶成長複數個半導體層及複數個犧牲層；圖案化該些半導體層及該些犧牲層，以形成一堆疊；移除該堆疊的一第一部份及一第二部分，以分別形成一第一溝槽及一第二溝槽；分別形成一第一源極/汲極區域及一第二源極/汲極區域於該第一溝槽及該第二溝槽中，其中該第一溝槽及該第二溝槽間具有該堆疊的一部分；自該堆疊的該部分移除該些犧牲層；氧化在該堆疊的該部分中的該些半導體層，以在該些半導體層上形成複數個閘極氧化物，其中該些閘極氧化物包含一氧化層，該氧化層係形成於該些半導體層中的一半導體層上，該氧化層包含一水平部分及一垂直部分，且該垂直部分較該水平部分厚；以及形成一閘極電極，包覆該半導體層及該氧化層。
  2. 如請求項1所述之半導體元件的製造方法，其中該氧化在該堆疊的該部分中的該些半導體層之操作係利用一電漿增強原子層沉積製程，且使用一含氧製程氣體來進行。
  3. 如請求項1所述之半導體元件的製造方法，其中該氧化在該堆疊的該部分中的該些半導體層之操作係 利用一遠端電漿氧化製程進行。
  4. 如請求項1所述之半導體元件的製造方法，其中該氧化在該堆疊的該部分中的該些半導體層之操作係利用一熱氧化製程進行。
  5. 一種半導體元件，包含：一半導體奈米結構；一氧化層，包含：複數個水平部分，其中該些水平部分是在該半導體奈米結構的一頂表面及一底表面，且該些水平部分具有一第一厚度；複數個垂直部分，其中該些垂直部分是在該半導體奈米結構之複數個側壁上，且該些垂直部分具有一第二厚度；以及複數個角落部分，其中該些角落部分係在該半導體奈米結構的複數個角落上，該些角落部分具有一第三厚度，且該第二厚度及該第三厚度皆大於該第一厚度；一高k值介電層，環繞該氧化層；以及一閘極電極，環繞該高k值介電層。
  6. 如請求項5所述之半導體元件，其中該第二厚度對該第一厚度的一比值實質係大於1.1。
  7. 如請求項5所述之半導體元件，其中該第三厚度對該第一厚度的一比值實質係大於1.5。
  8. 如請求項5所述之半導體元件，更包含一閘極間隙壁，其中該閘極間隙壁接觸該高k值介電層的一部分，該閘極間隙壁包含一第一部分及一第二部分，該第一部分係在該第二部分及該高k值介電層間，並接觸該第二部分及該高k值介電層，其中該第一部分包含於該第二部分中的所有元素，且相較於該第二部分，該第一部分具有較高之氧濃度。
  9. 一半導體元件，包含：一奈米場效電晶體，包含：複數個半導體條，其中該些半導體條之複數個較高者重疊該些半導體條之對應的複數個較低者，且該些半導體條係以複數個間隙壁垂直地彼此間隔；複數個氧化層，其中每一該些氧化層包覆該些半導體條之一者，且該些氧化層之一者包含：一第一部分，具有一第一厚度；以及一第二部分，具有一第二厚度，其中該第二厚度對該第一厚度的一比值實質是大於1.5。
  10. 如請求項9所述之半導體元件，更包含：一高k值介電層，包覆每一該些氧化層；以及 一閘極電極，包覆該高k值介電層。
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