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TW201828327A - 具有堆疊式類奈米線通道的場效電晶體及其製造方法 - Google Patents

具有堆疊式類奈米線通道的場效電晶體及其製造方法 Download PDF

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TW201828327A
TW201828327A TW106131263A TW106131263A TW201828327A TW 201828327 A TW201828327 A TW 201828327A TW 106131263 A TW106131263 A TW 106131263A TW 106131263 A TW106131263 A TW 106131263A TW 201828327 A TW201828327 A TW 201828327A
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麥克 Ｓ． 羅德爾
博爾納 奧布拉多維奇
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三星電子股份有限公司
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Abstract

本發明提供一種用於n通道及/或p通道場效電晶體裝置的場效電晶體，其包含具有類奈米線通道區的堆疊的鰭片。所述堆疊至少包含第一類奈米線通道區及堆疊於其上的第二類奈米線通道區。場效電晶體包含在鰭片的對置側面上的源電極及汲電極。場效電晶體亦包含在第一與第二類奈米線通道區間的含SiGe的介電分離區，其自第二通道區的面向第一通道區的表面完全延伸至第一通道區的面向第二通道區的表面。場效電晶體包含沿所述堆疊的一對側壁延伸的閘極堆疊。閘極堆疊包含閘極介電層及在其上的金屬層。金屬層不在第一與第二類奈米線通道區之間延伸。

Description

具有堆疊式類奈米線通道的場效電晶體及其製造方法
本揭露內容大體上係關於場效電晶體以及製造場效電晶體的方法。
習知電路通常由非平面「鰭式」場效電晶體（finFET）形成。習知鰭式場效電晶體大體上包含充當導電通道區的多個垂直鰭片。使鰭片通道區的寬度變窄改良對鰭片通道區中的電位的閘極控制。因此，習知鰭式場效電晶體可具備窄鰭片寬度以減少短通道效應且因此實現按比例調整至較短閘極長度。然而，由於閘極長度被按比例調整，因此習知鰭式場效電晶體可能無法提供所要效能（例如Ieff -Ioff ）。另外，習知鰭式場效電晶體並非環繞式閘極（gate-all-around；GAA）結構，且因此閘極控制僅對鰭片的側面進行，此限制進一步的閘極長度按比例調整。
未來技術已被預期自環繞式閘極奈米線場效電晶體或環繞式閘極奈米薄片場效電晶體形成電路，以便減少短通道效應且藉此實現按比例調整至較短閘極長度。然而，環繞式閘極奈米線場效電晶體及環繞式閘極奈米薄片場效電晶體兩者存在整合問題。舉例而言，環繞式閘極場效電晶體需要內部間隔物來將環繞式閘極閘極金屬與源極/汲極區分離以減小寄生電容。另外，環繞式閘極場效電晶體通常需要環繞式閘極閘極金屬形成於上覆通道區的底部與下伏通道區的頂部之間的窄垂直區中，以減小寄生電容。然而，將環繞式閘極閘極金屬形成於通道區之間的窄垂直區中使得難以達成所要臨限電壓（Vt）。
本揭露內容係關於一種用於n通道場效電晶體裝置及/或p通道場效電晶體裝置的場效電晶體（field effect transistor；FET）的各種實施例。在一個實施例中，所述場效電晶體包含鰭片，其包含類奈米線通道區的堆疊。所述堆疊至少包含第一類奈米線通道區及堆疊於所述第一類奈米線通道區上的第二類奈米線通道區。所述場效電晶體亦包含在所述鰭片的對置側面上的源電極及汲電極。所述場效電晶體更包含在所述第一類奈米線通道區與所述第二類奈米線通道區之間的介電分離區，其包含SiGe。所述介電分離區自所述第二類奈米線通道區的面向所述第一類奈米線通道區的表面完全延伸至所述第一類奈米線通道區的面向所述第二類奈米線通道區的表面。所述場效電晶體亦包含沿所述類奈米線通道區的所述堆疊的一對側壁延伸的閘極堆疊。所述閘極堆疊包含閘極介電層及在所述閘極介電層上的金屬層。所述閘極堆疊的所述金屬層不在所述第一類奈米線通道區與所述第二類奈米線通道區之間延伸。
所述場效電晶體亦可包含在所述鰭片上的外部間隔物。所述介電分離區可在所述外部間隔物下方側向地延伸。所述介電分離區延伸的側向程度可與所述外部間隔物相同。
所述介電分離區的材料可不同於所述閘極介電層的介電材料。
所述介電分離區可為所述閘極堆疊的所述閘極介電層的一部分。
所述類奈米線通道區的所述堆疊的每一類奈米線通道區可具有大約3 nm至大約8 nm（諸如大約4 nm至大約6 nm）的寬度。所述類奈米線通道區的所述堆疊的每一類奈米線通道區可具有大約4 nm至大約12 nm（諸如大約4 nm至大約8 nm）的高度。所述介電分離區可具有大約2 nm至大約6 nm（諸如大約2 nm至大約4 nm）的厚度。
所述場效電晶體可包含第一鰭片以及鄰近於所述第一鰭片的具有類奈米線通道區的第二堆疊的第二鰭片。所述第一鰭片與所述第二鰭片之間的分離距離可大於所述介電分離區的厚度。
所述類奈米線通道區的所述堆疊的所述介電分離區可具有至多為所述閘極堆疊的所述閘極介電層的厚度的大約兩倍的厚度。
所述類奈米線通道區的堆疊的每一類奈米線通道區可包含矽，所述第二類奈米線通道區的面向所述第一類奈米線通道區的表面及所述第一類奈米線通道區的面向所述第二類奈米線通道區的表面可各自具有（100）定向，且所述類奈米線通道區的所述堆疊的所述一對側壁可各自具有（110）定向。
所述類奈米線通道區的堆疊的每一類奈米線通道區可包含矽，且所述第二類奈米線通道區的面向所述第一類奈米線通道區的表面、所述第一類奈米線通道區的面向所述第二類奈米線通道區的表面以及所述類奈米線通道區的所述堆疊的所述一對側壁可各自具有（110）定向。
所述第一類奈米線通道區及所述第二類奈米線通道區可發生應變。
本揭露內容亦係有關於形成用於n通道場效電晶體裝置及/或p通道場效電晶體裝置的場效電晶體的各種方法。所述方法包含：在基板上形成交替的犧牲層與導電通道層的堆疊；及蝕刻所述堆疊以形成至少一個鰭片。所述至少一個鰭片包含類奈米線通道區的堆疊，且所述堆疊至少包含第一類奈米線通道區及堆疊於第一類奈米線通道區上的第二類奈米線通道區。所述方法亦包含在所述至少一個鰭片的第一側面上形成源電極及在所述至少一個鰭片的與所述第一側面對置的第二側面上形成汲電極。所述方法更包含在所述類奈米線通道區的所述堆疊的所述第一類奈米線通道區與所述第二類奈米線通道區之間形成介電分離區。所述介電分離區自所述第二類奈米線通道區的面向所述第一類奈米線通道區的表面完全延伸至所述第一類奈米線通道區的面向所述第二類奈米線通道區的表面。所述方法亦包含形成包含閘極介電層及在所述閘極介電層上的金屬層的閘極堆疊。所述閘極堆疊沿所述類奈米線通道區的所述堆疊的一對側壁延伸，且所述閘極堆疊的所述金屬層不在所述類奈米線通道區的所述堆疊的所述第一類奈米線通道區與所述第二類奈米線通道區之間延伸。
所述方法亦可包含在所述至少一個鰭片上形成外部間隔物。所述介電分離區可在所述外部間隔物下方側向地延伸。所述介電分離區延伸的側向程度可與所述外部間隔物相同。
所述堆疊的蝕刻可包含形成第一鰭片及鄰近於所述第一鰭片的第二鰭片。所述第一鰭片與所述第二鰭片之間的水平分離距離可至少與所述第一鰭片或所述第二鰭片中的鄰近所述類奈米線通道區之間的垂直分離距離一樣大。
所述介電分離區可在所述閘極堆疊的形成期間形成，且所述介電分離區可為所述閘極堆疊的所述閘極介電層的一部分。
所述方法可包含在形成所述介電分離區之前移除所述犧牲層。
形成所述源電極及所述汲電極可包含藉由沈積Si緩衝層，其後接著沈積SiGe或SiGeB層（諸如藉由磊晶沈積製程）而形成p通道場效電晶體源極區及p通道場效電晶體汲極區，且移除所述犧牲層可能歸因於所述Si緩衝層而不移除所述p通道場效電晶體源極區及所述p通道場效電晶體汲極區。
所述犧牲層可包含SiGe，且所述p通道場效電晶體源極區及所述p通道場效電晶體汲極區的層可包含SiGe，且所述p通道場效電晶體源極區及所述p通道場效電晶體汲極區的層的鄰近於所述犧牲層的一部分的Ge濃度可與所述犧牲層中的Ge濃度相同或不同。
形成所述源電極及所述汲電極可包含藉由磊晶沈積而形成n通道場效電晶體源極區及n通道場效電晶體汲極區，且移除所述犧牲層可能歸因於Si而不移除所述n通道場效電晶體源極區及所述n通道場效電晶體汲極區。
所述導電通道層可包含Si，所述犧牲層可包含SiGe，且SiGe的Ge含量可為大約10%至大約50%。
所述方法亦可包含形成用於所述n通道場效電晶體裝置及/或所述p通道場效電晶體裝置的習知鰭式場效電晶體，且習知鰭式場效電晶體的形成可不利用犧牲層。
導電通道層可包含Si且犧牲層可包含SiGe，且所述方法可不包含在形成所述閘極堆疊之前移除所述犧牲層。
提供此[發明內容]以引入本揭露內容的實施例的一系列特徵及概念，所述特徵及概念將在下文詳細描述中進一步加以描述。此[發明內容]並不意欲識別所主張標的物的關鍵或基本特徵，亦不意欲用於限制所主張標的物的範疇。所描述特徵中的一或多者可與一或多個其他所描述特徵組合，以提供可工作裝置。
本揭露內容係有關於場效電晶體（FET）及其製造方法的各種實施例。本揭露內容的場效電晶體包含類奈米線通道的堆疊以及包含介電層及金屬層的閘極堆疊。根據本揭露內容的一或多個實施例，閘極堆疊的介電層圍繞類奈米線通道中的每一者完全延伸，而閘極堆疊的金屬層沿類奈米線通道的側面延伸，但不在類奈米線通道的堆疊中的鄰近類奈米線通道之間延伸。因此，本揭露內容的場效電晶體為部分環繞式閘極類奈米線場效電晶體（partial GAA NW-like FET）。除歸因於沿每一類奈米線通道的側面經由介電層至每一類奈米線通道的閘極耦接外，亦歸因於在每一類奈米線通道的頂部及底部經由介電層至每一類奈米線通道的閘極耦接，沿類奈米線通道的側面提供全閘極堆疊（亦即，介電層及金屬層）相較於習知鰭式場效電晶體提供對通道電位的改良控制。相較於習知場效電晶體，本揭露內容的場效電晶體經組態以藉由改良對導電鰭片通道區中的電位的閘極控制而實現按比例調整至較短閘極長度。本揭露內容的場效電晶體亦經組態以實現此等較短閘極長度而不產生與習知全環繞式閘極（full GAA）奈米薄片場效電晶體及全環繞式閘極奈米線場效電晶體相關聯的整合問題。
下文中，將參看附圖更詳細地描述實例實施例，在附圖中，相同圖式元件符號始終指相同元件。然而，本發明可以各種不同形式體現，且不應解釋為僅限於本文中的所說明實施例。確切而言，提供此等實施例作為實例，以使得本揭露內容將為透徹且完整的，且將向熟習此項技術者充分傳達本發明的態樣及特徵。因此，可不描述對於彼等一般熟習此項技術者完整理解本發明的態樣及特徵的不必要的程序、元件以及技術。除非另外指出，否則相同圖式元件符號貫穿附圖及書面描述表示相同元件，且因此將不重複其描述。
在圖式中，可為了清晰起見而誇示及/或簡化元件、層以及區的相對大小。為便於解釋，可在本文中使用諸如「在......之下」、「在......下方」、「下部」、「在......下」、「在......上方」、「上部」以及其類似者的空間相對術語以描述一個元件或特徵與另一（多個）元件或特徵的關係，如諸圖中所說明。應理解，空間相對術語意欲涵蓋裝置在使用或操作中除諸圖中所描繪的定向以外的不同定向。舉例而言，若諸圖中的裝置翻轉，則描述為「在」其他元件或特徵「下方」或「之下」或「下」的元件將定向為「在」其他元件或特徵「上方」。因此，實例術語「在......下方」及「在......下」可涵蓋上方定向及下方定向兩者。裝置可以其他方式定向（例如旋轉90度或處於其他定向）且應相應地解譯本文中所使用的空間相對描述詞。
應理解，儘管本文中可使用術語「第一」、「第二」、「第三」等描述各種元件、組件、區、層及/或區段，但此等元件、組件、區、層及/或區段不應受此等術語限制。此等術語僅用以將一個元件、組件、區、層或區段與另一元件、組件、區、層或區段進行區分。因此，在不脫離本發明的精神及範疇的情況下，下文所描述的第一元件、第一組件、第一區、第一層或第一區段可被稱為第二元件、第二組件、第二區、第二層或第二區段。
將理解，當元件或層被稱作「在」另一元件或層「上」、「連接至」另一元件或層或「耦接至」另一元件或層時，所述元件或層可直接在另一元件或層上、直接連接至另一元件或層或直接耦接至另一元件或層；或者可能存在一或多個介入元件或層。此外，亦將理解，當元件或層被稱作「在」兩個元件或層「之間」時，所述元件或層可為在兩個元件或層之間的唯一元件或層或亦可存在一或多個介入元件或層。
本文中所使用的術語僅用於描述特定實施例的目的，且並不意欲限制本發明。如本文中所使用，除非上下文另外清晰地指示，否則單數形式「一」意欲亦包含複數形式。將進一步理解，術語「包括」及「包含」在用於本說明書中指定所陳述特徵、整體、步驟、操作、元件及/或組件的存在，但並不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組的存在或添加。如本文中所使用，術語「及/或」包含相關聯的所列項目中的一或多者的任何及所有組合。諸如「……中的至少一者」的表述在位於元件清單之前時修飾元件的整個清單，而並不修飾清單的個別元件。
如本文中所使用，術語「實質上」、「約」以及類似術語用作表示近似的術語且並不用作表示程度的術語，且意欲考量將由一般熟習此項技術者辨識的量測值或計算值的固有變化。另外，當描述本發明的實施例時，「可」的使用指「本發明的一或多個實施例」。如本文中所使用，可認為術語「使用」分別與術語「利用」同義。又，術語「例示性」意欲指實例或說明。
除非另外定義，否則本文所使用的所有術語（包含技術及科學術語）具有一般熟習本發明所屬領域的技術者通常理解的相同意義。將進一步理解，術語（諸如，常用詞典中所定義的彼等術語）應被解譯為具有與其在相關技術及/或本說明書的上下文中的含義一致的含義，且不應以理想化或過分正式意義來進行解譯，除非本文中明確地如此定義。
現參看圖1A至圖1B，根據本揭露內容的一個實施例的場效電晶體100包含：源電極101；汲電極102；至少一個鰭片103，其在源電極101與汲電極102之間延伸；以及閘極堆疊104，其包含閘極介電層105及在閘極介電層105上的金屬層106。源電極101及汲電極102、鰭片103以及閘極堆疊104形成於基板107（例如塊體矽基板或絕緣體上矽（silicon-on-insulator；SOI）基板）上。如圖1B中所說明，鰭片103中的每一者被劃分或分離成離散類奈米線通道區108的堆疊。儘管在所說明的實施例中，所述堆疊包含三個類奈米線通道區108，但在一或多個實施例中，堆疊可包含任何其他合適數目個類奈米線通道區108，諸如兩個通道區或大於三個通道區。在一或多個實施例中，類奈米線通道區108可發生應變。
如圖1B中所說明，閘極堆疊104的閘極介電層105或閘極介電層105的一部分圍繞類奈米線通道區108中的每一者完全延伸（亦即，閘極堆疊104的閘極介電層105或閘極介電層105的一部分沿類奈米線通道區108中的每一者的上表面109、下表面110以及一對對置側壁或側表面111、112延伸）。因此，在所說明的實施例中，對於每一對鄰近的類奈米線通道區108，閘極堆疊104的閘極介電層105或閘極介電層105的一部分將下伏類奈米線通道區108的上表面109與上覆類奈米線通道區108的下表面110分離。另外，在所說明的實施例中，閘極堆疊104的金屬層106沿類奈米線通道區108的側表面111、112延伸且沿最上部類奈米線通道區108的上表面109延伸（亦即，金屬層106圍繞鰭片103的類奈米線通道區108延伸或覆蓋鰭片103的類奈米線通道區108），但金屬層106不在鄰近類奈米線通道區108之間或最低部類奈米線通道區108與基板107之間延伸。因此，在所說明的實施例中，全閘極堆疊104（亦即，閘極介電層105及金屬層106）並不圍繞類奈米線通道區108中的每一者充分或完全地延伸，以使得本揭露內容的場效電晶體 100為部分環繞式閘極場效電晶體而非全環繞式閘極場效電晶體。除歸因於沿類奈米線通道區108中的每一者的側表面111、112經由閘極介電層105至每一類奈米線通道區108的閘極耦接外，亦歸因於沿每一類奈米線通道108的上表面109及下表面110經由閘極介電層105至每一類奈米線通道區108的閘極耦接，沿類奈米線通道108的側表面111、112提供全閘極堆疊104相較於習知鰭式場效電晶體提供對通道電位的改良控制。
在一或多個實施例中，閘極堆疊104的閘極介電層105可能不在鄰近類奈米線通道區108之間延伸或實質上可能不在鄰近類奈米線通道區108之間延伸，且場效電晶體 100可包含垂直地分離鄰近類奈米線通道區108的單獨介電層。單獨介電層可由不同於閘極堆疊104的閘極介電層105的介電材料的介電材料形成。亦即，介電層可沿類奈米線通道區108的上表面109及下表面110延伸，且閘極介電層105可沿類奈米線通道區108的側表面111、112延伸，以使得在鄰近類奈米線通道區108之間（例如沿類奈米線通道區108的上表面109及下表面110）延伸的介電層的介電常數不同於沿類奈米線通道區108的側表面111、112延伸的閘極介電層105的介電常數。因此，場效電晶體100包含垂直地分離鄰近類奈米線通道區108的一或多個分離區113，其由可與閘極堆疊104的閘極介電層105的介電材料相同或不同的介電材料形成。提供沿類奈米線通道區108的上表面109及下表面110延伸的具有與沿類奈米線通道區108的側表面111、112延伸的閘極介電層105不同的介電常數的一或多個介電層可提供沿類奈米線通道區108的上表面109及下表面110的改良電子輸送及/或至類奈米線通道區108的上表面109及下表面110的更合乎需要的閘極耦接。
在一或多個實施例中，類奈米線通道區108可具有大約3 nm至大約8 nm的通道寬度W以及大約4 nm至大約12 nm的通道高度H，且閘極堆疊104的在類奈米線通道區108之間延伸的閘極介電層的部分113可具有大約2 nm至大約6 nm的厚度T，以使得鰭片103的鄰近類奈米線通道區108分離大約2 nm至大約6 nm。在一或多個實施例中，類奈米線通道區108可具有大約4 nm至大約6 nm的通道寬度W以及大約4 nm至大約8 nm的通道高度H，且閘極堆疊104的在類奈米線通道區108之間延伸的閘極介電層的部分113可具有大約2 nm至大約4 nm的厚度T，以使得鰭片103的鄰近類奈米線通道區108分離大約2 nm至大約4 nm。提供具有大約4 nm至大約8 nm（例如大約3 nm至大約7 nm）的通道高度H的類奈米線通道區108及提供可具有大約2 nm至大約4 nm的厚度T的閘極堆疊104的在類奈米線通道區108之間延伸的閘極介電層的部分113可歸因於來自量子限制的增加注入速度而達成鰭片103的類奈米線通道區108中的改良電子輸送。另外，此增加的注入速度實質上並不因增加的聲子或表面粗糙度散射速率而偏移。提供具有大約4 nm至大約8 nm（例如大約3 nm至大約7 nm）的通道高度H的類奈米線通道區108及提供可具有大約2 nm至大約4 nm的厚度T的閘極堆疊104的在類奈米線通道區108之間延伸的閘極介電層的部分113可歸因於自閘極堆疊104至類奈米線通道區108的上表面109及下表面110的邊緣場的耦合而進一步達成對鰭片103的類奈米線通道區108的改良靜電控制，藉此減少短通道效應且視需要實現按比例調整至較短閘極長度。
在所說明的實施例中，場效電晶體 100亦包含鄰近於包含類奈米線通道區108的第一堆疊的第一鰭片103的第二鰭片103，第二鰭片103包含類奈米線通道區108的第二堆疊。在所說明的實施例中，閘極堆疊104（亦即，閘極介電層105及金屬層106）以與閘極堆疊104圍繞第一鰭片103延伸相同的方式圍繞第二鰭片103延伸。在一或多個實施例中，場效電晶體100可包含各自包含類奈米線通道區108的堆疊的任何其他合適數目個鰭片，諸如三個或大於三個鰭片。在一或多個實施例中，第一鰭片103（亦即，類奈米線通道區108的第一堆疊）與第二鰭片103（亦即，類奈米線通道區108的第二堆疊）隔開距離D，距離D至少與第一堆疊及第二堆疊中的鄰近類奈米線通道區108之間的分離距離一樣大（例如類奈米線通道區108的第一堆疊與第二堆疊之間的水平分離距離D至少與閘極介電層105的垂直地分離鄰近類奈米線通道區108的部分的厚度T一樣大）。在一或多個實施例中，類奈米線通道區108的第一堆疊與類奈米線通道區108的第二堆疊所隔開的距離D大於第一鰭片103及第二鰭片103中的鄰近類奈米線通道區108之間的分離距離。
另外，在一或多個實施例中，閘極介電層105的垂直地分離鄰近類奈米線通道區108的部分的厚度T不同於閘極介電層105的沿類奈米線通道區108的側表面111、112延伸的部分的厚度tD （例如閘極介電層105的沿類奈米線通道區108的上表面109及下表面110延伸的部分的厚度T不同於閘極介電層105的沿類奈米線通道區108的側表面111、112延伸的部分的厚度tD ）。亦即，閘極介電層105可具有非均勻（例如變化的）厚度。在一或多個實施例中，閘極介電層105的垂直地分離鄰近類奈米線通道區108的部分的厚度T等於或小於閘極介電層105的沿類奈米線通道區108的側表面111、112延伸的部分的厚度tD 的大約兩倍。
在一或多個實施例中，閘極堆疊104的閘極介電層105的厚度tD 可為自大約1 nm至大約3 nm，且閘極堆疊104的金屬層106的厚度tM 可大於具有大約1 nm至大約5 nm的厚度的功函數調整（work-function tuning）金屬層的厚度。
在一或多個實施例中，場效電晶體100可包含一或多個n型場效電晶體及/或一或多個p型場效電晶體。在一或多個實施例中，類奈米線通道區108可由矽（Si）形成，類奈米線通道區108的上表面109及下表面110具有（100）定向，且類奈米線通道區108的側表面111、112具有（110）定向。在一或多個實施例中，類奈米線通道區108可由Si形成，類奈米線通道區108的上表面109及下表面110具有（110）定向，且類奈米線通道區108的側表面111、112具有（110）定向。在一或多個實施例中，場效電晶體100包含：n型場效電晶體，其具有由Si形成的類奈米線通道區108；p型場效電晶體，其具有由矽鍺（SiGe）形成的類奈米線通道區108，類奈米線通道區的上表面109及下表面110具有（110）定向或（100）定向，且類奈米線通道區108的側表面111、112具有（110）定向。在場效電晶體 100包含n型場效電晶體及p型場效電晶體兩者的一或多個實施例中，n型場效電晶體的類奈米線通道區108的上表面109及下表面110的定向可與p型場效電晶體的類奈米線通道區108的上表面109及下表面110的定向相同。在場效電晶體100包含n型場效電晶體及p型場效電晶體兩者的一或多個實施例中，n型場效電晶體及p型場效電晶體兩者的類奈米線通道區108可由Si形成，n型場效電晶體的類奈米線通道區108的上表面109及下表面110可具有（100）定向，且p型場效電晶體的類奈米線通道區108的上表面109及下表面110可具有（110）定向。在場效電晶體100包含n型場效電晶體及p型場效電晶體兩者的一或多個實施例中，n型場效電晶體及p型場效電晶體兩者的類奈米線通道區108可由Ge形成，n型場效電晶體的類奈米線通道區108的上表面109及下表面110可具有（111）定向，且p型場效電晶體的類奈米線通道區108的上表面109及下表面110可具有（110）定向。在場效電晶體100包含n型場效電晶體及p型場效電晶體兩者的一或多個實施例中，n型場效電晶體的類奈米線通道區108可由Si、Ge、SiGe或III-V族材料製成，p型場效電晶體的奈米線型通道區108可由Si、Ge或SiGe製成，且n型或p型場效電晶體的類奈米線通道108的上表面109及下表面110的表面定向可為Si（110）、Ge（110）、n型Si場效電晶體（100）、p型Si場效電晶體（110）、n型Ge場效電晶體（111）或p型Ge場效電晶體（110）。
在一或多個實施例中，閘極堆疊104的閘極介電層105可由諸如具有大於10的ĸ的材料（例如HFO2 ）的高ĸ介電材料形成。在一或多個實施例中，類奈米線通道區108可由Si、SiGe、Ge或III-V族材料（諸如，砷化銦鎵（InGaAs）、砷化銦（InAs）或銻化銦（InSb））形成。
在一或多個實施例中，閘極堆疊104的金屬層106可包含功函數調整金屬層。在一或多個實施例中，閘極堆疊104的金屬層106可包含鄰近於功函數調整金屬層的低電阻金屬包覆層。
圖2A至圖2K描繪根據本揭露內容的一個實施例的形成場效電晶體的方法的作業。如圖2A至圖2B中所說明，所述方法包含在矽基板203上逐層沈積交替的犧牲層201及導電通道層202的堆疊的作業，以使得最低部犧牲層201直接在矽基板203上且每一導電通道層202在一對犧牲層201之間。矽基板203可包含（100）矽（Si）基板或（110）矽（Si）基板。儘管在所說明的實施例中，所述作業包含沈積三個導電通道層202及四個犧牲層201，但在一或多個實施例中，所述作業可包含取決於場效電晶體的所要大小沈積任何其他合適數目個導電通道層202及犧牲層201（例如所述作業可包含沈積一或多個導電通道層202）。在一或多個實施例中，犧牲層201由SiGe形成且導電通道層202由Si形成。在一或多個實施例中，犧牲層201的SiGe材料可包含在大約10%至大約50%（例如大約15%至大約35%或大約20%至大約30%）的範圍中的Ge。在一或多個實施例中，犧牲層201具有大約2 nm至大約6 nm （例如大約2 nm至大約4 nm）的厚度，且導電通道層202具有大約4 nm至大約12 nm的厚度（例如大約4 nm至大約8 nm的厚度）。在一或多個實施例中，導電通道層202及犧牲層201可並非分別由Si及SiGe形成。在一或多個實施例中，導電通道層202及犧牲層201可為任何其他合適的材料，藉此對於n型場效電晶體、p型場效電晶體或n型場效電晶體及p型場效電晶體兩者，犧牲層201可相對於導電通道層202經選擇性地蝕刻。在場效電晶體為n型場效電晶體的一或多個實施例中，導電通道層202及犧牲層201的材料可分別為III-V族材料，諸如InGaAs及InP。在一或多個實施例中，對於n型場效電晶體或p型場效電晶體，導電通道層202及犧牲層201的材料可為IV族材料，諸如分別為Ge及SiGe。在場效電晶體為p型場效電晶體的一或多個實施例中，導電通道層202及犧牲層201的材料可為IV族材料，諸如分別為SiGe及Si。
在一或多個實施例中，導電通道層202可由Si形成，導電通道層202的上表面及下表面具有（100）定向，且導電通道層202的側壁具有（110）定向。在一或多個實施例中，導電通道層202可由Si形成，導電通道層202的上表面及下表面具有（110）定向，且導電通道層202的側壁具有（110）定向。在場效電晶體包含n型場效電晶體及p型場效電晶體兩者的一或多個實施例中，n型場效電晶體具有由Si形成的導電通道層202，p型場效電晶體具有由SiGe形成的導電通道層202，導電通道層202的上表面及下表面具有（110）定向或（100）定向，且導電通道層202的側壁具有（110）定向。在場效電晶體包含n型場效電晶體及p型場效電晶體兩者的一或多個實施例中，n型場效電晶體的導電通道層202的上表面及下表面的定向可與p型場效電晶體的導電通道層202的上表面及下表面的定向相同。在場效電晶體包含n型場效電晶體及p型場效電晶體兩者的一或多個實施例中，n型場效電晶體及p型場效電晶體兩者的導電通道層202可由Si形成，n型場效電晶體的導電通道層202的上表面及下表面可具有（100）定向，且p型場效電晶體的導電通道層202的上表面及下表面可具有（110）定向。在場效電晶體包含n型場效電晶體及p型場效電晶體兩者的一或多個實施例中，n型場效電晶體及p型場效電晶體兩者的導電通道層202可由Ge形成，n型場效電晶體的導電通道層202的上表面及下表面可具有（111）定向，且p型場效電晶體的導電通道層202的上表面及下表面可具有（110）定向。在場效電晶體包含n型場效電晶體及p型場效電晶體兩者的一或多個實施例中，n型場效電晶體的導電通道層202可由Si、Ge、SiGe或III-V族材料製成，p型場效電晶體的導電通道層202可由Si、Ge或SiGe製成，且n型或p型場效電晶體的導電通道層202的上表面及下表面的表面定向可為Si（110）、Ge（110）、n型Si場效電晶體（100）、p型Si場效電晶體（110）、n型Ge場效電晶體（111）或p型Ge場效電晶體（110）。
在導電通道層202由來自不同族群（例如IV族、III-V族）的材料形成及/或導電通道層202不具有相同表面定向的一或多個實施例中，導電通道層202可藉由在絕緣體上自起始物質磊晶生長及/或自塊體基板單獨磊晶生長而形成。
現參看圖2C至圖2D，根據本揭露內容的一個實施例的方法包含圖案化及蝕刻導電通道層202與犧牲層201的堆疊以形成至少一個鰭片204的作業。圖案化及蝕刻交替的導電通道層202與犧牲層201的堆疊的作業可藉由任何合適的製程或技術（諸如，微影、側壁影像轉印或乾式蝕刻）執行。在所說明的實施例中，所述作業包含形成兩個鄰近鰭片204，但在一或多個實施例中，所述作業可包含形成任何其他所要數目個鰭片204，諸如一個鰭片或三個或大於三個鰭片。如圖2C中所說明，鰭片204中的每一者包含由導電通道層202的材料形成的類奈米線通道區205的堆疊。圖案化及蝕刻堆疊的所述作業包含：形成具有所要通道高度H、所要通道寬度W的一或多個鰭片，且在兩個或大於兩個鰭片的狀況下，形成在鄰近鰭片204之間具有所要水平分離距離D的鰭片204。在一或多個實施例中，所述方法包含形成兩個或大於兩個鰭片204，其中兩個鄰近鰭片204之間的水平分離距離D至少與犧牲層201的厚度T一樣大。在一或多個實施例中，所述作業可包含：形成具有大約3 nm至大約8 nm的通道寬度W（諸如，大約4 nm至大約6 nm的通道寬度W）的一或多個鰭片204。一或多個鰭片204的通道寬度W可取決於場效電晶體經設計被併入的裝置的類型而變化。在一或多個實施例中，形成一或多個鰭片204的作業可包含單一遮蔽作業及單一蝕刻作業或兩個或大於兩個遮蔽及蝕刻作業。另外，在一或多個實施例中，所述作業可包含對通道層材料或犧牲層材料的非選擇性的蝕刻（例如乾式蝕刻）。此外，所述作業可用以形成用於n通道場效電晶體及p通道場效電晶體的一或多個鰭片204。
繼續參看圖2D，所述方法亦包含如下作業：藉由此項技術中已知的任何製程（諸如，氮化物沈積）形成虛設閘極206（例如由氧化物/聚Si/氮化物形成的虛設閘極）及形成外部側壁間隔物207。
所述方法亦包含如下作業：遮蔽源極區及汲極區；以及在不受在上文參看圖2C至圖2D所描述的作業期間形成的虛設閘極206及外部側壁間隔物207保護的區中蝕刻一或多個鰭片204。在一或多個實施例中，一或多個鰭片204的蝕刻向下一直進行至矽基板203或進行至矽基板中。
現在參看圖2E，所述方法亦包含藉由（例如）磊晶沈積而形成源極區208及汲極區209（例如n通道場效電晶體源極區及汲極區或p通道場效電晶體源極區及汲極區）的作業。在一或多個實施例中，源極區208及汲極區209可為由任何合適材料（諸如，Si、SiP或SiCP）形成的n通道場效電晶體源極區及汲極區。在一或多個實施例中，n通道場效電晶體源極區208及汲極區209可由具有雜質（諸如，磷（P）或碳（C））的Si形成。在磊晶沈積作業期間，源極區208及汲極區209將自經蝕刻區的底部且沿側壁而形成，藉此將源極區208及汲極區209連接至類奈米線通道區205及犧牲層201。另外，在一或多個實施例中，在磊晶沈積作業期間，n通道場效電晶體源極區208及汲極區209自矽基板203生長以實現通道區中的應變。
所述方法亦包含移除對源極區208及汲極區209的遮蔽（亦即，對源極區208及汲極區209解除遮蔽）的作業。
在一或多個實施例中，形成源極區208及汲極區209的作業可包含藉由（例如）磊晶沈積而形成p通道場效電晶體源極區及汲極區的作業。在一或多個實施例中，形成p通道場效電晶體源極區208及汲極區209的作業包含沈積厚度為大約1 nm至大約5 nm（例如大約1.5 nm）的Si緩衝層，其後接著沈積SiGe、SiGeB或類似材料的層。在一或多個實施例中，所述作業可包含沈積具有諸如硼（B）或錫（Sn）的雜質的SiGe層。在一或多個實施例中，鄰近於犧牲層201的緩衝層的一部分可由SiGe形成。在一或多個實施例中，鄰近於SiGe犧牲層201的p通道場效電晶體源極區208及汲極區209的SiGe的一部分可具有與SiGe犧牲層201相同或不同的Ge濃度。在犧牲層201由Si形成的一或多個實施例中，形成p通道場效電晶體源極區208及汲極區209的作業可不包含沈積Si緩衝層，但在一或多個實施例中，形成p通道場效電晶體源極區208及汲極區209的作業可包含甚至在犧牲層201由Si形成時亦沈積Si緩衝層。在磊晶沈積作業期間，p通道場效電晶體源極區208及汲極區209將自經蝕刻區的底部且沿側壁形成，藉此將源極區208及汲極區209連接至類奈米線通道區205及犧牲層201。另外，在一或多個實施例中，在磊晶沈積作業期間，p通道場效電晶體源極區208及汲極區209自矽基板203生長以實現通道區中的應變。
現參看圖2F至圖2G，所述方法亦包含以下作業：沈積層間介電質（interlayer dielectric；ILD）210；執行化學機械平坦化（chemical mechanical planarization；CMP）至虛設閘極206的頂部；及接著移除虛設閘極206以暴露一或多個鰭片204。繼續參看圖2F至圖2G，所述方法亦包含如下作業：藉由相對於Si具有選擇性（包含相對於Si類奈米線通道區205具有選擇性）的濕式或乾式蝕刻移除SiGe犧牲層201。犧牲層201的選擇性蝕刻將不會蝕刻至p通道場效電晶體源極區208及汲極區209或n通道場效電晶體源極區208及汲極區209中，此是因為此等區包含鄰近於犧牲層201的Si材料。在犧牲層201具有足夠介電特性（例如對於n通道場效電晶體，犧牲層201由SiGe或InP形成）的一或多個實施例中，所述方法可不包含在下文所描述的形成閘極堆疊211的後續作業之前的移除犧牲層201的作業。在一或多個實施例中，所述方法可包含在形成閘極堆疊211的作業之前部分地移除犧牲層201。
現參看圖2H至圖2K，所述方法亦包含藉由以下步驟形成閘極堆疊211：藉由此項技術中已知的任何一或多個製程（諸如，原子層沈積（atomic-layer deposition；ALD））形成閘極介電層212（參見圖2H至圖2I）；以及接著在閘極介電層212上形成金屬層213（圖2J至圖2K）。在形成閘極堆疊211的作業期間，閘極介電層212或閘極介電層212的一部分填充經移除犧牲層201的區（亦即，閘極介電層212或閘極介電層212的一部分填充先前由犧牲層201佔據的區）。閘極介電層212亦形成於一或多個鰭片204中的每一者上方（亦即，在每一鰭片204中，閘極介電層212沿類奈米線通道區205的側面及沿最上部類奈米線通道區205的上表面形成）。因此，在形成閘極堆疊211的作業之後，鰭片204中的每一者包含藉由閘極介電層212的部分分離的兩個或大於兩個類奈米線通道區205的堆疊。另外，在形成閘極堆疊211的作業期間，金屬層213在閘極介電層212上及圍繞一或多個鰭片204中的每一者形成，以使得金屬層213沿類奈米線通道區205的側壁及沿每一鰭片204的最上部類奈米線通道區205的上表面延伸。由於閘極介電層212或閘極介電層212的一部分填充經移除犧牲層201的區，因此閘極堆疊211的金屬層213不沈積至經移除犧牲層201的區中。因此，在形成閘極堆疊211的作業之後，閘極堆疊211的金屬層213不在類奈米線通道區205之間延伸（亦即，不同於閘極介電層212，金屬層213不沿類奈米線通道區205中的每一者的上表面及下表面延伸）。
在一或多個實施例中，所述方法可包含在形成閘極堆疊211的作業之前的如下作業：在經移除犧牲層201的區中形成（例如沈積）介電層；以及沿類奈米線通道區205的側壁移除（例如蝕刻）介電層的部分（例如所述方法可包含在形成閘極堆疊211之前沿類奈米線通道區205的上表面及下表面形成介電層）。介電層的介電材料不同於閘極堆疊211的閘極介電層212的介電材料（例如介電層的介電常數不同於閘極介電層212的介電常數）。因此，在形成閘極堆疊211的作業之後，在鄰近類奈米線通道區205之間延伸（例如沿類奈米線區205的上表面及下表面延伸）的介電層的介電常數不同於沿類奈米線通道區205的側壁延伸的閘極介電層的介電常數。相較於沿類奈米線通道區205的側壁，沿類奈米線通道區205的上表面及下表面提供具有不同介電常數的介電層可提供沿類奈米線通道區205的上表面及下表面的改良電子輸送；及/或至類奈米線通道區205的上表面及下表面的更合乎需要的閘極耦接。
所述方法亦包含藉由此項技術中已知的作業完成場效電晶體以及包含場效電晶體中的一或多者的電路的形成，所述作業包含實現僅在經移除虛設閘極區中具有閘極金屬的CMP作業，其後接著為形成接點的作業以及形成後段製程（back-end-of-line；BEOL）的作業。另外，在一或多個實施例中，所述方法可包含在同一晶片/電路上形成部分環繞式閘極場效電晶體、習知全環繞式閘極場效電晶體及/或習知鰭式場效電晶體作為根據上文所描述的本揭露內容的作業形成的場效電晶體。
100‧‧‧場效電晶體
101‧‧‧源電極
102‧‧‧汲電極
103、204‧‧‧鰭片
104、211‧‧‧閘極堆疊
105、212‧‧‧閘極介電層
106、213‧‧‧金屬層
107‧‧‧基板
108、205‧‧‧類奈米線通道區
109‧‧‧上表面
110‧‧‧下表面
111、112‧‧‧側壁或側表面
113‧‧‧分離區/閘極介電層的部分
201‧‧‧SiGe犧牲層
202‧‧‧導電通道層
203‧‧‧矽基板
206‧‧‧虛設閘極
207‧‧‧外部側壁間隔物
208‧‧‧源極區
209‧‧‧汲極區
210‧‧‧層間介電質
D‧‧‧水平分離距離
H‧‧‧通道高度
T、tD 、tM‧‧‧厚度
W‧‧‧通道寬度
1B-1B‧‧‧切線
當結合以下圖式考慮時，參考以下詳細描述，本揭露內容的實施例的此等以及其他特徵及優點將變得更顯而易見。在圖式中，貫穿諸圖使用相同圖式元件符號以參考相同特徵及組件。諸圖未必按比例繪製。 圖1A至圖1B分別為根據本揭露內容的一個實施例的場效電晶體（FET）的示意性透視圖及示意性橫截面圖。 圖2A至圖2B分別描繪根據本揭露內容的一個實施例的形成場效電晶體的方法的作業的示意性橫截面圖及示意性俯視圖。 圖2C至圖2D分別描繪根據本揭露內容的一個實施例的形成場效電晶體的方法的另一作業的示意性橫截面圖及示意性俯視圖。 圖2E描繪根據本揭露內容的一個實施例的形成場效電晶體的方法的另一作業的示意性俯視圖。 圖2F至圖2G分別描繪根據本揭露內容的一個實施例的形成場效電晶體的方法的另一作業的示意性橫截面圖及示意性俯視圖。 圖2H至圖2I分別描繪根據本揭露內容的一個實施例的形成場效電晶體的方法的另一作業的示意性橫截面圖及示意性俯視圖。 圖2J至圖2K分別描繪根據本揭露內容的一個實施例的形成場效電晶體的方法的再一作業的示意性橫截面圖及示意性俯視圖。

Claims (20)

  1. 一種場效電晶體，用於n通道場效電晶體裝置及/或p通道場效電晶體裝置，包括： 鰭片，包括類奈米線通道區的堆疊，所述堆疊至少包括第一類奈米線通道區及堆疊於所述第一類奈米線通道區上的第二類奈米線通道區； 源電極及汲電極，位於所述鰭片的對置側面上； 介電分離區，包括SiGe且位於所述第一類奈米線通道區與所述第二類奈米線通道區之間，所述介電分離區自所述第二類奈米線通道區的面向所述第一類奈米線通道區的表面完全延伸至所述第一類奈米線通道區的面向所述第二類奈米線通道區的表面；以及 閘極堆疊，沿所述類奈米線通道區的所述堆疊的一對側壁延伸，所述閘極堆疊包括閘極介電層及位於所述閘極介電層上的金屬層， 其中所述閘極堆疊的所述金屬層不在所述第一類奈米線通道區與所述第二類奈米線通道區之間延伸。
  2. 如申請專利範圍第1項所述的場效電晶體，其更包括位於所述鰭片上的外部間隔物，其中所述介電分離區在所述外部間隔物下方側向地延伸。
  3. 如申請專利範圍第1項所述的場效電晶體，其中所述介電分離區的材料不同於所述閘極介電層的介電材料。
  4. 如申請專利範圍第3項所述的場效電晶體，其中所述場效電晶體為n通道場效電晶體。
  5. 如申請專利範圍第1項所述的場效電晶體，其中所述介電分離區包括所述閘極堆疊的所述閘極介電層的一部分。
  6. 如申請專利範圍第1項所述的場效電晶體，其中多個所述類奈米線通道區的所述堆疊的每一類奈米線通道區具有大約3 nm至大約8 nm的寬度，所述多個類奈米線通道區的所述堆疊的每一類奈米線通道區具有大約4 nm至大約12 nm的高度，且所述介電分離區具有大約2 nm至大約6 nm的厚度。
  7. 如申請專利範圍第1項所述的場效電晶體，其中多個所述類奈米線通道區的所述堆疊的每一類奈米線通道區具有大約4 nm至大約6 nm的寬度，所述多個類奈米線通道區的所述堆疊的每一類奈米線通道區具有大約4 nm至大約8 nm的高度，且所述介電分離區具有大約2 nm至大約4 nm的厚度。
  8. 如申請專利範圍第1項所述的場效電晶體，其中所述類奈米線通道區的所述堆疊的所述介電分離區的厚度至多為所述閘極堆疊的所述閘極介電層的厚度的大約兩倍。
  9. 如申請專利範圍第1項所述的場效電晶體，其中所述類奈米線通道區的所述堆疊的每一類奈米線通道區包括矽，且所述第二類奈米線通道區的面向所述第一類奈米線通道區的所述表面、所述第一類奈米線通道區的面向所述第二類奈米線通道區的所述表面以及所述類奈米線通道區的所述堆疊的所述一對側壁各自具有（110）定向。
  10. 如申請專利範圍第1項所述的場效電晶體，其中所述第一類奈米線通道區及所述第二類奈米線通道區發生應變。
  11. 一種形成場效電晶體的方法，所述場效電晶體用於n通道場效電晶體裝置及/或p通道場效電晶體裝置，所述形成場效電晶體的方法包括： 在基板上形成交替的犧牲層與導電通道層的堆疊； 蝕刻所述交替的犧牲層與導電通道層的所述堆疊以形成至少一個鰭片，所述至少一個鰭片包括類奈米線通道區的堆疊，所述類奈米線通道區的所述堆疊至少包括第一類奈米線通道區及堆疊於所述第一類奈米線通道區上的第二類奈米線通道區； 在所述至少一個鰭片的第一側面上形成源電極； 在所述至少一個鰭片的與所述第一側面對置的第二側面上形成汲電極； 在所述類奈米線通道區的所述堆疊的所述第一類奈米線通道區與所述第二類奈米線通道區之間形成介電分離區，所述介電分離區自所述第二類奈米線通道區的面向所述第一類奈米線通道區的表面完全延伸至所述第一類奈米線通道區的面向所述第二類奈米線通道區的表面；以及 形成閘極堆疊，所述閘極堆疊包括閘極介電層及位於所述閘極介電層上的金屬層， 其中所述閘極堆疊沿所述類奈米線通道區的所述堆疊的一對側壁延伸，且 其中所述閘極堆疊的所述金屬層不在所述類奈米線通道區的所述堆疊的所述第一類奈米線通道區與所述第二類奈米線通道區之間延伸。
  12. 如申請專利範圍第11項所述的形成場效電晶體的方法，其更包括在所述至少一個鰭片上形成外部間隔物，其中所述介電分離區在所述外部間隔物下方側向地延伸。
  13. 如申請專利範圍第11項所述的形成場效電晶體的方法，其中所述介電分離區是在形成所述閘極堆疊的期間形成，且其中所述介電分離區包括所述閘極堆疊的所述閘極介電層的一部分。
  14. 如申請專利範圍第11項所述的形成場效電晶體的方法，其更包括在形成所述介電分離區之前移除所述犧牲層。
  15. 如申請專利範圍第14項所述的形成場效電晶體的方法，其中形成所述源電極及形成所述汲電極包括藉由沈積Si緩衝層後接著沈積SiGe層或SiGeB層而形成p通道場效電晶體源極區及p通道場效電晶體汲極區，且其中移除所述犧牲層歸因於所述Si緩衝層而不移除所述p通道場效電晶體源極區及所述p通道場效電晶體汲極區。
  16. 如申請專利範圍第15項所述的形成場效電晶體的方法，其中所述犧牲層包括SiGe，所述p通道場效電晶體源極區及所述p通道場效電晶體汲極區的所述層包括SiGe，且所述p通道場效電晶體源極區及所述p通道場效電晶體汲極區的所述層的鄰近於所述犧牲層的一部分的Ge濃度與所述犧牲層中的Ge濃度相同或不同。
  17. 如申請專利範圍第14項所述的形成場效電晶體的方法，其中形成所述源電極及形成所述汲電極包括藉由磊晶沈積而形成包括Si的n通道場效電晶體源極區及n通道場效電晶體汲極區，且其中移除所述犧牲層歸因於所述Si而不移除所述n通道場效電晶體源極區及所述n通道場效電晶體汲極區。
  18. 如申請專利範圍第11項所述的形成場效電晶體的方法，其中所述導電通道層包括Si，所述犧牲層包括SiGe，且其中所述SiGe的Ge含量為大約10%至大約50%。
  19. 如申請專利範圍第11項所述的形成場效電晶體的方法，其更包括形成用於所述n通道場效電晶體裝置及/或所述p通道場效電晶體裝置的習知鰭式場效電晶體，其中不利用所述犧牲層來形成所述習知鰭式場效電晶體。
  20. 如申請專利範圍第11項所述的形成場效電晶體的方法，其中所述導電通道層包括Si且所述犧牲層包括SiGe，且其中所述形成場效電晶體的方法不包含在形成所述閘極堆疊之前移除所述犧牲層。
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