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TWI780845B - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法 Download PDF

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TWI780845B
TWI780845B TW110128103A TW110128103A TWI780845B TW I780845 B TWI780845 B TW I780845B TW 110128103 A TW110128103 A TW 110128103A TW 110128103 A TW110128103 A TW 110128103A TW I780845 B TWI780845 B TW I780845B
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nanostructures
region
dielectric
forming
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TW110128103A
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徐崇威
江國誠
黃懋霖
朱龍琨
余佳霓
程冠倫
王志豪
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台灣積體電路製造股份有限公司
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Abstract

方法提供結構，結構具有基底和在基底的表面上方並彼此垂直間隔開的半導體層的堆疊物；形成界面層環繞半導體層的每一者；形成高介電常數介電層於界面層上方並環繞半導體層的每一者；形成蓋層於高介電常數介電層上方並環繞半導體層的每一者；有著蓋層環繞半導體層的每一者，對結構進行熱處理，以增加界面層的厚度。在進行熱處理之後，此方法更包含移除蓋層。

Description

半導體結構及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體結構及其形成方法。
電子產業對越來越小且更快的電子裝置的需求不斷增長，這些電子裝置同時能夠支持越來越多越趨複雜和精密的功能。為了實現這些需求，在積體電路(integrated circuit，IC)產業中製造低成本、高效能和低功率的積體電路為持續的趨勢。至今為止，透過縮小積體電路尺寸(例如將積體電路部件尺寸最小化)已很大程度上實現這些目標，進而改善生產效率並降低相關成本。然而，這些微縮化也已增加積體電路製造過程的複雜性。因此，要實現積體電路裝置及其效能的持續進步，就需要在積體電路製造過程和技術方面取得類似的進步。
全繞式閘極裝置具有較好的閘極控制能力、較小的漏電流以及完全的鰭式場效電晶體(fin field effect transistor，finFET)裝置布局兼容性，因此有潛力將互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)推向技術藍圖的下一個階段。全繞式閘極裝置係指具有垂直堆疊水平定向多通道(例如奈米線電晶體和奈米片電晶體)的電晶體。然而，隨著通道(或片)之間的垂直空間變得更小，製造全繞式閘極裝置變得越來越具挑戰性。製造這種小型全繞式閘極裝置的問題之一為如何在通道之間的空間中垂直填充高介電常數金屬閘極的各種層。因此，雖然現有的半導體裝置(特別為多閘極裝置)及其製造方法一般對於其預期目的為足夠的，但是現有的半導體裝置及其製造方法並非在所有方面都令人滿意。
在一些實施例中，提供半導體結構的形成方法，此方法包含提供結構，結構具有基底和在基底的表面上方並彼此垂直間隔開的複數個半導體層的堆疊物；形成界面層環繞複數個半導體層的每一者；形成高介電常數介電層於界面層上方並環繞複數個半導體層的每一者；形成蓋層於高介電常數介電層上方並環繞複數個半導體層的每一者；有著蓋層環繞複數個半導體層的每一者，對結構進行熱處理，以增加界面層的厚度；以及在進行熱處理之後，移除蓋層。
在一些其他實施例中，提供半導體結構的形成方法，此方法包含在基底上方的第一區中形成複數個第一奈米結構；在基底上方的第二區中形成複數個第二奈米結構；形成界面層環繞複數個第一奈米結構和複數個第二奈米結構；形成高介電常數介電層於界面層上方並環繞複數個第一奈米結構複數個第二奈米結構；形成蓋層於高介電常數介電層上方並環繞複數個第一奈米結構和複數個第二奈米結構；移除第一區中的蓋層，以暴露第一區中的高介電常數介電層，並保留第二區中的高介電常數介電層上方的蓋層；對複數個第一奈米結構和複數個第二奈米結構進行熱處理，其中在進行熱處理之後，第二區中的界面層變得比第一區中的界面層更厚；以及在熱處理之後，移除第二區中的蓋層。
在另外一些實施例中，提供半導體結構，半導體結構包含複數個第一奈米結構，在半導體結構的第一區中的基底上方彼此間隔開；第一界面層，環繞複數個第一奈米結構的每一者；第一高介電常數介電層，位於第一界面層上方，並環繞複數個第一奈米結構的每一者；第一功函數金屬層，位於第一高介電常數介電層上方，並環繞複數個第一奈米結構的每一者；複數個第二奈米結構，在半導體結構的第二區中的基底上方彼此間隔開；第二界面層，環繞複數個第二奈米結構的每一者；第二高介電常數介電層，位於第二界面層上方，並環繞複數個第二奈米結構的每一者；以及第二功函數金屬層，位於第二高介電常數介電層上方，並環繞複數個第二奈米結構的每一者，其中第一界面層的第一厚度比第二界面層的第二厚度更小約2Å至約10Å。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，除非另有說明，否則依據本發明所屬技術領域中具通常知識者所知，此術語目的在涵蓋在所描述的數字的特定變化內(例如+/- 10%或其他變化)的數字。舉例來說，術語“約5nm”涵蓋了尺寸範圍從4.5nm至5.5nm、從4.0nm至5.0nm等等。
本發明實施例一般有關於半導體裝置，例如積體電路(IC)，且特別有關於具有全繞式閘極裝置(或全繞式閘極電晶體)的積體電路裝置。全繞式閘極裝置係指具有垂直堆疊水平定向多通道(例如奈米線電晶體和奈米片電晶體)的電晶體。全繞式閘極裝置具有較好的閘極控制能力、較小的漏電流以及完全的鰭式場效電晶體(finFET)裝置布局兼容性，因此有潛力將互補式金屬氧化物半導體(CMOS)推向技術藍圖的下一個階段。然而，隨著通道(或片)之間的垂直空間變得更小，製造全繞式閘極裝置變得越來越具挑戰性。製造這種小型全繞式閘極裝置的問題之一為如何在通道之間的空間中垂直填充高介電常數金屬閘極的各種層。這些層包含界面層、高介電常數閘極介電層以及用於調整閘極的臨界電壓的功函數金屬層。對於界面層一般比核心裝置(例如提供核心邏輯功能或記憶體功能的電晶體)更厚的特定裝置(例如提供輸入/輸出(input/output，IO)功能、靜電放電功能或高壓功能的電晶體)，此問題變得更為重要，進而在通道之間留下更少的空間為填充其他層。
本發明實施例使用氧清除蓋層和熱處理，使所選全繞式閘極裝置(例如輸入輸出全繞式閘極裝置、靜電放電全繞式閘極裝置以及高電壓全繞式閘極裝置)中的界面層再成長(或變厚)。在本發明一實施例中，在已形成初步界面閘極介電層和高介電常數閘極介電層環繞半導體結構(例如積體電路)中的通道之後，形成蓋層並將蓋層圖案化。在一些實施例中，蓋層為氧清除氧化物或氧清除氮化物。蓋層保留在所選區域(例如半導體結構的輸入輸出區域)中，其中在此區域的界面閘極介電層需變厚，且從半導體結構的其他區域移除蓋層。接著，對半導體結構進行熱處理。由於存在蓋層以及熱處理的緣故，在所選區域中的界面閘極介電層變厚。在一些實施例中，界面閘極介電層可變厚約2 Å至約10Å。之後，移除蓋層，並在通道之間的空間沉積功函數金屬層。本發明實施例提供了以下優點。首先，使用本發明實施例，可微調所選區域或電晶體中界面閘極介電層的厚度，以實現小的全繞式閘極裝置。第二點，本發明實施例的方法防止全繞式閘極裝置中的通道間的間隔填滿界面閘極介電層和高介電常數閘極介電層，並保留足夠空間用於沉積功函數金屬層。這使得多重圖案化閘極(multiple patterning gate ，MPG)製程能夠在同一積體電路中實現多重的臨界電壓(Vt)，例如標準臨界電壓、較低臨界電壓、較高臨界電壓等等。參照附圖描述本發明實施例的製造方法和結構的細節。
第1A和1B圖為依據本發明實施例的各方面，製造半導體裝置的方法100的流程圖。在一些實施例中，方法100製造包含全繞式閘極電晶體的半導體裝置。本發明實施例考慮了額外的加工。可在方法100之前、期間及之後提供額外的步驟，且對於方法100的額外實施例來說，可移動、取代或消除所描述的一些步驟。以下結合第2A-14圖描述方法100。第2A圖為依據本發明實施例的各方面，在與方法100相關聯的製造階段之半導體裝置200的一部分的概略上視圖。第2B-14圖為依據本發明實施例的各方面，在與方法100相關聯的各個製造階段之半導體裝置200的一部分的剖面示意圖。
在本發明實施例中，半導體裝置200為多閘極裝置，且可被包含在微處理器、記憶體及/或其他積體電路裝置中。在一些實施例中，半導體裝置200為積體電路晶片的一部分、系統單晶片(system on chip，SoC)或前述的一部分，其包含各種被動和主動微電子裝置，例如電阻、電容、電感、二極體、p型場效電晶體(p-type FETs，PFETs)、n型場效電晶體(n-type FETs，NFETs)、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor FETs，MOSFETs)、互補式金屬氧化物半導體(CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJTs)、橫向擴散金屬氧化物半導體(laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、記憶體裝置、其他合適的組件或前述之組合。在一些實施例中，半導體裝置200被包含在非揮發式記憶體中，例如非揮發性隨機存取記憶體(non-volatile random-access memory，NVRAM)、快閃記憶體、可電氣抹除可程式唯讀記憶體(electrically erasable programmable read only memory，EEPROM)、電性可編程唯讀記憶體(electrically programmable read-only memory，EPROM)、其他合適的記憶體類型或前述之組合。為了清楚起見，已將第2A-14圖簡化，以更好地理解本發明實施例的發明概念。可在半導體裝置200中添加額外的部件，且在半導體裝置200的其他實施例中，可取代、修改或消除以下所描述的一些部件。以下結合方法100的實施例描述半導體裝置200的製造。
在操作102，方法100(第1A圖)提供或被提供半導體裝置200的初始結構。依據一實施例，半導體裝置200的初始結構的一部分顯示於第2A-2C圖。特別來說，第2A圖顯示半導體裝置200包含兩個區域200A和200B。主動區204A和一般垂直於主動區204A的閘極區206A。主動區204A包含一對源極/汲極(source/drain，S/D)區204A1以及在一對源極/汲極區204A1之間的通道區204A2。閘極區206A占用通道區204A2。區域200A更包含介電鰭231，介電鰭231縱向定向一般平行於主動區204A，且在主動區204A的兩側。閘極區206A沿y方向延伸於兩個介電鰭231之間。相似地，區域200B包含主動區204B和一般垂直於主動區204B的閘極區206B。主動區204B包含一對源極/汲極區204B1以及在一對源極/汲極區204B1之間的通道區204B2。閘極區206B占用通道區204B2。區域200B更包含介電鰭231，介電鰭231縱向定向一般平行於主動區204B，且在主動區204B的兩側。在一些實施例中，區域200A中、區域200B中或區域200A和200B中皆省略了介電鰭231。
第2B圖顯示依據一實施例之半導體裝置200，分別沿第2A圖的區域200A和200B中的線A1-A1和B1-B1的剖面示意圖。第2C圖顯示依據一實施例之半導體裝置200，分別沿第2A圖的區域200A和200B中的線A2-A2和B2-B2的剖面示意圖。第2B和2C圖顯示的實施例為奈米片場效電晶體，其中這些奈米片場效電晶體的半導體層215(有時也被稱為通道層)為奈米尺寸片狀。為了清楚起見，以更好地理解本發明實施例的發明概念，將區域200A和200B顯示為具有相同外觀。在各種實施例中，區域200A和200B可具有不同的外觀。舉例來說，區域200A和200B可具有不同數量的通道，及/或區域200A和200B的半導體層215可為不同形狀或尺寸。舉另一例來說，區域200A和200B的任一者可為奈米線場效電晶體(即半導體層215為奈米尺寸線狀或奈米尺寸棒狀)或奈米片場效電晶體。
請參照第2B-2C圖，半導體裝置200包含基底202，例如晶圓。在所示的實施例中，基底202包含矽。替代地或額外地，基底202包含其他元素半導體(例如鍺)、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述之組合。或者，基底202為絕緣層上覆半導體基底，例如絕緣層上覆矽(silicon-on-insulator，SOI)基底、絕緣層上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或絕緣層上覆鍺(germanium-on-insulator，GOI)基底。
區域200A和200B各更包含一對源極/汲極部件260。對於n型電晶體，源極/汲極部件260為n型。對於p型電晶體，源極/汲極部件260為p型。源極/汲極部件260可透過磊晶成長半導體材料(例如Si、SiGe)填充半導體裝置200中的溝槽來形成，例如透過使用化學氣相沉積(chemical vapor deposition，CVD)沉積技術(例如氣相磊晶)、分子束磊晶、其他合適的磊晶成長製程或前述之組合。源極/汲極部件260摻雜合適的n型摻雜物及/或p型摻雜物。舉例來說，對於n型電晶體，源極/汲極部件260可包含矽且可摻雜碳、磷、砷、其他n型摻雜物或前述之組合；對於p型電晶體，源極/汲極部件260可包含矽鍺或鍺，且可摻雜硼、其他p型摻雜物或前述之組合。
區域200A和200B各更包含懸置於基底202上方並連接一對源極/汲極部件260的半導體層215的堆疊物。半導體層215的堆疊物作為個別電晶體的電晶體通道。因此，半導體層215也被稱為通道層。由於從個別的閘極區206A和206(第2A圖)移除虛設閘極，因此半導體層215暴露於閘極溝槽275中。半導體層215可包含單晶矽。或者，半導體層215可包含鍺、矽鍺或其他合適的半導體材料。起初，半導體層215形成作為半導體層堆疊物的一部分，半導體層堆疊物包含半導體層215以及不同材料的其他半導體層。使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)將半導體層堆疊物圖案化為突出於基底202之上的鰭狀。在形成閘極溝槽275之後，選擇性蝕刻半導體層堆疊物，已移除半導體層，留下懸置於基底202上方且在源極/汲極部件260之間的半導體層215。半導體層215透過間隙277彼此隔開，且透過間隙277與基底202隔開。
在一些實施例中，半導體層215具有奈米尺寸大小，因此可被稱為奈米結構。舉例來說，在一些實施例中，每個半導體層215可具有長度(沿x方向)在約10nm至約300nm、寬度(沿y方向)在約10nm至約80nm以及高度(沿z方向)在約4nm至約8nm。在一些實施例中，半導體層215之間的垂直間隙277(沿z方向)可在約6nm至約12nm。因此，半導體層215可被稱為“奈米線”或“奈米片”，“奈米線”或“奈米片”一般指允許高介電常數金屬閘極以物理環繞通道層的方式之懸置的通道層。在一些實施例中，半導體層215可為圓柱狀(例如奈米線)、矩形形狀(例如奈米棒)、片狀(例如奈米片)或具有其他合適的形狀。
半導體裝置200更包含隔離部件230，以隔離各個區域，例如各個主動區204A和204B。隔離部件230包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如包含矽、氧、氮、碳或其他合適的隔離成分)或前述之組合。隔離部件230可包含不同的結構，例如淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構及/或矽局部氧化(local oxidation of silicon，LOCOS)結構。隔離部件230包含多層絕緣材料。
半導體裝置200更包含與源極/汲極部件260相鄰的閘極間隙壁247。閘極間隙壁247可包含矽、氧、碳、氮、其他合適的材料或前述之組合(例如氧化矽、氮化矽、氮氧化矽(SiON)、碳化矽、氮碳化矽(SiCN)、碳氧化矽(SiOC)及/或氮碳氧化矽(SiOCN))。在一些實施例中，閘極間隙壁247包含多層結構，例如包含氮化矽的第一介電層以及包含氧化矽的第二介電層。半導體裝置200更包含垂直設置於相鄰半導體層215之間且相鄰於源極/汲極部件260的內部間隙壁255。內部間隙壁255可包含介電材料，介電材料包含矽、氧、碳、氮、其他合適的材料或前述之組合(例如氧化矽、氮化矽、氮氧化矽、碳化矽或氮碳氧化矽)。在一些實施例中，內部間隙壁255包含低介電常數介電材料。在一些實施例中，閘極間隙壁247和內部間隙壁255透過沉積(例如化學氣相沉積、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)等)和蝕刻製程(例如乾蝕刻)形成。沿x方向在兩側的閘極間隙壁247之間以及兩側的內部間隙壁255之間提供閘極溝槽275。
半導體裝置200更包含設置於隔離部件230、源極/汲極部件260和閘極間隙壁247上方的接觸蝕刻停止層(contact etch stop layer，CESL)268。接觸蝕刻停止層268包含矽和氮，例如氮化矽或氮氧化矽。接觸蝕刻停止層268可透過沉積製程(例如化學氣相沉積或其他合適的方法)形成。半導體裝置200更包含在接觸蝕刻停止層268上方的層間介電(inter-level dielectric，ILD)層270。層間介電層270包含介電材料，介電材料包含例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)形成的氧化物、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數介電材料、其他合適的介電材料或前述之組合。層間介電層270可透過沉積製程形成，例如化學氣相沉積、可流動化學氣相沉積(flowable CVD，FCVD)或其他合適的方法。
介電鰭231設置於隔離部件230上方。在第2C圖所示的實施例中，介電鰭231包含介電襯墊232、在介電襯墊232上方的介電填充層233以及在介電襯墊232和介電填充層233上方的介電帽234。在一實施例中，介電襯墊232包含低介電常數介電材料，例如包含Si、O、N和C的介電材料。例示性的低介電常數介電材料包含氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、碳摻雜氧化矽、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、二苯並環丁烯(bis-benzocyclobutenes，BCB)、聚醯亞胺或前述之組合。低介電常數介電材料一般指具有低介電常數的介電材料，例如小於氧化矽的介電常數(k≈3.9)。介電襯墊232可透過使用化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、金屬有機化學氣相沉積(metalorganic CVD，MOCVD)、遠端電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、低壓化學氣相沉積(low-pressure CVD，LPCVD)、原子層化學氣相沉積(atomic layer CVD，ALCVD)、常壓化學氣相沉積(atmospheric pressure CVD，APCVD)、其他合適的方法或前述之組合沉積。在一實施例中，介電填充層233包含氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷形成的氧化物、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、低介電常數介電材料、其他合適的介電材料或前述之組合。介電填充層233可透過可流動化學氣相沉積(FCVD)製程沉積，可流動化學氣相沉積製程包含例如在半導體裝置200上方沉積可流動材料(例如液體化合物)，並透過合適技術(例如熱退火及/或紫外線輻射處理)將可流動材料轉變為固體材料。介電填充層233可透過使用其他類型的方法來沉積。在一實施例中，介電帽234包含高介電常數介電材料，例如HfO2 、HfSiO、HfSiO4 、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx 、ZrO、ZrO2 、ZrSiO2 、AlO、AlSiO、Al2 O3 、TiO、TiO2 、LaO、LaSiO、Ta2 O3 、Ta2 O5 、Y2 O3 、SrTiO3 、BaZrO、BaTiO3 (BTO)、(Ba,Sr)TiO3 (BST)、Si3 N4 、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他合適的高介電常數介電材料或前述之組合。高介電常數介電材料一般指具有高介電常數的介電材料，例如大於氧化矽的介電常數(k≈3.9)。介電帽234透過本文描述的任何製程形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、氧化為主的沉積製程、其他合適的製程或前述之組合。沿y方向在兩側介電鰭231之間提供閘極溝槽275。
在操作104，方法100(第1A圖)在半導體層215暴露於閘極溝槽275的表面上形成界面層280(或稱為界面閘極介電層)，如第3圖所示。第3-14圖顯示分別沿第2A圖的區域200A和200B中的線A2-A2和B2-B2的剖面示意圖。請參照第3圖，在所示的實施例中，界面層280環繞每個半導體層215，且部分填充間隙277，在本實施例中，界面層280設置於暴露於閘極溝槽275中的半導體表面(例如半導體層215和基底202)上，但是不設置於暴露於閘極溝槽275中的介電表面(例如隔離部件230、閘極間隙壁247和介電鰭231)上。舉例來說，界面層280可透過氧化製程(例如熱氧化或化學氧化)形成，其中半導體表面與氧反應，以形成半導體氧化物，例如界面層280。在此氧化製程中，介電表面不與氧反應，因此，界面層280不形成於介電表面上。在另一實施例中，例如透過使用原子層沉積(ALD)或其他合適的沉積方法，界面層280不僅設置於半導體層215和基底202上，也設置於隔離部件230、閘極間隙壁247和介電鰭231上。界面層280包含介電材料，例如SiO2 、HfSiO、SiON、其他含矽介電材料、其他合適的介電材料或前述之組合。在一些實施例中，界面層280具有厚度在約5Å至約15Å。如果界面層280太薄(例如小於5Å)，在一些情況中，界面層280的可靠性可能較差。如果界面層280太厚(例如大於15Å)，間隙277的剩下部分可能太小，使得在一些情況中，高介電常數介電層和功函數金屬層無法填充於間隙277中。
在操作106，方法100(第1A圖)在界面層280上方及暴露於閘極溝槽275中的其他結構上方形成高介電常數介電層282(或稱為高介電常數閘極介電層)，例如第3圖所示。請參照第3圖，高介電常數介電層282設置於界面層280上方，並環繞每個半導體層215。高介電常數介電層282和界面層280共同部分填充間隙277。在本實施例中，高介電常數介電層282也設置於隔離部件230、閘極間隙壁247和介電鰭231上。舉例來說，在一實施例中，高介電常數介電層282直接設置於隔離部件230、閘極間隙壁247和介電鰭231上。高介電常數介電層282包含高介電常數介電材料，例如HfO2 、HfSiO、HfSiO4 、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx 、ZrO、ZrO2 、ZrSiO2 、AlO、AlSiO、Al2 O3 、TiO、TiO2 、LaO、LaSiO、Ta2 O3 、Ta2 O5 、Y2 O3 、SrTiO3 、BaZrO、BaTiO3 (BTO)、(Ba,Sr)TiO3 (BST)、Si3 N4 、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他合適的高介電常數介電材料或前述之組合。高介電常數介電層282透過本文描述的任何製程形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、氧化為主的沉積製程、其他合適的製程或前述之組合。在一些實施例中，高介電常數介電層282具有厚度約1nm至約2nm。
依據一實施例，在操作108，方法100(第1A圖)在區域200A和200B中的高介電常數介電層282上方形成蓋層284，例如第4圖所示。請參照第4圖，在區域200A和200B中，蓋層284沉積於高介電常數介電層282上方，並環繞每個半導體層215。蓋層284也沉積於隔離部件230和介電鰭231上方。在本實施例中，蓋層284、高介電常數介電層282和界面層280共同部分填充相鄰半導體層215之間的間隙277，這樣有助於在後續的熱處理期間均勻地增加界面層280的厚度。在本實施例中，蓋層284更包含一個或多個氧清除(oxygen-scavenging)材料。換句話說，蓋層284包含吸引環境氧氣(O2 )(圍繞半導體裝置200的氧環境)的一個或多個材料。舉例來說，蓋層284包含氧清除氧化物、氧清除氮化物或其他氧清除材料。再者，一個或多個氧清除材料具有相對於高介電常數介電層282中的材料的蝕刻選擇性。換句話說，在後續步驟中，蝕刻製程可移除蓋層284，而很少或大致不蝕刻高介電常數介電層282。在一實施例中，蓋層284包含TiN、TiSiN、TiO2 、TiON、TaN、TaSiN、TaO2 、TaON或前述之組合。如以下將討論，本發明實施例使用蓋層284的氧清除材料的性質，以在所選裝置區中增加界面層280的厚度。使用這樣的方法可在相鄰半導體層215上的高介電常數介電層282之間保持足夠間隔，同時對某些電晶體(例如輸入輸出電晶體、靜電放電(electro static discharge，ESD)電晶體和高電壓電晶體)具有足夠厚的界面層280。在一些實施例中，蓋層284可透過使用原子層沉積、化學氣相沉積、熱製程(例如爐管製程(furnace process))、物理氣相沉積製程或其他合適製程來沉積，且可在溫度約100°C至約400°C的範圍以及壓力在約1torr至100torr的範圍沉積。在一些實施例中，蓋層284具有厚度在約5Å至50Å的範圍。如果蓋層284太薄(例如小於5Å)，在一些情況中，蓋層284作為去氧劑(oxygen-scavenger)的均勻性和有效性可能較差。如果蓋層284太厚(例如大於50Å)，在介電鰭231上和在半導體層215上的蓋層284可能合併，在後續步驟中造成問題，例如在界面層280中增加不一致的厚度。
在操作110，方法100(第1A圖)將蓋層284圖案化，使得蓋層284保留在界面層280將變厚的區域，而從其他區域移除蓋層284。舉例來說，在本實施例中，蓋層284保留在區域200B中，而從區域200A移除蓋層284。此可涉及包含沉積、光微影和蝕刻的各種製程。蓋層284可透過使用任何合適方法來圖案化。第1B圖顯示依據一實施例的操作110的流程圖。本發明實施例考慮了不同的加工。對於操作110的額外實施例，可移動、取代或消除在第1B圖所描述的一些步驟。
依據一實施例，請參照第1B圖，在步驟130，操作110在蓋層284上方形成硬遮罩(hard mask，HM)層286(也被稱為犧牲層)，例如第5圖所示。請參照第5圖，在所示的實施例中，在區域200A和200B中，硬遮罩層286部分填充閘極溝槽275，並環繞半導體層215。硬遮罩層286也沉積於介電鰭231上方以及隔離部件230上方。硬遮罩層286可透過本文描述的任何製程沉積，例如原子層沉積、化學氣相沉積、物理氣相沉積、其他合適的製程或前述之組合。硬遮罩層286的厚度被配置以填充區域200A和200B中相鄰半導體層215之間的間隙277的任何剩下部分，而不填充閘極溝槽275。如以下將描述，如果硬遮罩層286不填充相鄰半導體層215之間的間隙277的剩下部分，則將難以將後續沉積的塗佈層圖案化。在一些實施例中，硬遮罩層286的厚度在約5Å至50Å。如果硬遮罩層286太薄(例如小於5Å)，在一些情況中，硬遮罩層286在後續步驟中作為硬遮罩的均勻性和有效性可能較差，或者硬遮罩層286可能無法完全填充相鄰半導體層215之間的間隙277的剩下部分。如果硬遮罩層286太厚(例如大於50Å)，在介電鰭231上和在半導體層215上的硬遮罩層286可能合併，在後續步驟中造成問題，例如硬遮罩層286可防止合適地沉積及圖案化塗佈層。
硬遮罩層286包含在蝕刻製程期間實現在硬遮罩層286與蓋層284之間的高蝕刻選擇性的材料。舉例來說，在蝕刻製程中可選擇性蝕刻硬遮罩層286，而最小化蝕刻(至不蝕刻)蓋層284，蝕刻製程可為乾蝕刻製程或濕蝕刻製程。在一些實施例中，蝕刻選擇性為100:1或更大。換句話說，蝕刻製程蝕刻硬遮罩層286的速率至少比蝕刻蓋層284的速率大100倍。在一些實施例中，硬遮罩層286包含氧化鋁、氮化矽、氧化鑭、矽(例如多晶矽)、氮碳化矽、氮碳氧化矽、氮化鋁、氮氧化鋁、前述之組合或其他合適的材料。在一些實施例中，硬遮罩層286可透過使用原子層沉積、化學氣相沉積、熱製程(例如爐管製程)、物理氣相沉積製程或其他合適製程來沉積，且可在溫度約100°C至約400°C的範圍以及壓力在約1torr至100torr的範圍沉積。
依據一實施例，在步驟132，操作110(第1B圖)蝕刻硬遮罩層286，使得硬遮罩層286僅保留在間隙277中(即垂直設置於半導體層215上的蓋層284的不同部分之間的空間中)，並從其他地方移除硬遮罩層286，例如第6圖所示。請參照第6圖，在區域200A和200B中，部分移除硬遮罩層286，且硬遮罩層286的剩下部分填充蓋層284在半導體層215上以及基底202上的部分之間的空間。為了方便起見，硬遮罩層286的剩下部分有時被稱為犧牲(硬遮罩)插塞。在一些實施例中，蝕刻製程可為濕蝕刻製程或乾蝕刻製程，濕蝕刻製程或乾蝕刻製程使用相對於蓋層284對硬遮罩層286具有高蝕刻選擇性的蝕刻劑。在一些實施例中，蝕刻劑具有蝕刻選擇性(即在蝕刻溶液中，硬遮罩層286的蝕刻速率與蓋層284的蝕刻速率的比值)約100或更大。在一些實施例中，步驟132使用具有NH4 OH為主的濕蝕刻溶液的濕蝕刻製程。在一些實施例中，步驟132使用具有標準清潔-1(standard clean-1，SC-1)為主的濕蝕刻溶液的濕蝕刻製程，其中SC-1溶液包含合適比例的去離子水、氨和過氧化氫，以實現上述的蝕刻選擇性。在一些實施例中，步驟132使用乾蝕刻製程，乾蝕刻製程使用氟基蝕刻氣體、氯基蝕刻氣體、溴基蝕刻氣體或其他合適的蝕刻氣體。舉例來說，乾蝕刻製程可使用NF3 、BCl3 、HBr或其他合適的蝕刻氣體。可控制蝕刻製程的參數，例如蝕刻溫度、蝕刻溶液濃度、蝕刻氣體流量、蝕刻時間、其他合適的蝕刻參數或前述之組合，以從蓋層284的最頂部、半導體層215的側壁、介電鰭231和隔離部件230移除硬遮罩層286，而最小化蝕刻(至不蝕刻)蓋層284。
依據一實施例，在步驟134，操作110(第1B圖)在半導體裝置200(包含區域200A和200B)上方形成塗佈層288，例如第7圖所示。舉例來說，塗佈層288可包含底部抗反射塗佈(bottom anti-reflective coating，BARC)材料，以提供用於光阻塗佈和光阻圖案化的平台。在一實施例中，透過在半導體裝置200上方旋塗底部抗反射塗佈材料，並填充閘極溝槽275，並烘烤底部抗反射塗佈材料(例如在約100°C至約200°C的範圍)，使得底部抗反射塗佈材料內產生交聯(cross-linking)，以形成塗佈層288。由於硬遮罩層286填充垂直設置於半導體層215之間以及最底部半導體層215與基底202之間的空間，因此塗佈層288不形成於這些空間中。
依據一實施例，在步驟136，操作110(第1B圖)將塗佈層288圖案化，使得移除區域200A中的塗佈層288，並保留區域200B中的塗佈層288，例如第8圖所示。這導致形成圖案化的塗佈層288。在一實施例中，操作110應用微影製程，微影製程包含透過旋塗在半導體裝置200上方形成阻劑(光阻)層、進行曝光前烘烤製程、進行曝光製程、進行曝光後烘烤製程以及在顯影溶液中將曝光的光阻層顯影。在顯影之後，光阻層變成對應光罩的光阻圖案，其中光阻圖案覆蓋區域200B並暴露區域200A。可使用光照或使用無遮罩微影製程(例如電子束寫入、離子束寫入或前述之組合)來進行曝光製程。使用光阻圖案作為蝕刻遮罩，操作110蝕刻塗佈層288，並從區域200A移除塗佈層288。在一實施例中，蝕刻塗佈層288使用非等向性蝕刻製程，以較佳地保留區域200B上方的塗佈層288的剩下部分，且可更好地控制區域200A與區域200B之間的邊界。這有利於改善操作110的解析度。如第8圖所示，從區域200A移除塗佈層288之後，區域200A暴露蓋層284和硬遮罩層286。
在步驟138，操作110(第1B圖)使用圖案化的塗佈層288和光阻圖案的任何剩下部分作為蝕刻遮罩來蝕刻蓋層284和硬遮罩層286，進而從區域200A移除蓋層284和硬遮罩層286。依據一實施例，形成第9圖所示的結構。塗佈層288保護區域200B免受蝕刻製程影響。蝕刻製程從區域200A完全移除蓋層284和硬遮罩層286，進而暴露區域200A中的高介電常數介電層282。蝕刻製程本質上回復或重新形成區域200A中的間隙277的一部分。在一實施例中，操作110應用兩個蝕刻製程，一個蝕刻製程移除硬遮罩層286，另一個蝕刻製程移除蓋層284。在另一實施例中，操作110應用一個蝕刻製程，此蝕刻製程移除硬遮罩層286和蓋層284。步驟138的蝕刻製程提供相對於高介電常數介電層282對硬遮罩層286和蓋層284的高蝕刻選擇性。在一些實施例中，蝕刻製程表現出約10至約100的高蝕刻選擇性。在一些實施例中，蝕刻選擇性大於或等於100。步驟138可進行乾蝕刻、濕蝕刻或前述之組合。舉例來說，可使用應用NH4 OH為主的濕蝕刻溶液或SC-1為主的濕蝕刻溶液的濕蝕刻製程來移除硬遮罩層286。舉例來說，蓋層284可透過濕蝕刻製程移除，濕蝕刻製程應用含有H2 O2 、 標準清潔-2(standard clean-2，SC-2)為主的濕蝕刻溶液或硫酸過氧化氫混合液(sulfuric peroxide mix，SPM)為主的濕蝕刻溶液的濕蝕刻溶液。蓋層284也可透過乾蝕刻製程移除，乾蝕刻製程應用NF3 、BCl3 、HBr、Cl2 、CF4 、SF6 、其他氣體或前述之混合物。控制蝕刻製程的參數，例如蝕刻溫度、蝕刻溶液濃度、蝕刻時間、其他合適的濕蝕刻參數或前述之組合，以確保完全移除區域200A中的硬遮罩層286和蓋層284，而最小化蝕刻(至不蝕刻)高介電常數介電層282。在一些實施例中，蝕刻製程部分蝕刻圖案化的塗佈層288。
在步驟140，操作110(第1B圖)例如使用剝離或灰化來移除圖案化的塗佈層288。依據一實施例，形成第10圖所示的結構。區域200B暴露蓋層284和硬遮罩層286。
在步驟142，操作110(第1B圖)從區域200B移除硬遮罩層286的剩下部分。依據一實施例，形成第11圖所示的結構。在一些實施例中，蝕刻製程為濕蝕刻製程或乾蝕刻製程，此蝕刻製程使用使用相對於蓋層284和高介電常數介電層282對硬遮罩層286具有高蝕刻選擇性的蝕刻劑。在一些實施例中，蝕刻劑具有蝕刻選擇性(即在蝕刻溶液中，硬遮罩層286的蝕刻速率與蓋層284和高介電常數介電層282的蝕刻速率的比值)約100或更大。在一些實施例中，步驟142使用具有NH4 OH為主的濕蝕刻溶液的濕蝕刻製程。在一些實施例中，步驟142使用具有SC-1為主的濕蝕刻溶液的濕蝕刻製程，其中SC-1溶液包含合適比例的去離子水、氨和過氧化氫，以實現上述的蝕刻選擇性。在一些實施例中，步驟142使用乾蝕刻製程，乾蝕刻製程使用氟基蝕刻氣體、氯基蝕刻氣體、溴基蝕刻氣體或其他合適的蝕刻氣體。舉例來說，乾蝕刻製程可使用NF3 、BCl3 、HBr或其他合適的蝕刻氣體。可控制蝕刻製程的參數，例如蝕刻溫度、蝕刻溶液濃度、蝕刻氣體流量、蝕刻時間、其他合適的蝕刻參數或前述之組合，以移除硬遮罩層286。透過使用步驟130到步驟142，操作110將蓋層284圖案化，使得從區域200A移除蓋層284，並保留區域200B中的蓋層284。請參照第11圖，蓋層284保留在區域200B中的高介電常數介電層282上方，並從區域200A移除蓋層284。
在操作112，方法100(第1A圖)對半導體裝置200進行熱處理300，例如第12圖所示。如以下將討論，由於存在蓋層284、在環境中存在氧(O2 )以及熱處理300的緣故，區域200B中的界面層280變厚。區域200B中變厚的界面層280以符號280b標註於第12圖中。區域200A中的界面層280以符號280a標註於第12圖中，以與界面層280b區別。在一些實施例中，取決於熱處理300的條件，界面層280a可變得比界面層280(在操作112之前)稍微更厚。在一些實施例中，界面層280b比界面層280(在操作112之前)更厚約2Å至約10Å。在一些實施例中，界面層280b比界面層280a(在操作112之後)更厚約2Å至約10Å。在一些實施例中，在完成熱處理300之後，界面層280b具有厚度約1.0nm至約2.0nm的範圍。此厚度適用於進行輸入輸出功能、靜電放電功能或高電壓功能的電晶體。如果界面層280b太薄(例如厚度小於1.3nm)，在一些情況中，界面層280b可能無法維持應用至這些電晶體的電壓。如果界面層280b太厚(例如厚度大於1.6nm)，在半導體層215之間可能沒有足夠剩下的空間用於高介電常數介電層282和後續沉積的功函數金屬層430(第14圖)。
在一實施例中，熱處理300為快速熱退火(rapid thermal annealing，RTA)製程或尖峰退火(spike anneal)製程。舉例來說，快速熱退火製程或尖峰退火製程可透過使用靠近晶圓的高強度燈、熱卡盤或熱板來快速升溫，以將單一晶圓(晶圓固定半導體裝置200)退火。溫度可在幾秒內或甚至幾毫秒內上升至約600°C至約1000°C。在另一實施例中，熱處理300為浸入式退火(soak anneal)製程。舉例來說，可將單一晶圓(晶圓固定半導體裝置200)固定在溫度約600°C至約1000°C約幾秒至幾分鐘。在另一實施例中，熱處理300為爐管製程。舉例來說，可將多個晶圓(其中一些晶圓固定半導體裝置200)固定在爐管內溫度約300°C至約600°C約30分鐘至約3小時。在任何以上實施例中，在圍繞一個晶圓或多個晶圓的環境中，以氧(O2 )對一個晶圓或多個晶圓退火，即以環境氧(O2 )對一個晶圓或多個晶圓退火。在一些實施例中，除了氧(O2 )，環境更包含氮(N2 )。舉例來說，環境可具有99%氧(O2 ) 和1%氮(N2 )、1%氧(O2 ) 和99%氮(N2 )或氧和氮的其他混合物。在一些實施例中，環境可包含除了氧(O2 )以外的一個或多個惰性氣體。
如先前所討論，蓋層284包含氧清除材料，氧清除材料吸引環境氧。在熱處理300期間，將環境氧吸引至區域200B，環境氧擴散通過蓋層284、高介電常數介電層282和界面層280，並與區域200B中的半導體層215(例如矽)中的半導體材料反應。反應增加了界面層280的厚度。由於區域200A不存在蓋層284，因此忽略不計(或比區域200B中的反應少很多)環境氧與區域200A中的半導體層215中的半導體材料之間的反應。由於半導體與氧氣的反應，因此增加了區域200B中的界面層280的厚度。可透過調整環境氧的量、熱處理製程(例如退火溫度和持續時間)、蓋層的厚度等等來微調厚度增加量。在一實施例中，區域200B中的界面層280的厚度增加約2Å至約10Å。如果厚度增加太少(例如小於約2Å)，輸入輸出功能(例如輸入/輸出和靜電放電)的厚度增益比核心功能的厚度增益更不足。如果厚度增加太大(例如大於約10Å)，則剩下的半導體層215可能無法提供足夠的通道寬度，因為區域200B中的半導體層215的厚度可以減少約界面層280的厚度增加量的兩倍。舉例來說，在各種實施例中，區域200B中的半導體層215的厚度可沿z方向減少約4Å至約20Å，且沿y方向減少約4Å至約20Å。在各種實施例中，區域200A和200B中的高介電常數介電層282保持在大約相同位置，因此在相鄰半導體層215上以及基底202上的高介電常數介電層282之間的間隙277在熱處理300之前及之後約保持相同。再者，在半導體層215上以及介電鰭231上的高介電常數介電層282之間的水平間隔在熱處理300之前及之後約保持相同。因此，本發明實施例提供了透過共同製程在不同區域(例如區域200A和200B中)中形成具有不同厚度的界面層。相較於透過不同沉積製程和圖案化製程形成不同區域中的界面層的方法，本發明實施例簡化了製造過程。
在操作114，方法100(第1A圖)從半導體裝置200移除蓋層284。依據一實施例，形成第13圖所示的結構。請參照第13圖，在區域200A中，半導體裝置200包含半導體層215、圍繞半導體層215的界面層280a、在界面層280a上方並圍繞半導體層215的高介電常數介電層282。在相鄰半導體層215上方且在最底部半導體層215與基底202之間的高介電常數介電層282透過間隙277隔開。高介電常數介電層282也直接設置於介電鰭231的表面上。在區域200B中，半導體裝置200包含半導體層215、圍繞半導體層215的界面層280b、在界面層280b上方並圍繞半導體層215的高介電常數介電層282。在相鄰半導體層215上方且在最底部半導體層215與基底202之間的高介電常數介電層282透過間隙277隔開。高介電常數介電層282也直接設置於介電鰭231的表面上。
在操作116，方法100(第1A圖)在高介電常數介電層282上方形成功函數金屬層430，並在功函數金屬層430上方形成塊狀金屬層350。依據一實施例，形成第14圖所示的結構。請參照第14圖，在區域200A和200B中，功函數金屬層430沉積於高介電常數介電層282上方並圍繞每個半導體層215。功函數金屬層430也設置於介電鰭231和隔離部件230上方。功函數金屬層430在介電鰭231上的部分透過以塊狀金屬層350填充的垂直間隔與功函數金屬層430在半導體層215上的部分隔開。在一些實施例中，功函數金屬層430包含用於n型電晶體的n型功函數金屬，例如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函數材料或前述之組合。在一些實施例中，功函數金屬層430包含用於p型電晶體的p型功函數金屬，例如TiN、TaN、TaSN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、其他p型功函數材料或前述之組合。在一些實施例中，功函數金屬層430具有厚度約1nm至約4nm。功函數金屬層430可透過使用原子層沉積、化學氣相沉積、物理氣相沉積製程或其他合適製程來沉積。由於閘極溝槽275(第13圖)具有足夠空間，因此操作116可在不同區域(例如在區域200A和200B中)形成不同的功函數金屬層430，或對不同電晶體形成不同的功函數金屬層430，以提供不同的臨界電壓(例如標準臨界電壓Vt、較低臨界電壓Vt、較高臨界電壓Vt等等)。塊狀金屬層350可透過使用原子層沉積、化學氣相沉積、物理氣相沉積製程、電鍍或其他合適製程來沉積，以填充閘極溝槽275的任何剩下部分。塊狀金屬層350包含合適的導電材料，例如Al、W及/或Cu。塊狀金屬層350可額外或共同地包含其他金屬、金屬氧化物、金屬氮化物、其他合適的材料或前述之組合。在一些實施例中，在形成塊狀金屬層350之前，阻擋層(未顯示)(例如透過原子層沉積)選擇性形成於功函數金屬層430上方，使得塊狀金屬層350設置於阻擋層上。在沉積塊狀金屬層350之後，可接著進行平坦化製程，以從半導體裝置200移除多餘的閘極材料。舉例來說，進行化學機械研磨製程，直到到達(暴露)介電鰭231的頂表面。
如第14圖所示，區域200A中的半導體層215具有沿z方向的垂直厚度T1和通道間的間隔S1。因此，區域200A中的半導體層215具有垂直間距T1+S1(中心到中心的間距或邊緣到邊緣的間距)。區域200B中的半導體層215具有沿z方向的垂直厚度T2和通道間的間隔S2。因此，區域200B中的半導體層215具有垂直間距T2+S2(中心到中心的間距或邊緣到邊緣的間距)。在一些實施例中，間距T1+S1大約等於間距T2+S2。再者，半導體層215與介電鰭231的垂直表面在區域200A中沿y方向橫向間隔距離G1，且半導體層215與介電鰭231的垂直表面在區域200B中沿y方向橫向間隔距離G2。在一些實施例中，間隔S1在約6nm至約12nm的範圍中，且間隔S2比間隔S1更大約4Å至約20Å。在一些實施例中，厚度T1在約4nm至約8nm的範圍中，且厚度T2比厚度T1更小約4Å至約20Å。在一些實施例中，距離G1在約5nm至約30nm的範圍中，且距離G2比距離G1更大約2Å至約10Å。
在操作118，方法100(第1A圖)對半導體裝置200進行進一步製造。舉例來說，方法100可形成電性連接至源極/汲極部件260(第2B圖)的源極/汲極皆點，形成電性連接至塊狀金屬層350的閘極導通孔，並形成連接半導體裝置200中的電晶體和其他組件的多層互連部件，以形成完整的積體電路。
雖然不意圖限制，但是本發明一個或多個實施例提供半導體裝置及其形成方法的許多優點。舉例來說，使用本發明實施例，可微調所選區域或電晶體中界面閘極介電層的厚度，以實現小的全繞式閘極裝置。舉另一例來說，使用本發明實施例，可良好維持全繞式閘極裝置中通道間的間隔，保留足夠空間用於沉積功函數金屬層。這使得多重圖案化閘極(MPG)製程能夠在同一積體電路中實現多重的臨界電壓(Vt)，例如標準臨界電壓、較低臨界電壓、較高臨界電壓等等。本發明實施例可容易地整合至現有的互補式金屬氧化物半導體製造過程中。
在一範例方面，本發明實施例針對方法，此方法包含提供結構，結構具有基底和在基底的表面上方並彼此垂直間隔開的半導體層的堆疊物；形成界面層環繞半導體層的每一者；形成高介電常數介電層於界面層上方並環繞半導體層的每一者；形成蓋層於高介電常數介電層上方並環繞半導體層的每一者；有著蓋層環繞半導體層的每一者，對結構進行熱處理，以增加界面層的厚度；以及在進行熱處理之後，此方法更包含移除蓋層。
在一實施例中，在移除蓋層之後，此方法更包含形成功函數金屬層於高介電常數介電層上方並環繞半導體層的每一者。在一實施例中，此方法更包含在功函數金屬層上方形成塊狀金屬層。
在此方法的一實施例中，蓋層包含氧清除氧化物或氧清除氮化物，且使用環境氧(O2 )進行熱處理。再者，在此實施例中，蓋層包含TiN、TiSiN、TiO2 、TiON、TaN和TaSiN的其中一者。在另一實施例中，更使用環境氮(N­­2 )進行熱處理。
在此方法的一些實施例中，熱處理增加界面層的厚度約2Å至約10Å。在此方法的一些實施例中，熱處理為尖峰退火或浸入式退火在溫度約600 °C至約1000 °C的範圍中。在此方法的一些實施例中，熱處理為爐管退火在溫度約300 °C至約600 °C的範圍中。
在另一範例方面，本發明實施例針對方法，此方法包含在基底上方的第一區中形成第一奈米結構；在基底上方的第二區中形成第二奈米結構；形成界面層環繞第一奈米結構和第二奈米結構；形成高介電常數介電層於界面層上方並環繞第一奈米結構第二奈米結構；形成蓋層於高介電常數介電層上方並環繞第一奈米結構和第二奈米結構；移除第一區中的蓋層，以暴露第一區中的高介電常數介電層，並保留第二區中的高介電常數介電層上方的蓋層。此方法更包含對第一奈米結構和第二奈米結構進行熱處理，其中在進行熱處理之後，第二區中的界面層變得比第一區中的界面層更厚。在熱處理之後，移除第二區中的蓋層。
在一些實施例中，移除第一區中的蓋層包含形成硬遮罩層填充第一奈米結構之間的空間以及第二奈米結構之間的空間；在第一區和第二區上方形成塗佈層；將塗佈層圖案化，以形成暴露第一區並覆蓋第二區的圖案化塗佈層；使用圖案化塗佈層作為蝕刻遮罩，從第一區移除硬遮罩層和蓋層；移除圖案化塗佈層；以及在移除圖案化塗佈層之後，從第二區移除硬遮罩層。
在一些實施例中，硬遮罩層包含氧化鋁、氮化矽、氧化鑭、矽、氮碳化矽、氮碳氧化矽、氮化鋁、氮氧化鋁的其中一者。
在一些實施例中，第一區為積體電路的核心區，且第二區為積體電路的輸入輸出區。在一些實施例中，使用環境氧(O2 )進行熱處理，且蓋層包含氧清除氧化物或氧清除氮化物。再者，在一實施例中，蓋層包含TiN、TiSiN、TiO2 、TiON、TaN和TaSiN的其中一者。
在另一範例方面，本發明實施例針對半導體結構，半導體結構包含第一奈米結構，在半導體結構的第一區中的基底上方彼此間隔開；第一界面層，環繞第一奈米結構的每一者；第一高介電常數介電層，位於第一界面層上方，並環繞第一奈米結構的每一者；第一功函數金屬層，位於第一高介電常數介電層上方，並環繞第一奈米結構的每一者；第二奈米結構，在半導體結構的第二區中的基底上方彼此間隔開；第二界面層，環繞第二奈米結構的每一者；第二高介電常數介電層，位於第二界面層上方，並環繞第二奈米結構的每一者；以及第二功函數金屬層，位於第二高介電常數介電層上方，並環繞第二奈米結構的每一者，其中第一界面層的第一厚度比第二界面層的第二厚度更小約2Å至約10Å。
在半導體結構的一實施例中，第一奈米結構的一者的垂直尺寸比第二奈米結構的一者的垂直尺寸更大約4Å至約20Å。在另一實施例中，第一奈米結構彼此間隔開垂直距離約6nm至約12nm，且第二奈米結構彼此間隔開垂直距離約6nm至約12nm。在另一實施例中，第一奈米結構的第一垂直間距約等於第二奈米結構的第二垂直間距。
在一實施例中，半導體結構更包含兩個第一介電鰭，設置於第一奈米結構的兩側，其中兩個第一介電鰭的第一外側表面包含材料不同於第一界面層的材料，且第一高介電常數介電層直接接觸第一外側表面。半導體結構更包含兩個第二介電鰭，設置於複數個第二奈米結構的兩側，其中兩個第二介電鰭的第二外側表面包含材料不同於第二界面層的材料，且第二高介電常數介電層直接接觸第二外側表面。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:方法 102,104,106,108,110,112,114,116,118:操作 130,132,134,136,138,140,142:步驟 200:半導體裝置 200A,200B:區域 202:基底 204A,204B:主動區 204A1,204B1:源極/汲極區 204A2,204B2:通道區 206A,206B:閘極區 215:半導體層 230:隔離部件 231:介電鰭 232:介電襯墊 233:介電填充層 234:介電帽 247:閘極間隙壁 255:內部間隙壁 260:源極/汲極部件 268:接觸蝕刻停止層 270:層間介電層 275:閘極溝槽 277:間隙 280,280a,280b:界面層 282:高介電常數介電層 284:蓋層 286:硬遮罩層 288:塗佈層 300:熱處理 350:塊狀金屬層 430:功函數金屬層 G1,G2:距離 S1,S2:間隔 T1,T2:厚度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1A和1B圖為依據本發明實施例的各方面，製造半導體裝置的方法的流程圖。 第2A圖為依據本發明實施例的各方面，半導體裝置的一部分的概略上視圖。第2B和2C圖為依據本發明一實施例，第2A圖的半導體裝置的一部分的概略剖面示意圖。 第3、4、5、6、7、8、9、10、11、12、13和14圖為依據本發明實施例的各方面，在各個製造階段(例如與第1A和1B圖的方法相關聯的階段)，第2A圖的半導體裝置的一部分的概略剖面示意圖。
100:方法
102,104,106,108,110,112,114,116,118:操作

Claims (15)

  1. 一種半導體結構的形成方法，包括：提供一結構，該結構具有一基底和在該基底的一表面上方並彼此垂直間隔開的複數個半導體層的一堆疊物；形成一界面層環繞該複數個半導體層的每一者；形成一高介電常數介電層於該界面層上方並環繞該複數個半導體層的每一者；形成一蓋層於該高介電常數介電層上方並環繞該複數個半導體層的每一者；有著該蓋層環繞該複數個半導體層的每一者，對該結構進行一熱處理，以增加該界面層的一厚度；以及在進行該熱處理之後，移除該蓋層。
  2. 如請求項1之半導體結構的形成方法，在移除該蓋層之後，更包括：形成一功函數金屬層於該高介電常數介電層上方並環繞該複數個半導體層的每一者。
  3. 如請求項2之半導體結構的形成方法，更包括：在該功函數金屬層上方形成一塊狀金屬層。
  4. 如請求項1至3中任一項之半導體結構的形成方法，其中該蓋層包含一氧清除氧化物或一氧清除氮化物，且使用環境氧進行該熱處理。
  5. 如請求項4之半導體結構的形成方法，其中該蓋層包含TiN、TiSiN、TiO2、TiON、TaN和TaSiN的其中一者。
  6. 如請求項4之半導體結構的形成方法，其中更使用環境氮進行該 熱處理。
  7. 如請求項1至3中任一項之半導體結構的形成方法，其中該熱處理為尖峰退火或浸入式退火在溫度約600℃至約1000℃的範圍中。
  8. 如請求項1至3中任一項之半導體結構的形成方法，其中該熱處理為爐管退火在溫度約300℃至約600℃的範圍中。
  9. 一種半導體結構的形成方法，包括：在一基底上方的一第一區中形成複數個第一奈米結構；在該基底上方的一第二區中形成複數個第二奈米結構；形成一界面層環繞該複數個第一奈米結構和該複數個第二奈米結構；形成一高介電常數介電層於該界面層上方並環繞該複數個第一奈米結構和該複數個第二奈米結構；形成一蓋層於該高介電常數介電層上方並環繞該複數個第一奈米結構和該複數個第二奈米結構；移除該第一區中的該蓋層，以暴露該第一區中的該高介電常數介電層，並保留該第二區中的該高介電常數介電層上方的該蓋層；對該複數個第一奈米結構和該複數個第二奈米結構進行一熱處理，其中在進行該熱處理之後，該第二區中的該界面層變得比該第一區中的該界面層更厚；以及在該熱處理之後，移除該第二區中的該蓋層。
  10. 如請求項9之半導體結構的形成方法，其中移除該第一區中的該蓋層包含：形成一硬遮罩層填充該複數個第一奈米結構之間的空間以及該複數個第二 奈米結構之間的空間；在該第一區和該第二區上方形成一塗佈層；將該塗佈層圖案化，以形成暴露該第一區並覆蓋該第二區的一圖案化塗佈層；使用該圖案化塗佈層作為一蝕刻遮罩，從該第一區移除該硬遮罩層和該蓋層；移除該圖案化塗佈層；以及在移除該圖案化塗佈層之後，從該第二區移除該硬遮罩層。
  11. 如請求項9或10之半導體結構的形成方法，其中該第一區為一積體電路的一核心區，且該第二區為該積體電路的一輸入輸出區。
  12. 一種半導體結構，包括：複數個第一奈米結構，在該半導體結構的一第一區中的一基底上方彼此間隔開；一第一界面層，環繞該複數個第一奈米結構的每一者；一第一高介電常數介電層，位於該第一界面層上方，並環繞該複數個第一奈米結構的每一者；一第一功函數金屬層，位於該第一高介電常數介電層上方，並環繞該複數個第一奈米結構的每一者；複數個第二奈米結構，在該半導體結構的一第二區中的該基底上方彼此間隔開；一第二界面層，環繞該複數個第二奈米結構的每一者；一第二高介電常數介電層，位於該第二界面層上方，並環繞該複數個第二奈 米結構的每一者；以及一第二功函數金屬層，位於該第二高介電常數介電層上方，並環繞該複數個第二奈米結構的每一者，其中該第一界面層的一第一厚度比該第二界面層的一第二厚度更小約2Å至約10Å，且其中在該複數個第一奈米結構的相鄰兩者上的該第一高介電常數介電層之間的距離等於在該複數個第二奈米結構的相鄰兩者上的該第二高介電常數介電層之間的距離。
  13. 如請求項12之半導體結構，其中該複數個第一奈米結構的一者的垂直尺寸比該複數個第二奈米結構的一者的垂直尺寸更大約4Å至約20Å。
  14. 如請求項12或13之半導體結構，其中該複數個第一奈米結構的一第一垂直間距約等於該複數個第二奈米結構的一第二垂直間距。
  15. 如請求項12或13之半導體結構，更包括：兩個第一介電鰭，設置於該複數個第一奈米結構的兩側，其中該兩個第一介電鰭的一第一外側表面包含材料不同於該第一界面層的材料，且該第一高介電常數介電層直接接觸該第一外側表面；以及兩個第二介電鰭，設置於該複數個第二奈米結構的兩側，其中該兩個第二介電鰭的一第二外側表面包含材料不同於該第二界面層的材料，且該第二高介電常數介電層直接接觸該第二外側表面。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420831B (zh) * 2019-08-23 2024-05-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11302692B2 (en) * 2020-01-16 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices having gate dielectric layers of varying thicknesses and methods of forming the same
US11615962B2 (en) * 2020-09-11 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods thereof
US11637195B2 (en) * 2020-11-02 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate patterning process including dielectric Fin formation
US11791214B2 (en) 2021-05-14 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around semiconductor device and method
US12315730B2 (en) 2021-11-24 2025-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with metal intercalated high-k capping
US12453165B2 (en) * 2022-06-04 2025-10-21 Taiwan Semiconductor Manufacturing Co., Ltd P-type semiconductor devices with different threshold voltages and methods of forming the same
US20240312993A1 (en) * 2023-03-17 2024-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Single metal gate with dual effective work function gate metal scheme

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200043808A1 (en) * 2018-08-01 2020-02-06 International Business Machines Corporation Gate-all-around fets having uniform threshold voltage
TW202020993A (zh) * 2018-11-28 2020-06-01 台灣積體電路製造股份有限公司 半導體裝置的製造方法及半導體裝置
TW202020977A (zh) * 2018-11-28 2020-06-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法
CN111863810A (zh) * 2019-04-26 2020-10-30 台湾积体电路制造股份有限公司 半导体装置结构及其形成方法
CN111863609A (zh) * 2019-04-30 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102295721B1 (ko) 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10804367B2 (en) 2017-09-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stacks for stack-fin channel I/O devices and nanowire channel core devices
US10319846B1 (en) * 2018-05-09 2019-06-11 International Business Machines Corporation Multiple work function nanosheet field-effect transistors with differential interfacial layer thickness
US10861750B2 (en) 2018-07-02 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10615257B2 (en) 2018-09-07 2020-04-07 International Business Machines Corporation Patterning method for nanosheet transistors
US11158719B2 (en) 2018-11-30 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US10832960B2 (en) * 2019-02-07 2020-11-10 International Business Machines Corporation Quadruple gate dielectric for gate-all-around transistors
US10734286B1 (en) * 2019-02-07 2020-08-04 International Business Machines Corporation Multiple dielectrics for gate-all-around transistors
US10763177B1 (en) 2019-03-01 2020-09-01 International Business Machines Corporation I/O device for gate-all-around transistors
US11056396B1 (en) * 2019-12-27 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices having gate dielectric layers of varying thicknesses and method of forming the same
US11615962B2 (en) * 2020-09-11 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200043808A1 (en) * 2018-08-01 2020-02-06 International Business Machines Corporation Gate-all-around fets having uniform threshold voltage
TW202020993A (zh) * 2018-11-28 2020-06-01 台灣積體電路製造股份有限公司 半導體裝置的製造方法及半導體裝置
TW202020977A (zh) * 2018-11-28 2020-06-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法
CN111863810A (zh) * 2019-04-26 2020-10-30 台湾积体电路制造股份有限公司 半导体装置结构及其形成方法
CN111863609A (zh) * 2019-04-30 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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