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CN111863810A - 半导体装置结构及其形成方法 - Google Patents

半导体装置结构及其形成方法 Download PDF

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CN111863810A
CN111863810A CN202010331895.2A CN202010331895A CN111863810A CN 111863810 A CN111863810 A CN 111863810A CN 202010331895 A CN202010331895 A CN 202010331895A CN 111863810 A CN111863810 A CN 111863810A
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CN
China
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fin structure
dielectric
semiconductor
source
drain
Prior art date
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Pending
Application number
CN202010331895.2A
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English (en)
Inventor
江国诚
朱熙甯
蔡庆威
程冠伦
王志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开提供半导体装置结构及其形成方法，半导体装置结构包含基底和位于基底之上的介电鳍结构。半导体装置结构还包含相邻介电鳍结构的半导体鳍结构。半导体装置结构还包含横跨介电鳍结构和半导体鳍结构的金属栅极堆叠。半导体装置结构还包含位于半导体鳍结构之上的源极/漏极部件。半导体装置结构还包含插入源极/漏极部件与介电鳍结构之间的源极/漏极间隔物。

Description

半导体装置结构及其形成方法
技术领域
本发明实施例涉及一种半导体装置结构，且特别涉及具有源极/漏极间隔物的半导体装置结构及其形成方法。
背景技术
电子工业对越来越小且越快的电子装置的需求不断增长，这些电子装置同时能够支持更多越来越复杂且精密的功能。因此，制造低成本、高性能和低功率集成电路(integrated circuit，IC)是半导体工业持续的趋势。迄今为止，通过缩小半导体集成电路的尺寸(例如，最小特征尺寸)，并由此提高生产效率且降低相关成本，在很大程度上已实现了这些目标。然而，这种小型化亦使半导体制造工艺更趋复杂。因此，实现半导体集成电路和装置的持续发展要求在半导体制造工艺和技术上有相似的发展。
最近导入多栅极(multi-gate)装置，以致力于通过增加栅极-通道耦合(gate-channel coupling)来改善栅极控制，减少截止(OFF)状态电流，并且减少短通道效应(short-channel effect，SCE)。已导入的一种多栅极装置是栅极全环绕(gate-all-around，GAA)晶体管。栅极全环绕装置名称缘由是它的栅极结构可以环绕通道区延伸，从而自两侧或四侧开启通道。栅极全环绕装置能与传统的互补式金属-氧化物-半导体(complementary metal oxide semiconductor，CMOS)工艺兼容，并且这种结构允许它们在保持栅极控制和减轻短通道效应的同时大幅缩小尺寸。在传统工艺中，栅极全环绕装置在硅纳米线(nanowire)中提供通道。然而，围绕纳米线的栅极全环绕部件的制造整合可能具有挑战性。举例而言，尽管目前的方法在许多方面都令人满意，但是仍然需要持续的进行改进。
发明内容
本发明实施例提供半导体装置结构，半导体装置结构包含基底和位于基底之上的介电鳍结构。半导体装置结构还包含相邻介电鳍结构的半导体鳍结构。半导体装置结构还包含横跨介电鳍结构和半导体鳍结构的金属栅极堆叠。半导体装置结构还包含位于半导体鳍结构之上的源极/漏极部件。半导体装置结构还包含插入源极/漏极部件与介电鳍结构之间的源极/漏极间隔物。
本发明实施例提供半导体装置结构，半导体装置结构包含基底和位于基底之上的半导体鳍结构。半导体装置结构含包含隔离结构，隔离结构包含围绕半导体鳍结构的一垂直部分以及沿着基底的水平部分。半导体装置结构还包含位于隔离结构的水平部分之上的介电鳍结构。半导体装置结构还包含位于隔离结构的垂直部分正上方的多个源极/漏极间隔物。半导体装置结构还包含插入源极/漏极间隔物之间的源极/漏极部件。
本发明实施例提供半导体装置结构的形成方法，此方法包含形成半导体鳍结构于基底之上。此方法还包含顺应性地形成绝缘材料沿着半导体鳍结构和基底。此方法还包含形成介电鳍结构相邻半导体鳍结构且于绝缘材料之上。此方法还包含凹蚀绝缘材料以形成间隙于半导体鳍结构与介电鳍结构之间。此方法还包含形成第一介电材料于半导体鳍结构和介电鳍结构之上且填充间隙。此方法还包含蚀刻第一介电材料在半导体鳍结构和介电鳍结构之上的第一部分，以形成源极/漏极间隔物于间隙中。
附图说明
通过以下的详细描述配合所附附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)仅用于说明目的，并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1A-图1M是根据本发明的一些实施例，绘示形成半导体装置在各种中间阶段的透视示意图。
图1A-1至图1M-1是根据本发明的一些实施例，绘示图1A-图1M沿着线I-I的半导体结构的剖面示意图。
图1E-2至图1M-2是根据本发明的一些实施例，绘示图1A-图1M沿着线II-II的半导体结构的剖面示意图。
图1F-3至图1M-3是根据本发明的一些实施例，绘示图1A-图1M沿着线III-III的半导体结构的剖面示意图。
图2A-图2E是根据本发明的一些实施例，绘示形成半导体装置在各种中间阶段的透视示意图。
图2A-1至图2E-1是根据本发明的一些实施例，绘示图2A-图2E沿着线I-I的半导体结构的剖面示意图。
图2B-2至图2E-2是根据本发明的一些实施例，绘示图2A-图2E沿着线II-II的半导体结构的剖面示意图。
图2B-3至图2E-3是根据本发明的一些实施例，绘示图2A-图2E沿着线III-III的半导体结构的剖面示意图。
附图标记说明如下：
100:半导体装置
102:基底
104:半导体鳍结构
104L:下部
104U:上部
105:沟槽
106:第一半导体层
108:第二半导体层
110:硬遮罩层
112:硬遮罩层
114:绝缘材料
116:介电鳍结构
118:保护层
120:隔离结构
120V:垂直部分
120H:水平部分
122:间隙
124:虚设栅极结构
126:虚设栅极介电层
128:虚设栅极电极层
130:硬遮罩层
132:层
134:层
136:介电材料
138:源极/漏极间隔物
138P:突出部
140:栅极间隔物
142:源极/漏极凹陷
144:源极/漏极部件
144B:主体部
144H:头部
146:接触蚀刻停止层
148:层间介电层
150:金属栅极堆叠
151:子金属栅极堆叠
152:界面层
154:栅极介电层
156:栅极电极层
158:硅化物
160:接触件
162:隔离结构
200:半导体装置
204:半导体鳍结构
H1:高度
H2:高度
H3:高度
W1:宽度
W2:宽度
W3:宽度
W4:宽度
W5:宽度
具体实施方式
以下内容提供了多个不同的实施例或范例，用于实现本发明实施例的不同部件。组件和配置的具体实施例或范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件上(或之上)，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本发明实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，她们本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
本文描述实施例的一些变化。在各种示意图与图示实施例中，使用相似元件符号来表示相似元件。应注意的是，方法的前中后可提供额外步骤，并且对于其他一些方法实施例，可以取代或删减一些步骤。
可通过任何适合方法图案化以下所述的栅极全环绕(GAA)晶体管结构。举例而言，可使用一或多道光刻工艺图案化栅极全环绕晶体管结构，光刻工艺包含双图案(doublepatterning)或多图案(multi-patterning)工艺。一般而言，双图案或多图案工艺结合了光刻与自对准(self-aligned)工艺，其与直接的单光刻工艺所得到的图案相比，得以创造出更小的节距(pitch)的图案。举例而言，在一实施例中，形成牺牲层于基底之上，并使用光刻工艺将其图案化。使用自对准工艺形成间隔物于图案化牺牲层旁边。接着移除牺牲层，留下的间隔物之后用来图案化栅极全环绕结构。
提供半导体装置结构的实施例，半导体装置结构可包含半导体鳍结构、隔离结构、多个源极/漏极间隔物、以及源极/漏极部件。隔离结构包含围绕半导体鳍结构的垂直部件。源极/漏极间隔物位于隔离部件的垂直部分正上方。源极/漏极部件插入这些源极/漏极间隔物之间。因为源极/漏极间隔物限制了源极/漏极部件的横向成长，可形成源极/漏极部件具有较窄的宽度。由此，能降低半导体装置的寄身电容(parasitic capacitance)，从而提升半导体装置的操作速度。
图1A-图1M是根据本发明的一些实施例，绘示形成半导体装置100在各种中间阶段的透视示意图。图1A-1至图1M-1是根据本发明的一些实施例，绘示图1A-图1M沿着线I-I的半导体结构的剖面示意图。图1E-2至图1M-2是根据本发明的一些实施例，绘示图1A-图1M沿着线II-II的半导体结构的剖面示意图。图1F-3至图1M-3是根据本发明的一些实施例，绘示图1A-图1M沿着线III-III的半导体结构的剖面示意图。
根据一些实施例，提供基底102，如图1A和图1A-1所示。根据一些实施例，形成多个半导体鳍结构104于基底102之上。
在一些实施例中，基底102是半导体基底，例如，硅基底。在一些实施例中，基底102包含元素半导体(例如，锗)；化合物半导体(例如，氮化镓(GaN)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、及/或锑化铟(InSb))；合金半导体(例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)；或前述的组合。
在一些实施例中，基底102包含外延层(epi-layer)形成于基底之上。在一些实施例中，基底102是半导体上覆绝缘体(semiconductor-on-insulator，SOI)基底，其包含半导体基底、半导体基底之上的埋藏氧化物层、以及埋藏氧化物层之上的半导体层。
根据一些实施例，半导体鳍结构104在X方向上排列，且在Y方向上延伸。根据一些实施例，这些半导体鳍结构104各自包含下部104L和上部104U。根据一些实施例，半导体鳍结构104的下部104L是由部分的基底102形成。根据一些实施例，半导体鳍结构104的上部104U是由堆叠半导体结构形成，半导体结构包含交替堆叠于下部104L之上的第一半导体层106和第二半导体层108。
如后续将详细说明，根据一些实施例，半导体鳍结构104的第一半导体层106会被移除，使得半导体鳍结构104的第二半导体层108形成纳米线结构，纳米线结构延伸于源极/漏极部件之间。根据一些实施例，第二半导体层108的纳米线结构会被栅极堆叠围绕，以作为半导体装置的通道区。举例而言，图1A至图1M-3所述实施例描述的工艺和材料可用于形成的纳米线结构，此纳米线结构具有用于n型鳍式场效晶体管及/或p型鳍式场效晶体管的栅极全环绕设计。
在一些实施例中，半导体鳍结构104的形成包含形成堆叠半导体结构于基底102之上，堆叠半导体结构包含用于第一半导体层106的第一半导体材料与用于第二半导体层108的第二半导体材料。
根据一些实施例，用于第一半导体层106的第一半导体材料具有与用于第二半导体层108的第二半导体材料不同的晶格常数。在一些实施例中，第一半导体层106由硅锗(SiGe)形成，其中锗(Ge)在硅锗中的百分比范围在约20原子(atomic)/％至约50原子/％，而第二半导体层108由硅形成。在一些实施例中，第一半导体层106由Si1-xGex形成，其中x大于约0.3，或由锗(Ge)形成；第二半导体层108是硅(Si)或Si1-yGey其中y小于0.4且x>y。
在一些实施例中，使用低压化学气相沉积(low-pressure chemical vapordeposition，LPCVD)、外延成长工艺、其他适合方法、或前述的组合形成第一半导体材料和第二半导体材料。在一些实施例中，外延成长工艺包含分子束外延法(molecular beamepitaxy，MBE)、金属有机化学气相沉积(metal organic chemical vapor deposition，MOCVD)、或气相外延法(vapor phase epitaxy，VPE)。
在一些实施例中，每一个第一半导体层106的厚度范围在约1.5纳米(nm)至约20纳米。在一些实施例中，这些第一半导体层106的厚度大致均匀。在一些实施例中，每一个第二半导体层108的厚度范围在约1.5纳米至约20纳米。在一些实施例中，这些第二半导体层108的厚度大致均匀。
根据一些实施例，接着将包含第一半导体材料与第二半导体材料的堆叠半导体结构和下方的基底102图案化为多个鳍结构104。
在一些实施例中，图案化工艺包含形成双层硬遮罩层(包含硬遮罩层110和112)于堆叠半导体结构之上，并且通过双层硬遮罩层蚀刻堆叠半导体结构与下方的基底102。在一些实施例中，第一硬遮罩层110是由氧化硅形成的垫氧化物层(pad oxide)，其可通过热氧化或化学气相沉积(CVD)形成。在一些实施例中，第二硬遮罩层112是由氮化硅形成，其可通过化学气相沉积(CVD)形成，例如低压化学气相沉积(LPCVD)或电浆增强化学气相沉积(plasma-enhanced CVD，PECVD)形成。
在一些实施例中，图案化工艺的蚀刻工艺移除堆叠半导体结构未被双层硬遮罩层覆盖的部分，并且进一步凹蚀基底102，从而形成多个沟槽105。
在一些实施例中，在蚀刻工艺之后，基底102具有自沟槽105之间突出的部分，以形成半导体鳍结构104的下部104L。在一些实施例中，位于下部104L正上方的堆叠半导体结构的剩余部分形成半导体鳍结构104的上部104U。
根据一些实施例，顺应性地(conformally)形成绝缘材料114沿着半导体鳍结构104和基底102，如图1B和图1B-1所示。根据一些实施例，绝缘材料114更沿着双层硬遮罩层形成。根据一些实施例，绝缘材料114覆盖基底102的上表面、半导体鳍结构104的侧壁、以及双层硬遮罩层的上表面和侧壁。根据一些实施例，沟槽105被绝缘材料114部分填充。
在一些实施例中，绝缘材料114包含氧化硅、氮化硅、氮氧化硅(SiON)、其他适合绝缘材料、或前述的组合。在一些实施例中，使用低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、高密度电浆化学气相沉积(high density plasma CVD，HDP-CVD)、高纵深比填沟工艺(high aspect ratio process，HARP)、可流动化学气相沉积(flowable CVD，FCVD)、原子层沉积(atomic layer deposition，ALD)、其他适合方法、或前述的组合，形成绝缘材料。
根据一些实施例，形成多个介电鳍结构116填充沟槽105的剩余部分，如图1C和图1C-1所示。根据一些实施例，形成介电鳍结构116相邻半导体鳍结构104且于绝缘材料114之上。根据一些实施例，介电鳍结构116与半导体鳍结构104被绝缘材料114隔开。根据一些实施例，介电鳍结构116在X方向上排列，并且在Y方向上延伸。在一些实施例中，介电鳍结构116的上表面的水平低于半导体鳍结构104的上表面。
在一些实施例中，介电鳍结构116由具有小于约7的介电常数的介电材料形成。在一些实施例中，用于介电鳍结构116的介电材料为SiN、SiCN、SiOC、SiOCN、或前述的组合。在一些实施例中，形成介电鳍结构116包含沉积介电材料于绝缘材料114之上且填充沟槽105，后续进行回蚀(etch-back)工艺。在一些实施例中，沉积工艺是低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、高密度电浆化学气相沉积(HDP-CVD)、高纵深比填沟工艺(HARP)、可流动化学气相沉积(FCVD)、原子层沉积(ALD)、其他适合技术、或前述的组合。在一些实施例中，回蚀工艺是等向性(isotropic)蚀刻工艺(例如，干式化学蚀刻或湿蚀刻)、或异向性(anisotropic)蚀刻(例如，干式电浆蚀刻)。
根据一些实施例，形成多个保护层118填充沟槽105的剩余部分，如图1C和图1C-1所示。根据一些实施例，形成保护层118在沟槽105中于介电鳍结构116正上方。根据一些实施例，沟槽105的剩余部分大致上被保护层118完全填充。
在一些实施例中，保护层118由具有大于约7的介电常数的介电材料形成。在一些实施例中，用于保护层118的介电材料为Al2O3、HfO2、ZrO2、HfAlO、HfSiO、或前述的组合。在一些实施例中，形成保护层118包含沉积介电材料于介电鳍结构116之上且填充沟槽105，后续进行回蚀工艺。在一些实施例中，沉积工艺是低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、高密度电浆化学气相沉积(HDP-CVD)、高纵深比填沟工艺(HARP)、可流动化学气相沉积(FCVD)、原子层沉积(ALD)、其他适合技术、或前述的组合。在一些实施例中，回蚀工艺是等向性蚀刻工艺(例如，干式化学蚀刻或湿蚀刻)、或异向性蚀刻(例如，干式电浆蚀刻)。
根据一些实施例，移除形成于半导体鳍结构104上方的绝缘材料114，以暴露出半导体鳍结构104的上表面，如回蚀1C和回蚀1C-1所示。根据一些实施例，也移除双层硬遮罩层(包含硬遮罩层110和112)。在一些实施例中，移除工艺是化学机械研磨(chemicalmechanical polish，CMP)工艺或回蚀工艺。在一些实施例中，在平坦化之后，半导体鳍结构104、绝缘材料114、与保护层118的上表面大致共平面。
根据一些实施例，凹蚀绝缘材料114以形成间隙122，如图1D和图1D-1所示。根据一些实施例，每一个间隙122形成于一个半导体鳍结构104与一个介电鳍结构116之间。根据一些实施例，间隙122暴露出半导体鳍结构104的上部104U的侧壁、介电鳍结构116的侧壁、以及保护层118的侧壁。在一些实施例中，凹蚀工艺包含干蚀刻、湿蚀刻、或前述的组合。
根据一些实施例，在凹蚀工艺之后，绝缘材料114的剩余部分形成隔离结构120。根据一些实施例，隔离结构120包含垂直部分120V和水平部分120H。
根据一些实施例，隔离结构120的垂直部分120V围绕半导体鳍结构104的下部104L。根据一些实施例，隔离结构120的垂直部分120V也围绕介电鳍结构116的下部。根据一些实施例，每一个隔离结构120的垂直部分120V插入一个半导体鳍结构104与一个介电鳍结构116之间。
根据一些实施例，隔离结构120的水平部分120H沿着基底102的上表面延伸于两个相邻的半导体鳍结构104之间。根据一些实施例，介电鳍结构116形成于隔离结构120的水平部分120H之上。
根据一些实施例，形成虚设栅极结构124横跨半导体鳍结构104和介电鳍结构116，如图1E、图1E-1和图1E-2所示。根据一些实施例，虚设栅极结构124在Y方向上排列，且在X方向上延伸。根据一些实施例，虚设栅极结构124填入间隙122中。根据一些实施例，虚设栅极结构124覆盖半导体鳍结构104的上表面和侧壁、介电鳍结构116的侧壁、以及保护层118的上表面和侧壁。
在一些实施例中，虚设栅极结构124界定出半导体装置的源极/漏极区和通道区。
根据一些实施例，虚设栅极结构124包含虚设栅极介电层126和虚设栅极电极层128。在一些实施例中，虚设栅极介电层126由一或多个介电材料形成，例如氧化硅、氮化硅、氮氧化硅(SiON)、HfO2、HfZrO、HfSiO、HfTiO、HfAlO、或前述的组合。在一些实施例中，使用热氧化、化学气相沉积(CVD)、原子层沉积、物理气相沉积(physical vapor deposition，PVD)、其他适合方法、或前述的组合，形成介电材料。
在一些实施例中，虚设栅极电极层128由导电材料形成。在一些实施例中，导电材料包含多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属、或前述的组合。在一些实施例中，使用化学气相沉积(CVD)、物理气相沉积(PVD)、或前述的组合形成导电材料。
在一些实施例中，形成虚设栅极结构124包含顺应性地形成用于虚设栅极介电层126的介电材料沿着基底102、半导体鳍结构104、介电鳍结构116、以及保护层118，形成用于虚设栅极电极层128的导电材料于介电材料之上，以及形成双层硬遮罩层130于导电材料之上。
在一些实施例中，形成双层硬遮罩层130包含形成氧化物层(例如氧化硅)于导电材料之上，形成氮化物层于氧化物层之上，以及使用光刻与蚀刻工艺，将氧化物层图案化为层132且将氮化物层图案化为层134。
在一些实施例中，形成虚设栅极结构124还包含通过双层硬遮罩层130蚀刻介电材料和导电材料，以移除未被双层硬遮罩层130覆盖的介电材料和导电材料。在蚀刻工艺之后，半导体鳍结构104的源极/漏极区暴露出来。在一些实施例中，蚀刻工艺包含一或多干蚀刻工艺、湿蚀刻工艺、或前述的组合。
根据一些实施例，全面地形成介电材料136于图1E的半导体结构之上，如图1F、图1F-1、图1F-2和图1F-3所示。根据一些实施例，介电材料136顺应性地沿着双层硬遮罩层130的上表面和侧壁、虚设栅极结构124的侧壁、半导体鳍结构104的上表面、以及保护层118的上表面延伸。根据一些实施例，介电材料136填入间隙122中以覆盖半导体鳍结构104的侧壁、保护层118的侧壁、介电鳍结构116的侧壁、以及隔离结构120的垂直部分120V的上表面。在一些实施例中，间隙122大致上被介电材料136完全填充。
在一些实施例中，介电材料136具有大于约7的介电常数。举例而言，介电材料136为Al2O3、HfO2、ZrO2、HfAlO、HfSiO、或前述的组合。在一些实施例中，使用低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、高密度电浆化学气相沉积(HDP-CVD)、高纵深比填沟工艺(HARP)、可流动化学气相沉积(FCVD)、原子层沉积(ALD)、其他适合技术、或前述的组合，形成介电材料136。
根据一些实施例，蚀刻介电材料136以形成源极/漏极间隔物138，如图1G、图1G-1、图1G-2和图1G-3所示。在一些实施例中，蚀刻工艺是等向性蚀刻工艺(例如，干式化学蚀刻或湿蚀刻)、或异向性蚀刻(例如，干式电浆蚀刻)。根据一些实施例，蚀刻工艺移除介电材料136形成于半导体鳍结构104和保护层118上方的部分。根据一些实施例，在蚀刻工艺之后，虚设栅极结构124的侧壁的上部、半导体鳍结构104的上表面、以及保护层118的上表面暴露出来。
根据一些实施例，介电材料136的剩余部分留在间隙122中，以形成源极/漏极间隔物138。根据一些实施例，源极/漏极间隔物138形成于隔离结构120的垂直部分120V正上方且介于半导体鳍结构104与介电鳍结构116之间。根据一些实施例，源极/漏极间隔物138沿着虚设栅极结构124的侧壁的下部形成。源极/漏极间隔物138用于限制后续形成的源极/漏极部件的横向成长，从而形成具有期望轮廓的源极/漏极部件。
根据一些实施例，形成栅极间隔物140沿着虚设栅极结构124的侧壁，如图1H、图1H-1、图1H-2和图1H-3所示。根据一些实施例，栅极间隔物140更沿着双层硬遮罩层130的侧壁形成。根据一些实施例，栅极间隔物140部分覆盖半导体鳍结构104、源极/漏极间隔物138、以及保护层118。
在一些实施例中，栅极间隔物140由介电材料形成，例如氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)、或前述的组合。在一些实施例中，使用沉积工艺，后续进行蚀刻工艺，形成栅极间隔物140。在些实施例中，沉积工艺包含化学气相沉积(例如，电浆增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)或高纵深比填沟工艺(HARP))、及/或原子层沉积(ALD)。在一些实施例中，蚀刻工艺是异向性蚀刻工艺，例如干式电浆蚀刻工艺。
根据一些实施例，凹蚀半导体鳍结构104以形成源极/漏极凹陷142，如图1I、图1I-1、图1I-2和图1I-3所示。根据一些实施例，蚀刻工艺凹蚀未被栅极间隔物140、虚设栅极结构124、以及双层硬遮罩层130覆盖的半导体鳍结构104。根据一些实施例，源极/漏极凹陷142形成于这些源极/漏极间隔物138之间，并且暴露出半导体鳍结构104的下部104的上表面。在一些实施例中，凹蚀工艺包含干式蚀刻工艺、湿式蚀刻工艺、或前述图组合。
根据一些实施例，凹蚀半导体鳍结构104的蚀刻工艺期间，蚀刻剂也蚀刻半导体结构的介电材料。根据一些实施例，在蚀刻工艺期间，具有高介电常数的介电材料(例如，源极/漏极间隔物138和保护层118)的蚀刻速率低于具有低介电常数的介电材料(例如，介电鳍结构116)。由此，根据一些实施例，源极/漏极间隔物138和保护层118能保护介电鳍结构116。
根据一些实施例，蚀刻工艺部分移除源极/漏极间隔物138未被栅极间隔物140覆盖的上部。根据一些实施例，在蚀刻工艺之后，凹蚀的源极/漏极间隔物138具有突出部138P于它的上表面处并且被栅极间隔物140覆盖。
蚀刻工艺也移除未被栅极间隔物140、虚设栅极结构124、以及双层硬遮罩层130覆盖的保护层118。根据一些实施例，在蚀刻工艺之后，介电鳍结构116的上表面暴露出来。
根据一些实施例，形成源极/漏极部件144于源极/漏极凹陷142中，如图1J、图1J-1、图1J-2和图1J-3所示。根据一些实施例，源极/漏极部件144形成于半导体鳍结构104的下部104L正上方。根据一些实施例，源极/漏极部件144形成于源极/漏极间隔物138之间，并且自源极/漏极间隔物138之间突出。
在一些实施例中，源极/漏极部件144由任何适合用于n型半导体装置及p型半导体装置的材料形成，例如，Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、SiC、SiCP、或前述的组合。在一些实施例中，使用外延成长工艺形成源极/漏极部件144，例如分子束外延法(MBE)、金属有机化学气相沉积(MOCVD)、气相外延法(VPE)、其他适合外延成长工艺、或前述的组合。
在一些实施例中，在外延成长工艺期间，原位(in-situ)掺杂源极/漏极部件144。举例而言，源极/漏极部件144可以是以硼(B)掺杂的外延成长的硅锗(SiGe)。举例而言，源极/漏极部件144可以是以碳(C)掺杂的外延成长的硅(Si)以形成硅:碳(Si:C)源极/漏极部件，是以磷(P)掺杂的外延成长的硅以形成硅:磷(Si:P)源极/漏极部件，或是以碳和磷两者一起掺杂的外延成长的硅以形成硅碳磷(SiCP)源极/漏极部件。在一些实施例中，在外延成长工艺之后，在一或多道植入工艺中掺杂源极/漏极部件144。
根据一些实施例，因为源极/漏极部件144自源极/漏极间隔物138之间成长，源极/漏极部件144的横向成长受到了源极/漏极间隔物138的限制。由此，源极/漏极部件144具有位于源极/漏极间隔物138之间的主体部144B。根据一些实施例，被源极/漏极间隔物138限制的主体部144B具有柱状轮廓。
根据一些实施例，源极/漏极部件144持续成长超出源极/漏极间隔物138上方。由此，根据一些实施例，源极/漏极部件144具有自源极/漏极间隔物138突出的头部144H。根据一些实施例，未被源极/漏极间隔物138限制的头部144横向成长并且具有刻面(faceted)轮廓。
在一些实施例中，主体部144B在主体部144B底面处沿着X方向量测具有宽度W1。在一些实施例中，宽度W1范围在约8纳米至约70纳米之间。在一些实施例中，主体部144B在主体部144B中间高度处沿着X方向量测具有宽度W2。在一些实施例中，宽度W2范围在约8纳米至约70纳米。在一些实施例中，主体部144B在主体部144B的顶端处(或在源极/漏极间隔物138上表面的位置处)沿着X方向量测具有宽度W3。在一些实施例中，宽度W3范围在约8纳米至约70纳米。在一些实施例中，宽度W1等于或大于宽度W2。在一些实施例中，宽度W2等于或大于宽度W3。也就是说，主体部144B可具有大致上一致的宽度或向上渐缩的宽度。
在一些实施例中，主体部144B沿着Z方向量测具有高度H1。在一些实施中，高度H1范围在约40纳米至约80纳米。在一些实施例中，高度H1对宽度H1范围在约0.5至约10。
在一些实施例中，头部144H沿着X方向量测具有最大宽度W4。在一些实施例中，宽度W4范围在约14纳米至约90纳米。在一些实施例中，宽度W4对宽度W1的比值范围在约1.2至约1.8。
在一些实施例中，头部144H沿着Z方向量测具有高度H2。在一些实施例中，高度H2范围在约14纳米至约90纳米。在一些实施例中，高度H1对高度H2的比值范围在约0.8至约3。
因为源极/漏极间隔物138限制源极/漏极部件144的横向成长，所以与如果没有形成源极/漏极间隔物的情况相比，源极/漏极部件144可具有更细长的柱状轮廓(即，高度H1对宽度W1有较大的比值)。
根据一些实施例，形成接触蚀刻停止层(contact etching stop layer，CESL)146于图1J的半导体结构之上，如图1K、图1K-1、图1K-2和图1K-3所示。根据一些实施例，形成层间介电层(interlayer dielectric，ILD)148于接触蚀刻停止层146之上。
根据一些实施例，顺应性地形成接触蚀刻停止层146沿着源极/漏极部件144的头部144H的刻面、源极/漏极间隔物138的上表面、介电鳍结构116的上表面、源极/漏极间隔物138的突出部分138P的侧壁、保护层118的侧壁、以及栅极间隔物140的侧壁。
在一些实施例中，接触蚀刻停止层146由介电材料形成，例如氮化硅、氧化硅、氮氧化硅、其他适合介电材料、或前述的组合。在一些实施例中，全面地沉积用于接触蚀刻停止层146的介电材料于图1J的半导体结构之上。沉积工艺包含化学气相沉积(例如，电浆增强化学气相沉积(PECVD)、高纵深比填沟工艺(HARP)、或前述的组合)、原子层沉积(ALD)、其他适合方法、或前述的组合。
在一些实施例中，层间介电层148由介电材料形成，例如四乙氧基硅烷(tetraethylorthosilicate，TEOS)氧化物、未掺杂的硅酸盐玻璃(un-doped silicateglass，USG)、或掺杂的氧化硅，例如，硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、掺杂氟的硅酸盐玻璃(fluoride-doped silicate glass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、及/或其他适合介电材料。在一些实施例中，使用化学气相沉积(例如，高密度电浆化学气相沉积(HDP-CVD)、电浆增强化学气相沉积(PECVD)、高纵深比填沟工艺(HARP))、原子层沉积(ALD)、其他适合方法、或前述的组合，形成用于层间介电层148的介电材料。
根据一些实施例，之后，对用于接触蚀刻停止层146和层间介电层148的介电材料进行平坦化工艺，例如，化学机械研磨(CMP)或回蚀工艺。根据一些实施例，移除形成于虚设栅极结构124之上的介电材料，以暴露出虚设栅极电极层128的上表面。根据一些实施例，平坦化工艺也移除双层硬遮罩层130。
根据一些实施例，以金属栅极堆叠150置换虚设栅极结构124，如图1L、图1L-1、图1L-2和图1L-3所示。根据一些实施例，置换工艺包含移除虚设栅极结构124、移除半导体鳍结构104的第一半导体层106、以及形成金属栅极结构150以围绕第二半导体层108。
在一些实施例中，移除虚设栅极结构124(包含虚设栅极电极层128和虚设栅极介电层126)，以形成沟槽(未显示)于栅极间隔物140之间。移除工艺包含一或多道蚀刻工艺。举例而言，当虚设栅极电极层128是多晶硅时，可使用例如四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)溶液的湿蚀刻剂，以选择性移除虚设栅极电极层128。举例而言，接着可使用电浆干蚀刻、干式化学蚀刻、及/或湿蚀刻移除虚设栅极介电层126。
在一些实施例中，移除半导体鳍结构104的第一半导体层106，以形成间隙(未显示)于第二半导体层108之间，且于最下面的第二半导体层108与下部104L之间。根据一些实施例，在移除第一半导体层106之后，每一个第二半导体层108的四个主表面(上表面、两个侧表面和下表面)暴露出来。根据一些实施例，暴露出来的第二半导体层108形成纳米线结构，纳米线结构可作用为所得到的半导体装置的通道区，并且被金属栅极堆叠150围绕。
在一些实施例中，蚀刻工艺包含选择性湿蚀刻工艺，例如，氢氧化氨-过氧化氢-水混合物(ammonia hydroxide-hydrogen peroxide-water mixture，APM)。在一些实施例中，湿蚀刻工艺使用蚀刻剂，例如，氢氧化铵(ammonium hydroxide，NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯(ethylenediamine pyrocatechol，EDP)、及/或氢氧化钾(potassiumhydroxide，KOH)溶液。
根据一些实施例，在虚设栅极结构124和第一半导体层106移除处的沟槽和间隙中，依序形成界面层152、栅极介电层154、和栅极电极层156。根据一些实施例，界面层152、栅极介电层154和栅极电极层156一起作用为金属栅极堆叠150。
根据一些实施例，金属栅极堆叠150围绕第二半导体层108的纳米线结构。根据一些实施例，金属栅极堆叠150在Y方向上排列，且在X方向上延伸。根据一些实施例，金属栅极堆叠150延伸横跨半导体鳍结构104和介电鳍结构116。
根据一些实施例，界面层152顺应性地沿着第二半导体层108的主表面形成，以围绕第二半导体层108。在一些实施例中，界面层152由化学形成的氧化硅形成。
根据一些实施例，栅极介电层154顺应性地形成于界面层152上，以围绕第二半导体层108。根据一些实施例，栅极介电层154更沿着保护层118的上表面和侧壁、介电鳍结构116的侧壁、隔离结构120的上表面、以及半导体鳍结构104的下部104L的上表面形成。在一些实施例中，栅极介电层154更沿着层间介电层148的上表面形成。
在一些实施例中，栅极介电层154由一或多层的介电材料形成，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适合的高介电常数介电材料、或前述的组合。在一些实施例中，使用化学气相沉积(CVD)、原子层沉积(ALD)、其他适合方法、或前述的组合形成栅极介电层154。
根据一些实施例，栅极电极层156形成于栅极介电层154上。根据一些实施例，虚设栅极结构124和第一半导体层106被移除之处的沟槽和间隙的剩余部分被栅极电极层156完全填充。
在一些实施例中，栅极电极层156由一或多层的导电材料形成，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适合材料、或前述的组合。在一些实施例中，使用化学气相沉积(CVD)、原子层沉积(ALD)、电镀(electroplating)、其他适合方法、或前述的组合形成栅极电极层156。
根据一些实施例，之后，对金属栅极堆叠150进行平坦化工艺，例如化学机械研磨(CMP)或回蚀工艺，以移除形成于层间介电层148之上的金属栅极堆叠150。根据一些实施例，在平坦化工艺之后，层间介电层148的上表面暴露出来。
根据一些实施例，形成隔离结构162通过层间介电层148和金属栅极堆叠150，如图1M、图1M-1、图1M-2和图1M-3所示。根据一些实施例，隔离结构162在Y方向上延伸。根据一些实施例，隔离结构162形成于介电鳍结构116和保护层118正上方。
在一些实施例中，隔离结构162由绝缘材料形成。在一些实施例中，用于隔离结构162的绝缘材料包含SiO2、SiON、SiN、SiC、SiOC、SiOCN、或前述的组合。
在一些实施例中，形成隔离结构162包含进行切割工艺以形成沟槽通过层间介电层148和金属栅极堆叠150。切割工艺将金属栅极堆叠150切割为多个子金属栅极堆叠151。在一些实施例中，沟槽暴露出保护层118的上表面和侧壁、以及介电鳍结构116的上表面。在一些实施例中，切割工艺包含光刻和蚀刻工艺。
在一些实施例中，沉积用于隔离结构162的绝缘材料以填充沟槽。在一些实施例中，绝缘材料更沉积于层间介电层148和金属栅极堆叠150之上。
在一些实施例中，之后，移除在层间介电层148和金属栅极堆叠150之上的绝缘材料。在一些实施例中，移除工艺是化学机械研磨(CMP)或回蚀工艺。
根据一些实施例，形成多个接触开口(未显示)通过层间介电层148和接触蚀刻停止层146。在一些实施例中，使用光刻工艺和蚀刻工艺形成接触开口。根据一些实施例，接触开口暴露出源极/漏极部件144的上表面。在一些实施例中，蚀刻工艺更凹蚀源极/漏极部件144的头部144H。
在一些实施中，在蚀刻工艺之后，头部144H在头部144H的上表面处沿着X方向量测具有宽度W5。在一些实施例中，宽度W5范围在约14纳米至约90纳米。在一些实施例中，宽度W5对宽度W1的比值范围在约1.2至约1.8。
在一些实施例中，在蚀刻工艺之后，源极/漏极部件144的头部144H沿着Z方向量测具有高度H3。在一些实施例中，高度H3。在一些实施例中，高度H3范围在约7纳米至约45纳米。在一些实施例中，高度H1对高度H3的比值范围在约1.5至约6。
根据一些实施例，形成硅化物158于源极/漏极部件144的上表面上，如图1M、图1M-1、图1M-2和图1M-3所示。
在一些实施例中，硅化物158由WSi、NiSi、TiSi、CoSi、及/或其他适合硅化物材料形成。在一些实施例中，形成硅化物158包含沉积金属材料于层间介电层148之上、且沿着接触开口的侧壁和底面，对金属材料进行退火，使得金属材料与源极/漏极部件144反应，并且蚀刻移除金属材料未反应的部分。在一些实施例中，沉积工艺包含化学气相沉积、原子层沉积、物理气相沉积、及/或其他适合方法。在一些实施例中，退火工艺包含快速热退火(rapidtemperature anneal，RTA)工艺。在一些实施例中，蚀刻工艺包含湿蚀刻。
根据一些实施例，形成多个接触件160通过层间介电层148并且落在硅化物158上，如图1M、图1M-1、图1M-2和图1M-3所示。
在一些实施例中，接触件160由导电材料形成，例如Co、Ni、W、Ti、Ta、Cu、Al、TiN、TaN、及/或其他适合导电材料。形成接触件160包含沉积导电材料于层间介电层148之上且填充接触开口，并且移除层间介电层148之上的导电材料。在一些实施例中，沉积工艺包含化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、及/或其他适合方法。在一些实施例中，移除工艺是化学机械研磨(CMP)。
在形成接触件160之后，制得半导体装置100。
通过形成源极/漏极间隔物138来限制源极/漏极部件144的横向成长，源极/漏极部件144的主体部144B可具有细长的柱状轮廓。具有较窄宽度的源极/漏极部件144可降低栅极堆叠与源极/漏极部件之间的寄生电容，从而提升半导体装置的操作速度。
此外，源极/漏极间隔物138由具有高介电常数(例如大于7)的介电材料形成，使得在形成源极/漏极凹陷142的蚀刻工艺期间，源极/漏极间隔物138的消耗得以降低。如果源极/漏极间隔物138的消耗太多，则可能降低源极/漏极部件144的主体部144B的高度H1。因此，可形成源极/漏极部件144具有占较大比例的主体部144B、以及占较小比例的头部144H。也就是说，增加了高度H1对高度H3的比值。由此，可进一步降低栅极堆叠与源极/漏极部件之间的寄生电容，从而进一步提升半导体装置的操作速度。
尽管图1A至图1M-3所述实施例是使用于栅极全环绕装置，但是实施例的观点也可使用于鳍式场效晶体管(FinFET)，并且于图2A至图2E-3描述。
图2A-图2E是根据本发明的一些实施例，绘示形成半导体装置200在各种中间阶段的透视示意图。图2A-1至图2E-1是根据本发明的一些实施例，绘示图2A-图2E沿着线I-I的半导体结构的剖面示意图。图2B-2至图2E-2是根据本发明的一些实施例，绘示图2A-图2E沿着线II-II的半导体结构的剖面示意图。图2B-3至图2E-3是根据本发明的一些实施例，绘示图2A-图2E沿着线III-III的半导体结构的剖面示意图。
根据一些实施例，提供基底102，如图2A和图2A-1所示。根据一些实施例，形成多个半导体鳍结构204于基底102之上。根据一些实施例，半导体鳍结构204在X方向上排列，且在Y方向上延伸。
在一些实施例中，这些半导体鳍结构204是由部分的基底102形成。举例而言，可对基底102进行图案化工艺形成半导体鳍结构204。
根据一些实施例，形成隔离结构120、介电鳍结构116、和保护层118于基底102之上，如图2A和图2A-1所示。形成隔离结构120、介电鳍结构116、和保护层118的方法可与前述图1B至图1D-1所述的方法相同或相似。
根据一些实施例，隔离结构120包含垂直部分120V和水平部分120H。隔离结构120的垂直部分120V围绕半导体鳍结构204的下部和介电鳍结构116的下部。根据一些实施例，隔离结构120的水平部分120H沿着基底102的上表面延伸于两个相邻的半导体鳍结构204之间。
根据一些实施例，介电鳍结构116形成相邻半导体鳍结构204且于隔离结构120的水平部分120H之上。根据一些实施例，介电鳍结构116在X方向上排列，并且在Y方向上延伸。根据一些实施例，保护层118形成于介电鳍结构116正上方。
根据一些实施例，形成虚设栅极结构124横跨半导体鳍结构204和介电鳍结构116，如图2B、图2B-1、图2B-2和图2B-3所示。根据一些实施例，双层硬遮罩层130形成于虚设栅极结构124之上。根据一些实施例，虚设栅极结构124在Y方向上排列，且在X方向上延伸。根据一些实施例，虚设栅极结构124填入间隙122中。
根据一些实施例，形成源极/漏极间隔物138于间隙122中，如图2B、图2B-1、图2B-2和图2B-3所示。根据一些实施例，源极/漏极间隔物138形成于隔离结构120的垂直部分120V正上方且介于半导体鳍结构204与介电鳍结构116之间。根据一些实施例，源极/漏极间隔物138沿着虚设栅极结构124的侧壁的下部形成。
根据一些实施例，形成栅极间隔物140沿着虚设栅极结构124的侧壁，如图2C、图2C-1、图2C-2和图2C-3所示。根据一些实施例，栅极间隔物140部分覆盖源极/漏极间隔物138和保护层118。
根据一些实施例，凹蚀半导体鳍结构204以形成源极/漏极凹陷(未显示)。根据一些实施例，形成源极/漏极部件144于源极/漏极凹陷中，如图2C、图2C-1、图2C-2和图2C-3所示。根据一些实施例，源极/漏极部件144形成于半导体鳍结构204的下部204L正上方。根据一些实施例，源极/漏极部件144形成于源极/漏极间隔物138之间，并且自源极/漏极间隔物138之间突出。
根据一些实施例，顺应性地形成接触蚀刻停止层146沿着源极/漏极部件144的头部144H的刻面、源极/漏极间隔物138的上表面、介电鳍结构116的上表面、源极/漏极间隔物138的突出部分138P的侧壁、保护层118的侧壁、以及栅极间隔物140的侧壁，如图2D、图2D-1、图2D-2和图2D-3所示。根据一些实施例，形成层间介电层148于接触蚀刻停止层146之上。
根据一些实施例，以金属栅极堆叠150置换虚设栅极结构124，如图2D、图2D-1、图2D-2和图2D-3所示。根据一些实施例，置换工艺包含通过一或多道蚀刻工艺移除虚设栅极结构124、以及形成金属栅极结构150以覆盖半导体鳍结构204的上部。
根据一些实施例，金属栅极结构150包含界面层152、栅极介电层154和栅极电极层156。根据一些实施例，界面层152顺应性地沿着半导体鳍结构204的上表面和侧壁形成。
根据一些实施例，栅极介电层154顺应性地形成于界面层152上。根据一些实施例，栅极介电层154更沿着保护层118的上表面和侧壁、介电鳍结构116的侧壁、以及隔离结构120的上表面形成。根据一些实施例，栅极电极层156形成于栅极介电层154上。
根据一些实施例，形成隔离结构162通过层间介电层148和金属栅极堆叠150，如图2E、图2E-1、图2E-2和图2E-3所示。根据一些实施例，隔离结构162在Y方向上延伸。根据一些实施例，隔离结构162形成于介电鳍结构116和保护层118正上方。
根据一些实施例，在形成隔离结构162之后，金属栅极结构150被切割为多个子金属栅极堆叠151。
根据一些实施例，形成硅化物158于源极/漏极部件144的上表面上，如图2E、图2E-1、图2E-2和图2E-3所示。根据一些实施例，形成接触件160通过层间介电层148并且落在硅化物158上，以制得半导体装置200。形成硅化物158和接触件160的方法可与前述图1M至图1M-3所述的方法相同或相似。
如前所述，根据一些实施例，半导体装置结构包含基底102、半导体鳍结构104、隔离结构120、多个源极/漏极间隔物138、以及源极/漏极部件144。根据一些实施例，隔离结构120包含围绕半导体鳍结构104的垂直部分120V。根据一些实施例，源极/漏极间隔物138形成于隔离部件120的垂直结构120V正上方。根据一些实施例，源极/漏极部件144插入源极/漏极间隔物138之间。因为源极/漏极间隔物138限制了源极/漏极部件144的横向成长，所以与如果没有形成源极/漏极间隔物的情况相比，可形成源极/漏极部件144具有较窄的宽度。由此，具有较窄宽度的源极/漏极部件144能降低栅极结构与源极/漏极部件之间的寄身电容，从而提升半导体装置的操作速度。
本文提供半导体装置结构的实施例。半导体装置结构可包含半导体鳍结构、围绕半导体鳍结构的隔离部件、位于隔离部件之上的源极/漏极间隔物、以及插入源极/漏极间隔物之间的源极/漏极部件。因为源极/漏极间隔物限制了源极/漏极部件的横向成长，所以源极/漏极部件可具有较窄的宽度。由此，可降低半导体装置的寄身电容，从而提升半导体装置的操作速度。
在一些实施例中，提供半导体装置结构。半导体装置结构包含基底和位于基底之上的介电鳍结构。半导体装置结构还包含相邻介电鳍结构的半导体鳍结构。半导体装置结构还包含横跨介电鳍结构和半导体鳍结构的金属栅极堆叠。半导体装置结构还包含位于半导体鳍结构之上的源极/漏极部件。半导体装置结构还包含插入源极/漏极部件与介电鳍结构之间的源极/漏极间隔物。在一些实施例中，半导体装置结构还包含围绕介电鳍结构和半导体鳍结构的第一隔离结构。第一隔离结构包含插入介电鳍结构与半导体鳍结构之间的垂直部分、以及沿着基底的上表面的水平部分。在一些实施例中，源极/漏极间隔物位于第一隔离结构的垂直部分的正上方，且介电鳍结构位于第一隔离结构的水平部分之上。在一些实施例中，源极/漏极间隔物由Al2O3、HfO2、ZrO2、HfAlO、或HfSiO形成，且介电鳍结构由SiN、SiCN、SiOC、或SiOCN形成。在一些实施例中，半导体装置结构还包含位于介电鳍结构正上方的保护层、沿着金属栅极堆叠且部分覆盖保护层和源极/漏极间隔物的栅极间隔物、以及位于保护层和介电鳍结构正上方的第二隔离结构。在一些实施例中，源极/漏极间隔物具有位于源极/漏极间隔物的上表面的突出部分，突出部分被栅极间隔物覆盖。在一些实施例中，半导体装置结构还包含位于半导体鳍结构之上且被金属栅极堆叠围绕的纳米线结构。
在一些实施例中，提供半导体装置结构。半导体装置结构包含基底和位于基底之上的半导体鳍结构。半导体装置结构含包含隔离结构，隔离结构包含围绕半导体鳍结构的一垂直部分以及沿着基底的水平部分。半导体装置结构还包含位于隔离结构的水平部分之上的介电鳍结构。半导体装置结构还包含位于隔离结构的垂直部分正上方的多个源极/漏极间隔物。半导体装置结构还包含插入源极/漏极间隔物之间的源极/漏极部件。在一些实施例中，源极/漏极部件包含介于源极/漏极间隔物之间的主体部、以及自源极/漏极间隔物突出的头部。在一些实施例中，主体部具有位于主体部的中间高度的第一宽度、以及位于主体部的底面的第二宽度，第二宽度等于或大于第一宽度。在一些实施例中，主体部具有第一高度，头部具有第二高度，第一高度对第二高度的比值范围在1.5至6。在一些实施例中，半导体装置结构还包含沿着源极/漏极部件的头部和源极/漏极间隔物的接触蚀刻停止层、以及位于接触蚀刻停止层之上的层间介电层。在一些实施例中，源极/漏极间隔物由介电常数大于7的第一介电材料形成，且介电鳍结构由介电常数小于7的第二介电材料形成。
在一些实施例中，提供半导体装置结构的形成方法。此方法包含形成半导体鳍结构于基底之上。此方法还包含顺应性地形成绝缘材料沿着半导体鳍结构和基底。此方法还包含形成介电鳍结构相邻半导体鳍结构且于绝缘材料之上。此方法还包含凹蚀绝缘材料以形成间隙于半导体鳍结构与介电鳍结构之间。此方法还包含形成第一介电材料于半导体鳍结构和介电鳍结构之上且填充间隙。此方法还包含蚀刻第一介电材料在半导体鳍结构和介电鳍结构之上的第一部分，以形成源极/漏极间隔物于间隙中。此方法还包含蚀刻半导体鳍结构的上部，从而暴露出半导体鳍结构的下部。此方法还包含形成源极/漏极部件于半导体鳍结构的下部之上。在一些实施例中，第一介电材料具有第一介电常数，且介电鳍结构由第二介电材料形成，第二介电材料具有小于第一介电常数的第二介电常数。在一些实施例中，此方法还包含在形成第一介电材料之前，形成虚设栅极结构横跨半导体鳍结构和介电鳍结构。第一介电材料更沿着虚设栅极结构形成，且蚀刻第一介电材料的第一部分的步骤包含蚀刻第一介电材料沿着虚设栅极结构形成的第二部分。在一些实施例中，此方法还包含形成栅极间隔物沿着虚设栅极结构且部分覆盖源极/漏极间隔物、以及以金属栅极堆叠置换虚设栅极结构。在一些实施例中，此方法还包含形成隔离结构通过金属栅极堆叠且在介电鳍结构正上方。在一些实施例中，半导体鳍结构的上部包含多个第一半导体层与多个第二半导体层交替的一堆叠。
以上概述数个实施例的部件，以便在本发明所属技术领域中普通技术人员可以更加理解本发明实施例的观点。在本发明所属技术领域中普通技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中普通技术人员也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视后附的权利要求所界定为准。

Claims (10)

1.一种半导体装置结构，包括：
一基底；
一介电鳍结构，位于该基底之上；
一半导体鳍结构，相邻该介电鳍结构；
一金属栅极堆叠，横跨该介电鳍结构和该半导体鳍结构；
一源极/漏极部件，位于该半导体鳍结构之上；以及
一源极/漏极间隔物，插入该源极/漏极部件与该介电鳍结构之间。
2.如权利要求1的半导体装置结构，还包括：
一第一隔离结构，围绕该介电鳍结构和该半导体鳍结构，其中该第一隔离结构包括：
一垂直部分，插入该介电鳍结构与该半导体鳍结构之间；以及
一水平部分，沿着该基底的一上表面。
3.如权利要求2的半导体装置结构，其中：
该源极/漏极间隔物位于该第一隔离结构的该垂直部分正上方，以及
该介电鳍结构位于该第一隔离结构的该水平部分之上。
4.如权利要求1的半导体装置结构，还包括：
一保护层，位于该介电鳍结构正上方；
一栅极间隔物，沿着该金属栅极堆叠且部分覆盖该保护层和该源极/漏极间隔物；以及
一第二隔离结构，位于该保护层和该介电鳍结构正上方。
5.一种半导体装置结构，包括：
一基底；
一半导体鳍结构，位于该基底之上；
一隔离结构，包括围绕该半导体鳍结构的一垂直部分以及沿着该基底的一水平部分；
一介电鳍结构，位于该隔离结构的该水平部分之上；
多个源极/漏极间隔物，位于该隔离结构的该垂直部分正上方；以及
一源极/漏极部件，插入所述多个源极/漏极间隔物之间。
6.如权利要求5的半导体装置结构，其中该源极/漏极部件包括：
一主体部，介于所述多个源极/漏极间隔物之间；以及
一头部，自所述多个源极/漏极间隔物突出。
7.如权利要求6的半导体装置结构，其中该主体部具有：
一第一宽度，位于该主体部的中间高度；以及
一第二宽度，位于该主体部的一底面，该第二宽度等于或大于该第一宽度。
8.一种半导体装置结构的形成方法，包括：
形成一半导体鳍结构于一基底之上；
顺应性地形成一绝缘材料沿着该半导体鳍结构和该基底；
形成一介电鳍结构相邻该半导体鳍结构且于该绝缘材料之上；
凹蚀该绝缘材料以形成一间隙于该半导体鳍结构与该介电鳍结构之间；
形成一第一介电材料于该半导体鳍结构和该介电鳍结构之上且填充该间隙；
蚀刻该第一介电材料在该半导体鳍结构和该介电鳍结构之上的一第一部分，以形成一源极/漏极间隔物于该间隙中；
蚀刻该半导体鳍结构的一上部，从而暴露出该半导体鳍结构的一下部；以及
形成一源极/漏极部件于该半导体鳍结构的该下部之上。
9.如权利要求8的半导体装置结构的形成方法，其中：
该第一介电材料具有一第一介电常数，以及
该介电鳍结构由一第二介电材料形成，该第二介电材料具有小于该第一介电常数的一第二介电常数。
10.如权利要求8的半导体装置结构的形成方法，还包括：
在形成该第一介电材料之前，形成一虚设栅极结构横跨该半导体鳍结构和该介电鳍结构，其中：
该第一介电材料还沿着该虚设栅极结构形成，以及
蚀刻该第一介电材料的该第一部分的步骤包括蚀刻该第一介电材料沿着该虚设栅极结构形成的一第二部分。
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