CN111863609A

CN111863609A - 半导体结构及其形成方法

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Publication number: CN111863609A
Application number: CN201910359613.7A
Authority: CN
Inventors: 周飞
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2019-04-30
Filing date: 2019-04-30
Publication date: 2020-10-30
Anticipated expiration: 2039-04-30
Also published as: CN111863609B

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括衬底、凸出于衬底的鳍部、以及位于鳍部上的至少一个沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的沟道层，衬底包括核心区和周边区；在衬底上形成覆盖鳍部侧壁的隔离层；形成横跨沟道叠层且覆盖沟道叠层的部分顶部和部分侧壁的伪栅极层；去除周边区的伪栅极层和牺牲层；在周边区的沟道层表面形成栅氧化层；形成栅氧化层后，去除核心区的伪栅极层和牺牲层。在形成栅氧化层时，核心区形成有伪栅极层，栅氧化层不会形成在核心区的沟道层表面，省去了去除核心区的栅氧化层的步骤，从而避免去除核心区的栅氧化层的步骤对隔离层造成损耗，进而降低核心区的鳍部用于形成寄生器件的概率。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高器件的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底的鳍部、以及位于所述鳍部上的至少一个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述衬底包括核心区和周边区；在所述鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的侧壁；形成所述隔离层后，形成横跨所述沟道叠层的伪栅极层，所述伪栅极层覆盖所述沟道叠层的部分顶部和部分侧壁；去除所述周边区的伪栅极层和牺牲层；去除所述周边区的伪栅极层和牺牲层后，在所述周边区的沟道层表面形成栅氧化层；形成所述栅氧化层后，去除所述核心区的伪栅极层和牺牲层。

可选的，去除所述核心区的伪栅极层和牺牲层的步骤包括：在所述周边区的隔离层上形成遮挡层，所述遮挡层覆盖所述栅氧化层；以所述遮挡层为掩膜，依次去除所述核心区的伪栅极层和牺牲层；去除所述遮挡层。

可选的，去除所述伪栅极层的步骤包括：采用干法刻蚀工艺，去除部分厚度的所述伪栅极层；采用湿法刻蚀工艺，去除剩余厚度的所述伪栅极层；或者，去除所述伪栅极层的步骤包括：采用干法刻蚀工艺，去除所述伪栅极层。

可选的，采用湿法刻蚀工艺，去除所述牺牲层。

可选的，采用原位蒸汽生成氧化工艺或原子层沉积工艺，在所述周边区的沟道层表面形成所述栅氧化层；或者，在所述周边区的沟道层表面形成所述栅氧化层的步骤包括：采用原位蒸汽生成氧化在所述周边区的沟道层表面形成底部栅氧化层；采用原子层沉积工艺在所述底部栅氧化层上表面形成顶部栅氧化层，所述顶部栅氧化层和底部栅氧化层用于构成所述栅氧化层。

可选的，在所述周边区的沟道层表面形成所述栅氧化层的工艺包括原子层沉积工艺；形成所述栅氧化层后，还包括：对所述栅氧化层进行致密化处理。

可选的，采用退火工艺进行所述致密化处理。

可选的，所述退火工艺为RTA工艺。

可选的，所述RTA工艺的工艺温度为900℃至1150℃。

可选的，所述遮挡层的材料为有机材料。

可选的，所述遮挡层的材料包括BARC材料、ODL材料、光刻胶、DARC材料或DUO材料。

可选的，形成所述遮挡层的工艺包括旋涂工艺。

可选的，去除所述核心区的伪栅极层和牺牲层后，还包括：形成栅极结构，所述栅极结构包围所述核心区的沟道层以及周边区的栅氧化层。

可选的，所述伪栅极层的材料为多晶硅或非晶碳。

可选的，所述隔离层的材料和所述栅氧化层的材料相同。

相应的，本发明实施例还提供一种半导体结构，包括：衬底，包括核心区和周边区；鳍部，凸出于所述衬底；隔离层，位于所述鳍部露出的衬底上，所述隔离层覆盖所述鳍部的侧壁；至少一个沟道叠层，位于所述核心区的鳍部上，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；沟道结构层，位于所述周边区的鳍部上且与所述鳍部间隔设置，所述沟道结构层包括一个或多个间隔设置的所述沟道层；伪栅极层，横跨所述核心区的沟道叠层，所述伪栅极层覆盖所述核心区的沟道叠层的部分顶部和部分侧壁；栅氧化层，位于所述周边区的沟道层表面。

可选的，所述伪栅极层的材料为多晶硅或非晶碳。

可选的，所述隔离层的材料和所述栅氧化层的材料相同。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例去除所述周边区的伪栅极层和牺牲层，在露出的周边区的沟道层表面形成栅氧化层之后，去除所述核心区的伪栅极层和牺牲层，因此，在形成所述栅氧化层时，核心区的沟道叠层上形成有伪栅极层，在所述伪栅极层的保护作用下，栅氧化层不会形成在核心区的沟道层表面，相应省去了后续去除所述核心区的栅氧化层的步骤，从而避免去除栅氧化层的步骤对所述核心区的隔离层造成损耗，降低了所述隔离层露出所述核心区的鳍部侧壁的概率，进而降低所述核心区的鳍部用于形成寄生器件的概率，相应提高了器件的性能。

附图说明

图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；

图6至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图13是本发明半导体结构一实施例的结构示意图。

具体实施方式

目前GAA晶体管的器件性能仍有待提高。现结合一种半导体结构的形成方法分析器件性能仍有待提高的原因。

参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，提供基底，所述基底包括衬底10、凸出于所述衬底10的鳍部11、以及位于所述鳍部11上的多个沟道叠层20，所述沟道叠层20包括牺牲层21和位于所述牺牲层21上的沟道层22，所述衬底10包括核心区I和周边区II。

继续参考图1，在所述鳍部11露出的衬底10上形成隔离层12，所述隔离层12覆盖所述鳍部11的侧壁。

继续参考图1，在所述沟道叠层20的表面形成伪栅氧化层15。

继续参考图1，形成所述伪栅氧化层15之后，形成横跨所述沟道叠层20的伪栅极层30，所述伪栅极层30覆盖所述沟道叠层20的部分顶部和部分侧壁；在所述伪栅极层30露出的隔离层12上形成层间介质层13。

参考图2，去除所述核心区I和周边区II的伪栅极层30(如图1所示)以及伪栅氧化层15(如图1所示)，在所述层间介质层13中形成开口33；去除所述开口33露出的牺牲层21(如图1所示)。

参考图3，去除所述牺牲层21(如图1所示)后，在所述核心区I和周边区II的沟道层22表面形成栅氧化层40。

参考图4，在所述周边区II的隔离层12上形成遮挡层50；以所述遮挡层50为掩膜，去除位于所述核心区I的栅氧化层40。

形成所述栅氧化层40层后，还包括：去除所述遮挡层50。

参考图5，去除所述遮挡层50后，在所述核心区I的沟道层22表面形成界面层60。

但是，栅氧化层40和隔离层12的材料通常相同，且隔离层12通常采用FCVD(flowable chemical vapor deposition，流动性化学气相沉积)的方式形成，隔离层12的致密度较低，而栅氧化层40的致密度通常较高，因此，在去除位于所述核心区I的栅氧化层40后，所述核心区I的隔离层12容易发生损耗，导致所述核心区I的隔离层12顶部低于所述鳍部11顶部。

后续制程还包括形成栅极结构的步骤，所述栅极结构包围所述界面层60和栅氧化层40。相应的，所述核心区I的隔离层12顶部低于所述鳍部11顶部的问题，容易导致露出于隔离层12的鳍部11用于形成寄生器件，从而导致器件的性能的下降。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底的鳍部、以及位于所述鳍部上的至少一个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述衬底包括核心区和周边区；在所述鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的侧壁；形成所述隔离层后，形成横跨所述沟道叠层的伪栅极层，所述伪栅极层覆盖所述沟道叠层的部分顶部和部分侧壁；去除所述周边区的伪栅极层和牺牲层；去除所述周边区的伪栅极层和牺牲层后，在所述周边区的沟道层表面形成栅氧化层；形成所述栅氧化层后，去除所述核心区的伪栅极层和牺牲层。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图6至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图6，提供基底，所述基底包括衬底100、凸出于所述衬底100的鳍部110、以及位于所述鳍部110上的至少一个沟道叠层120，所述沟道叠层120包括牺牲层121和位于所述牺牲层121上的沟道层122，所述衬底100包括核心区I和周边区II。

所述衬底100用于为后续形成全包围栅极晶体管提供工艺平台。

本实施例中，所述衬底100包括核心区I和周边区II，所述核心区I用于形成核心器件，所述周边区II用于形成输入/输出器件。其中，核心器件主要指芯片内部所使用的器件，通常采用较低的电压(一般为1.0V、1.2V、1.5V和1.8V)，输入/输出器件是芯片与外部接口交互时所使用的器件，这类器件的工作电压一般比较高，且取决于外部接口的兼容工作电压(一般为1.8V、2.5V、3.3V和5V)。

本实施例中，以所述核心区I和周边区II为相邻区域为例进行说明。在其他实施例中，所述核心区和周边区还可以相隔离。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，所述鳍部110与所述衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。

为此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。

所述牺牲层121用于支撑所述沟道层122，从而为后续实现所述沟道层122的间隔悬空设置提供工艺基础，也用于为后续所形成的全包围栅极晶体管的栅极结构占据空间位置，且所形成全包围栅极晶体管的沟道位于所述沟道层122内。

作为一种示例，所述鳍部110上形成有2个沟道叠层120，即所述鳍部110上形成有交替设置的2个牺牲层121和2个沟道层122。在其他实施例中，根据工艺需求，所述沟道叠层的数量还可以为1个，或者多于2个。

本实施例中，根据器件性能需求，所述沟道层122的材料为Si，所述牺牲层121的材料相应为SiGe。在后续去除所述牺牲层121的过程中，SiGe和Si的刻蚀选择比较高，通过将所述牺牲层121的材料设置为SiGe的做法，能够有效降低所述牺牲层121的去除工艺对所述沟道层122的影响，从而提高所述沟道层122的质量，进而有利于改善所形成全包围栅极晶体管的性能。

继续参考图6，在所述鳍部110露出的衬底100上形成隔离层101，所述隔离层101覆盖所述鳍部110的侧壁。

所述隔离层101作为浅沟槽隔离结构(STI)，用于对相邻器件起到隔离作用。本实施例中，所述隔离层101的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

本实施例中，通过依次进行的沉积步骤、平坦化步骤和回刻蚀步骤形成所述隔离层101。

具体地，所述沉积步骤采用的工艺为FCVD工艺。FCVD工艺具有良好的填充能力，有利于降低所述隔离层101内形成空洞等缺陷的概率，相应有利于提高隔离层101的隔离效果。

本实施例中，所述隔离层101的顶面与所述鳍部110的顶面相齐平，从而降低所述鳍部110用于形成寄生器件的概率。相应的，所述隔离层101露出所述沟道叠层120的侧壁。

继续参考图6，形成所述隔离层101后，形成横跨所述沟道叠层120的伪栅极层200，所述伪栅极层200覆盖所述沟道叠层120的部分顶部和部分侧壁。

所述伪栅极层200用于构成伪栅结构(dummy gate)，所述伪栅极层200用于为后续形成全包围所述沟道层122的栅极结构占据空间位置。

本实施例中，所述伪栅极层200的材料为多晶硅。后续去除所述伪栅极层200的工艺对所述隔离层101的损耗较小，有利于降低所述隔离层101露出鳍部110侧壁的概率，进而降低所述鳍部110用于形成寄生器件的概率，相应提高了器件的性能。

在其他实施例中，所述伪栅极层的材料还可以为非晶碳。

本实施例中，形成所述隔离层101后，形成所述伪栅极层200之前，还包括：在所述沟道叠层120表面形成伪栅氧化层210。

所述伪栅氧化层210也用于作为伪栅结构的一部分，而且，在后续刻蚀去除所述伪栅极层200的过程中，所述伪栅氧化层210表面用于定义该刻蚀工艺的停止位置，从而降低所述沟道叠层120受损的概率。

本实施例中，所述伪栅氧化层210的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。

本实施例中，形成所述伪栅极层200后，还包括：在所述伪栅极层200的侧壁形成侧墙250。

所述侧墙250用于保护所述伪栅极层200的侧壁，还用于定义后续源漏掺杂层的形成区域，使得源漏掺杂层与栅极结构之间具有一定距离。

所述侧墙250的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙250可以为单层结构或叠层结构。本实施例中，所述侧墙250为单层结构，所述侧墙250的材料为氮化硅。

形成所述侧墙250后，还包括：在所述伪栅极层200两侧的沟道叠层120内形成源漏掺杂层的步骤，本实施例在此不再赘述。

继续参考图6，形成所述侧墙250后，还包括：在所述伪栅极层200露出的隔离层101上形成层间介质层102，所述层间介质层102露出所述伪栅极层200顶部。

所述层间介质层102用于实现相邻器件之间的电隔离，所述层间介质层102还用于定义后续所形成的栅极结构的尺寸和位置。

所述层间介质层102的材料为绝缘材料。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

结合参考图7至图8，去除所述周边区II的伪栅极层200和牺牲层121。

去除所述周边区II的伪栅极层200和牺牲层121的步骤，用于露出所述周边区II的沟道层122，从而为后续在周边区II的沟道层122表面形成栅氧化层做好准备。

本实施例中，所述隔离层101上形成有层间介质层102，因此，去除所述周边区II的伪栅极层200后，在所述层间介质层102中形成第一开口421。

具体地，在所述核心区I上形成覆盖所述层间介质层102、侧墙250和伪栅极层200的掩膜层(图未示)；以所述掩膜层为掩膜，依次去除所述周边区II的伪栅极层200和牺牲层121。其中，所述掩膜层可以为有机材料，例如：光刻胶或BARC(bottom anti-reflectivecoating，底部抗反射涂层)材料。

本实施例中，所述伪栅极层200横跨所述沟道叠层120且覆盖所述沟道叠层120的部分顶部和部分侧壁，因此，所述第一开口421至少露出所述沟道叠层120的部分顶部和部分侧壁，且还露出部分隔离层101。

本实施例中，去除所述伪栅极层220的步骤包括：采用干法刻蚀工艺，去除部分厚度的所述伪栅极层200；采用湿法刻蚀工艺，去除剩余厚度的所述伪栅极层200。

干法刻蚀工艺具有各向异性刻蚀的特性，通过选用干法刻蚀工艺，有利于获得具有较垂直侧壁的第一开口421，且能够提高对伪栅极层200的去除效率，而且，降低对核心区I的伪栅极层200造成误刻蚀的概率；湿法刻蚀工艺具有各向同性刻蚀的特性，且易于实现不同材料间较高的刻蚀选择比，有利于完全去除剩余厚度的所述伪栅极层200，且减小对其他膜层的损伤。因此，通过结合干法刻蚀工艺和湿法刻蚀工艺，在提高对伪栅极层200的去除效率的同时，避免去除伪栅极层200的工艺对其他膜层造成损伤。例如：可以减小对所述周边区II隔离层101的损伤，从而降低所述隔离层101露出所述周边区II的鳍部110侧壁的概率，进而降低所述周边区II的鳍部110用于形成寄生器件的概率，相应提高了器件的性能。

在其他实施例中，也可以采用干法刻蚀工艺，去除所述伪栅极层。

本实施例中，所述沟道叠层120表面还形成有伪栅氧化层210，因此，以所述伪栅氧化层210表面作为停止位置，去除所述伪栅极层200。

相应的，在去除所述伪栅极层200后，还包括：去除所述第一开口421露出的伪栅氧化层210。

具体地，采用湿法刻蚀工艺，去除所述伪栅氧化层210。通过选用湿法刻蚀工艺，有利于保证将所述伪栅氧化层210去除干净。

需要说明的是，所述伪栅氧化层210的厚度通常较小，且去除所述伪栅氧化层210所需的时间较短，因此，去除所述伪栅氧化层210的工艺对隔离层101的损耗较小。

如图8所示，所述沟道叠层120凸出于所述第一开口421的底部，所述第一开口421露出所述牺牲层121的侧壁，因此，在去除所述伪栅氧化层210后，去除所述第一开口421露出的牺牲层121。

去除所述第一开口421露出的牺牲层121后，使所述沟道层122实现悬空，从而为后续所形成全包围所述沟道层122的栅极结构提供基础。

本实施例中，采用湿法刻蚀工艺，去除所述牺牲层121。湿法刻蚀工艺具有各向同性刻蚀的特性，从而能够将相邻沟道层122之间的牺牲层121或相邻沟道层122和鳍部110之间的牺牲层121去除干净。

本实施例中，所述沟道层122的材料为Si，所述牺牲层121的材料为SiGe，因此通过HCl蒸汽刻蚀所述牺牲层121。HCl蒸汽对SiGe材料和Si材料的刻蚀速率差值较大，因此采用HCl蒸汽刻蚀牺牲层121，能够有效降低沟道层122受到损耗的几率，使得全包围栅极晶体管的良率和电学性能得到保障。

本实施例中，去除所述周边区II的伪栅极层200、伪栅氧化层210和牺牲层121后，采用灰化工艺去除所述掩膜层。

需要说明的是，所述牺牲层121被去除之后，所述沟道层122两端与所述源漏掺杂层相连，悬空于所述第一开口421内。

参考图9，去除所述掩膜层后，在所述周边区II的沟道层122表面形成栅氧化层300。

所述栅氧化层300用于作为后续所形成的输入/输出器件的栅介质层的一部分。

在形成所述栅氧化层300时，所述核心区I的沟道叠层120上形成有伪栅极层200，在所述伪栅极层200的保护作用下，避免栅氧化层300形成在核心区I的沟道层122表面。

其中，输入/输出器件的工作电压高于核心器件的工作电压，为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越大，也即，输入/输出器件的栅介质层厚度大于核心器件的栅介质层厚度，通过仅在周边区II形成栅氧化层300，相应省去了后续去除所述核心区I的栅氧化层300的步骤，从而避免去除所述核心区I的栅氧化层300的步骤对所述核心区I的隔离层101造成损耗，降低了所述隔离层101露出所述核心区I的鳍部110侧壁的概率，进而降低所述核心区I的鳍部110用于形成寄生器件的概率，相应提高了器件的性能。

而且，通过位于所述核心区I的伪栅极层200，无需形成额外的保护结构用于防止在核心区I的沟道层122表面形成栅氧化层300，工艺简单，对现有制程的改动小，工艺兼容性高。

此外，与在形成伪栅极层之前形成栅氧化层的方案相比，本实施例所述栅氧化层300未经历刻蚀工艺，其形成质量较好，使栅氧化层300的性能得到保障。

本实施例中，采用原位蒸汽生成(in-situ stream generation，ISSG)氧化工艺，在所述周边区II的沟道层122表面形成栅氧化层300。通过选用原位水汽生成氧化工艺，有利于提高栅氧化层300的致密度和厚度均一性，从而提高栅氧化层300的性能；而且，后续制程还包括去除所述核心区I的伪栅极层200和牺牲层121的步骤，为了对栅氧化层300起到保护作用，相应还包括形成覆盖所述栅氧化层300的遮挡层的步骤，所述栅氧化层300的致密度较高，有利于减小后续去除所述遮挡层的工艺对所述栅氧化层300的损耗，使得栅氧化层300的性能得到保障；此外，原位水汽生成氧化工艺的工艺温度通常较低(其工艺温度通常小于炉管工艺的工艺温度)，因此，有利于减少热应力，从而减小对沟道层122的损伤。

本实施例中，所述沟道层122的材料为硅，所述栅氧化层300由对沟道层122进行氧化所形成，所述栅氧化层300的材料相应为氧化硅。也即，所述栅氧化层300的材料和隔离层101的材料相同。

在另一些实施例中，形成所述栅氧化层的步骤包括：采用原位蒸汽生成氧化在所述周边区的沟道层表面形成底部栅氧化层；采用原子层沉积工艺在所述底部栅氧化层上表面形成顶部栅氧化层，所述顶部栅氧化层和底部栅氧化层用于构成所述栅氧化层。原子层沉积工艺并不消耗沟道层的材料，因此，通过结合原位蒸汽生成氧化和原子层沉积工艺，在提高栅氧化层的形成质量的同时，能够减小栅氧化层的形成对沟道层的消耗。

相应的，在形成所述顶部栅氧化层之后，还包括：对所述顶部栅氧化层进行致密化处理，用于提高栅氧化层的致密度。

具体地，在该实施例中，采用RTA(rapid thermal anneal)工艺进行所述致密化处理。RTA工艺能够使栅氧化层内的分子排布更为紧密，消除栅氧化层内的孔隙，从而提高栅氧化层内的致密度。

RTA工艺是半导体领域中常用的退火工艺，RTA工艺是在非常短的时间内对半导体器件或材料加热至预设温度范围内的一种方法，退火时间短，这有利于提高制造效率，且通过选用RTA工艺，还能够起到释放应力的作用。

其中，为了在提高栅氧化层的致密度的同时，减小热预算，所述RTA工艺的工艺温度为900℃至1150℃。

在其他实施例中，所述退火工艺还可以为尖峰退火或激光退火。

在其他实施例中，还可以仅采用原子层沉积工艺形成所述栅氧化层。同理，在形成所述栅氧化层之后，可以对所述栅氧化层进行致密化处理。

参考图10，形成所述栅氧化层300后，去除所述核心区I的伪栅极层200(如图9所示)和牺牲层121(如图9所示)。

去除所述核心区I的伪栅极层200和牺牲层121，为后续形成栅极结构提供工艺基础。

去除所述核心区I的伪栅极层200和牺牲层121的步骤包括：在所述周边区II的隔离层101上形成遮挡层400，所述遮挡层400覆盖所述周边区II的栅氧化层300、侧墙250和层间介质层102；依次去除所述遮挡层400露出的伪栅极层200和牺牲层121，在所述层间介质层102内形成第二开口422。

所述遮挡层400能够起到掩膜的作用，所述遮挡层400的材料具有良好的填充性，从而能够较好地填充至所述会第一开口421(如图9所示)中，而且，后续还需去除所述遮挡层400，因此，所述遮挡层400还为易于被去除的材料，去除所述遮挡层400的工艺对其他膜层的损伤较小。为此，所述遮挡层400的材料为有机材料。

本实施例中，所述遮挡层400的材料为BARC材料，所述遮挡层400通过图形层以实现图形化。其中，所述图形层的材料可以为光刻胶。

在其他实施例中，所述遮挡层的材料也可以为ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料或DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料。

本实施例中，形成所述遮挡层400的工艺包括旋涂工艺，使得所述遮挡层400的表面平坦度较高，且工艺成本较低。

本实施例中，形成所述遮挡层400后，采用干法刻蚀工艺去除所述伪栅极层200，随后采用湿法刻蚀工艺，去除所述牺牲层121。

其中，所述核心区I的伪栅极层200和沟道叠层120之间还形成有伪栅氧化层210，因此，去除所述伪栅极层200后，去除所述牺牲层121之前，还包括：去除所述伪栅氧化层210(如图9所示)

对去除所述伪栅极层200、伪栅氧化层210和牺牲层121的步骤的具体描述，可参考前述去除周边区II的伪栅极层200、伪栅氧化层210和牺牲层121时的相应描述，在此不再赘述。

本实施例中，去除所述伪栅极层200、伪栅氧化层210和牺牲层121后，采用灰化的方式去除所述遮挡层400。

结合参考图11至图12，去除所述核心区I的伪栅极层200(如图9所示)、伪栅氧化层210(如图9所示)和牺牲层121(如图9所示)后，在所述第一开口421(如图11所示)和第二开口422(如图11所示)中形成栅极结构320(如图12所示)，所述栅极结构320包围所述核心区I的沟道层122以及周边区II的栅氧化层300。

所述栅极结构320填充满所述第一开口421和第二开口422，且还填充于相邻沟道层122之间、以及相邻沟道层122和鳍部110之间，即所述栅极结构320覆盖所述沟道层122的上表面、下表面以及侧面，从而全包围所述沟道层122。

所述栅极结构320用于控制所形成全包围栅极晶体管的沟道的导通和截断。

本实施例中，所述栅极结构320为金属栅极结构，所以所述栅极结构320包括高k栅介质层(图未示)和位于所述高k栅介质层上的栅电极层。

具体地，形成所述栅极结构320的步骤包括：在所述第一开口421和第二开口422内形成高k栅介质层，所述高k栅介质层覆盖所述第一开口421和第二开口422的底部和侧壁，还覆盖所述沟道层122的各个表面以及所述鳍部110的顶面；形成所述高k栅介质层之后，向所述第一开口421和第二开口422内填充金属材料，形成所述栅电极层。

所述高k栅介质层作为所形成器件中栅介质层的一部分，用于实现栅电极层与沟道之间的电隔离。所述高k栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述高k栅介质层的材料为HfO₂。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al₂O₃等。

所述栅电极层作为电极，用于实现与外部电路的电连接。本实施例中，所述栅电极层的材料为W。在其他实施例中，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。

需要说明的是，在形成所述高k栅介质层后，形成所述栅电极层之前，形成所述栅极结构的步骤还包括形成功函数层等功能层的步骤，为了便于图示，本实施例未示意出其他功能层。

由前述分析可知，本实施例中，由于核心区I的隔离层101损耗较小，所述隔离层101露出所述核心区I的鳍部110侧壁的概率较低，因此，能够降低栅极结构320覆盖所述鳍部110侧壁的概率，从而降低所述核心区I的鳍部110用于形成寄生器件的概率。

还需要说明的是，如图11所示，在形成所述高k栅介质层之前，还包括：在所述核心区I的沟道层122表面形成界面层(interfacial layer，IL)310。

所述界面层310用于作为所形成核心器件的栅介质层的一部分。

由于高k栅介质层大多是金属离子氧化物，且没有固定的原子配位，其与沟道层122之间的键合稳定程度较差，容易导致高k栅介质层与沟道层122之间具有大量的界面缺陷。所述界面层310用于提高高k栅介质层与沟道层122之间的界面性能，从而提高所述栅极结构320的性能。

本实施例中，所述界面层310的材料为氧化硅。

具体地，采用热生长法(rapid thermal oxidation，RTO)或化学生长法形成所述界面层310。

其中，所述周边区II的沟道层122表面已形成有所述栅氧化层300，因此，所述界面层310通常仅形成于所述核心区I的沟道层122表面。

由前述分析可知，本实施例中，由于核心区I的隔离层101损耗较小，所述隔离层101露出所述核心区I鳍部110侧壁的概率较低，因此，所述界面层310通常还形成于所述核心区I鳍部110的顶面，所述界面层310覆盖所述核心区I鳍部110侧壁的概率较低。

相应的，本发明还提供一种半导体结构。参考图13，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：衬底500，包括核心区I和周边区II；鳍部510，凸出于所述衬底500；隔离层501，位于所述鳍部510露出的衬底500上，所述隔离层501覆盖所述鳍部510的侧壁；至少一个沟道叠层520，位于所述核心区I的鳍部510上，所述沟道叠层520包括牺牲层521和位于所述牺牲层521上的沟道层522；沟道结构层530，位于所述周边区II的鳍部510上且与所述鳍部510间隔设置，所述沟道结构层530包括一个或多个间隔设置的所述沟道层522；伪栅极层600，横跨所述核心区I的沟道叠层520，所述伪栅极层600覆盖所述核心区I的沟道叠层520的部分顶部和部分侧壁；栅氧化层700，位于所述周边区II的沟道层522表面。

本实施例中，所述衬底500包括核心区I和周边区II，所述核心区I用于形成核心器件，所述周边区II用于形成输入/输出器件。

本实施例中，所述衬底500为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，所述鳍部510与所述衬底500为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。

为此，本实施例中，所述鳍部510的材料与所述衬底500的材料相同，所述鳍部510的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。

在所述述核心区I的沟道叠层520中，所述牺牲层521用于支撑所述沟道层522，从而为后续实现所述核心区I的沟道层522的间隔悬空设置提供工艺基础，也用于为后续所形成的全包围栅极晶体管的栅极结构占据空间位置。

所述周边区II的沟道结构层530通过去除周边区II的牺牲层所获得。相应的，所述核心区I的沟道层522数量与所述周边区II的沟道层522数量相同。

其中，所述核心区I的沟道层522用于提供核心器件的沟道，所述周边区II的沟道层522用于提供输入/输出器件的沟道。

作为一种示例，所述核心区I的鳍部510上形成有2个沟道叠层520，即所述核心区I的鳍部510上形成有交替设置的2个牺牲层511和2个沟道层522。在其他实施例中，根据工艺需求，所述沟道叠层的数量还可以为1个，或者多于2个。

本实施例中，根据器件性能需求，所述沟道层522的材料为Si，所述牺牲层511的材料相应为SiGe。在去除所述牺牲层511的过程中，SiGe和Si的刻蚀选择比较高，通过将所述牺牲层511的材料设置为SiGe的做法，能够有效降低所述牺牲层511的去除工艺对所述沟道层522的影响，从而提高所述沟道层522的质量，进而有利于改善所形成全包围栅极晶体管的性能。

所述隔离层501作为浅沟槽隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离层501的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

本实施例中，所述隔离层501的顶面与所述鳍部510的顶面相齐平，从而降低所述鳍部510用于形成寄生器件的概率。相应的，所述隔离层501露出所述沟道叠层520的侧壁。

所述伪栅极层600用于构成伪栅结构，所述伪栅极层600用于为后续形成全包围所述沟道层522的栅极结构占据空间位置。

本实施例中，所述伪栅极层600的材料为多晶硅。去除所述伪栅极层600的工艺对所述隔离层501的损耗较小，有利于降低所述隔离层501露出鳍部510侧壁的概率，进而降低所述鳍部510用于形成寄生器件的概率，相应提高了器件的性能。

在其他实施例中，所述伪栅极层的材料还可以为非晶碳。

本实施例中，所述半导体结构还包括：伪栅氧化层610，位于所述核心区I的伪栅极层600和沟道叠层520之间。

所述伪栅氧化层610也用于作为伪栅结构的一部分，而且，在刻蚀去除所述伪栅极层610的过程中，所述伪栅氧化层610表面用于定义该刻蚀工艺的停止位置，从而降低所述沟道叠层520受损的概率。

本实施例中，所述伪栅氧化层610的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。

所述栅氧化层700用于作为输入/输出器件的栅介质层的一部分。

本实施例中，所述栅氧化层700的材料为氧化硅。也即，所述栅氧化层700的材料和隔离层501的材料相同。

本实施例中，所述核心区I的沟道叠层520上形成有伪栅极层600，所述伪栅极层600用于在形成栅氧化层700的过程中对核心区I的沟道层522起到保护作用，从而避免栅氧化层700形成在核心区I的沟道层522表面。

其中，输入/输出器件的工作电压高于核心器件的工作电压，为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越大，也即，输入/输出器件的栅介质层厚度大于核心器件的栅介质层厚度，通过使栅氧化层700仅形成在周边区I的沟道层522表面，相应省去了去除所述核心区I的栅氧化层700的步骤，从而避免去除所述栅氧化层700的步骤对所述核心区I的隔离层501造成损耗，降低了所述隔离层501露出所述核心区I的鳍部510侧壁的概率，进而降低所述核心区I的鳍部510用于形成寄生器件的概率，相应提高了器件的性能。

而且，通过位于所述核心区I的伪栅极层600，无需形成额外的保护结构用于防止在核心区I的沟道层522表面形成栅氧化层700，形成该半导体结构的工艺简单。

本实施例中，所述半导体结构还包括：层间介质层502，位于所述伪栅极层600露出的隔离层501上，所述层间介质层502露出所述伪栅极层200的顶部。

所述层间介质层502用于实现相邻器件之间的电隔离，所述层间介质层502还用于定义后续所形成的栅极结构的尺寸和位置。

所述层间介质层502的材料为绝缘材料。本实施例中，所述层间介质层502的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

本实施例中，所述周边区II的层间介质层502内形成有开口621，所述开口621通过去除位于所述周边区II的伪栅极层所形成。因此，所述开口621露出所述周边区II的部分隔离层501，且露出所述沟道结构层530。

具体地，所述沟道结构层530两侧的鳍部510上通常形成有源漏掺杂层，所述周边区II的沟道层522两端与所述源漏掺杂层相连，悬空于所述开口621内，从而为后续形成全包围所述周边区II的沟道层122的栅极结构提供工艺基础。

本实施例中，所述半导体结构还包括：位于所述伪栅极层600侧壁上的侧墙650。

所述侧墙650用于保护所述伪栅极层600的侧壁，还用于定义源漏掺杂层的形成区域，使得源漏掺杂层与后续所形成的栅极结构之间具有一定距离。

所述侧墙650的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙650可以为单层结构或叠层结构。本实施例中，所述侧墙650为单层结构，所述侧墙650的材料为氮化硅。

本实施例中，所述开口621通过去除位于所述周边区II的伪栅极层所形成，因此，所述侧墙650还位于所述开口621的侧壁上。

所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底，所述基底包括衬底、凸出于所述衬底的鳍部、以及位于所述鳍部上的至少一个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述衬底包括核心区和周边区；

在所述鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的侧壁；

形成所述隔离层后，形成横跨所述沟道叠层的伪栅极层，所述伪栅极层覆盖所述沟道叠层的部分顶部和部分侧壁；

去除所述周边区的伪栅极层和牺牲层；

去除所述周边区的伪栅极层和牺牲层后，在所述周边区的沟道层表面形成栅氧化层；

形成所述栅氧化层后，去除所述核心区的伪栅极层和牺牲层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述核心区的伪栅极层和牺牲层的步骤包括：在所述周边区的隔离层上形成遮挡层，所述遮挡层覆盖所述栅氧化层；

以所述遮挡层为掩膜，依次去除所述核心区的伪栅极层和牺牲层；

去除所述遮挡层。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述伪栅极层的步骤包括：采用干法刻蚀工艺，去除部分厚度的所述伪栅极层；采用湿法刻蚀工艺，去除剩余厚度的所述伪栅极层；

或者，

去除所述伪栅极层的步骤包括：采用干法刻蚀工艺，去除所述伪栅极层。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺，去除所述牺牲层。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原位蒸汽生成氧化工艺或原子层沉积工艺，在所述周边区的沟道层表面形成所述栅氧化层；

或者，

在所述周边区的沟道层表面形成所述栅氧化层的步骤包括：采用原位蒸汽生成氧化在所述周边区的沟道层表面形成底部栅氧化层；采用原子层沉积工艺在所述底部栅氧化层上表面形成顶部栅氧化层，所述顶部栅氧化层和底部栅氧化层用于构成所述栅氧化层。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述周边区的沟道层表面形成所述栅氧化层的工艺包括原子层沉积工艺；

形成所述栅氧化层后，还包括：对所述栅氧化层进行致密化处理。

7.如权利要求6所述的半导体结构的形成方法，其特征在于，采用退火工艺进行所述致密化处理。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述退火工艺为RTA工艺。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述RTA工艺的工艺温度为900℃至1150℃。

10.如权利要求2所述的半导体结构的形成方法，其特征在于，所述遮挡层的材料为有机材料。

11.如权利要求2所述的半导体结构的形成方法，其特征在于，所述遮挡层的材料包括BARC材料、ODL材料、光刻胶、DARC材料或DUO材料。

12.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述遮挡层的工艺包括旋涂工艺。

13.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述核心区的伪栅极层和牺牲层后，还包括：形成栅极结构，所述栅极结构包围所述核心区的沟道层以及周边区的栅氧化层。

14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅极层的材料为多晶硅或非晶碳。

15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的材料和所述栅氧化层的材料相同。

16.一种半导体结构，其特征在于，包括：

衬底，包括核心区和周边区；

鳍部，凸出于所述衬底；

隔离层，位于所述鳍部露出的衬底上，所述隔离层覆盖所述鳍部的侧壁；

至少一个沟道叠层，位于所述核心区的鳍部上，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；

沟道结构层，位于所述周边区的鳍部上且与所述鳍部间隔设置，所述沟道结构层包括一个或多个间隔设置的所述沟道层；

伪栅极层，横跨所述核心区的沟道叠层，所述伪栅极层覆盖所述核心区的沟道叠层的部分顶部和部分侧壁；

栅氧化层，位于所述周边区的沟道层表面。

17.如权利要求16所述的半导体结构，其特征在于，所述伪栅极层的材料为多晶硅或非晶碳。

18.如权利要求16所述的半导体结构，其特征在于，所述隔离层的材料和所述栅氧化层的材料相同。