[go: up one dir, main page]

TWI780571B - 碳化矽溝槽半導體器件 - Google Patents

碳化矽溝槽半導體器件 Download PDF

Info

Publication number
TWI780571B
TWI780571B TW110101322A TW110101322A TWI780571B TW I780571 B TWI780571 B TW I780571B TW 110101322 A TW110101322 A TW 110101322A TW 110101322 A TW110101322 A TW 110101322A TW I780571 B TWI780571 B TW I780571B
Authority
TW
Taiwan
Prior art keywords
region
silicon carbide
trench
body region
gate
Prior art date
Application number
TW110101322A
Other languages
English (en)
Other versions
TW202143481A (zh
Inventor
大衛 謝里丹
維平達斯 帕拉
馬督兒 博德
Original Assignee
加拿大商萬國半導體國際有限合夥公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 加拿大商萬國半導體國際有限合夥公司 filed Critical 加拿大商萬國半導體國際有限合夥公司
Publication of TW202143481A publication Critical patent/TW202143481A/zh
Application granted granted Critical
Publication of TWI780571B publication Critical patent/TWI780571B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/154—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H10D64/01366—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10P30/22—
    • H10P50/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本發明揭露了一種碳化矽溝槽半導體器件，具有一個重摻雜第一導電類型的碳化矽基片和一個輕摻雜第一導電類型的碳化矽漂流區，碳化矽漂流區位於碳化矽基片上方。漂流區中的第一本體區摻雜第二導電類型，第二導電類型與第一導電類型相反。第一本體區中的第一源極區重摻雜第一導電類型。閘極溝槽形成在第一源極區和第一本體區中。閘極溝槽的至少一個側壁並行於碳化矽基片的一個晶面，該晶面的載流子遷移率比C面更高。閘極溝槽將第一本體區和第一源極區的長度延伸到分離區域，分離區域位於第一本體區橫向附近，其中分離區域形成在漂流區中。

Description

碳化矽溝槽半導體器件
本發明的各個態樣主要涉及一種碳化矽溝槽半導體器件，更確切地說，本發明涉及一種碳化矽溝槽金屬氧化物半導體場效應電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。
碳化矽(SiC)電晶體，特別是MOSFET，在平面結構方面取得了重大進展。遺憾的是，對於SiC MOSFET技術，傳統的平面MOSFET的C面上溝槽中的遷移率明顯較低。傳統平面MOSFET器件的低遷移率增加了半導體器件的導通電阻(Ron，sp)，在給定的器件電阻額定值下，導致了更大的晶片尺寸。為了減小SiC MOSFET的晶片尺寸，必須提高溝槽中的遷移率以充分利用碳化矽的優點。
製造具有更高遷移率的SiC MOS溝槽的一種替代方法是在六角碳化矽晶體結構的(11
Figure 02_image001
0)面上構成MOSFET。然而，碳化矽晶體的生長並非如此，人們可以透過這個平面在表面切割一個晶團以製造一個平面MOSFET。因此，有必要製造溝槽型MOSFET，以在溝槽型MOSFET中蝕刻溝槽，並沿著對應於(11
Figure 02_image001
0)面的溝槽側壁形成溝槽。
與矽溝槽器件類似，碳化矽溝槽器件允許沿閘極側壁的垂直溝槽通過發生反轉的p區。與普通矽器件不同的是，由於碳化矽中較高的臨界場需要閘極氧化層和溝槽面積的額外屏蔽，因此碳化矽中的場可以有低至10倍的電阻。這是透過溝槽接面場效電晶體(Junction gate Field-effect Transistor，JFET)區域下的相鄰p+阱來實現的，但缺點是額外的抗夾點性和溝槽密度降低導致活性區的損失。
在上述前提下，本發明提出了各種實施例。
本發明的目的是提供一種碳化矽溝槽半導體器件，以實現提高溝槽中的遷移率的目的。
為了實現以上目的，本發明透過以下技術方案實現：
一種碳化矽溝槽半導體器件，包含：碳化矽基片，重摻雜第一導電類型；碳化矽漂流區，輕摻雜第一導電類型，在碳化矽基片上方；第一本體區，在漂流區中，摻雜第二導電類型，其中第二導電類型與第一導電類型相反；第一源極區，在第一本體區中，重摻雜第一導電類型；以及閘極溝槽，形成在第一源極區和第一本體區中，其中閘極溝槽的至少一個側壁平行於碳化矽結構的一個晶面，其載流子遷移性比碳化矽結構的C面更高，其中閘極溝槽沿第一本體區和第一源極區的長度水平方向上延伸到第一本體區附近的分離區域，其中分離區域在漂流區中。
較佳地，第一本體區的摻雜濃度隨深度的增加而增加，使得最大的摻雜濃度處於第一本體區的最大深度處。
較佳地，進一步包含在漂流區中重摻雜第二導電類型的第二本體區，以及在第二本體區中重摻雜第一導電類型的第二源極區，其中第一本體區和第二本體區被分離區域隔開，其中閘極溝槽延伸分離區域的長度穿過第二本體區和第二源極區。
較佳地，其中第一本體區和第二本體區的摻雜濃度隨深度的增加而增加，使得最大的摻雜濃度處於第一本體區和第二本體區的最大深度處。
較佳地，閘極溝槽的深度比第一源極區的深度更深，並且延伸到第一本體區中，截止在第一本體區下面的漂流區上方。
較佳地，進一步包含表面本體區，在第一本體區上方，重摻雜第二導電類型。
較佳地，第一本體區包含閘極溝槽兩側的部分，並且第一本體區與碳化矽結構的晶面相對的部分不具有源極區。
較佳地，在與碳化矽結構的晶面相對的閘極溝槽側邊上的本體區部分延伸閘極溝槽的長度，閘極溝槽沒有與漂流區中的第一本體區橫向相鄰的分離區域。
較佳地，進一步包含橋接區，在分離區域中的閘極溝槽下方，重摻雜第二導電類型。
較佳地，橋接區是一個很深的注入物，比閘極溝槽更寬，其中橋接區的頂部在閘極溝槽的底部上方。
較佳地，橋接區是一個本體注入物，比閘極溝槽的寬度更窄。
較佳地，橋接區延伸閘極溝槽的深度及閘極溝槽底部的寬度使得閘極溝槽的一側暴露於分離區域。
較佳地，分離區域重摻雜第一導電類型，其摻雜濃度高於輕摻雜的漂流區。
較佳地，進一步包含溝槽閘極電介質層，內襯閘極溝槽的內表面，溝槽閘極電極層在溝槽閘極電介質層上方。
較佳地，進一步包含平面閘極電介質層，在分離區域和第一本體區上方，平面閘極電極層在平面閘極電介質層上方，其中平面閘極電極層與溝槽閘極電極層形成導電接觸。
較佳地，碳化矽結構的晶面是碳化矽結構的11
Figure 02_image003
0面，其具有比碳化矽結構的C面更高的載流子遷移率。
另一方面，本發明進一步提供一種製備碳化矽溝槽半導體器件的方法，包含：a)在碳化矽基片上方，製備第一導電類型的輕摻雜碳化矽漂流區；b)製備摻雜第二導電類型的漂流區中的第一本體區，其中第二導電類型與第一導電類型相反；c)在第一本體區中，製備第一源極區，重摻雜第一導電類型；並且d)在第一源極區和第一本體區中製備閘極溝槽，其中閘極溝槽的至少一個側壁並行於碳化矽結構的11
Figure 02_image003
0面，其中閘極溝槽沿第一本體區和第一源極區的長度延伸到分離區域，分離區域位於第一本體區橫向附近，其中分離區域形成在漂流區中。
較佳地，第一本體區包含在閘極溝槽兩側的部分，源極區並不形成在與碳化矽結構的晶面相對的那部分第一本體區中。
較佳地，在與11
Figure 02_image003
0面相對的閘極溝槽一側上形成第一本體區的一部分，延伸閘極溝槽的長度，且在漂流區中沒有與第一本體區橫向相鄰的分離區域。
較佳地，進一步包含在分離區域和第一本體區上方，製備平面閘極電介質層，在平面閘極電介質層上方，製備平面閘極電極層，其中平面閘極電極層與溝槽閘極電極層形成導電接觸，溝槽閘極電極層放置在閘極溝槽內部。
為了說明本發明，以下的詳細說明中含有許多典型細節，然而本領域具有通常知識者應理解依據以下細節做出的修改和變化都屬於本發明的範圍內。因此，以下說明的典型實施例，並不會對所要求保護的發明造成任何一般性損失，並且不對所要求保護的發明施加任何限制。
在以下說明中，第一導電類型通常為N型，第二導電類型通常為P型。然而，要注意的是，基本上相似的器件可以使用類似的製程製造，但其導電類型與所示和說明的相反。具體地說，本發明的各個態樣包含與本文所示和說明的配置類似的裝置，其中N型被替換為P型，反之亦然。
根據本發明的實施例，有源溝槽側壁電流沿著具有比碳化矽結構的C面更高的載流子遷移率的晶面(例如，(11
Figure 02_image003
0)平面)具有由注入深度(可變)限定的通道寬度的碳化矽結構的晶面橫向流動。這種結構的優點是保持通道區域被p+阱包圍，電場應力顯著降低。一個通道的定義可以透過一個類似於平面設備的完全自對準過程來創建，消除了對深度和臨界對準的p+注入物的需要。此外，溝槽不需要與阱結構嚴格對齊，可以在所有注入物/激發後形成，從而實現更穩健的溝槽製程。
圖1A表示根據本發明的各個態樣，碳化矽溝槽半導體器件。碳化矽器件可以構建在摻雜了第一導電類型的碳化矽基片101上。根據本發明的一些實施例，碳化矽基片101可由4H碳化矽多型體組成。在碳化矽基片101上方，可以使用外延形成碳化矽的漂流區102。漂流區102可以比基片101更輕地摻雜第一導電類型。作為示例，但不作為局限，漂流區102摻雜濃度可以在1e15 至1e17 /cm3 之間。
第一本體區103A和第二本體區103B可以形成在漂流區102中。第一本體區103A和第二本體區103B可以用第二導電類型重摻雜。在某些實施例中，第一本體區103A和第二本體區103B可以梯度摻雜，摻雜濃度隨深度的增加而增大，從而使最大濃度位於本體區的最深處。依據本發明的部分實施例，第一本體區103A和第二本體區103B的摻雜濃度可以介於1e16 至1e20 /cm3 之間，但不限定於此。作為示例，可以進一步選擇本體區的注入能量介於30KeV至1.2MeV之間，但不限定於此。
源極區104A、104B、104C、104D可以形成在第一本體區103A及第二本體區103B中。在所示實施例中，源極區104A、104C以及類似的源極區104B、104D最初可以形成為相鄰區域的一部分，然後在閘極溝槽105形成之後被分離開。源極區104A、104B、104C、104D可以比漂流區102更高濃度地摻雜第一導電類型。例如，源極區104A、104B、104C、104D可以具有1e18 至2e20 /cm3 且注入能量為10KeV至600KeV的摻雜濃度，但不限定於此。
表面本體區113可以形成在源極區104A、104B、104C、104D附近的第一本體區103A及第二本體區103B的上方。表面本體區113可以比第一本體區103A、第二本體區103B更重地摻雜。與源極區104A、104B、104C、104D類似，可以形成為連續區域，再由閘極溝槽105分隔。根據本發明的部分實施例，例如，表面本體區113的摻雜濃度可以大於1e19 /cm3 ，並且注入能量可以介於30KeV至400KeV之間，但不限定於此，。
如圖所示，在第一本體區103A和第二本體區103B之間可以形成分離區域106。分離區域106可以橫向相鄰於第一本體區103A和第二本體區103B，並且形成在漂流區102中。在圖1A、圖1B、圖2A及圖2B所示的實施例中，分離區域106是漂流區102的一部分，但在圖4G至圖4H和圖5所示的替代實施例中，分離區域由一個接面場效電晶體(Junction gate Field-effect Transistor，JFET)區域(在下文中稱為JFET區域)形成，並且具有比漂流區更高的摻雜濃度，這將在下文中討論。此外，可以進一步選擇，用掩膜遮蓋JFET區域。
在操作期間，由於選擇閘極溝槽105和矽晶體結構的幾何結構，以允許沿著閘極溝槽105的側面具有更大的載流子遷移率，然後向下透過分離區域到達基片和汲極接頭，因此分離區域也可被稱為JFET區域。
如上所述的閘極溝槽105形成在外延層中，其使得溝槽的一側暴露具有比C面更高的載流子遷移率的4H多型體的晶面109。舉例來說，暴露的晶面109可以是11
Figure 02_image003
0面，但不限定於此。閘極溝槽105穿過第一本體區103A、分離區域106和第二本體區103B。閘極溝槽105進一步穿過源極區104A、104C，以分離源極區104A和104C，以及類似的源極區104B、104D。
線B-B顯示圖1B所示的剖面位置，線C-C表示圖3A至圖3C所示的剖面位置。虛線框表示較佳的橋接層位置，即橋接區110，這將在下文中參見圖3A至圖3C進行詳細說明。
圖1B表示碳化矽半導體器件的剖面圖。圖1B更詳細地表示出了閘極溝槽105和電荷載流子116。閘極溝槽電介質114襯在閘極溝槽105的側壁的內部。閘極溝槽電極115填充在閘極溝槽電介質114的內部。閘極溝槽電介質114將閘極溝槽電極115屏蔽隔離開在半導體器件的其它區域中的電流。閘極溝槽105以並行於晶面109(11
Figure 02_image003
0面)的角度切入外延層。這種幾何形狀允許平行於11
Figure 02_image003
0表面的電荷載流子116具有更大的移動性，從而減少電介質表面上的電荷累積，增強閘極結構的屏蔽。
應理解的是，雖然本說明書中揭露了第一本體區和第二本體區以及第一源極區和第二源極區，但是本發明的各個態樣並非限定於此。在漂流區中可以形成任意數量的本體區和源極區。此外，在本體區和源極區之間可能存在任意數量的閘極溝槽和分離區域。
圖2A表示根據本發明的各個態樣碳化矽半導體器件的較佳實施例的四分之三視圖。如圖所示，漂流區102具有第二導電類型的第一本體區201A，其包含位於溝槽203的兩側和溝槽203下方的部分。第一導電類型的源極區僅被植入溝槽203的一側，較佳地，具有11
Figure 02_image003
0面的溝槽側面。可以進一步選擇的是，在另一個摻雜步驟中，可以使用第二導電型的注入物使位於11
Figure 02_image003
0面對面的溝槽一側(也可以稱為第二側)的源極注入物非活化。僅作為示例，對於N型源極和P型本體，第二個源極區可以透過降低該區的導電性而非活化，該區透過注入P型本體注入物來實現，但不限定於此。即使在第二側注入了源極，由於P型本體注入在該區域產生了非常長的「通道」，因此幾乎沒有發生傳導。
如圖2A所示，第一本體區201A和第二本體區201B被溝槽203的11
Figure 02_image003
0面的一側的分離區域隔開。類似地，第一源極區202A和第二源極區202B位於各本體區中並由分離區域分隔。在操作期間，當載流子橫向平行於溝槽203的11
Figure 02_image003
0面移動時，分離區域可以充當接面場效電晶體。如圖所示，本體區206A、206B可以延伸至與11
Figure 02_image003
0面相對的溝槽203一側的溝槽長度。如上所述，表面本體區205可以形成在本體區206的頂部。表面本體區205可在本體區206頂部上與11
Figure 02_image003
0面相對的一側延伸的溝槽203的長度。與11
Figure 02_image003
0面相對的溝槽203的一側可以不具有分離區域，因為溝槽203側壁的整個長度是第二導電類型的本體區206，沒有源極區或漂流區橫向分離，也沒有JFET區域。圖2B表示虛線204處的半導體器件的切除部分。第一本體區201A具有延伸到溝槽203下方和圍繞溝槽203兩側的部分。第一導電類型的第一源極區202A位於第一本體區201A中，且位於11
Figure 02_image003
0面上溝槽203的一側的晶面109上。如圖所示，第二導電類型的重摻雜表面本體區205可以位於第一本體區201A的表面上，在晶面109(11
Figure 02_image003
0面)對面的溝槽側沒有源極區。
圖3A至圖3C表示根據本發明的各個態樣橋接區的各種不同實施例。如上對應圖1A所討論的，橋接區110可以位於分離區域106的溝槽下方。橋接區110可以摻雜第二導電類型並在閘極溝槽105下方從第一本體區103A延伸到第二本體區103B。橋接區110可以具有與本體區相同的摻雜濃度。
圖3A為根據本發明的各個態樣具有一個很深的注入橋接區301的碳化矽半導體器件沿虛線111的剖面圖。作為示例，如果第一導電類型為N型，第二導電類型為P型，很深的注入橋接區301可以在製備閘極溝槽之前，透過在所需的深度下，進行第二導電類型的摻雜注入來形成。如圖所示，很深的注入橋接區301位於閘極溝槽底部，其頂部在閘極溝槽的底部上方。很深的注入橋接區301的側邊穿過閘極溝槽的側壁，延伸到漂流區102中。很深的注入物底部在閘極溝槽的底部以下。
圖3B為根據本發明的各個態樣具有一個本體注入橋接區的碳化矽半導體器件沿虛線111的剖面圖。本體注入橋接區302可以透過在閘極溝槽303的底部摻雜注入第二導電類型來製備。閘極溝槽303可以比本體注入橋接區302更寬，以適應閘極溝槽303底部的本體注入橋接區302注入。如圖所示，本體注入橋接區302位於閘極溝槽303下方，本體注入橋接區302的頂部在閘極溝槽303的底部。本體注入橋接區302的寬度可以小於閘極溝槽303的寬度，本體注入橋接區302在漂流區102中的深度可以比閘極溝槽303更深。
圖3C為根據本發明的各個態樣具有一個側壁注入橋接區的碳化矽半導體器件沿虛線111的剖面圖。側壁注入橋接區304可以透過在閘極溝槽的側邊和底部進行第二導電類型的摻雜注入來形成。在一些配置中，閘極溝槽的晶面109(
Figure 02_image005
面)側邊對面的側壁摻雜第二導電類型。側壁注入橋接區304具有一個帶有閘極溝槽頂部的頂部能級，側壁注入橋接區304穿過閘極溝槽的深度延伸。側壁注入橋接區304的底部位於溝槽的底部下方。側壁注入橋接區304在閘極溝槽的一側上較寬，在閘極溝槽的寬度中點附近的閘極溝槽終點下方延伸。
上述的橋接區可以在半導體器件的工作期間為閘極提供改良後的抗擊穿能力。
在下文中將說明本發明的碳化矽半導體器件的製備方法。
圖4A至圖4J表示根據本發明的各個態樣，製備碳化矽半導體器件的一種方法。如圖4A所示，提供用於形成半導體器件的碳化矽晶片基片401。碳化矽基片401可以是碳化矽的任意多型體，例如4H碳化矽多型體，但不限定於此。碳化矽基片401可以重摻雜第一導電類型。摻雜濃度可以使得基片401具有介於約0.0015至約0.030 ohm-cm的電阻率。第一導電性的碳化矽漂流區402可以透過外延形成在碳化矽基片401的上方。例如，透過外延形成的漂流區402的摻雜濃度可以是介於1e15 至5e17 /cm3 之間的N型摻雜劑，但不限定於此。圖4B表示可選擇的JFET注入層403的注入。JFET注入層403可以比漂流區402更重地摻雜第一導電類型。JFET層403可能被漂流區402的表面上的離子404注入。JFET層可以使用離子404注入第一導電類型。例如，注入物可以為N型摻雜劑，例如在碳化矽晶片表面上注入濃度介於5e15 至1e18 /cm3 且注入能量介於10KeV和600KeV的氮，但不限定於此。
如圖4C所示，在基片組合物的表面上製備第一掩膜405。第一掩膜405可以具有開口圖案，其配置方式使得透過開口注入合適的摻雜劑來創建分離區域。分離區寬度約為0.5μm至約3μm。上述掩膜可由沉積在本領域已知的其它掩膜的基片組合物表面上的光致抗蝕劑或氧化物形成。然後透過離子406注入在掩膜基片組合物的暴露表面上形成本體區407。例如，基片組合物可以為P型摻雜劑(例如，鋁或硼)注入離子406，其濃度介於1e16 至1e20 /cm3 ，且注入能量介於30KeV至1.2MeV，但不限定於此。然後，如圖4C所示，間隔墊片408可形成在基片組合物的暴露表面中。間隔墊片可用於源極區注入期間的自對準，並且可透過覆蓋氧化物沉積步驟和各向異性蝕刻形成。各向異性蝕刻可以是，例如用於氧化物的感應耦合電漿(Inductively Coupled Plasma，ICP)蝕刻、反應離子蝕刻(Reactive Ion Etching，RIE)或其它已知的各向異性蝕刻，但不限定於此。
在形成間隔墊片408之後，如圖4E所示，在基片組合物中形成源極區410。源極區410可以透過將第一導電類型的離子409注入到基片組合物的未屏蔽區域，特別是本體區407中來形成。例如，離子409可以是任意類型的摻雜劑，例如濃度介於1e18 至2e20 /cm3 且注入能量介於10KeV至600KeV的氮。根據本發明的部分實施例，離子注入過程可在室溫下或例如在300℃至600℃之間且不受限制地進行。然後，透過清洗或其他已知的掩膜去除過程，移除第一掩膜405和間隔墊片408。圖4F表示接著將第二掩膜411施加於基片組合物以適當對準表面本體區413的注入。第二掩膜411可以應用光阻劑或氧化物沉積或其它受控掩蔽製程，或本領域已知的掩膜材料(例如，氧化物、氮化物、多晶矽)之組合來形成。表面本體區413可以透過離子412以透過第二掩膜411注入到基片組合物的暴露區域來形成。例如，離子412注入可為第二導電類型，其為濃度大於1e19 /cm3 且注入能量介於30KeV至400KeV的P型摻雜劑，例如鋁或硼。如圖所示，第二掩膜411的對準可以使得注入發生在本體區407而不是源極區410中。另外，第二掩膜411對準以保持本體區407之間的分離。
第二掩膜411隨後透過洗滌或本領域已知的其它適當的掩膜去除製程剝離，留下裸露的基片組合物。必須活化帶有注入區的基片組合物，以便在碳化矽中發揮作用。活化或退火需要將碳化矽基片組合物提高到高溫。在碳化矽半導體製造過程中，摻雜劑注入活化需要一個合適的溫度，例如介於1500℃至1800℃。
活化後，如圖4G所示，在基片組合物中形成閘極溝槽414。閘極溝槽414沿通常平行於碳化矽結構的C面、源極區410和表面本體區413的方向橫向穿過所示的兩個本體區407。如上所述，選擇閘極溝槽414的角度和對準使得閘極溝槽414的側壁暴露於碳化矽基片的較高載流子遷移率面(例如，11
Figure 02_image003
0面)。閘極溝槽414可以透過電漿蝕刻形成，例如，反應離子蝕刻(RIE)或感應耦合電漿(ICP)蝕刻。可以進一步選擇的是，在這裡可以看到在兩個本體區407和源極區410之間的分離區域415。在本實施例中，分離區域415由可選的JFET注入層403形成。在較佳的實施例中，分離區域415可由漂流區402形成。線H-H表示圖4H和圖4I所示的剖面圖所截取的平面。圖4H表示具有形成在閘極溝槽414的內表面上的溝槽閘極介電層417的半導體器件的剖面圖。溝槽閘極介電層417可以是例如生長或沉積在閘極溝槽414表面上的氧化矽層，但不限定於此。可以進一步選擇的是，溝槽閘極介電層417可以是電介質層的堆疊，例如熱的或沉積的二氧化矽(SiO2 )或諸如高電介質的其他材料。然後在溝槽閘極介電層417(溝槽閘極電介質層)的頂部形成導電材料以填充(或部分填充)閘極溝槽414的剩餘部分，以便形成閘極電極418。導電材料可以為例如多晶矽，但不限定於此，可以透過例如化學氣相沉積或本領域已知的其它沉積方法，沉積於閘極溝槽介電層表面之上。在形成溝槽閘極電極418之後，可以使碳化矽基片組合物平坦化，以去除多餘的氧化矽及/或多晶矽。
在平坦化後，在基片組合物的表面上形成一個源極接頭419、一個閘極接頭420和一個汲極接頭421。源極接頭419、閘極接頭420和汲極接頭421可以由任意適合的金屬製成，例如鎳、鈦、鋁或多種金屬的合金，但不限定於此。可採用化學氣相沉積法(Chemical Vapor Deposition，CVD)或物理氣相沉積法(Physical Vapor Deposition，PVD)沉積這些金屬。
圖5A、圖5B和圖5C表示在基片組合物表面具有與閘極溝槽501方向正交的平面閘極的替代性碳化矽半導體器件的方法。圖5A表示在形成閘極溝槽電極之後開始的方法，如上面對應圖4I所討論的，可以在閘極溝槽501和分離區域上形成平面閘極電介質層502。平面閘極電介質層502可以是例如基片組合物的表面上的所需區域中生長或沉積的氧化矽層，但不限定於此。較佳地，可以在製備期間在平面閘極電介質層502中製備整個孔503，以將電極暴露在閘極溝槽501中，以便平面閘極電極與溝槽閘極電極導電接觸。可以進一步選擇的是，平面閘極電極和溝槽閘極電極可以透過，例如兩個特徵之間的導線或者金屬導線等，的方式導電接觸。
圖5B表示在平面閘極電介質層502上形成的平面閘極電極504。平面閘電極可以是例如沉積在平面閘介質層502的表面上的多晶矽。在一些實施例中，平面閘極電極可以填充平面閘極電介質層502中的孔503，以與由孔503暴露的閘極溝槽501進行導電接觸。
如圖5C所示，源極接頭505和汲極接頭507的金屬沉積在基片組合物的表面上。源極接頭505和汲極接頭507可以是任意合適的金屬，例如鎳、鈦、鋁或多種金屬的合金，但不限定於此。閘極接頭506可以獨立於源極接頭505和汲極接頭507。閘極接頭506的材料可以與閘極電極504電接觸沉積，並且可以是任何合適的金屬，例如鎳、鈦、鋁或多種金屬的合金，但不限定於此。這些金屬可以透過化學氣相沉積或物理氣相沉積等方法沉積。由於電荷載流子可以沿著基片組合物的表面橫向移動，並且平行於溝槽閘極側壁移動，因此添加具有溝槽閘極的平面閘極提供了更大的載流子遷移率。
應理解的是，雖然上述實施例說明了與兩個本體區和兩個源極區相關的半導體器件，但是本發明的範圍並不限定於此。根據本發明的各種實施例，可以具有任意數量的本體區，其具有由分離區域分隔的任意數量的源極區，上述分離區域沿著具有比碳化矽結構的C面更高的載流子遷移率的碳化矽結構的面以橫向穿過各區域。
儘管本發明已經根據部分較佳版本的實施例做了詳細的說明，但是仍可能存在其他版本。因此，本發明的範圍不應由上述說明決定，相反的是，本發明的範圍應參照所附的申請專利凡為及其全部等效內容。任何可選擇的實施例(無論首選與否)，都可與其他任意可選擇的實施例(無論首選與否)組合。在以下申請專利範圍中，除非特別聲明，否則不定冠詞「一個」或「一種」皆表示下文內容中的一個或多個項目的數量。除非用「意思是」明確指出限定功能，否則所附的申請專利範圍並不應認為是意義和功能的局限。申請專利範圍中沒有進行特定功能的精確指明的任何項目，都應理解為所述的「意義是」。
101:基片 102:漂流區 103:本體區 103A,201A:第一本體區 103B,201B:第二本體區 104,104A,104B,104C,104D:源極區 105:閘極溝槽 106:分離區域 109,112:晶面 110:橋接區 113:表面本體區 114:閘極溝槽電介質 115:閘極溝槽電極 116:電荷載流子 201A:第一本體區 201B:第二本體區 202A:第一源極區 202B:第二源極區 203:溝槽 205:表面本體區 206,206A,206B:本體區 301:注入橋接區 302:本體注入橋接區 303:閘極溝槽 304:側壁注入橋接區 401:基片 402:漂流區 403:JFET注入層 404,406,409,412:離子 405:第一掩膜 407:本體區 408:間隔墊片 410:源極區 411:第二掩膜 413:表面本體區 414:閘極溝槽 415:分離區域 417:溝槽閘極介電層 418:閘極電極 419:源極接頭 420:閘極接頭 421:汲極接頭 501:閘極溝槽 502:平面閘極電介質層 503:孔 504:閘極電極 505:源極接頭 506:閘極接頭 507:汲極接頭
在閱讀以下詳細說明並參照以下附圖之後，本發明的其他特徵和優勢將顯而易見： 圖1A為根據本發明的各個態樣碳化矽溝槽半導體器件的四分之三的視圖。 圖1B為根據本發明的各個態樣沿圖1A中的線B-B截取的碳化矽溝槽半導體器件的剖面圖。 圖2A為根據本發明的各個態樣碳化矽半導體器件的較佳實施例的四分之三視圖，其中碳化矽半導體器件的源極和通道區僅位於閘極溝槽的一側。 圖2B為根據本發明的各個態樣碳化矽半導體器件的較佳實施例的剖面圖，其中碳化矽半導體器件的源極和通道區僅位於閘極溝槽的一側。 圖3A為根據本發明的各個態樣沿圖1A的線C-C截取的具有很深的注入橋接區的碳化矽半導體器件的一種可能的較佳實施例的剖面圖。 圖3B為根據本發明的各個態樣沿圖1A的線C-C截取的具有本體注入橋接區的碳化矽半導體器件的一種可能的較佳實施例的剖面圖。 圖3C為根據本發明的各個態樣沿圖1A的線C-C截取的具有一個側壁注入橋接區的碳化矽半導體器件的剖面圖。 圖4A為根據本發明的製備碳化矽半導體器件的一部分方法的剖面圖，用以表示漂流區的形成。 圖4B為根據本發明的各個態樣製備碳化矽半導體器件的一部分方法的剖面圖，用以表示JFET區域的任意形成。 圖4C為根據本發明的各個態樣製備碳化矽半導體器件的一部分方法的剖面圖，用以表示本體區的形成。 圖4D為根據本發明的各個態樣製備碳化矽半導體器件的另一部分方法的剖面圖，用以表示用於對準的墊片製備。 圖4E為根據本發明的各個態樣製備碳化矽半導體器件的另一部分方法的剖面圖，用以表示源極區的形成。 圖4F為根據本發明的各個態樣製備碳化矽半導體器件的另一部分方法的剖面圖，用以表示表面本體區的任意形成。 圖4G為根據本發明的各個態樣製備碳化矽半導體器件的另一部分方法的四分之三部分剖面圖，用以表示閘極溝槽的形成。 圖4H為根據本發明的各個態樣沿圖4G的線H-H截取的製備碳化矽半導體器件的另一部分方法的剖面圖，用以表示閘極溝槽電介質的形成。 圖4I為根據本發明的各個態樣製備碳化矽半導體器件的另一部分方法的四分之三部分剖面圖，用以表示閘極溝槽電極的形成。 圖4J為根據本發明的各個態樣沿圖4G的線H-H截取的製備碳化矽半導體器件的另一部分方法的剖面圖，用以表示源極、閘極和汲極接頭的形成。 圖5A為根據本發明的各個態樣製備具有平面閘極的較佳碳化矽半導體器件的一部分方法的四分之三部分剖面圖，用以表示平面閘極電極的形成。 圖5B為根據本發明的各個態樣製備碳化矽半導體器件的具有平面閘極的較佳實施例的另一部分方法的四分之三部分剖面圖，用以表示平面閘極電極的形成。 圖5C為根據本發明的各個態樣製備碳化矽半導體器件的具有平面閘極的較佳實施例的另一部分方法的四分之三部分剖面圖，用以表示源極、汲極和閘極接頭的形成。
101:基片
102:漂流區
103A:第一本體區
103B:第二本體區
104A,104B,104C,104D:源極區
105:柵閘極溝槽
106:分離區域
109,112:晶面
110:橋接區
113:表面本體區

Claims (19)

  1. 一種碳化矽溝槽半導體器件，包含：一碳化矽基片，重摻雜第一導電類型；一漂流區，係包含碳化矽，輕摻雜第一導電類型，在該碳化矽基片上方；一第一本體區，在該漂流區中，摻雜第二導電類型，其中第二導電類型與第一導電類型相反；一第一源極區，在該第一本體區中，重摻雜第一導電類型；以及一閘極溝槽，形成在該第一源極區和該第一本體區中，其中該閘極溝槽的至少一個側壁平行於碳化矽結構的一晶面，其載流子遷移性比碳化矽結構的C面更高，其中該閘極溝槽沿該第一本體區和該第一源極區的長度水平方向上延伸到該第一本體區附近的一分離區域，其中該分離區域在該漂流區中；其進一步包含在該漂流區中的重摻雜第二導電類型的一第二本體區，以及在第二本體區中的重摻雜第一導電類型的一第二源極區，其中該第一本體區和該第二本體區被一分離區域隔開，其中該閘極溝槽延伸該分離區域的長度穿過該第二本體區和該第二源極區。
  2. 如請求項1所述之碳化矽溝槽半導體器件，其中該第一本體區的摻雜濃度隨深度的增加而增加，使得最大的摻雜濃度處於該第一本體區的最大深度處。
  3. 如請求項1所述之碳化矽溝槽半導體器件，其中該第一本體區和該第二本體區的摻雜濃度隨深度的增加而增加，使得最大的摻雜濃度處於該第一本體區和該第二本體區的最大深度處。
  4. 如請求項1所述之碳化矽溝槽半導體器件，其中該閘極溝槽的深度比該第一源極區的深度更深，並且延伸到該第一本體區中，截止在該第一本體區下面的該漂流區上方。
  5. 如請求項1所述之碳化矽溝槽半導體器件，其進一步包含一表面本體區，在該第一本體區上方，重摻雜第二導電類型。
  6. 如請求項1所述之碳化矽溝槽半導體器件，其中該第一本體區包含該閘極溝槽兩側的部分，並且該第一本體區與碳化矽結構的該晶面相對的部分不具有該第一源極區。
  7. 如請求項6所述之碳化矽溝槽半導體器件，其中在與碳化矽結構的該晶面相對的該閘極溝槽側邊上的該第一本體區部分延伸該閘極溝槽的長度，該閘極溝槽沒有與該漂流區中的該第一本體區橫向相鄰的該分離區域。
  8. 如請求項1所述之碳化矽溝槽半導體器件，其進一步包含一橋接區，在該分離區域中的該閘極溝槽下方，重摻雜第二導電類型。
  9. 如請求項8所述之碳化矽溝槽半導體器件，其中該橋接區是一個很深的注入物，比該閘極溝槽更寬，其中該橋接區的頂部在該閘極溝槽的底部上方。
  10. 如請求項8所述之碳化矽溝槽半導體器件，其中該橋接區是一個本體注入物，比該閘極溝槽的寬度更窄。
  11. 如請求項8所述之碳化矽溝槽半導體器件，其中該橋接區延伸該閘極溝槽的深度及該閘極溝槽底部的寬度使得該閘極溝槽的一側暴露於該分離區域。
  12. 如請求項1所述之碳化矽溝槽半導體器件，其中該分離區域重摻雜第一導電類型，其摻雜濃度高於輕摻雜的該漂流區。
  13. 如請求項1所述之碳化矽溝槽半導體器件，其進一步包含一溝槽閘極電介質層，內襯該閘極溝槽的內表面，一溝槽閘極電極層在該溝槽閘極電介質層上方。
  14. 如請求項13所述之碳化矽溝槽半導體器件，其進一步包含一平面閘極電介質層，在該分離區域和該第一本體區上方，一平面閘極電極層在該平面閘極電介質層上方，其中該平面閘極電極層與該溝槽閘極電極層形成導電接觸。
  15. 如請求項1所述之碳化矽溝槽半導體器件，其中碳化矽結構的該晶面是碳化矽結構的1120面，其具有比碳化矽結構的C面更高的載流子遷移率。
  16. 一種製備碳化矽溝槽半導體器件的方法，包含：在一碳化矽基片上方，製備第一導電類型的輕摻雜碳化矽的一漂流區；製備摻雜第二導電類型的該漂流區中的一第一本體區，其中第二導電類型與第一導電類型相反；在一第一本體區中，製備一第一源極區，重摻雜第一導電類型；並且 在該第一源極區和該第一本體區中製備一閘極溝槽，其中該閘極溝槽的至少一個側壁並行於碳化矽結構的1120面，其中該閘極溝槽沿該第一本體區和該第一源極區的長度延伸到一分離區域，該分離區域位於該第一本體區橫向附近，其中該分離區域形成在該漂流區中。
  17. 如請求項16所述之方法，其中該第一本體區包含在該閘極溝槽兩側的部分，該第一源極區並不形成在與碳化矽結構的一晶面相對的那部分該第一本體區中。
  18. 如請求項17所述之方法，其中在與1120面相對的該閘極溝槽一側上形成該第一本體區的一部分，延伸該閘極溝槽的長度，且在該漂流區中沒有與該第一本體區橫向相鄰的該分離區域。
  19. 如請求項16所述之方法，其進一步包含在該分離區域和該第一本體區上方，製備一平面閘極電介質層，在該平面閘極電介質層上方，製備一平面閘極電極層，其中該平面閘極電極層與一溝槽閘極電極層形成導電接觸，該溝槽閘極電極層放置在該閘極溝槽內部。
TW110101322A 2020-01-31 2021-01-13 碳化矽溝槽半導體器件 TWI780571B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/779,374 2020-01-31
US16/779,374 US11245016B2 (en) 2020-01-31 2020-01-31 Silicon carbide trench semiconductor device

Publications (2)

Publication Number Publication Date
TW202143481A TW202143481A (zh) 2021-11-16
TWI780571B true TWI780571B (zh) 2022-10-11

Family

ID=77025183

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110101322A TWI780571B (zh) 2020-01-31 2021-01-13 碳化矽溝槽半導體器件

Country Status (3)

Country Link
US (1) US11245016B2 (zh)
CN (1) CN113206153B (zh)
TW (1) TWI780571B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI766775B (zh) * 2020-07-27 2022-06-01 環球晶圓股份有限公司 碳化矽晶圓的製造方法以及半導體結構
US12433048B2 (en) * 2021-11-11 2025-09-30 Samsung Electronics Co., Ltd. Semiconductor device including multiple sources and image sensor including the semiconductor device
US12295166B2 (en) * 2022-01-21 2025-05-06 Alpha And Omega Semiconductor International Lp High density shield gate transistor structure and method of making
CN116682859B (zh) * 2023-08-03 2023-10-27 南京第三代半导体技术创新中心有限公司 多沟道碳化硅mosfet器件及其制造方法
US20250072045A1 (en) * 2023-08-24 2025-02-27 Alpha And Omega Semiconductor International Lp Low threshold high density trench mosfet
EP4531110A1 (en) * 2023-09-29 2025-04-02 Nexperia B.V. Semiconductor device and method of manufacturing semiconductor device
EP4531109A1 (en) * 2023-09-29 2025-04-02 Nexperia B.V. Semiconductor device and method of manufacturing semiconductor device
CN117712173A (zh) * 2023-12-15 2024-03-15 派恩杰半导体（杭州）有限公司 多面栅碳化硅mosfet晶体管及其制备方法、芯片
CN117497488B (zh) * 2023-12-25 2024-03-15 南京芯干线科技有限公司 一种集成jfet的mos器件制备方法及mos器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200840039A (en) * 2006-11-10 2008-10-01 Sumitomo Electric Industries Silicon carbide semiconductor device and process for producing the same
US20130341643A1 (en) * 2012-02-10 2013-12-26 Panasonic Corporation Semiconductor device and method of manufacturing the device
US20170117352A1 (en) * 2014-12-11 2017-04-27 Infineon Technologies Ag Silicon-Carbide Transistor Device with a Shielded Gate
US20170125560A1 (en) * 2015-10-29 2017-05-04 Infineon Technologies Austria Ag Semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768168B1 (en) 1995-03-14 2004-07-27 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device with low on voltage and manufacturing method thereof
GB2321337B (en) 1997-01-21 2001-11-07 Plessey Semiconductors Ltd Improvements in or relating to semiconductor devices
CN1187839C (zh) 2001-01-19 2005-02-02 三菱电机株式会社 半导体装置
JP3927111B2 (ja) 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
JP2005340626A (ja) 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
WO2009151657A1 (en) 2008-06-11 2009-12-17 Maxpower Semiconductor Inc. Super self-aligned trench mosfet devices, methods and systems
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
US9048282B2 (en) 2013-03-14 2015-06-02 Alpha And Omega Semiconductor Incorporated Dual-gate trench IGBT with buried floating P-type shield
US8729608B2 (en) 2012-01-31 2014-05-20 Panasonic Corporation Semiconductor device and method of manufacturing the device
US9893176B2 (en) * 2014-12-26 2018-02-13 Fairchild Semiconductor Corporation Silicon-carbide trench gate MOSFETs
DE102017122634B4 (de) * 2017-09-28 2024-09-12 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung mit Graben-Gatestruktur und vertikalem Pn-Übergang zwischen einem Bodygebiet und einer Driftstruktur
US10714580B2 (en) * 2018-02-07 2020-07-14 Alpha And Omega Semiconductor (Cayman) Ltd. Source ballasting for p-channel trench MOSFET
JP7259215B2 (ja) * 2018-06-01 2023-04-18 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200840039A (en) * 2006-11-10 2008-10-01 Sumitomo Electric Industries Silicon carbide semiconductor device and process for producing the same
US20130341643A1 (en) * 2012-02-10 2013-12-26 Panasonic Corporation Semiconductor device and method of manufacturing the device
US20170117352A1 (en) * 2014-12-11 2017-04-27 Infineon Technologies Ag Silicon-Carbide Transistor Device with a Shielded Gate
US20170125560A1 (en) * 2015-10-29 2017-05-04 Infineon Technologies Austria Ag Semiconductor device

Also Published As

Publication number Publication date
TW202143481A (zh) 2021-11-16
CN113206153B (zh) 2024-09-13
US11245016B2 (en) 2022-02-08
CN113206153A (zh) 2021-08-03
US20210242319A1 (en) 2021-08-05

Similar Documents

Publication Publication Date Title
TWI780571B (zh) 碳化矽溝槽半導體器件
JP7132207B2 (ja) トレンチ下部にオフセットを有するＳｉＣ半導体デバイス
CN111009470B (zh) 具有SiC半导体本体的半导体器件和制造半导体器件的方法
KR102712204B1 (ko) 수직 트렌치 전력 장치에서 산소가 삽입된 Si 층
JP3216804B2 (ja) 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ
CN102770960B (zh) 半导体器件及其制造方法
CN106057797B (zh) 混合型有源-场间隙延伸漏极mos晶体管
TWI423440B (zh) 用於降低極高密度金屬氧化物半導體場效應電晶體的閘極阻抗的採用不同閘極材料和功函數的分裂柵
JP4744958B2 (ja) 半導体素子及びその製造方法
CN104485359B (zh) 自对准电荷平衡的功率双扩散金属氧化物半导体制备方法
KR102723239B1 (ko) 수직 전원 장치의 접촉 임플란트 외부 확산 감소를 위한 산소 삽입형 Si 층
US20140209999A1 (en) Semiconductor device
CN111180522B (zh) 具有超结和嵌氧硅层的半导体器件
US12501649B2 (en) Power device with graded channel
CN105448959A (zh) 制造碳化硅半导体器件的方法和碳化硅半导体器件
CN110828456B (zh) 用于在功率器件中减小衬底掺杂剂向外扩散的氧插入的Si层
JP4678902B2 (ja) 炭化けい素ｕｍｏｓ半導体素子およびその製造方法
CN115241283B (zh) 集成的平面-沟道栅极功率mosfet
TWI829085B (zh) 的碳化矽金屬氧化物半導體場效電晶體
CN109314142A (zh) 短沟道沟槽功率mosfet
CN118610269A (zh) 一种碳化硅器件、其制作方法及电子器件
US11791408B2 (en) Semiconductor device
KR102100863B1 (ko) SiC MOSFET 전력 반도체 소자
JP2010027833A (ja) 炭化珪素半導体装置およびその製造方法
JP7439417B2 (ja) 超接合半導体装置および超接合半導体装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent