[go: up one dir, main page]

JP5721351B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5721351B2
JP5721351B2 JP2010152085A JP2010152085A JP5721351B2 JP 5721351 B2 JP5721351 B2 JP 5721351B2 JP 2010152085 A JP2010152085 A JP 2010152085A JP 2010152085 A JP2010152085 A JP 2010152085A JP 5721351 B2 JP5721351 B2 JP 5721351B2
Authority
JP
Japan
Prior art keywords
sic
gate
insulating film
semiconductor device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010152085A
Other languages
English (en)
Other versions
JP2011100967A (ja
Inventor
佑紀 中野
佑紀 中野
中村　亮太
亮太 中村
勝久 長尾
勝久 長尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=43496498&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP5721351(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Priority to JP2010152085A priority Critical patent/JP5721351B2/ja
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to CN2010102341110A priority patent/CN101964362A/zh
Priority to US12/839,983 priority patent/US8395162B2/en
Publication of JP2011100967A publication Critical patent/JP2011100967A/ja
Priority to US13/774,549 priority patent/US8563981B2/en
Priority to US14/030,765 priority patent/US9224825B2/en
Application granted granted Critical
Publication of JP5721351B2 publication Critical patent/JP5721351B2/ja
Priority to US14/958,867 priority patent/US9601582B2/en
Priority to US15/428,819 priority patent/US9911818B2/en
Priority to US15/884,932 priority patent/US10446657B2/en
Priority to US16/406,117 priority patent/US10475894B2/en
Priority to US16/591,171 priority patent/US10797145B2/en
Priority to US17/017,014 priority patent/US11355609B2/en
Priority to US17/739,753 priority patent/US11978778B2/en
Priority to US18/624,602 priority patent/US12513969B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
    • H10D64/01366—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10P30/2042—
    • H10P30/21—

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備える半導体装置に関する。
たとえば、ＳｉＣ（炭化シリコン：シリコンカーバイド）半導体は、絶縁破壊耐性および熱伝導率などに優れているため、ハイブリッド自動車のインバータなどの用途に好適な半導体として注目されている。
図１９は、従来のＳｉＣ半導体装置の模式的な断面図である。
ＳｉＣ半導体装置１０１は、ＳｉＣ半導体装置１０１の基体をなすＮ＋型の４Ｈ−ＳｉＣ基板１０２を備えている。ＳｉＣ基板１０２は、ＳｉＣ単結晶からなり、Ｓｉ原子が最表面に表れるＳｉ面を主面（表面１２１）とし、その表面１２１が（０００１）面に対して［１１−２０］軸方向へ傾斜するオフ角を有する基板である。図１９では、ＳｉＣ半導体装置１０１における（０００１）面を破線で示している。
ＳｉＣ基板１０２の表面１２１には、ＳｉＣ基板１０２よりもＮ型不純物が低濃度にドーピングされたＳｉＣからなる、Ｎ−型のエピタキシャル層１０３が積層されている。エピタキシャル層１０３は、ＳｉＣ基板１０２の表面１２１から成長するＳｉＣにより形成され、表面１２１と平行な主面（表面１１７）を有している。
エピタキシャル層１０３の基層部は、エピタキシャル成長後のままの状態が維持されたＮ−型のドレイン領域１０４をなしている。また、エピタキシャル層１０３には、ドレイン領域１０４上に、Ｐ型のボディ領域１０５がドレイン領域１０４に接して形成されている。
エピタキシャル層１０３には、ゲートトレンチ１０６が表面１１７から掘り下がって形成されている。ゲートトレンチ１０６は、ボディ領域１０５を層厚方向に貫通し、その最深部（底面１１６）がドレイン領域１０４に達している。ゲートトレンチ１０６は、互いに対向する側面１１８Ａと側面１１８Ｂとの距離が深さ方向へ行くにしたがって狭まり、エピタキシャル層１０３の表面１１７に垂直な仮想面Ｓ６に対して側面１１８Ａ，１１８Ｂがテーパ角θ６で傾斜するテーパ状に形成されている。
ゲートトレンチ１０６内には、ゲートトレンチ１０６の内面全域を覆うように、ＳｉＯ２からなるゲート絶縁膜１０７が形成されている。
そして、ゲート絶縁膜１０７の内側をＮ型不純物がドーピングされたポリシリコン材料（Ｎ型Ｐｏｌｙ−Ｓｉ）で埋め尽くすことにより、ゲートトレンチ１０６内にゲート電極１０８が埋設されている。
エピタキシャル層１０３の表層部には、ゲートトレンチ１０６に対してゲート幅と直交する方向（図１９における左右方向）の両側に、Ｎ＋型のソース領域１０９が形成されている。また、エピタキシャル層１０３には、その表面１１７から、ゲート幅と直交する方向におけるソース領域１０９の中央部を貫通し、ボディ領域１０５に接続されるＰ＋型のボディコンタクト領域１１０が形成されている。
エピタキシャル層１０３上には、ＳｉＯ２からなる層間絶縁膜１１１が積層されている。この層間絶縁膜１１１に形成されたコンタクトホール（図示せず）を介して、ソース配線１１２がソース領域１０９に接続され、ゲート配線１１３がゲート電極１０８に接続されている。
ＳｉＣ基板１０２の表面１２１とは反対側の裏面１１８には、ドレイン配線１１５が接続されている。
ソース配線１１２が接地され、ドレイン配線１１５に正電圧が印加された状態で、ゲート電極１０８に閾値以上の電圧が印加されることにより、ボディ領域１０５におけるゲート絶縁膜１０７との界面近傍にチャネルが形成され、ソース配線１１２とドレイン配線１１５との間に電流が流れる。
特開２００７−６６９５９号公報 特開２００７−１９４２８３号公報
ＭＩＳＦＥＴのチャネル移動度を向上（チャネル抵抗を低減）させるためには、チャネルが形成されるボディ領域の表面付近のＰ型不純物濃度を低くすればよい。しかし、たとえば、ＳｉＣ半導体装置１０１において、ボディ領域１０５の表面付近のＰ型不純物濃度を低くすると、閾値電圧が低下するため、ＳｉＣ半導体装置１０１がオフの状態（ゲート電圧＝０Ｖ）でソース配線１１２とドレイン配線１１５との間に流れるオフリーク電流が増大する。
閾値電圧を上げるために、ゲート電極１０８の材料をＮ型Ｐｏｌｙ−ＳｉからＰ型Ｐｏｌｙ−Ｓｉ（多結晶シリコン）に変更することが考えられる。
図２０Ａは、Ｐ型Ｐｏｌｙ−ＳｉおよびＰ型ＳｉＣのエネルギーバンド図である。図２０Ｂは、Ｐ型Ｐｏｌｙ−ＳｉとＰ型ＳｉＣとをＳｉＯ２を挟んで接合したときのエネルギーバンド図である。
Ｎ型Ｐｏｌｙ−Ｓｉの仕事関数が約４．１ｅＶであるのに対し、図２０Ａに示すように、Ｐ型Ｐｏｌｙ−Ｓｉの仕事関数ｑφｍは約５．１ｅＶである。Ｐ型ＳｉＣの仕事関数ｑχが約６．７８ｅＶであるから、ゲート電極１０８の材料にＰ型Ｐｏｌｙ−Ｓｉを用いたＭＩＳＦＥＴでは、ゲート電極１０８の材料にＮ型Ｐｏｌｙ−Ｓｉを用いたＭＩＳＦＥＴ１０１と比較して、閾値電圧を約１Ｖ上げることができる。
しかしながら、Ｐ型Ｐｏｌｙ−Ｓｉの仕事関数ｑφｍとＰ型ＳｉＣの仕事関数ｑχとに依然として差があるので、Ｐ型ＳｉＣ（ボディ領域１０５）の表面にＳｉＯ２（ゲート絶縁膜１０７）を挟んでＰ型Ｐｏｌｙ−Ｓｉ（ゲート電極１０８）が接合されたＭＩＳ構造では、Ｐ型Ｐｏｌｙ−Ｓｉに電圧が印加されていない状態（０バイアス時）で、図２０Ｂに示すように、Ｐ型ＳｉＣのエネルギーバンドがその表面で曲がる。具体的には、Ｐ型ＳｉＣのエネルギーバンドは、Ｐ型ＳｉＣの表面において、伝導帯端エネルギーＥｃＳｉＣがフェルミ準位ＥｆＳｉＣに近づくように曲がる。そのため、ボディ領域１０５におけるゲート絶縁膜１０７との界面近傍で反転が生じやすく、オフリーク電流の十分な低減には至らない。
なお、図２０Ａ，図２０Ｂにおいて、ＥｃＳｉは、Ｐ型Ｐｏｌｙ−Ｓｉの伝導帯端エネルギーを示し、ＥｆＳｉは、Ｐ型Ｐｏｌｙ−Ｓｉのフェルミ準位を示し、ＥｖSiは、Ｐ型Ｐｏｌｙ−Ｓｉの価電子端エネルギーを示す。また、ＥｉＳｉＣは、真性ＳｉＣのフェルミ準位を示し、ＥｖＳｉＣは、Ｐ型ＳｉＣの価電子端エネルギーを示す。
図２１は、図１９に示すＳｉＣ単結晶基板のオフ角を説明するための図である。
また、ＳｉＣ単結晶からなるＳｉＣ基板１０２の表面１２１は、ジャスト（０００１）面に対して［１１−２０］軸方向へθ７傾斜したオフ面である。このθ７がＳｉＣ基板１０２のオフ角であり、具体的には、ジャスト（０００１）面の法線方向［０００１］軸と、表面１２１（オフ面）の法線方向ｎ７とがなす角度である。
ＳｉＣ基板のＳｉ面側の表面からのエピタキシャル成長では、ＳｉＣ基板に５°程度のオフ角がないと、ＳｉＣ基板中の結晶欠陥がエピタキシャル層に伝播しやすく、結晶欠陥によって半導体装置の耐圧が低下するおそれがある。そのため、従来では、オフ角θ７が５°以上のＳｉＣ基板１０２が用いられることにより、ＳｉＣ半導体装置１０１の耐圧が確保されている。
一方、ＳｉＣ半導体装置１０１において高いチャネル移動度を確保する観点から、チャネルの形成されるゲートトレンチ１０６の側面１１８Ａ，１１８Ｂは、［１１−２０］軸と垂直な（１１−２０）面であることが好ましい。
しかし、オフ角を有するエピタキシャル層１０３に形成されたゲートトレンチ１０６の側面１１８Ａ，１１８Ｂは、（１１−２０）面に対してオフ角θ７分傾斜するので、これらの位置関係を平行に保持するのは困難である。しかも、ゲートトレンチ１０６がテーパ角θ６を有するので、一方の側面１１８Ａの（１１−２０）面に対する傾斜角度がオフ角θ７よりもテーパ角θ６分大きくなる。その結果、当該側面１１８Ａにおけるチャネル移動度が低下する不具合を生じる。また、オフ角が０°に近い場合には、エピタキシャル層１０３の不純物濃度（キャリヤ濃度）が過剰であるといった不具合や、エピタキシャル層１０３の表面１１７が荒れるといった不具合もある。
本発明の目的は、チャネル移動度の向上およびオフリーク電流のさらなる低減を達成することができる、半導体装置を提供することである。
また、本発明の別の目的は、耐圧を確保しつつ、チャネル移動度を向上させることができ、さらには、面方位によるチャネル特性のアンバランス（不均一性）の改善を図ることができる半導体装置を提供することにある。
本発明の一の局面に係る半導体装置は、導電型不純物が添加された材料からなる半導体領域と、前記半導体領域の表面上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極とを備えている。前記ゲート電極は、少なくとも前記絶縁膜と接する部分がＳｉのフェルミ準位よりも前記半導体領域のフェルミ準位に近いフェルミ準位を有する材料からなり、導電性を有している。
なお、半導体領域の上面から掘り下がったトレンチが形成され、そのトレンチにゲート電極が埋設される構造では、半導体領域の表面の概念に、トレンチの内面（側面および底面）が含まれる。
半導体領域における絶縁膜と対向する表層部をチャネル領域とするＭＩＳＦＥＴでは、チャネル領域の導電型不純物の濃度を低くすることにより、チャネル移動度を向上させることができる。しかしながら、チャネル領域の不純物濃度を低くすると、ＭＩＳＦＥＴの閾値電圧が低下する。
そこで、ゲート電極における少なくとも絶縁膜と接する部分の材料として、Ｓｉのフェルミ準位よりも半導体領域のフェルミ準位に近いフェルミ準位を有する材料が採用されている。これにより、半導体領域、絶縁膜およびゲート電極からなるＭＩＳ構造において、ゲート電極の材料としてＳｉが採用された場合と比較して、ゲート電極に電圧が印加されていない状態での半導体領域のエネルギーバンドの曲がりを小さくすることができる。すなわち、理想ＭＩＳ構造に近づけることができる。その結果、ゲート電極の材料としてＳｉが採用された場合と比較して、ＭＩＳＦＥＴの閾値電圧を上昇させることができ、オフリーク電流を低減することができる。
よって、チャネル移動度の向上およびオフリーク電流のさらなる低減を達成することができる。
半導体領域の材料としては、Ｓｉのバンドギャップよりも広いバンドギャップを有する材料が採用されることが好ましい。これにより、半導体領域の絶縁破壊強度を上昇させることができる。
また、半導体領域の材料にＳｉのバンドギャップよりも広いバンドギャップを有する材料が採用される場合、ゲート電極の材料としては、Ｓｉのバンドギャップよりも広いバンドギャップを有していることが好ましい。これにより、ＭＩＳ構造における半導体領域のエネルギーバンドの曲がりをより小さくすることができる。
さらに、半導体領域の材料とゲート電極の材料とが同じであってもよい。たとえば、半導体領域の材料がＰ型ＳｉＣであり、ゲート電極の材料がＰ型Ｐｏｌｙ−ＳｉＣであってもよい。これにより、半導体領域のエネルギーバンド構造とゲート電極のエネルギーバンド構造とを近似させることができる。その結果、ＭＩＳ構造における半導体領域のエネルギーバンドの曲がりをより一層小さくすることができる。
なお、本発明において、材料に対する不純物の添加の有無および材料が結晶（単結晶、多結晶）であるか非結晶であるかは、それらの材料の同一性を阻害しない。たとえば、Ｐ型ＳｉＣとＮ型Ｐｏｌｙ−ＳｉＣ（多結晶炭化シリコン）とは同じ材料である。
ゲート電極は、その全体がＳｉのフェルミ準位よりも半導体領域のフェルミ準位に近いフェルミ準位を有する材料で形成されていてもよい。この場合、ゲート電極の材料は、半導体領域の材料と同じであることが好ましい。たとえば、半導体領域の材料がＰ型ＳｉＣである場合、ゲート電極の材料は、Ｐ型Ｐｏｌｙ−ＳｉＣであることが好ましい。
また、ゲート電極は、絶縁膜と接する部分のみが、Ｓｉのフェルミ準位よりも半導体領域のフェルミ準位に近いフェルミ準位を有する材料で形成されていてもよい。たとえば、ゲート電極は、絶縁膜に接し、Ｓｉのフェルミ準位よりも半導体領域のフェルミ準位に近いフェルミ準位を有する材料からなり、導電性を有する第１層と、第１層上に積層され、第１層の材料と異なる材料からなり、導電性を有する第２層とを備えていてもよい。この場合、第１層がＰ型Ｐｏｌｙ−ＳｉＣであり、第２層がＰ型Ｐｏｌｙ−ＳｉＣであることが好ましい。
また、半導体領域および／またはゲート電極がＰ型不純物を含む場合、その不純物はＢ（ボロン）であることが好ましい。
また、半導体領域は、絶縁膜からの深さが１０００Å以下の部分に、１×１０１８ｃｍ−３以下の不純物濃度を有していることが好ましい。これにより、半導体領域における絶縁膜と対向する表層部をチャネル領域とするＭＩＳＦＥＴでは、チャネル移動度を向上させることができる。
また、半導体領域が半導体基板上に形成されている場合、当該半導体基板のオフ角は、０°を超えて４°未満であることが好ましい。
また、本発明の他の局面に係る半導体装置は、ＳｉＣ基板と、前記ＳｉＣ基板の一方面側に形成されたエピタキシャル層と、前記エピタキシャル層の主面から掘り下がったゲートトレンチとを含み、前記ＳｉＣ基板のオフ角が０°を超えて４°未満である。
ＳｉＣ基板は、その一方面が、ジャスト（０００−１）面に対して［１１−２０］軸方向へ０°を超えて４°未満で傾斜したオフ面である。この０°を超えて４°未満の角度がＳｉＣ基板のオフ角であり、たとえば、ジャスト（０００１）面の法線方向［０００１］軸と、一方面（オフ面）の法線方向とがなす角度である。そして、ＳｉＣ基板の一方面から成長するＳｉＣによりエピタキシャル層が形成されるので、エピタキシャル層は、ＳｉＣ基板の一方面と平行な主面を有する。
そのため、［１１−２０］軸と垂直な（１１−２０）面に対するゲートトレンチ側面の傾斜角度が、オフ角４°以上のエピタキシャル層に形成されるゲートトレンチ側面の当該角度よりも、小さくなる。これにより、（１１−２０）面に対するゲートトレンチ側面の位置関係を平行に近づけることができるので、チャネル移動度を向上させることができる。また、面方位によるチャネル特性のアンバランス（不均一性）を抑制することができる。また、エピタキシャル層の適切な不純物濃度と、平坦性とを維持することができる。
また、ＳｉＣ基板の一方面は、Ｃ面であることが好ましい。この場合、ゲートトレンチの底面は、ジャスト（０００−１）面に対して［１１−２０］軸方向へオフ角分傾斜した面である。そのため、半導体装置の製造にあたって、ゲートトレンチの底面および側面の酸化は、ゲートトレンチの底面の酸化レートおよび側面の酸化レートが、関係式：底面の酸化レート／側面の酸化レート＞１を満たす条件で進行する。その結果、たとえば、底面上の部分が側面上の部分よりも厚いゲート絶縁膜を形成することができる。よって、ゲート絶縁膜における底面上の部分の厚さを適切に設計することにより、底面上の部分の絶縁破壊を抑制することができ、耐圧を向上させることができる。
また、ＳｉＣ基板のオフ角は、０．３°以上４°未満であることが好ましく、１°であることがさらに好ましい。これにより、チャネルを流れる電流（ドレイン電流）およびその電流が流れ始めるときの電圧（ゲート閾値電圧）を、ゲートトレンチの側壁の面方位に依ってばらつきを生じさせることなく、全ての面方位においてほぼ一定の大きさにすることができる。また、ゲートトレンチは、テーパ状に形成されていてもよい。
また、エピタキシャル層におけるゲートトレンチの側方にボディ領域が形成されており、ゲートトレンチの側面に、ゲート絶縁膜を介して当該ボディ領域に対向するゲート電極が形成されている場合、当該ゲート電極は、ボディ領域と同じ材料を用いて形成されていることが好ましい。
その場合、ゲート電極は、その全体がボディ領域と同じ材料で形成されていてもよい。たとえば、ボディ領域の材料がＰ型ＳｉＣである場合、ゲート電極の材料は、Ｐ型Ｐｏｌｙ−ＳｉＣであってもよい。
また、ゲート電極は、ゲート絶縁膜と接する部分のみが、ボディ領域と同じ材料で形成されていてもよい。たとえば、ボディ領域の材料がＰ型ＳｉＣである場合、ゲート電極は、ゲート絶縁膜に接するＰ型Ｐｏｌｙ−ＳｉＣからなる第１層と、当該第１層上に積層されたＰ型Ｐｏｌｙ−Ｓｉからなる第２層との積層構造であってもよい。
また、ボディ領域は、ゲート絶縁膜からの深さが１０００Å以下の部分に、１×１０１８ｃｍ−３以下の不純物濃度を有していることが好ましい。これにより、ボディ領域に形成されるチャネルの移動度をより一層向上させることができる。
また、本発明のさらに他の局面に係る半導体装置は、第１導電型のＳｉＣ基板と、前記ＳｉＣ基板の一方面側に形成された第１導電型のエピタキシャル層と、前記エピタキシャル層の表層部に形成された第２導電型のボディ領域と、前記エピタキシャル層に、前記エピタキシャル層の表面から前記ボディ領域を貫通するように形成されたゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含み、前記ＳｉＣ基板のオフ角が０°を超えて４°未満であり、前記ゲート電極が、前記ボディ領域と同じ材料からなる。
ＳｉＣ基板は、その一方面が、ジャスト（０００−１）面に対して［１１−２０］軸方向へ０°を超えて４°未満で傾斜したオフ面である。この０°を超えて４°未満の角度がＳｉＣ基板のオフ角であり、たとえば、ジャスト（０００１）面の法線方向［０００１］軸と、一方面（オフ面）の法線方向とがなす角度である。そして、ＳｉＣ基板の一方面から成長するＳｉＣによりエピタキシャル層が形成されるので、エピタキシャル層は、ＳｉＣ基板の一方面と平行な主面を有する。
そのため、［１１−２０］軸と垂直な（１１−２０）面に対するゲートトレンチ側面の傾斜角度が、オフ角４°以上のエピタキシャル層に形成されるゲートトレンチ側面の当該角度よりも、小さくなる。これにより、（１１−２０）面に対するゲートトレンチ側面の位置関係を平行に近づけることができるので、チャネル移動度を向上させることができる。また、面方位によるチャネル特性のアンバランス（不均一性）を抑制することができる。また、エピタキシャル層の適切な不純物濃度と、平坦性とを維持することができる。
また、ボディ領域の材料とゲート電極の材料とが同じである。たとえば、ボディ領域の材料がＰ型ＳｉＣであり、ゲート電極の材料がＰ型Ｐｏｌｙ−ＳｉＣである。これにより、ボディ領域のエネルギーバンド構造とゲート電極のエネルギーバンド構造とを近似させることができる。その結果、ＭＩＳ構造におけるボディ領域のエネルギーバンドの曲がりを小さくすることができる。すなわち、理想ＭＩＳ構造に近づけることができる。その結果、ゲート電極の材料としてＳｉが採用された場合と比較して、ＭＩＳＦＥＴの閾値電圧を上昇させることができ、オフリーク電流を低減することができる。よって、チャネル移動度の向上およびオフリーク電流のさらなる低減を達成することができる。
また、ボディ領域は、ゲート絶縁膜からの深さが１０００Å以下の部分に、１×１０１８ｃｍ−３以下の不純物濃度を有していることが好ましい。これにより、ボディ領域に形成されるチャネルの移動度をより一層向上させることができる。
また、ゲート絶縁膜を、ゲートトレンチの底面上の第１部分と、ゲートトレンチの側面上の第２部分とに分けて考える場合、第１部分が第２部分よりも厚いことが好ましい。これにより、底面上の部分の絶縁破壊を抑制することができ、耐圧を向上させることができる。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。 図２は、図１に示す切断線II−IIにおける半導体装置の模式的な断面図である。 図３Ａは、Ｐ型Ｐｏｌｙ−ＳｉＣおよびＰ型ＳｉＣのエネルギーバンド図である。 図３Ｂは、Ｐ型Ｐｏｌｙ−ＳｉＣとＰ型ＳｉＣとをＳｉＯ２を挟んで接合したときのエネルギーバンド図である。 図４Ａは、半導体装置の製造方法を説明するための模式的な断面図である。 図４Ｂは、図４Ａの次の工程を示す模式的な断面図である。 図４Ｃは、図４Ｂの次の工程を示す模式的な断面図である。 図４Ｄは、図４Ｃの次の工程を示す模式的な断面図である。 図４Ｅは、図４Ｄの次の工程を示す模式的な断面図である。 図５は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。 図６は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。 図７は、本発明の第４実施形態に係る半導体装置の模式的な断面図である。 図８は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。 図９は、図１に示すＳｉＣ単結晶基板のオフ角を説明するための図である。 図１０Ａは、従来のＳｉＣ半導体装置のゲートトレンチの一方側面の要部拡大図である。 図１０Ｂは、従来のＳｉＣ半導体装置のゲートトレンチの他方側面の要部拡大図である。 図１１Ａは、図１に示す半導体装置のゲートトレンチの一方側面の要部拡大図である。 図１１Ｂは、図１に示す半導体装置のゲートトレンチの他方側面の要部拡大図である。 図１２は、本発明の第５実施形態に係る半導体装置の模式的な断面図である。 図１３は、実施例および比較例におけるＭＯＳＦＥＴの模式的な断面図である。 図１４は、キャリヤ濃度とオフ角との関係を示すグラフである。 図１５は、エピタキシャル層の表面荒れとオフ角との関係を示すグラフである。 図１６は、実施例７および比較例２の試験用ウエハの模式的な平面図である。 図１７Ａは、実施例７のドレイン電流Ｉｄｓの大きさを示す図である。 図１７Ｂは、比較例２のドレイン電流Ｉｄｓの大きさを示す図である。 図１８Ａは、実施例７のゲート閾値電圧Ｖｔｈの大きさを示す図である。 図１８Ｂは、比較例２のゲート閾値電圧Ｖｔｈの大きさを示す図である。 図１９は、従来のＳｉＣ半導体装置の模式的な断面図である。 図２０Ａは、Ｐ型Ｐｏｌｙ−ＳｉおよびＰ型ＳｉＣのエネルギーバンド図である。 図２０Ｂは、Ｐ型Ｐｏｌｙ−ＳｉとＰ型ＳｉＣとをＳｉＯ２を挟んで接合したときのエネルギーバンド図である。 図２１は、図１９に示すＳｉＣ単結晶基板のオフ角を説明するための図である。
＜第１〜第３実施形態＞
以下では、本発明の実施形態について、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。図２は、図１に示す切断線II−IIにおける半導体装置の模式的な断面図である。
半導体装置１は、図１に示すように、平面視四角形状（略正方形状）の外形を有している。
また、半導体装置１は、図２に示すように、半導体基板２を備えている。半導体基板２は、たとえば、Ｎ型不純物がドープされたＮ型ＳｉＣからなる。半導体基板２は、たとえば、０°を超えて４°未満のオフ角を有している。半導体基板２は、Ｎ型ＳｉＣの単一層からなるものであってもよいし、Ｎ型ＳｉＣ基板上にＮ型ＳｉＣ層を積層（たとえば、エピタキシャル成長）させて形成されたものであってもよい。
半導体基板２の表層部には、複数のＰ型のボディ領域（ウェル領域）３が形成されている。複数のボディ領域３は、平面視四角形状（略正方形状）をなし、マトリクス状に配列されている。各ボディ領域３の深さは、たとえば、５０００Å〜６５００Å（５００ｎｍ〜６５０ｎｍ）である。そして、各ボディ領域３は、後述するゲート絶縁膜６の厚さ方向の中央を基準とする深さが１０００Å（１００ｎｍ）以下の部分のＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
各ボディ領域３の表層部には、Ｎ型のソース領域４がボディ領域３の周縁と間隔を空けて形成されている。
各ソース領域４の内側には、ボディ領域３よりもＰ型不純物が高濃度にドープされたＰ＋型のボディコンタクト領域５が形成されている。各ボディコンタクト領域５は、ソース領域４を深さ方向に貫通して形成されている。
半導体基板２の表面上には、ゲート絶縁膜６が形成されている。ゲート絶縁膜６は、たとえば、ＳｉＯ２からなる。ゲート絶縁膜６の厚さは、たとえば、約４００Å（４０ｎｍ）である。
ゲート絶縁膜６上には、ゲート電極７が形成されている。ゲート電極７は、図１に示すように、平面視格子状に形成されている。なお、図１では、ゲート電極７が、後述する層間絶縁膜８およびソースメタル１０を透視して示されている。ゲート電極７は、Ｐ型不純物であるＢ（ボロン）がドープされたＰ型Ｐｏｌｙ−ＳｉＣからなる。
そして、半導体基板２上には、図２に示すように、層間絶縁膜８が形成されている。層間絶縁膜８により、半導体基板２の表面がゲート電極７とともに被覆されている。層間絶縁膜８は、たとえば、ＳｉＯ２からなる。
層間絶縁膜８には、各ボディコンタクト領域５と対向する位置に、コンタクトホール９が形成されている。各コンタクトホール９は、ゲート絶縁膜６を貫通し、各コンタクトホール９内には、ボディコンタクト領域５の全域およびソース領域４におけるボディコンタクト領域５の周囲の部分が臨んでいる。
層間絶縁膜８上には、ソースメタル１０が形成されている。ソースメタル１０は、層間絶縁膜８に形成された各コンタクトホール９に入り込み、ソース領域４およびボディコンタクト領域５に接続されている。ソースメタル１０は、たとえば、Ａｌを主成分として含む金属材料からなる。ソース領域４およびボディコンタクト領域５に対するソースメタル１０のオーミックコンタクトを達成するために、ソースメタル１０の下層に、Ｎｉからなるオーミックメタルが形成されていてもよい。
また、半導体基板２の一側縁に沿った部分の中央上において、層間絶縁膜８およびソースメタル１０が選択的に除去されることにより、図１に示すように、ゲート電極７の一部を外部との接続のためのゲートパッド１１として露出させる開口が形成されている。
半導体基板２の裏面には、その全面にドレインメタル１２が形成されている。
ソースメタル１０が接地され、ドレインメタル１２に適当な正電圧が印加された状態で、ゲート電極７の電位（ゲート電圧）が制御されることにより、ボディ領域３におけるゲート絶縁膜６との界面近傍にチャネルが形成されて、ソースメタル１０とドレインメタル１２との間に電流が流れる。
図３Ａは、Ｐ型Ｐｏｌｙ−ＳｉＣおよびＰ型ＳｉＣのエネルギーバンド図である。図３Ｂは、Ｐ型Ｐｏｌｙ−ＳｉＣとＰ型ＳｉＣとをＳｉＯ２を挟んで接合したときのエネルギーバンド図である。
図３Ａに示すように、ボディ領域３の材料であるＰ型ＳｉＣの仕事関数ｑχは、約６．７８ｅＶである。一方、ゲート電極７の材料であるＰ型Ｐｏｌｙ−ＳｉＣの仕事関数ｑφｍは、５．５ｅＶ〜７．０ｅＶである。また、Ｐ型Ｐｏｌｙ−Ｓｉの仕事関数は、約５．１ｅＶである。したがって、Ｐ型Ｐｏｌｙ−ＳｉＣのフェルミ準位ＥｆＰｏｌｙは、Ｓｉのフェルミ準位よりもＰ型ＳｉＣのフェルミ準位ＥｆＳｉＣに近い。
そのため、ボディ領域３の表面にゲート絶縁膜６の材料であるＳｉＯ２を挟んでゲート電極７が接合されたＭＯＳ構造では、図３Ｂに示すように、ゲート電極７に電圧が印加されていない状態（０バイアス時）で、ボディ領域３のエネルギーバンドの曲がりがほとんどない。すなわち、半導体装置１は、理想ＭＯＳ構造に近いＭＯＳ構造を有している。したがって、半導体装置１では、ゲート電極７に電圧が印加されていない状態で、ボディ領域３におけるゲート絶縁膜６の界面近傍での反転が生じにくい。
なお、図３Ａ，図３Ｂにおいて、Ｅｃpolyは、Ｐ型Ｐｏｌｙ−ＳｉＣの伝導帯端エネルギーを示し、ＥｖＰｏｌｙは、Ｐ型Ｐｏｌｙ−ＳｉＣの価電子端エネルギーを示す。また、ＥｃＳｉＣは、Ｐ型ＳｉＣの伝導帯端エネルギーを示し、ＥｖＳｉＣは、Ｐ型ＳｉＣの価電子端エネルギーを示す。ＥｉＳｉＣは、真性ＳｉＣのフェルミ準位を示す。
以上のように、ゲート電極７の材料として、Ｓｉのフェルミ準位よりもボディ領域３のフェルミ準位に近いフェルミ準位ＥｆＰｏｌｙを有するＰ型Ｐｏｌｙ−ＳｉＣが採用されている。これにより、ボディ領域３、ゲート絶縁膜６およびゲート電極７からなるＭＯＳ（ＭＩＳ）構造において、ゲート電極７の材料としてＳｉが採用された場合と比較して、ゲート電極７に電圧が印加されていない状態でのボディ領域３のエネルギーバンドの曲がりを小さくすることができる。その結果、ゲート電極７の材料としてＳｉが採用された場合と比較して、半導体装置１が有するＭＯＳＦＥＴの閾値電圧を上昇させることができ、オフリーク電流を低減することができる。
また、ボディ領域３におけるゲート絶縁膜６と対向する表層部、つまりチャネル領域のＰ型不純物濃度がＰ型不純物濃度が１×１０１８ｃｍ−３以下と低くされているので、チャネル移動度を向上させることができる。
よって、半導体装置１では、チャネル移動度の向上およびオフリーク電流の低減を達成することができる。
また、ＳｉＣは、Ｓｉのバンドギャップよりも広いバンドギャップを有している。したがって、半導体基板２（ボディ領域３）の材料としてＳｉＣが採用されることにより、半導体基板２の材料にＳｉが採用される場合と比較して、絶縁破壊強度を上昇させることができる。
図４Ａ〜図４Ｅは、半導体装置の製造工程を順に示す模式的な断面図である。
半導体装置１の製造工程では、図４Ａに示すように、まず、半導体基板２の表層部に、ボディ領域３を形成するためのＰ型不純物であるＡｌが選択的に注入（インプラ）される。また、ボディ領域３の表層部に、ボディコンタクト領域５を形成するためのＰ型不純物であるＡｌが選択的に注入される。さらに、ボディ領域３の表層部に、ソース領域４を形成するためのＮ型不純物であるＰが選択的に注入される。その後、アニールが行われ、半導体基板２の表層部に、ボディ領域３、ソース領域４およびボディコンタクト領域５が形成される。
次に、図４Ｂに示すように、熱酸化法により、半導体基板２の表面に、ゲート絶縁膜６が形成される。
その後、図４Ｃに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ゲート絶縁膜６上に、Ｐｏｌｙ−ＳｉＣが約５０００Å（５００ｎｍ）の厚さに堆積される。次いで、Ｐｏｌｙ−ＳｉＣの堆積層１３をＰ型Ｐｏｌｙ−ＳｉＣの堆積層に変化させるため、Ｐｏｌｙ−ＳｉＣの堆積層１３に、Ｂがドーピングされる。このＢのドーピングは、たとえば、注入エネルギーが１００ｋｅＶであり、ドーズ量が２×１０１５ｃｍ−２であるイオン注入法により達成される。Ｂのドーピングの後、そのＢを活性化させるためのアニールが行われる。アニールの温度は、たとえば、１６００℃である。
次いで、図４Ｄに示すように、フォトリソグラフィおよびエッチングにより、Ｐ型Ｐｏｌｙ−ＳｉＣの堆積層が選択的に除去され、ゲート絶縁膜６上に、Ｐ型Ｐｏｌｙ−ＳｉＣからなるゲート電極７が形成される。
次いで、図４Ｅに示すように、ＣＶＤ法により、半導体基板２上に、層間絶縁膜８が形成される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜８およびゲート絶縁膜６を貫通するコンタクトホール９が形成される。
その後、スパッタ法により、層間絶縁膜８上に、ソースメタル１０が形成される。そして、フォトリソグラフィおよびエッチングにより、ゲートパッド１１が形成される。また、スパッタ法により、半導体基板２の裏面にドレインメタル１２が形成される。以上により、図１に示す半導体装置１が得られる。
図５は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。図５において、図２に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図５に示す構造について、図２に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。
図５に示す半導体装置１４において、ゲート絶縁膜６上に形成されたゲート電極１５は、ゲート絶縁膜６に接する第１層１６と、第１層１６上に積層された第２層１７とを備える２層構造になっている。
第１層１６は、Ｓｉのフェルミ準位よりもボディ領域のフェルミ準位に近いフェルミ準位を有するＰ型Ｐｏｌｙ−ＳｉＣからなる。
第２層１７は、第１層１６の材料と異なる材料からなる。具体的には、第２層１７は、Ｐ型Ｐｏｌｙ−Ｓｉ、Ｎ型Ｐｏｌｙ−Ｓｉまたは金属からなる。
半導体装置１４の構造によっても、図２に示す半導体装置１と同様の作用効果を発揮することができる。
図６は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。
図２に示す半導体装置１および図５に示す半導体装置１４は、プレーナゲート構造を採用した縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えているが、図６に示す半導体装置１８は、トレンチゲート構造を採用したＭＯＳＦＥＴを備えている。
半導体装置１８は、Ｎ＋型のＳｉＣからなるＮ型ＳｉＣ基板１９を備えている。
Ｎ型ＳｉＣ基板１９上には、Ｎ−型のＳｉＣからなるＮ型ＳｉＣ層２０がエピタキシャル成長により形成されている。Ｎ型ＳｉＣ層２０の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ−型のドレイン領域２１をなしている。Ｎ型ＳｉＣ層２０の表層部は、Ｐ型不純物がドープされることにより、Ｐ型のボディ領域（ウェル領域）２２とされている。
Ｎ型ＳｉＣ層２０には、ゲートトレンチ２３がその表面から掘り下がって形成されている。ゲートトレンチ２３は、たとえば、図１に示すゲート電極７と同様に、平面視格子状に形成されている。ゲートトレンチ２３は、ボディ領域２２を貫通し、その最深部がドレイン領域２１に達している。
ゲートトレンチ２３の内面には、ゲート絶縁膜２４が形成されている。ゲート絶縁膜２４は、たとえば、ＳｉＯ２からなる。ゲート絶縁膜２４の厚さは、たとえば、約４００Å（４０ｎｍ）である。
そして、ゲート絶縁膜２４の内側をＰ型不純物であるＢ（ボロン）がドープされたＰ型Ｐｏｌｙ−ＳｉＣで埋め尽くすことにより、ゲートトレンチ２３内には、そのＰ型Ｐｏｌｙ−ＳｉＣからなるゲート電極２５が埋設されている。
ボディ領域２２の表層部には、Ｎ＋型のソース領域２６が形成されている。
また、ボディ領域２２の表層部には、ゲートトレンチ２３に囲まれる各領域内において、ゲートトレンチ２３に対して間隔を空けた位置に、Ｐ＋型のボディコンタクト領域２７がソース領域２６を厚さ方向に貫通して形成されている。
Ｎ型ＳｉＣ層２０上には、層間絶縁膜２８が積層されている。層間絶縁膜２８は、たとえば、ＳｉＯ２からなる。
層間絶縁膜２８には、各ボディコンタクト領域２７と対向する位置に、コンタクトホール２９が貫通形成されている。各コンタクトホール２９内には、ボディコンタクト領域２７の全域およびソース領域２６におけるボディコンタクト領域２７の周囲の部分が臨んでいる。
層間絶縁膜２８上には、ソースメタル３０が形成されている。ソースメタル３０は、各コンタクトホール２９に入り込み、ソース領域２６およびボディコンタクト領域２７に接続されている。ソースメタル３０は、たとえば、Ａｌを主成分として含む金属材料からなる。ソース領域２６およびボディコンタクト領域２７に対するソースメタル３０のオーミックコンタクトを達成するために、ソースメタル３０の下層に、Ｎｉからなるオーミックメタルが形成されていてもよい。
Ｎ型ＳｉＣ基板１９の裏面には、その全面にドレインメタル３１が形成されている。ドレインメタル３１は、たとえば、Ａｌを主成分として含む金属材料からなる。Ｎ型ＳｉＣ基板１９に対するドレインメタル３１のオーミックコンタクトを達成するために、図６に示されるように、Ｎ型ＳｉＣ基板１９とドレインメタル３１との間に、Ｎｉからなるオーミックメタル３２が形成されていてもよい。
ソースメタル３０が接地され、ドレインメタル３１に適当な正電圧が印加された状態で、ゲート電極２５の電位（ゲート電圧）が制御されることにより、ボディ領域２２におけるゲート絶縁膜２４との界面近傍にチャネルが形成されて、ソースメタル３０とドレインメタル３１との間に電流が流れる。
半導体装置１８の構造によっても、半導体装置１，１４と同様の作用効果を発揮することができる。
以上、本発明の第１〜第３実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、ゲート電極７、第１層１６およびゲート電極２５の材料としては、Ｐ型Ｐｏｌｙ−ＳｉＣに限らず、Ｓｉのフェルミ準位よりもボディ領域３，２２のフェルミ準位に近いフェルミ準位を有する材料を広く採用することができる。
好ましくは、ゲート電極７、第１層１６およびゲート電極２５の材料として、Ｓｉのバンドギャップよりも広いバンドギャップを有する材料が採用されるとよい。ゲート電極７、第１層１６およびゲート電極２５に好適な材料として、たとえば、ＳｉＣ、ダイヤモンド、ＢＮ（窒化ホウ素）、ＡｌＮ（窒化アルミニウム）、ＧａＮ（窒化ガリウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＰ（ガリウムリン）およびＺｎＯ（酸化亜鉛）のそれぞれに、Ｎ型不純物またはＰ型不純物をドープしたものが例示される。
ＳｉＣ、ダイヤモンド、ＢＮ、ＡｌＮ、ＧａＮ、ＧａＡｓ、ＧａＰおよびＺｎＯは、単結晶であってもよいし、多結晶であってもよいし、アモルファスであってもよい。ただし、多結晶またはアモルファスの場合、単結晶と比較して、その成膜が容易であるという利点がある。
ＳｉＣおよびダイヤモンドにドープされるＰ型不純物としては、Ｂ、Ａｌ、Ｇａ（ガリウム）およびＩｎ（インジウム）が例示される。
ＳｉＣおよびダイヤモンドにドープされるＮ型不純物としては、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＳｂ（アンチモン）が例示される。
ＢＮ、ＡｌＮ、ＧａＮ、ＧａＡｓ、ＧａＰおよびＺｎＯにドープされるＰ型不純物としては、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）およびＳｒ（ストロンチウム）が例示される。
ＢＮ、ＡｌＮ、ＧａＮ、ＧａＡｓ、ＧａＰおよびＺｎＯにドープされるＮ型不純物としては、Ｃ（炭素）、Ｓｉ、Ｇｅ（ゲルマニウム）およびＳｎ（錫）が例示される。
また、前述の実施形態では、縦型ＭＯＳＦＥＴを備える構造を例に挙げたが、本発明は、横型ＭＯＳＦＥＴを備える構造に適用することもできる。
＜第４および第５実施形態＞
図７は、本発明の第４実施形態に係る半導体装置の模式的な断面図である。
半導体装置４１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルが複数配置された構造を有している。なお、図７では、複数の単位セルのうちの一部が示されている。
半導体装置４１は、半導体装置４１の基体をなす４Ｈ−ＳｉＣ基板４２を備えている。ＳｉＣ基板４２は、ＳｉＣ単結晶からなり、Ｃ原子が最表面に表れるＣ面を主面（表面４２１）として、その表面４２１が（０００−１）面に対して［１１−２０］軸方向へ傾斜するオフ角を有する基板である。ＳｉＣ基板４２には、Ｎ型不純物が高濃度にドーピングされており、そのＮ型不純物濃度は、たとえば、１×１０１７ｃｍ−３以上、好ましくは、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である。図７では、半導体装置４１における（０００−１）面を破線で示している。
ＳｉＣ基板４２の表面４２１には、ＳｉＣ基板４２よりもＮ型不純物が低濃度にドーピングされたＳｉＣからなる、Ｎ−型のエピタキシャル層４３が積層されている。エピタキシャル層４３は、ＳｉＣ基板４２の表面４２１から成長するＳｉＣにより形成され、表面４２１と平行な主面（表面４３１）を有している。
エピタキシャル層４３の基層部は、その全域がエピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域（ドリフト領域）４４をなしている。ドレイン領域４４のＮ型不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３である。
一方、エピタキシャル層４３の表層部には、Ｐ型のボディ領域４５が形成されている。ボディ領域４５は、ドレイン領域４４に接している。ボディ領域４５のＰ型不純物濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３である。
エピタキシャル層４３には、ゲートトレンチ４６が表面４３１から掘り下がって形成されている。ゲートトレンチ４６は、図７では図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図７の紙面に垂直な方向、以下、この方向を「ゲート幅に沿う方向」ということがある。）に延び、たとえば、ストライプ構造をなしている。
ゲートトレンチ４６は、ボディ領域４５を層厚方向に貫通し、その最深部（底面４６１）がドレイン領域４４に達している。ゲートトレンチ４６は、互いに対向する側面４６２Ａと側面４６２Ｂとの距離が深さ方向へ行くにしたがって狭まるテーパ状に形成されている。たとえば、エピタキシャル層４３の表面４３１に垂直な仮想面Ｓ１に対する側面４６２Ａ，４６２Ｂの傾斜角度θ１（テーパ角θ１）は、０°〜５０°、好ましくは、０°〜１°である。
ゲートトレンチ４６の内面（底面４６１および側面４６２Ａ，４６２Ｂ）およびエピタキシャル層４３の表面４３１には、ゲートトレンチ４６の内面全域を覆うように、ＳｉＯ２からなるゲート絶縁膜４７が形成されている。
このゲート絶縁膜４７は、ゲートトレンチ４６の底面４６１上の底部４７１と、ゲートトレンチ４６の側面４６２Ａ，４６２Ｂ上の側部４７２とを一体的に有しており、底部４７１の厚さｔ１が、側部４７２の厚さｔ２よりも大きい。たとえば、ｔ１が０．１μｍ〜２μｍであり、ｔ２が０．０５μｍ〜０．２μｍである。
また、ボディ領域４５は、ゲート絶縁膜４７の側部４７２の厚さ方向中央からの深さｄ１が１０００Å以下の領域４５１に、１×１０１８ｃｍ−３以下（好ましくは、７×１０１７ｃｍ−３〜９×１０１７ｃｍ−３）のＰ型不純物濃度を有している。
そして、ゲート絶縁膜４７の内側をＰ型不純物がドーピングされたポリシリコン材料（Ｐ型Ｐｏｌｙ−ＳｉＣ）で埋め尽くすことにより、ゲートトレンチ４６内にゲート電極４８が埋設されている。
ボディ領域４５の表層部には、ゲートトレンチ４６に対してゲート幅と直交する方向（図７における左右方向）の両側に、Ｎ＋型のソース領域４９が形成されている。ソース領域４９は、ドレイン領域４４のＮ型不純物濃度よりも高く、Ｎ型不純物が高濃度にドーピングされた領域である。ソース領域４９のＮ型不純物濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である。ソース領域４９は、ゲートトレンチ４６に隣接する位置においてゲート幅に沿う方向に延び、その底部がボディ領域４５に接している。
また、エピタキシャル層４３には、その表面４３１から、ゲート幅と直交する方向におけるソース領域４９の中央部を貫通し、ボディ領域４５に接続されるＰ＋型のボディコンタクト領域５０が形成されている。ボディコンタクト領域５０は、ボディ領域４５のＰ型不純物濃度よりも高く、Ｐ型不純物が高濃度にドーピングされた領域である。ボディコンタクト領域５０のＰ型不純物濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３である。
すなわち、ゲートトレンチ４６およびソース領域４９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域４９上に、ソース領域４９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域５０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極４８が一定のゲート幅を有するように設定されている。
エピタキシャル層４３上には、ＳｉＯ２からなる層間絶縁膜５１が積層されている。この層間絶縁膜５１に形成されたコンタクトホール（図示せず）を介して、ソース配線５２がソース領域４９に接続されている。また、ソース配線５２は、接地されている。
また、層間絶縁膜５１に形成された他のコンタクトホール（図示せず）を介して、ゲート配線５４がゲート電極４８に接続されている。
ＳｉＣ基板４２の表面４２１とは反対側の裏面４２２には、ドレイン配線５６が接続されている。
ソース配線５２とドレイン配線５６との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート配線５４に所定の電圧（ゲート閾値電圧以上の電圧）が印加されることにより、ゲート電極４８からの電界によりボディ領域４５におけるゲート絶縁膜４７との界面近傍にチャネルが形成される。これにより、ソース配線５２とドレイン配線５６との間に電流が流れ、ＶＤＭＯＳＦＥＴがオン状態となる。
図８は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。
４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して［０００１］軸方向に位置し、他の３つの炭素原子がシリコン原子族原子に対して［０００−１］軸側に位置している。
［０００１］軸および［０００−１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００−１］軸を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
［１−１００］軸を法線とする六角柱の側面がそれぞれ（１−１００）面であり、隣り合わない一対の稜線を通り、［１１−２０］軸を法線とする面が（１１−２０）面である。これらは、（０００１）面および（０００−１）面に対して直角な結晶面である。
たとえば、（０００−１）面（Ｃ面）を主面とするＳｉＣ単結晶基板は、（０００−１）面（Ｃ面）を主面としたＳｉＣ単結晶インゴットから、［１−１００］軸および［１１−２０］軸方向の両方に関する方位誤差（オフ角）が、０°を超えて４°未満（好ましくは０．３°以上４°未満、具体的に好ましくは、１°）となるように切り出して作製することができる。このように切り出すことによって、（０００−１）面（Ｃ面）を主面（表面４２１）とするＳｉＣ基板４２が得られる。
このようにして得られるＳｉＣ基板４２上に、たとえば、化学気相成長法によってＳｉＣを成長させて、エピタキシャル層４３が形成される。
図９は、図７に示すＳｉＣ単結晶基板のオフ角を説明するための図である。
ＳｉＣ単結晶からなるＳｉＣ基板４２の表面４２１は、ジャスト（０００−１）面に対して［１１−２０］軸方向へθ３傾斜したオフ面である。このθ３がＳｉＣ基板４２のオフ角であり、具体的には、ジャスト（０００−１）面の法線方向［０００−１］軸と、表面４２１（オフ面）の法線方向ｎ３とがなす角度である。
以上のように、半導体装置４１によれば、エピタキシャル層４３がＳｉＣ基板４２の（０００−１）面（Ｃ面）側に形成され、ＳｉＣ基板４２のオフ角θ３が０°を超えて４°未満である。そして、ＳｉＣ基板４２の表面４２１から成長するＳｉＣによりエピタキシャル層４３が形成されるので、エピタキシャル層４３は、ＳｉＣ基板４２の表面４２１と平行な表面４３１を有する。
そのため、（１１−２０）面に対するゲートトレンチ側面４６２Ａ，４６２Ｂの傾斜角度が、オフ角４°以上のエピタキシャル層に形成されるゲートトレンチ側面の当該角度よりも、小さくなる。
具体的には、図１０Ａおよび図１０Ｂに示すように、従来の半導体装置１０１（図６参照）では、仮想面Ｓ６は、表面１１７（（０００１）面に対してオフ角θ７で傾斜するオフ面）に垂直な面であるため、（１１−２０）に対してオフ角θ７で傾斜している。そのため、ゲートトレンチ１０６の側面１１８Ａ，１１８Ｂのうち、一方の側面１１８Ａの（１１−２０）面に対する傾斜角度θ４Ａは、ＳｉＣ基板１０２のオフ角θ７とゲートトレンチ１０６のテーパ角θ６との和（たとえば、６°以上）である（図１０Ｂ参照）。また、他方の側面１１８Ｂの（１１−２０）面に対する傾斜角度θ４Ｂは、ＳｉＣ基板１０２のオフ角θ７とゲートトレンチ１０６のテーパ角θ６との差（たとえば、４°以上）である（図１０Ａ参照）。
これに対し、図１１Ａおよび図１１Ｂに示すように、半導体装置４１では、仮想面Ｓ１は、表面４３１（（０００−１）面に対してオフ角θ３で傾斜するオフ面）に垂直な面であるため、（１１−２０）面に対してオフ角θ３で傾斜している。そのため、ゲートトレンチ４６の側面４６２Ａ，４６２Ｂのうち、一方の側面４６２Ａの（１１−２０）面に対する傾斜角度θ５Ａは、ＳｉＣ基板４２のオフ角θ３とゲートトレンチ１０６のテーパ角θ１との和（たとえば、１°を超えて５°未満）である（図１１Ｂ参照）。また、他方の側面４６２Ａの（１１−２０）面に対する傾斜角度θ５Ｂは、ＳｉＣ基板４２のオフ角とθ３とゲートトレンチ１０６のテーパ角θ１との差（１°を超えて３°未満）である（図１１Ａ参照）。
オフ角θ３＜オフ角θ７であるので、半導体装置４１では、オフ角４°を超えるＳｉＣ基板１０２を有する半導体装置１０１よりも、（１１−２０）面に対するゲートトレンチの側面４６２Ａ，４６２Ｂの位置関係を平行に近づけることができる。すなわち、半導体装置４１では、ボディ領域４５における側面４６２Ａ，４６２Ｂとゲート絶縁膜４７との界面近傍の領域４５１にチャネルが形成され、電子は側面４６２Ａ、４６２Ｂに沿って流れる。この側面４６２Ａ，４６２Ｂを、高移動度が期待できる（１１−２０）面に近づけることができるので、チャネル移動度を向上させることができる。また、エピタキシャル層４３のドレイン領域４４の適切な不純物濃度（キャリヤ濃度 たとえば、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３）を維持することができる。
さらに、ＳｉＣ基板４２のオフ角θ３が０．３°以上４°未満である場合には、ゲート電極４８への電圧の印加によりボディ領域４５に形成されるチャネルを流れる電流（ドレイン電流）、およびドレイン電流が流れ始めるときの電圧（ゲート閾値電圧）を、ゲートトレンチ４６の側面４６２Ａ，４６２Ｂの面方位に依ってばらつきを生じさせることなく、全ての面方位においてほぼ一定の大きさにすることができる。さらに、エピタキシャル層４３の表面４３１の平坦化を維持することができる。
また、エピタキシャル層４３がＳｉＣ基板４２の（０００−１）面（Ｃ面）側に形成されているので、半導体装置４１の製造にあたって、ゲートトレンチ４６の底面４６１および側面４６２Ａ，４６２Ｂの酸化は、ゲートトレンチの底面４６１の酸化レートおよび側面４６２Ａ，４６２Ｂの酸化レートが、関係式：底面４６１の酸化レート／側面４６２Ａ，４６２Ｂの酸化レート＞１を満たす条件で進行する。その結果、底部４７１の厚さｔ１が側部４７２の厚さｔ２よりも大きいゲート絶縁膜４７を形成することができる。よって、ゲート絶縁膜４７の底部４７１の厚さを適切に設計することにより、ゲート絶縁膜４７の底部４７１絶縁破壊を抑制することができ、耐圧を向上させることができる。
また、ゲート電極４８の材料として、Ｓｉのフェルミ準位よりもボディ領域４５のフェルミ準位に近いフェルミ準位ＥｆＰｏｌｙ（図３Ａ参照）を有するＰ型Ｐｏｌｙ−ＳｉＣが採用されている。これにより、図３Ｂに示したボディ領域３、ゲート絶縁膜６およびゲート電極７の３者の関係と同様に、ボディ領域４５、ゲート絶縁膜４７およびゲート電極４８からなるＭＯＳ（ＭＩＳ）構造において、ゲート電極４８の材料としてＳｉが採用された場合と比較して、ゲート電極４８に電圧が印加されていない状態でのボディ領域４５のエネルギーバンドの曲がりを小さくすることができる。その結果、ゲート電極４８の材料としてＳｉが採用された場合と比較して、半導体装置４１が有するＭＯＳＦＥＴの閾値電圧を上昇させることができ、オフリーク電流を低減することができる。
また、ボディ領域４５が、ゲート絶縁膜４７の側部４７２の厚さ方向中央からの深さｄ１が１０００Å以下の領域４５１に、１×１０１８ｃｍ−３以下（好ましくは、７×１０１７ｃｍ−３〜９×１０１７ｃｍ−３）のＰ型不純物濃度を有している。当該領域４５１は、ゲート絶縁膜４７とボディ領域４５との界面近傍に位置しており、半導体装置４１の動作時に、チャネルが形成される部分である。したがって、当該領域４５１のＰ型不純物濃度を１×１０１８ｃｍ−３以下と低くすることにより、チャネル移動度をより一層向上させることができる。
図１２は、本発明の第５実施形態に係る半導体装置の模式的な断面図である。図１２において、図７に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図１２に示す構造について、図７に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。
図１２に示す半導体装置６１において、ゲート絶縁膜４７上に形成されたゲート電極６２は、ゲートトレンチ４６の内面に沿って形成され、ゲート絶縁膜４７に接する第１層６３と、第１層６３の内側を埋め尽くす第２層６４とを備える２層構造になっている。
第１層６３は、Ｓｉのフェルミ準位よりもボディ領域のフェルミ準位に近いフェルミ準位を有するＰ型Ｐｏｌｙ−ＳｉＣからなる。
第２層６４は、第１層６３の材料と異なる材料からなる。具体的には、第２層６４は、Ｐ型Ｐｏｌｙ−Ｓｉ、Ｎ型Ｐｏｌｙ−Ｓｉまたは金属からなる。
半導体装置６１の構造によっても、図７に示す半導体装置４１と同様の作用効果を発揮することができる。
以上、本発明の第４および第５実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置４１，６１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置４１，６１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
また、ＳｉＣ基板４２の表面４２１および裏面４２２の結晶面を反転した構成が採用されてもよい。すなわち、ＳｉＣ基板４２において、表面４２１がＳｉ面であり、裏面４２２がＣ面であってもよい。その場合、ＳｉＣ基板４２のＳｉ面（表面４２１）にデバイスが搭載される。
また、たとえば、ゲート電極４８および第１層６３の材料としては、Ｐ型Ｐｏｌｙ−ＳｉＣに限らず、Ｓｉのフェルミ準位よりもボディ領域４５のフェルミ準位に近いフェルミ準位を有する材料を広く採用することができる。
好ましくは、ゲート電極４８および第１層６３の材料として、Ｓｉのバンドギャップよりも広いバンドギャップを有する材料が採用されるとよい。ゲート電極４８および第１層６３に好適な材料として、たとえば、ＳｉＣ、ダイヤモンド、ＢＮ（窒化ホウ素）、ＡｌＮ（窒化アルミニウム）、ＧａＮ（窒化ガリウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＰ（ガリウムリン）およびＺｎＯ（酸化亜鉛）のそれぞれに、Ｎ型不純物またはＰ型不純物をドープしたものが例示される。
ＳｉＣ、ダイヤモンド、ＢＮ、ＡｌＮ、ＧａＮ、ＧａＡｓ、ＧａＰおよびＺｎＯは、単結晶であってもよいし、多結晶であってもよいし、アモルファスであってもよい。ただし、多結晶またはアモルファスの場合、単結晶と比較して、その成膜が容易であるという利点がある。
ＳｉＣおよびダイヤモンドにドープされるＰ型不純物としては、Ｂ、Ａｌ、Ｇａ（ガリウム）およびＩｎ（インジウム）が例示される。
ＳｉＣおよびダイヤモンドにドープされるＮ型不純物としては、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）およびＳｂ（アンチモン）が例示される。
ＢＮ、ＡｌＮ、ＧａＮ、ＧａＡｓ、ＧａＰおよびＺｎＯにドープされるＰ型不純物としては、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）およびＳｒ（ストロンチウム）が例示される。
ＢＮ、ＡｌＮ、ＧａＮ、ＧａＡｓ、ＧａＰおよびＺｎＯにドープされるＮ型不純物としては、Ｃ（炭素）、Ｓｉ、Ｇｅ（ゲルマニウム）およびＳｎ（錫）が例示される。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
次に、本発明を実施例および比較例に基づいて説明するが、本発明は下記の実施例によって限定されるものではない。
＜実施例１〜６および比較例１＞
（１）ＴＥＧ（Test Element Group）の作製
下記表１に示すオフ角を有する４Ｈ−ＳｉＣ基板のＣ面側に、ＳｉＣからなるエピタキシャル層を形成した後、このエピタキシャル層に、図１３に示す構造のＭＯＳＦＥＴ（チャネル幅＝１６０μｍ、チャネル長＝０．４μｍ）を形成することにより、ＴＥＧを作製した。
（２）キャリヤ濃度とオフ角との関係
上記各ＴＥＧにおけるエピタキシャル層のドリフト領域（ドレイン領域）のキャリヤ濃度を測定した。結果を表１および図１４に示す。
（３）エピタキシャル層の表面荒れとオフ角との関係
上記各ＴＥＧにおけるエピタキシャル層の表面の二乗平均粗さ（ＲＭＳ）を、ＪＩＳＢ０６０１に準拠して測定した。結果を表１および図１５に示す。
Figure 0005721351
（４）評価
比較例１では、ドリフト領域のキャリヤ濃度が過剰であり（表１および図１４）、エピタキシャル層の表面が荒れていた（表１および図１５）。これに対し、実施例１〜６では、ドリフト領域のキャリヤ濃度が適切な大きさであり（表１および図１４）、エピタキシャル層の表面の平坦性が維持されている（表１および図１５）ことが確認された。
＜実施例７および比較例２＞
（１）試験用基板の加工
１°のオフ角を有する４Ｈ−ＳｉＣ基板のＣ面側（実施例７）および４°のオフ角を有する４Ｈ−ＳｉＣ基板のＳｉ面側（比較例２）のそれぞれに、ＳｉＣからなるエピタキシャル層を形成した後、図１６に示すように、［１１−２０］軸方向に対して所定の角度で傾斜する側面を有する複数のトレンチユニットを形成した。図１６に表示された各角度は、［１１−２０］軸に対する傾斜角度を表している。
次いで、各トレンチユニットの側面のそれぞれに、図１３に示す構造のＭＯＳＦＥＴを形成した。
（２）ドレイン電流（Ｉｄｓ）の面方位依存性
上記の各ＭＯＳＦＥＴのゲート電極に２０Ｖの電圧を印加したときのドレイン電流Ｉｄｓを測定した。結果を図１７Ａおよび図１７Ｂに示す。図１７Ａおよび図１７Ｂでは、各ＭＯＳＦＥＴのドレイン電流Ｉｄｓを、最大ドレイン電流Ｉｄｓで規格化して（Ｉｄｓ／Ｉｄｓ_ｍａｘ）表している。
（３）ゲート閾値電圧（Ｖｔｈ）の面方位依存性
上記の各ＭＯＳＦＥＴにドレイン電流Ｉｄｓが流れ始めるときのゲート閾値電圧Ｖｔｈを測定した。結果を図１８Ａおよび図１８Ｂに示す。図１８Ａおよび図１８Ｂでは、各ＭＯＳＦＥＴのゲート閾値電圧Ｖｔｈを、最大ゲート閾値電圧Ｖｔｈで規格化して（Ｖｔｈ／Ｖｔｈ_ｍａｘ）表している。
（４）評価
図１７Ｂおよび図１８Ｂに示すように、比較例２では、ドレイン電流Ｉｄｓおよびゲート閾値電圧Ｖｔｈが、トレンチ側面の面方位によって大きさが相当異なり、ばらつきが生じていた。これに対し、図１７Ａおよび図１８Ａに示すように、実施例７では、ドレイン電流Ｉｄｓおよびゲート閾値電圧Ｖｔｈが、トレンチ側面の全ての面方位においてほぼ一定（均一）の大きさであることが確認された。
１ 半導体装置
２ 半導体基板
３ ボディ領域（半導体領域）
６ ゲート絶縁膜（絶縁膜）
７ ゲート電極
１４ 半導体装置
１５ ゲート電極
１６ 第１層
１７ 第２層
１８ 半導体装置
２２ ボディ領域（半導体領域）
２４ ゲート絶縁膜（絶縁膜）
２５ ゲート電極
４１ 半導体装置
４２ ＳｉＣ基板
４３ エピタキシャル層
４５ ボディ領域
４６ ゲートトレンチ
４７ ゲート絶縁膜
４８ ゲート電極
６１ 半導体装置
６２ ゲート電極
６３ 第１層
６４ 第２層
４２１ （ＳｉＣ基板の）表面
４３１ （エピタキシャル層の）表面
４７１ （ゲート絶縁膜の）底部
４７２ （ゲート絶縁膜の）側部

Claims (14)

  1. ＳｉＣ基板と、
    前記ＳｉＣ基板の一方面側に形成されたエピタキシャル層と、
    前記エピタキシャル層の主面から掘り下がったゲートトレンチとを含み、
    前記ＳｉＣ基板のオフ角が０°を超えて４°未満であり、
    前記ゲートトレンチの底面は、ジャスト（０００−１）面に対して［１１−２０］軸方向へ前記オフ角分傾斜した面である、半導体装置。
  2. 前記ＳｉＣ基板の一方面が、Ｃ面である、請求項１に記載の半導体装置。
  3. 前記ＳｉＣ基板のオフ角が、０．３°以上４°未満である、請求項１または２に記載の半導体装置。
  4. 前記ＳｉＣ基板のオフ角が、１°である、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記ゲートトレンチの底面および側面に形成されたゲート絶縁膜をさらに含み、
    前記ゲート絶縁膜における前記底面上の部分の厚さが、前記ゲート絶縁膜における前記側面上の部分の厚さよりも大きい、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記ゲートトレンチが、テーパ状に形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記エピタキシャル層は、前記ゲートトレンチの側方に形成されたボディ領域を含み、
    前記ゲートトレンチには、その側面上に形成されたゲート絶縁膜を介して前記ボディ領域に対向するゲート電極が形成されており、
    前記ゲート電極は、前記ボディ領域と同じ材料を用いて形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記ボディ領域の材料がＰ型ＳｉＣであり、
    前記ゲート電極の材料がＰ型Ｐｏｌｙ−ＳｉＣである、請求項７に記載の半導体装置。
  9. 前記ボディ領域の材料がＰ型ＳｉＣであり、
    前記ゲート電極が、前記ゲート絶縁膜に接するＰ型Ｐｏｌｙ−ＳｉＣからなる第１層と、前記第１層上に積層されたＰ型Ｐｏｌｙ−Ｓｉからなる第２層との積層構造を有する、請求項７に記載の半導体装置。
  10. 前記ボディ領域は、前記ゲート絶縁膜からの深さが１０００Å以下の部分に、１×１０１８ｃｍ−３以下の不純物濃度を有している、請求項７〜９のいずれか一項に記載の半導体装置。
  11. 前記ゲートトレンチの内面に形成され、導電型不純物が添加された材料からなる半導体領域と、
    絶縁膜を介して前記半導体領域に対向するゲート電極とを含み、
    前記ゲート電極は、前記絶縁膜に接し、Ｓｉのフェルミ準位よりも前記半導体領域のフェルミ準位に近いフェルミ準位を有する材料からなり、導電性を有する第１層と、前記第１層上に積層され、前記第１層の材料と異なる材料からなり、導電性を有する第２層とを備えている、請求項１〜１０のいずれか一項に記載の半導体装置。
  12. 前記第１層がＰ型Ｐｏｌｙ−ＳｉＣであり、前記第２層がＰ型Ｐｏｌｙ−Ｓｉであり、
    Ｐ型不純物が、Ｂ（ボロン）である、請求項１１に記載の半導体装置。
  13. 前記ゲートトレンチの内面に形成され、導電型不純物が添加された材料からなる半導体領域と、
    前記半導体領域の表面上に形成された絶縁膜とを含み、
    前記半導体領域は、前記絶縁膜からの深さが１０００Å以下の部分に、１×１０ １８ ｃｍ −３ 以下の不純物濃度を有している、請求項１〜６のいずれか一項に記載の半導体装置。
  14. 前記ゲートトレンチの内面に形成された絶縁膜を含み、
    前記絶縁膜は、前記ゲートトレンチの底面上の第１部分と、前記ゲートトレンチの側面上の第２部分とを含み、
    前記第１部分が前記第２部分よりも厚い、請求項１〜４のいずれか一項に記載の半導体装置。
JP2010152085A 2009-07-21 2010-07-02 半導体装置 Active JP5721351B2 (ja)

Priority Applications (13)

Application Number Priority Date Filing Date Title
JP2010152085A JP5721351B2 (ja) 2009-07-21 2010-07-02 半導体装置
CN2010102341110A CN101964362A (zh) 2009-07-21 2010-07-20 半导体装置
US12/839,983 US8395162B2 (en) 2009-07-21 2010-07-20 Semiconductor device with multi-layer gate electrode
US13/774,549 US8563981B2 (en) 2009-07-21 2013-02-22 Semiconductor device
US14/030,765 US9224825B2 (en) 2009-07-21 2013-09-18 Semiconductor device
US14/958,867 US9601582B2 (en) 2009-07-21 2015-12-03 Semiconductor device
US15/428,819 US9911818B2 (en) 2009-07-21 2017-02-09 Semiconductor device
US15/884,932 US10446657B2 (en) 2009-07-21 2018-01-31 Semiconductor device
US16/406,117 US10475894B2 (en) 2009-07-21 2019-05-08 Semiconductor device
US16/591,171 US10797145B2 (en) 2009-07-21 2019-10-02 Semiconductor device
US17/017,014 US11355609B2 (en) 2009-07-21 2020-09-10 Semiconductor device
US17/739,753 US11978778B2 (en) 2009-07-21 2022-05-09 Semiconductor device
US18/624,602 US12513969B2 (en) 2009-07-21 2024-04-02 Semiconductor device

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2009170154 2009-07-21
JP2009170154 2009-07-21
JP2009233777 2009-10-07
JP2009233777 2009-10-07
JP2010152085A JP5721351B2 (ja) 2009-07-21 2010-07-02 半導体装置

Publications (2)

Publication Number Publication Date
JP2011100967A JP2011100967A (ja) 2011-05-19
JP5721351B2 true JP5721351B2 (ja) 2015-05-20

Family

ID=43496498

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010152085A Active JP5721351B2 (ja) 2009-07-21 2010-07-02 半導体装置

Country Status (3)

Country Link
US (11) US8395162B2 (ja)
JP (1) JP5721351B2 (ja)
CN (1) CN101964362A (ja)

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2010119789A1 (ja) * 2009-04-13 2012-10-22 ローム株式会社 半導体装置および半導体装置の製造方法
JP5721351B2 (ja) 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP2012015304A (ja) * 2010-06-30 2012-01-19 Sumitomo Electric Ind Ltd 半導体装置
EP2610912A4 (en) * 2010-08-27 2014-10-22 Nat Univ Corp Nara Inst SIC SEMICONDUCTOR ELEMENT
JP5524103B2 (ja) * 2011-02-07 2014-06-18 株式会社東芝 半導体装置
JP5668576B2 (ja) * 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
JP5817204B2 (ja) * 2011-04-28 2015-11-18 トヨタ自動車株式会社 炭化珪素半導体装置
JP2012248572A (ja) * 2011-05-25 2012-12-13 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2013004636A (ja) * 2011-06-15 2013-01-07 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US8686439B2 (en) * 2011-06-27 2014-04-01 Panasonic Corporation Silicon carbide semiconductor element
US9269580B2 (en) * 2011-06-27 2016-02-23 Cree, Inc. Semiconductor device with increased channel mobility and dry chemistry processes for fabrication thereof
JP5673393B2 (ja) 2011-06-29 2015-02-18 株式会社デンソー 炭化珪素半導体装置
JPWO2013031172A1 (ja) * 2011-08-26 2015-03-23 国立大学法人 奈良先端科学技術大学院大学 ＳｉＣ半導体素子およびその製造方法
JP5699878B2 (ja) * 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9018699B2 (en) 2011-09-22 2015-04-28 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor element and method for fabricating the same
JP5751146B2 (ja) * 2011-11-24 2015-07-22 住友電気工業株式会社 半導体装置およびその製造方法
JP5920970B2 (ja) 2011-11-30 2016-05-24 ローム株式会社 半導体装置
JP2014003191A (ja) * 2012-06-20 2014-01-09 Hitachi Ltd 半導体装置
JP2014038963A (ja) * 2012-08-17 2014-02-27 Rohm Co Ltd 半導体装置
JP5717706B2 (ja) * 2012-09-27 2015-05-13 株式会社東芝 半導体装置及びその製造方法
JP5840308B2 (ja) * 2012-12-28 2016-01-06 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP5893172B2 (ja) * 2012-12-28 2016-03-23 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
WO2014122919A1 (ja) * 2013-02-05 2014-08-14 三菱電機株式会社 絶縁ゲート型炭化珪素半導体装置及びその製造方法
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
US9130036B2 (en) 2013-04-30 2015-09-08 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for manufacturing same
US9570570B2 (en) 2013-07-17 2017-02-14 Cree, Inc. Enhanced gate dielectric for a field effect device with a trenched gate
JP6098447B2 (ja) * 2013-09-06 2017-03-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JPWO2015060441A1 (ja) * 2013-10-24 2017-03-09 ローム株式会社 半導体装置および半導体パッケージ
JP2015204374A (ja) * 2014-04-14 2015-11-16 株式会社ジェイテクト 半導体装置
JP2015204375A (ja) 2014-04-14 2015-11-16 株式会社ジェイテクト 半導体装置
JP6479347B2 (ja) * 2014-06-06 2019-03-06 ローム株式会社 ＳｉＣエピタキシャルウェハの製造装置、およびＳｉＣエピタキシャルウェハの製造方法
JP6189261B2 (ja) * 2014-07-07 2017-08-30 株式会社東芝 半導体装置およびその製造方法
JP6100233B2 (ja) * 2014-12-26 2017-03-22 株式会社東芝 半導体装置
JP2016157762A (ja) * 2015-02-24 2016-09-01 株式会社東芝 半導体装置及びその製造方法
DE102015103067B3 (de) * 2015-03-03 2016-09-01 Infineon Technologies Ag Halbleitervorrichtung mit trenchgatestrukturen in einem halbleiterkörper mit hexagonalem kristallgitter
DE102015103070B4 (de) 2015-03-03 2021-09-23 Infineon Technologies Ag Leistungshalbleitervorrichtung mit trenchgatestrukturen mit zu einer hauptkristallrichtung geneigten längsachsen und herstellungsverfahren
JP6478884B2 (ja) 2015-09-11 2019-03-06 株式会社東芝 半導体装置
JP6526528B2 (ja) * 2015-09-11 2019-06-05 株式会社東芝 半導体装置
JP6523885B2 (ja) 2015-09-11 2019-06-05 株式会社東芝 半導体装置
JP6656692B2 (ja) 2015-10-16 2020-03-04 富士電機株式会社 半導体装置の評価方法および半導体装置の評価装置
DE112016005558B4 (de) 2015-12-03 2023-01-12 Mitsubishi Electric Corporation Siliciumcarbid-Halbleitereinheit
CN114823859A (zh) 2015-12-11 2022-07-29 罗姆股份有限公司 半导体装置
JP2017126610A (ja) * 2016-01-12 2017-07-20 トヨタ自動車株式会社 スイッチング素子
JP6115678B1 (ja) 2016-02-01 2017-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6232089B2 (ja) * 2016-02-24 2017-11-15 ローム株式会社 半導体装置
JP6708954B2 (ja) * 2016-03-31 2020-06-10 住友電気工業株式会社 炭化珪素半導体装置
JP6606020B2 (ja) * 2016-06-15 2019-11-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
DE112017004153T5 (de) * 2016-08-19 2019-05-02 Rohm Co., Ltd. Halbleitervorrichtung
JP6649208B2 (ja) 2016-08-29 2020-02-19 株式会社東芝 半導体装置
JP6928336B2 (ja) * 2016-12-28 2021-09-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6673232B2 (ja) * 2017-01-17 2020-03-25 株式会社デンソー 炭化珪素半導体装置
JP6988216B2 (ja) 2017-07-12 2022-01-05 富士電機株式会社 半導体装置の製造方法
US10497777B2 (en) 2017-09-08 2019-12-03 Hestia Power Inc. Semiconductor power device
JP6926869B2 (ja) * 2017-09-13 2021-08-25 富士電機株式会社 半導体装置
DE102017122634B4 (de) 2017-09-28 2024-09-12 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung mit Graben-Gatestruktur und vertikalem Pn-Übergang zwischen einem Bodygebiet und einer Driftstruktur
JP2019071338A (ja) * 2017-10-06 2019-05-09 トヨタ自動車株式会社 窒化物半導体装置
DE212019000150U1 (de) * 2018-08-10 2020-07-29 Rohm Co., Ltd. SiC-Halbleiterbauteil
JP7152117B2 (ja) * 2018-08-29 2022-10-12 ラピスセミコンダクタ株式会社 半導体装置の製造方法および半導体装置
JP6957536B2 (ja) * 2019-01-04 2021-11-02 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US10957791B2 (en) * 2019-03-08 2021-03-23 Infineon Technologies Americas Corp. Power device with low gate charge and low figure of merit
JP7529429B2 (ja) 2019-05-30 2024-08-06 ローム株式会社 半導体装置
JP7129397B2 (ja) * 2019-12-06 2022-09-01 ローム株式会社 ＳｉＣ半導体装置
CN113035948B (zh) * 2019-12-24 2022-08-30 珠海格力电器股份有限公司 功率器件、电力电子设备及功率器件的制作方法
US11245016B2 (en) * 2020-01-31 2022-02-08 Alpha And Omega Semiconductor (Cayman) Ltd. Silicon carbide trench semiconductor device
JP7129437B2 (ja) * 2020-02-17 2022-09-01 ローム株式会社 ＳｉＣ半導体装置
JP7129436B2 (ja) * 2020-02-17 2022-09-01 ローム株式会社 ＳｉＣ半導体装置
EP4264672A1 (de) * 2020-12-18 2023-10-25 MI2-Factory GmbH Elektronisches halbleiterbauelement und verfahren zur herstellung eines vorbehandelten verbundsubstrats für ein elektronisches halbleiterbauelement
DE102021103788A1 (de) 2021-02-17 2022-08-18 Infineon Technologies Ag Sic mosfet mit verringertem einschaltwiderstand
WO2025058053A1 (ja) * 2023-09-14 2025-03-20 国立研究開発法人産業技術総合研究所 窒化ガリウム積層構造体、窒化ガリウム積層構造体の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3197024B2 (ja) 1991-07-09 2001-08-13 株式会社東芝 荷電ビーム描画装置
JP3230650B2 (ja) * 1996-03-27 2001-11-19 富士電機株式会社 炭化けい素半導体基板とその製造方法およびその基板を用いた炭化けい素半導体素子
US6057558A (en) 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
JP3719323B2 (ja) * 1997-03-05 2005-11-24 株式会社デンソー 炭化珪素半導体装置
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
KR100715828B1 (ko) * 2003-03-19 2007-05-10 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 반도체 결정성장방법
JP3711989B2 (ja) * 2003-06-24 2005-11-02 日産自動車株式会社 半導体装置およびその製造方法
US20050012143A1 (en) 2003-06-24 2005-01-20 Hideaki Tanaka Semiconductor device and method of manufacturing the same
JP2005303010A (ja) * 2004-04-12 2005-10-27 Matsushita Electric Ind Co Ltd 炭化珪素素子及びその製造方法
WO2006098005A1 (ja) 2005-03-15 2006-09-21 Fujitsu Limited 半導体装置及びその製造方法
JP2006278873A (ja) * 2005-03-30 2006-10-12 Seiko Epson Corp 半導体装置およびその製造方法
JP2007066959A (ja) 2005-08-29 2007-03-15 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP5017823B2 (ja) * 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
CN100593243C (zh) * 2005-10-19 2010-03-03 三菱电机株式会社 Mosfet以及mosfet的制造方法
JP5017865B2 (ja) 2006-01-17 2012-09-05 富士電機株式会社 半導体装置
JP2008124374A (ja) * 2006-11-15 2008-05-29 Sharp Corp 絶縁ゲート電界効果トランジスタ
US7829416B2 (en) 2007-08-07 2010-11-09 Panasonic Corporation Silicon carbide semiconductor device and method for producing the same
JP5100329B2 (ja) * 2007-11-22 2012-12-19 三菱電機株式会社 半導体装置
JP4877286B2 (ja) * 2008-07-08 2012-02-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP7151076B2 (ja) 2017-12-11 2022-10-12 富士電機株式会社 絶縁ゲート型半導体装置

Also Published As

Publication number Publication date
US20170154971A1 (en) 2017-06-01
US10475894B2 (en) 2019-11-12
US9224825B2 (en) 2015-12-29
US20200411655A1 (en) 2020-12-31
US20240250138A1 (en) 2024-07-25
US20130168699A1 (en) 2013-07-04
US8563981B2 (en) 2013-10-22
JP2011100967A (ja) 2011-05-19
US20180175152A1 (en) 2018-06-21
US20220262912A1 (en) 2022-08-18
US9601582B2 (en) 2017-03-21
US20200035798A1 (en) 2020-01-30
US20190267460A1 (en) 2019-08-29
US9911818B2 (en) 2018-03-06
CN101964362A (zh) 2011-02-02
US20110017998A1 (en) 2011-01-27
US10797145B2 (en) 2020-10-06
US12513969B2 (en) 2025-12-30
US20140014972A1 (en) 2014-01-16
US10446657B2 (en) 2019-10-15
US11978778B2 (en) 2024-05-07
US11355609B2 (en) 2022-06-07
US20160087046A1 (en) 2016-03-24
US8395162B2 (en) 2013-03-12

Similar Documents

Publication Publication Date Title
JP5721351B2 (ja) 半導体装置
CN102714143B (zh) 外延片以及半导体元件
US10229994B2 (en) Semiconductor device
CN103069571B (zh) 碳化硅半导体元件及其制造方法
JP6065198B2 (ja) 半導体装置および半導体装置の製造方法
US11489071B2 (en) Semiconductor device
US9048251B2 (en) Semiconductor device and method of manufacturing the same
JP5999678B2 (ja) 半導体装置および半導体装置の製造方法
KR20140097130A (ko) 반도체 장치 및 그 제조 방법
US9698220B2 (en) Semiconductor device
JP2011140429A (ja) エピタキシャルウエハ及び半導体素子
JP5402220B2 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JPWO2019142406A1 (ja) 炭化珪素半導体装置
US20230299192A1 (en) Semiconductor device, semiconductor device manufacturing method, inverter circuit, drive device, vehicle, and elevator
WO2024252795A1 (ja) 炭化珪素基板、炭化珪素半導体装置および炭化珪素基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130701

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140926

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150312

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150324

R150 Certificate of patent or registration of utility model

Ref document number: 5721351

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250