[go: up one dir, main page]

TWI779935B - 資料處理系統、緩衝電路與緩衝電路的操作方法 - Google Patents

資料處理系統、緩衝電路與緩衝電路的操作方法 Download PDF

Info

Publication number
TWI779935B
TWI779935B TW110143818A TW110143818A TWI779935B TW I779935 B TWI779935 B TW I779935B TW 110143818 A TW110143818 A TW 110143818A TW 110143818 A TW110143818 A TW 110143818A TW I779935 B TWI779935 B TW I779935B
Authority
TW
Taiwan
Prior art keywords
data
circuit
control signal
control
clock signal
Prior art date
Application number
TW110143818A
Other languages
English (en)
Other versions
TW202321899A (zh
Inventor
楊尚原
吳柏賢
陳煥文
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW110143818A priority Critical patent/TWI779935B/zh
Application granted granted Critical
Publication of TWI779935B publication Critical patent/TWI779935B/zh
Priority to US17/938,676 priority patent/US20230162765A1/en
Publication of TW202321899A publication Critical patent/TW202321899A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers

Landscapes

  • Communication Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

一種緩衝電路，其包含記憶體電路與控制電路。記憶體電路用於儲存來自資料傳送裝置的輸入資料，並用於將輸出資料傳送至資料接收裝置。控制電路用於計算記憶體電路的剩餘資料量，且用於依據剩餘資料量產生控制訊號。剩餘資料量代表記憶體電路中將被傳送的資料量。若控制訊號用於控制資料傳送裝置產生寫入時脈訊號，控制電路在剩餘資料量上升時，藉由控制訊號降低寫入時脈訊號的頻率。若控制訊號用於控制資料接收裝置產生讀取時脈訊號，控制電路在剩餘資料量下降時，藉由控制訊號降低讀取時脈訊號的頻率。

Description

資料處理系統、緩衝電路與緩衝電路的操作方法
本揭示文件有關一種資料處理系統、緩衝電路與緩衝電路的操作方法，尤指一種防止功率突波的資料處理系統、緩衝電路與緩衝電路的操作方法。
隨著消費性電子產品的功能日趨複雜，在數位電路系統中的多個電路方塊使用多個時脈訊號是常見的設計手段，亦即多個電路方塊可能屬於不同的時脈領域(clock domain)。資料訊號在不同的時脈領域之間傳輸時容易出現亞穩態(metastable state)，亞穩態可能使得資料訊號在傳輸過程中變化為錯誤的準位。為了克服此問題，可以將緩衝電路設置在跨時脈領域的資料傳送路徑上以用於暫存資料訊號，以確保資料接收端能取樣到穩定的資料訊號。一般而言，緩衝電路會依據其剩餘記憶體空間選擇性地中斷資料傳輸運作。然而，電路運作的突然中斷會導致功率劇烈變化而容易引起功率突波(power ripple)。
本揭示文件提供一種緩衝電路，其包含記憶體電路與控制電路。記憶體電路用於儲存來自資料傳送裝置的輸入資料，並用於將輸出資料傳送至資料接收裝置。控制電路用於計算記憶體電路的剩餘資料量，且用於依據剩餘資料量產生控制訊號。剩餘資料量代表記憶體電路中將被傳送的資料量。若控制訊號用於控制資料傳送裝置產生寫入時脈訊號，控制電路在剩餘資料量上升時，藉由控制訊號降低寫入時脈訊號的頻率。若控制訊號用於控制資料接收裝置產生讀取時脈訊號，控制電路在剩餘資料量下降時，藉由控制訊號降低讀取時脈訊號的頻率。
本揭示文件提供一種緩衝電路的操作方法，其包含以下流程：儲存來自資料傳送裝置的輸入資料至記憶體電路，以自記憶體電路將輸出資料傳送至資料接收裝置；計算記憶體電路的剩餘資料量，其中剩餘資料量代表記憶體電路中將被傳送的資料量；以及依據剩餘資料量調整控制訊號的工作週期。依據剩餘資料量產生控制訊號包含以下流程：若控制訊號用於控制資料傳送裝置產生寫入時脈訊號，在剩餘資料量上升時，藉由控制訊號降低寫入時脈訊號的頻率；以及若控制訊號用於控制資料接收裝置產生讀取時脈訊號，在剩餘資料量下降時，藉由控制訊號降低讀取時脈訊號的頻率。
本揭示文件提供一種資料處理系統，其包含資料傳送裝置、資料接收裝置、記憶體電路與控制電路。資料傳送裝置用於產生寫入時脈訊號。資料接收裝置用於產生讀取時脈訊號。記憶體電路用於儲存來自資料傳送裝置的輸入資料，並用於將輸出資料傳送至資料接收裝置。控制電路用於計算記憶體電路的剩餘資料量，且用於依據剩餘資料量產生控制訊號。剩餘資料量代表記憶體電路中將被傳送的資料量。若控制訊號用於控制資料傳送裝置產生寫入時脈訊號，控制電路在剩餘資料量上升時，藉由控制訊號降低寫入時脈訊號的頻率。若控制訊號用於控制資料接收裝置產生讀取時脈訊號，控制電路在剩餘資料量下降時，藉由控制訊號降低讀取時脈訊號的頻率。
上述緩衝電路、緩衝電路的操作方法與資料處理系統的優點之一是能防止功率突波。
以下將配合相關圖式來說明本揭示文件的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
第1圖為依據本揭示文件一實施例的資料處理系統100簡化後的功能方塊圖。請先參考第1圖，資料處理系統100包含資料傳送裝置110、資料接收裝置120和緩衝電路130。資料傳送裝置110和資料接收裝置120位於不同的時脈領域，因而兩者之間的資料傳輸不同步。緩衝電路130耦接於資料傳送裝置110和資料接收裝置120之間，用於暫存資料傳送裝置110傳送至資料接收裝置120的資料，以實現跨時脈領域資料傳輸。在一些實施例中，資料傳送裝置110和資料接收裝置120可以位於相同時脈領域且兩者執行非同步資料傳輸。
資料傳送裝置110包含運算電路112和時脈產生電路114。為簡潔起見，資料傳送裝置110中的其餘元件和連接關係未繪示於第1圖中。運算電路112用於傳送輸入資料Din和寫入致能訊號w_en至緩衝電路130，其中寫入致能訊號w_en用於控制緩衝電路130執行寫入運作以儲存輸入資料Din。時脈產生電路114用於產生寫入時脈訊號w_clk，其中寫入時脈訊號w_clk用於控制資料傳送裝置110中其他電路方塊的運作。在一些實施例中，當寫入時脈訊號w_clk停止振盪時，控制資料傳送裝置110中除了時脈產生電路114以外的其他電路方塊會停止運作。例如，運算電路112傳送輸入資料Din的資料流通量可以正相關於寫入時脈訊號w_clk的頻率，而當寫入時脈訊號w_clk停止振盪時，運算電路112可以停止傳送輸入資料Din。運算電路112的資料流通量代表運算電路112於單位時間內傳送的輸入資料Din的平均量值，為方便說明，運算電路112的資料流通量在本揭示文件的一些段落中又稱為資料傳送裝置110的資料流通量。在一些實施例中，運算電路112可以由直接記憶體存取(DMA)控制器實現，或DMA控制器與視訊處理晶片的組合實現，以將視訊資料作為輸入資料Din提供至緩衝電路130，但本揭示文件不以此為限。
資料接收裝置120包含運算電路122和時脈產生電路124。為簡潔起見，資料接收裝置120中的其餘元件和連接關係未繪示於第1圖中。運算電路122用於自緩衝電路130接收輸出資料Dout，並用於提供讀取致能訊號r_en至緩衝電路130，其中讀取致能訊號r_en用於控制緩衝電路130執行讀取運作以提供輸出資料Dout至運算電路122。時脈產生電路124用於產生讀取時脈訊號r_clk，其中讀取時脈訊號r_clk用於控制資料接收裝置120中其他電路方塊的運作。在一些實施例中，當讀取時脈訊號r_clk停止振盪時，控制資料接收裝置120中除了時脈產生電路124以外的其他電路方塊會停止運作。例如，運算電路122接收輸出資料Dout的資料流通量可以是正相關於讀取時脈訊號r_clk的頻率，而當讀取時脈訊號r_clk停止振盪時，運算電路122可以停止接收輸出資料Dout。運算電路122的資料流通量代表運算電路122於單位時間內接收的輸出資料Dout的平均量值，為方便說明，運算電路122的資料流通量在本揭示文件的一些段落中又稱為資料接收裝置120的資料流通量。在一些實施例中，運算電路122可以由時序控制器(TCON)實現，時序控制器用於依據輸出資料Dout控制顯示面板(未繪示)顯示對應的畫面，但本揭示文件不以此為限。
緩衝電路130包含記憶體電路132與控制電路134。記憶體電路132用於依據寫入致能訊號w_en與寫入時脈訊號w_clk執行寫入運作，並用於依據讀取致能訊號r_en和讀取時脈訊號r_clk執行讀取運作。在一些實施例中，記憶體電路132可以用先進先出(FIFO)記憶體電路來實現。控制電路134用於依據記憶體電路132的剩餘資料量產生控制訊號w_GEn，其中記憶體電路132的剩餘資料量指的是記憶體電路132中暫存且將被傳送至資料接收裝置120的資料量。在一些實施例中，控制電路134可以接收記憶體電路132的寫入指標w_ptr和讀取指標r_ptr，並將寫入指標w_ptr減去讀取指標r_ptr以得到剩餘資料量。控制訊號w_GEn用於控制時脈產生電路114產生具有指定頻率的寫入時脈訊號w_clk。如前所述，運算電路122的資料流通量正相關於寫入時脈訊號w_clk的頻率，藉由控制寫入時脈訊號w_clk的頻率，控制電路134能控制運算電路122的資料流通量。在一些實施例中，控制訊號w_GEn用於禁能(disable)寫入時脈訊號w_clk。
第2圖為緩衝電路130的剩餘資料量以及寫入時脈訊號w_clk的頻率依據本揭示文件一實施例的示意圖。請同時參考第1圖和第2圖。控制電路134用於比較剩餘資料量與第2圖中大小不同的多個閾值THa~THc。在一些實施例中，閾值THa~THc分別為記憶體電路132的有效容量的50%、70%以及90%，但本揭示文件不以此為限。控制電路134會依據比較結果調整控制訊號w_GEn的波形(例如調整脈波寬度及/或工作週期)，進而使寫入時脈訊號w_clk的頻率隨著剩餘資料量變化。例如，當記憶體電路132的剩餘資料量由低於閾值THa上升達到閾值THa時，控制電路134會將寫入時脈訊號w_clk由頻率Fa切換至頻率Fb；當記憶體電路132的剩餘資料量由閾值THa和THb之間下降至小於閾值THa時，控制電路134會將寫入時脈訊號w_clk由頻率Fb切換至頻率Fa，依此類推。控制訊號w_GEn的波形與寫入時脈訊號w_clk的頻率之間的對應關係將於後續配合第3圖和第4圖詳細說明。
由第2圖可知，控制電路134會令寫入時脈訊號w_clk的頻率與記憶體電路132的剩餘資料量大致上呈現負相關。在一些實施例中，頻率Fa可以是寫入時脈訊號w_clk未以任何手段調降的原始頻率；頻率Fb可以是頻率Fa的25%；頻率Fc可以是頻率Fa的12.5%；頻率Fd可以是頻率Fa的0%，代表寫入時脈訊號w_clk停止振盪而使輸入資料Din的傳輸完全停止，但本揭示文件不以此為限。藉由適應性調整寫入時脈訊號w_clk的頻率，即使資料傳送裝置110和資料接收裝置120的資料傳輸不同步(例如資料傳送裝置110先行傳送輸入資料Din但資料接收裝置120尚未開始接收輸出資料Dout，或是資料傳送裝置110未以任何手段限制的資料流通量大於資料接收裝置120的資料流通量)，記憶體電路132的記憶空間也不會完全耗盡，以確保資料傳送裝置110和資料接收裝置120之間的資料傳輸不會遺失資料。以下將配合第3圖和第4圖舉例說明資料處理系統100如何適應性調整寫入時脈訊號w_clk的頻率。
第3圖為依據本揭示文件一實施例的資料處理系統100的時序圖。第4圖為依據本揭示文件另一實施例的資料處理系統100的時序圖。在第3、4圖中，下半部為上半部以虛線框起部分的放大時序圖。第4圖的時序接續於第3圖的時序之後。請先參考第1圖至第3圖，第3圖的寫入致能訊號w_en具有邏輯高準位而讀取致能訊號r_en具有邏輯低準位，代表資料傳送裝置110正在傳送輸入資料Din，而資料接收裝置120尚未開始接收輸出資料Dout。因此，記憶體電路132的剩餘資料量在第3圖的實施例中將逐漸上升。
當剩餘資料量低於閾值THa時，記憶體電路132尚有許多空間，控制電路134可以將寫入時脈訊號w_clk設定為頻率Fa，亦即寫入時脈訊號w_clk的原始頻率。為了實現此配置，控制電路134會將控制訊號w_GEn保持於邏輯低準位，亦即控制訊號w_GEn具有0%的工作週期(duty cycle)。邏輯低準位的控制訊號w_GEn允許時脈產生電路114產生寫入時脈訊號w_clk，而邏輯高準位的控制訊號w_GEn則會使時脈產生電路114停止產生寫入時脈訊號w_clk(亦即使寫入時脈訊號w_clk停止振盪)。運算電路122受到頻率Fa之寫入時脈訊號w_clk的控制，會以未受任何手段調降的資料流通量(以下稱為原始資料流通量)傳送輸入資料Din。
接著，若剩餘資料量上升達到閾值THa，控制電路134可以將寫入時脈訊號w_clk設定為頻率Fb，以調降運算電路122的資料流通量。為了實現此設置，控制電路134會將控制訊號w_GEn設定為具有週期性的脈波，亦即週期性地禁止時脈產生電路114產生寫入時脈訊號w_clk，以降低寫入時脈訊號w_clk的頻率。具體而言，控制訊號w_GEn的頻率可以是頻率Fa的25%，且控制訊號w_GEn的邏輯高準位與邏輯低準位分別佔有一個週期的75%與25%，亦即控制訊號w_GEn具有75%的工作週期。如此一來，運算電路112的資料流通量會下降至原始資料流通量之25%。
若剩餘資料量繼續上升達到閾值THb，控制電路134可以進一步增加控制訊號w_GEn的脈波寬度，以將寫入時脈訊號w_clk設定為頻率Fc，進而進一步調降運算電路112的資料流通量。此時，控制訊號w_GEn的頻率可以是頻率Fa的12.5%，且控制訊號w_GEn的邏輯高準位與邏輯低準位分別佔有一個週期的87.5%與12.5%，亦即控制訊號w_GEn具有87.5%的工作週期。如此一來，運算電路112的資料流通量會下降至原始資料流通量之12.5%。若記憶體電路132的剩餘資料量進一步上升達到最大的閾值THc，控制電路134可以將控制訊號w_GEn維持於邏輯高準位，亦即控制訊號w_GEn具有100%的工作週期。此時，寫入時脈訊號w_clk會具有頻率Fd(亦即停止振盪)，而運算電路112會完全停止傳輸寫入資料Din。
由上述可知，在記憶體電路132的剩餘資料量上升時，控制電路134會多次增加控制訊號w_GEn的脈波寬度以及工作週期，以多次降低寫入時脈訊號w_clk的頻率，進而多次降低運算電路112的資料流通量。
請接著參考第1圖、第2圖和第4圖。在第4圖的實施例中，讀取致能訊號r_en由邏輯低準位切換至邏輯高準位，代表資料接收裝置120開始自記憶體電路132接收輸出資料Dout，使得記憶體電路132的剩餘資料量逐漸下降。控制電路134可以在記憶體電路132的剩餘資料量下降時依次減少控制訊號w_GEn的脈波寬度以及工作週期，以依次增加寫入時脈訊號w_clk的頻率，進而逐漸提升運算電路112的資料流通量。具有通常知識者可以由上述配合第3圖的描述了解如何調整控制訊號w_GEn的波形以增加寫入時脈訊號w_clk的頻率，為簡潔起見，在此不重複贅述。
第5圖為依據本揭示文件一實施例的資料處理系統500簡化後的功能方塊圖。資料處理系統500包含資料傳送裝置510、資料接收裝置520與緩衝電路530。在結構上，資料傳送裝置510包含運算電路512和時脈產生電路514；資料接收裝置520包含運算電路522和時脈產生電路524；緩衝電路530包含記憶體電路532和控制電路534。在一些實施例中，資料傳送裝置510可以由各種合適的實時運算(real-time computing)半導體矽智財實現，而資料接收裝置520可以由DMA控制器實現。如第5圖所示，資料處理系統500的功能方塊之間的連接關係相似於第1圖的資料處理系統100，為簡潔起見，在此不重複贅述。另外，資料處理系統500在運作上也相似於第1圖的資料處理系統100，故以下僅就差異之處詳細說明。
在本實施例中，資料傳送裝置510和資料接收裝置520位於不同的時脈領域，故兩者之間的資料傳輸不同步。前述資料傳輸不同步可以是指資料接收裝置520未以任何手段限制的資料流通量大於資料傳送裝置510的資料流通量。在一些實施例中，資料傳送裝置510和資料接收裝置520位於相同時脈領域且兩者之間的資料傳輸不同步。緩衝電路530的控制電路534用於產生控制訊號r_GEn，其中控制訊號r_GEn用於控制時脈產生電路524產生具有指定頻率的讀取時脈訊號r_clk。藉由控制讀取時脈訊號r_clk的頻率，控制電路534能控制資料接收裝置520的運算電路522的資料流通量。在一些實施例中，控制訊號r_GEn用於禁能讀取時脈訊號r_clk。
第6圖為緩衝電路530的剩餘資料量以及讀取時脈訊號r_clk的頻率依據本揭示文件一實施例的示意圖。請同時參考第5圖和第6圖。控制電路134用於比較剩餘資料量與第5圖中大小不同的多個閾值THd~THf。在一些實施例中，閾值THd~THf分別為記憶體電路132的有效容量的50%、30%以及10%，但本揭示文件不以此為限。控制電路534會依據比較結果調整控制訊號r_GEn的波形(例如調整脈波寬度及/或工作週期)，進而使讀取時脈訊號r_clk的頻率隨著剩餘資料量變化。
由第6圖可知，控制電路534會令讀取時脈訊號r_clk的頻率與剩餘資料量大致上呈現正相關，亦即隨著剩餘資料量逐漸下降，控制電路534可以將讀取時脈訊號r_clk的頻率依序設置為由高至低排列的頻率Fe~Fh。在一些實施例中，頻率Fe可以是讀取時脈訊號r_clk未以任何手段調降的原始頻率；頻率Ff可以是頻率Fe的25%；頻率Fg可以是頻率Fe的12.5%；頻率Fh可以是頻率Fe的0%，代表讀取時脈訊號r_clk停止振盪而使輸出資料Dout的傳輸完全停止，但本揭示文件不以此為限。藉由適應性調整讀取時脈訊號r_clk的頻率，即使資料傳送裝置110和資料接收裝置120的資料傳輸不同步，記憶體電路132的剩餘資料量也不會歸零，以確保資料接收裝置120不會接收到錯誤的輸出資料Dout。以下將配合第7圖和第8圖舉例說明資料處理系統500如何適應性調整讀取時脈訊號r_clk的頻率。
第7圖為依據本揭示文件一實施例的資料處理系統500的時序圖。第8圖為依據本揭示文件另一實施例的資料處理系統500的時序圖。在第7、8圖中，下半部為上半部以虛線框起部分的放大時序圖。第8圖的時序接續於第7圖的時序之後。請先參考第5圖至第7圖，第7圖的寫入致能訊號w_en與讀取致能訊號r_en皆具有邏輯高準位，代表資料傳送裝置110正在傳送輸入資料Din且資料接收裝置120正在接收輸出資料Dout。不過，資料接收裝置120未以任何手段調降的原始資料流通量大於資料傳送裝置110的資料流通量，故記憶體電路132的剩餘資料量在第7圖的實施例中將逐漸下降。
當剩餘資料量高於閾值THd時，控制電路134可以將寫入時脈訊號w_clk設定為頻率Fa，亦即讀取時脈訊號r_clk不受限制的原始頻率。為了實現此配置，控制電路534會將控制訊號r_GEn保持於邏輯低準位，亦即控制訊號r_GEn具有0%的工作週期。邏輯低準位的控制訊號r_GEn允許時脈產生電路524產生讀取時脈訊號r_clk，而邏輯高準位的控制訊號r_GEn則會使時脈產生電路524停止產生讀取時脈訊號r_clk(亦即使讀取時脈訊號r_clk停止振盪)。運算電路522受到頻率Fa之讀取時脈訊號r_clk的控制，會以未受限制的資料流通量(以下稱為原始資料流通量)接收輸出資料Dout。
接著，若剩餘資料量下降至達到閾值THd，控制電路534可以將讀取時脈訊號r_clk設定為頻率Ff，以調降運算電路522的資料流通量。為了實現此設置，控制電路534會將控制訊號r_GEn設定為具有週期性的脈波，亦即週期性地禁止時脈產生電路524產生讀取時脈訊號r_clk，以降低讀取時脈訊號r_clk的頻率。具體而言，控制訊號r_GEn的頻率可以是頻率Fe的25%，且控制訊號r_GEn的邏輯高準位與邏輯低準位分別佔有一個週期的75%與25%，亦即控制訊號w_GEn具有75%的工作週期。如此一來，運算電路522的資料流通量會下降至原始資料流通量之25%。
若剩餘資料量繼續下降至達到閾值THe，控制電路534可以進一步增加控制訊號r_GEn的脈波寬度，以將讀取時脈訊號r_clk設定為頻率Fg，進而進一步調降運算電路522的資料流通量。此時，控制訊號r_GEn的頻率可以是頻率Fe的12.5%，且控制訊號r_GEn的邏輯高準位與邏輯低準位分別佔有一個週期的87.5%與12.5%，亦即控制訊號r_GEn具有87.5%的工作週期。如此一來，運算電路522的資料流通量會下降至原始資料流通量之12.5%。若記憶體電路532的剩餘資料量進一步下降至達到最小的閾值THf，控制電路134可以將控制訊號r_GEn維持於邏輯高準位，亦即控制訊號r_GEn具有100%的工作週期。此時，讀取時脈訊號r_clk會具有頻率Fh(亦即停止振盪)，而運算電路522會完全停止傳輸輸出資料Dout。
由上述可知，在記憶體電路532的剩餘資料量下降時，控制電路534會多次增加控制訊號r_GEn的脈波寬度以及工作週期，以多次降低讀取時脈訊號r_clk的頻率，進而多次降低運算電路522的資料流通量。
請接著參考第5圖、第6圖和第8圖。輸出資料Dout的傳輸過程在第8圖的時序開始時已停止，故記憶體電路532的剩餘資料量會逐漸上升。控制電路534可以在記憶體電路532的剩餘資料量上升時依次減少控制訊號r_GEn的脈波寬度以及工作週期，以依次增加讀取時脈訊號r_clk的頻率，進而逐漸提升運算電路522的資料流通量。具有通常知識者可以由上述配合第7圖的描述了解如何調整控制訊號r_GEn的波形以增加讀取時脈訊號r_clk的頻率，為簡潔起見，在此不重複贅述。
在上述多個實施例中，藉由漸進式改變寫入時脈訊號w_clk與讀取時脈訊號r_clk的頻率，第1圖的資料傳送裝置110與第5圖的資料接收裝置520的功率消耗得以漸進式變化，因而可以防止在第1圖的資料傳送裝置110與第5圖的資料接收裝置520中出現功率突波。換言之，上述多個實施例能提升電路可靠度。值得注意的是，閾值THa~THc和閾值THd~THf的數量與數值，以及頻率Fa~Fd和頻率Fe~Fh的數量與數值僅為示範性的實施例，並可以依據實際設計需求調整。例如，增加閾值數量有助於進一步降低電路的功率波動，而減少閾值數量可避免電路的功率被頻繁切換以提高穩定性。又例如，在設計寫入時脈訊號w_clk在各個階段的頻率時，可以考慮運算電路112的資料流通量以及記憶體電路132的有效容量，以使降頻之後的寫入時脈訊號w_clk能有效減緩記憶體電路132的剩餘資料量之上升速度。又例如，在設計讀取時脈訊號r_clk在各個階段的頻率時，可以考慮運算電路522的資料流通量以及記憶體電路532的有效容量，以使降頻之後的讀取時脈訊號r_clk能有效減緩記憶體電路532的剩餘資料量之下降速度。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
在此所使用的「及/或」的描述方式，包含所列舉的其中之一或多個項目的任意組合。另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。
以上僅為本揭示文件的較佳實施例，凡依本揭示文件請求項所做的均等變化與修飾，皆應屬本揭示文件的涵蓋範圍。
100,500:資料處理系統 110,510:資料傳送裝置 112,512:運算電路 114,514:時脈產生電路 120,520:資料接收裝置 122,522:運算電路 124,524:時脈產生電路 130,530:緩衝電路 132,532:記憶體電路 134,534:控制電路 Din:輸入資料 Dout:輸出資料 w_en:寫入致能訊號 r_en:讀取致能訊號 w_clk:寫入時脈訊號 r_clk:讀取時脈訊號 w_ptr:寫入指標 r_ptr:讀取指標 w_GEn,r_GEn:控制訊號 THa~THc,THd~THf:閾值 Fa~Fd,Fe~Fh:頻率
第1圖為依據本揭示文件一實施例的資料處理系統簡化後的功能方塊圖。 第2圖為緩衝電路的剩餘資料量以及寫入時脈訊號的頻率依據本揭示文件一實施例的示意圖。 第3圖為依據本揭示文件一實施例的資料處理系統的時序圖。 第4圖為依據本揭示文件另一實施例的資料處理系統的時序圖。 第5圖為依據本揭示文件一實施例的資料處理系統簡化後的功能方塊圖。 第6圖為緩衝電路的剩餘資料量以及讀取時脈訊號的頻率依據本揭示文件一實施例的示意圖。 第7圖為依據本揭示文件一實施例的資料處理系統的時序圖。 第8圖為依據本揭示文件另一實施例的資料處理系統的時序圖。
100:資料處理系統
110:資料傳送裝置
112:運算電路
114:時脈產生電路
120:資料接收裝置
122:運算電路
124:時脈產生電路
130:緩衝電路
132:記憶體電路
134:控制電路
Din:輸入資料
Dout:輸出資料
w_en:寫入致能訊號
r_en:讀取致能訊號
w_clk:寫入時脈訊號
r_clk:讀取時脈訊號
w_ptr:寫入指標
r_ptr:讀取指標
w_GEn:控制訊號

Claims (10)

  1. 一種緩衝電路，包含： 一記憶體電路，用於儲存來自一資料傳送裝置的一輸入資料，並用於將一輸出資料傳送至一資料接收裝置；以及 一控制電路，用於計算該記憶體電路的一剩餘資料量，且用於依據該剩餘資料量產生一控制訊號，其中該剩餘資料量代表該記憶體電路中將被傳送的資料量， 其中若該控制訊號用於控制該資料傳送裝置產生一寫入時脈訊號，該控制電路在該剩餘資料量上升時，藉由該控制訊號降低該寫入時脈訊號的頻率， 若該控制訊號用於控制該資料接收裝置產生一讀取時脈訊號，該控制電路在該剩餘資料量下降時，藉由該控制訊號降低該讀取時脈訊號的頻率。
  2. 如請求項1所述之緩衝電路，其中若該控制訊號用於禁能該資料傳送裝置產生該寫入時脈訊號，該控制電路在該剩餘資料量上升時，增加該控制訊號的一工作週期， 若該控制訊號用於禁能該資料接收裝置產生該讀取時脈訊號，該控制電路在該剩餘資料量下降時，增加該控制訊號的該工作週期。
  3. 如請求項1所述之緩衝電路，其中該記憶體電路依據該資料傳送裝置的該寫入時脈訊號執行一寫入運作以儲存該輸入資料，且該記憶體電路依據該資料接收裝置的該讀取時脈訊號執行一讀取運作以將該輸出資料傳送至該資料接收裝置。
  4. 如請求項1所述之緩衝電路，其中若該控制訊號用於禁能該資料傳送裝置產生該寫入時脈訊號，該控制電路用於比較該剩餘資料量與大小不同的多個第一閾值，該控制電路在該剩餘資料量上升達到該多個第一閾值的其中之一時，增加該控制訊號的一脈波寬度，在該剩餘資料量上升達到該多個第一閾值中的最大者時，該控制電路將該控制訊號的一工作週期設為100%， 若該控制訊號用於禁能該資料接收裝置產生該讀取時脈訊號，該控制電路用於比較該剩餘資料量與大小不同的多個第二閾值，該控制電路在該剩餘資料量下降達到該多個第二閾值的其中之一時，增加該控制訊號的該脈波寬度，在該剩餘資料量下降達到該多個第二閾值中的最小者時，該控制電路將該控制訊號的該工作週期設為100%。
  5. 如請求項1所述之緩衝電路，其中該資料傳送裝置和該資料接收裝置位於不同時脈領域。
  6. 如請求項1所述之緩衝電路，其中該資料傳送裝置和該資料接收裝置位於相同時脈領域，且該資料傳送裝置和該資料接收裝置執行一非同步資料傳輸。
  7. 如請求項1所述之緩衝電路，其中該記憶體電路具有一寫入指標和一讀取指標，該控制電路將該寫入指標減去該讀取指標以得到該剩餘資料量。
  8. 一種緩衝電路的操作方法，包含： 儲存來自一資料傳送裝置的一輸入資料至一記憶體電路，以自該記憶體電路將一輸出資料傳送至一資料接收裝置； 計算該記憶體電路的一剩餘資料量，其中該剩餘資料量代表該記憶體電路中將被傳送的資料量；以及 依據該剩餘資料量產生一控制訊號，包含： 若該控制訊號用於控制該資料傳送裝置產生一寫入時脈訊號，在該剩餘資料量上升時，藉由該控制訊號降低該寫入時脈訊號的頻率；以及 若該控制訊號用於控制該資料接收裝置產生一讀取時脈訊號，在該剩餘資料量下降時，藉由該控制訊號降低該讀取時脈訊號的頻率。
  9. 如請求項8所述之方法，其中依據該剩餘資料量產生該控制訊號還包含： 依據該剩餘資料量調整該控制訊號的一工作週期； 若該控制訊號用於禁能該資料傳送裝置產生該寫入時脈訊號，在該剩餘資料量上升時，增加該控制訊號的該工作週期；以及 若該控制訊號用於禁能該資料接收裝置產生該讀取時脈訊號，在該剩餘資料量下降時，增加該控制訊號的該工作週期。
  10. 一種資料處理系統，包含： 一資料傳送裝置，用於產生一寫入時脈訊號； 一資料接收裝置，用於產生一讀取時脈訊號； 一記憶體電路，用於儲存來自該資料傳送裝置的一輸入資料，並用於將一輸出資料傳送至該資料接收裝置；以及 一控制電路，用於計算該記憶體電路的一剩餘資料量，且用於依據該剩餘資料量產生一控制訊號，其中該剩餘資料量代表該記憶體電路中將被傳送的資料量， 其中若該控制訊號用於控制該資料傳送裝置產生該寫入時脈訊號，該控制電路在該剩餘資料量上升時，藉由該控制訊號降低該寫入時脈訊號的頻率， 若該控制訊號用於控制該資料接收裝置產生該讀取時脈訊號，該控制電路在該剩餘資料量下降時，藉由該控制訊號降低該讀取時脈訊號的頻率。
TW110143818A 2021-11-24 2021-11-24 資料處理系統、緩衝電路與緩衝電路的操作方法 TWI779935B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110143818A TWI779935B (zh) 2021-11-24 2021-11-24 資料處理系統、緩衝電路與緩衝電路的操作方法
US17/938,676 US20230162765A1 (en) 2021-11-24 2022-10-07 Data processing system, buffer circuit and method for operating buffer circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110143818A TWI779935B (zh) 2021-11-24 2021-11-24 資料處理系統、緩衝電路與緩衝電路的操作方法

Publications (2)

Publication Number Publication Date
TWI779935B true TWI779935B (zh) 2022-10-01
TW202321899A TW202321899A (zh) 2023-06-01

Family

ID=85475830

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110143818A TWI779935B (zh) 2021-11-24 2021-11-24 資料處理系統、緩衝電路與緩衝電路的操作方法

Country Status (2)

Country Link
US (1) US20230162765A1 (zh)
TW (1) TWI779935B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025076754A1 (en) * 2023-10-12 2025-04-17 Qualcomm Incorporated Adaptive memory frequency control for computing device and method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200625328A (en) * 2004-11-04 2006-07-16 Samsung Electronics Co Ltd A memory system, a memory device, a memory controller and method thereof
TW201027553A (en) * 2009-01-14 2010-07-16 Nanya Technology Corp DRAM column-command address control circuit and method
TW202022864A (zh) * 2018-12-06 2020-06-16 旺宏電子股份有限公司 記憶體電路
TW202129509A (zh) * 2020-01-21 2021-08-01 南韓商三星電子股份有限公司 高速且低功率傳輸及接收資料之記憶體裝置
TW202137015A (zh) * 2020-03-19 2021-10-01 日商鎧俠股份有限公司 半導體積體電路、記憶體控制器及記憶體系統

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200625328A (en) * 2004-11-04 2006-07-16 Samsung Electronics Co Ltd A memory system, a memory device, a memory controller and method thereof
TW201027553A (en) * 2009-01-14 2010-07-16 Nanya Technology Corp DRAM column-command address control circuit and method
TW202022864A (zh) * 2018-12-06 2020-06-16 旺宏電子股份有限公司 記憶體電路
TW202129509A (zh) * 2020-01-21 2021-08-01 南韓商三星電子股份有限公司 高速且低功率傳輸及接收資料之記憶體裝置
TW202137015A (zh) * 2020-03-19 2021-10-01 日商鎧俠股份有限公司 半導體積體電路、記憶體控制器及記憶體系統

Also Published As

Publication number Publication date
US20230162765A1 (en) 2023-05-25
TW202321899A (zh) 2023-06-01

Similar Documents

Publication Publication Date Title
CN106487372B (zh) 包括单线接口的装置和具有该装置的数据处理系统
US6895518B2 (en) Power and frequency adjustable UART device
US10491200B2 (en) Integrated circuit comprising circuitry to change a clock signal frequency while a data signal is valid
US8898503B2 (en) Low latency data transfer between clock domains operated in various synchronization modes
TWI791436B (zh) 晶粒上終端電路與記憶體系統
CN106453158A (zh) 异步先入先出缓冲器装置以及相关网络设备
TWI779935B (zh) 資料處理系統、緩衝電路與緩衝電路的操作方法
US9880949B1 (en) Cross clock compensation between layers in peripheral component interconnect express
US20070260778A1 (en) Memory controller with bi-directional buffer for achieving high speed capability and related method thereof
US9342097B2 (en) Microcontroller and method of controlling the same
CN117407335A (zh) Qspi控制器、芯片及数据读取方法
CN102882585B (zh) 用于数据记录与回放的装置、系统及方法
CN116204476A (zh) 数据处理系统、缓冲电路与缓冲电路的操作方法
US10331592B2 (en) Communication apparatus with direct control and associated methods
CN203071936U (zh) 用于数据记录与回放的装置及系统
JP5780050B2 (ja) 伝送システム
US8248129B2 (en) Signal delay circuit, clock transfer control circuit and semiconductor device having the same
US20250298456A1 (en) Receiving device and power managing method thereof
US12266422B2 (en) Communication system with mixed threshold voltage transistors
US20260039514A1 (en) Decision feedback equalizer for double data rate memory
US8885694B2 (en) Changing an operating performance point
CN107846230A (zh) 终端电路、接收器及相关联的终止方法
KR100609466B1 (ko) 신호 왜곡 현상을 제거한 유에스비 데이터 신호 송신회로
JP2006268656A (ja) 内部電源制御方法、内部電源回路、および半導体装置
TW201947390A (zh) 運算速度補償電路及其補償方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent