CN116204476A - 数据处理系统、缓冲电路与缓冲电路的操作方法 - Google Patents

Abstract

一种缓冲电路，其包括存储器电路与控制电路。存储器电路用于储存来自数据传送装置的输入数据，并用于将输出数据传送至数据接收装置。控制电路用于计算存储器电路的剩余数据量，且用于依据剩余数据量产生控制信号。剩余数据量代表存储器电路中将被传送的数据量。若控制信号用于控制数据传送装置产生写入时钟信号，控制电路在剩余数据量上升时，通过控制信号降低写入时钟信号的频率。若控制信号用于控制数据接收装置产生读取时钟信号，控制电路在剩余数据量下降时，通过控制信号降低读取时钟信号的频率。

Description

数据处理系统、缓冲电路与缓冲电路的操作方法

技术领域

本公开涉及一种数据处理系统、缓冲电路与缓冲电路的操作方法，尤指一种防止功率突波的数据处理系统、缓冲电路与缓冲电路的操作方法。

背景技术

随着消费性电子产品的功能日趋复杂，在数字电路系统中的多个电路块使用多个频率信号是常见的设计手段，亦即多个电路块可能属于不同的时钟域(clock domain)。数据信号在不同的时钟域之间传输时容易出现亚稳态(metastable state)，亚稳态可能使得数据信号在传输过程中变化为错误的电平。为了克服此问题，可以将缓冲电路设置在跨时钟域的数据传送路径上以用于暂存数据信号，以确保数据接收端能采样到稳定的数据信号。一般而言，缓冲电路会依据其剩余存储空间选择性地中断数据传输操作。然而，电路运作的突然中断会导致功率剧烈变化而容易引起功率突波(power ripple)。

发明内容

本公开提供一种缓冲电路，其包括存储器电路与控制电路。存储器电路用于储存来自数据传送装置的输入数据，并用于将输出数据传送至数据接收装置。控制电路用于计算存储器电路的剩余数据量，且用于依据剩余数据量产生控制信号。剩余数据量代表存储器电路中将被传送的数据量。若控制信号用于控制数据传送装置产生写入时钟信号，控制电路在剩余数据量上升时，通过控制信号降低写入时钟信号的频率。若控制信号用于控制数据接收装置产生读取时钟信号，控制电路在剩余数据量下降时，通过控制信号降低写入时钟信号的频率。

本公开提供一种缓冲电路的操作方法，其包括以下流程：储存来自数据传送装置的输入数据至存储器电路，以自存储器电路将输出数据传送至数据接收装置；计算存储器电路的剩余数据量，其中剩余数据量代表存储器电路中将被传送的数据量；以及依据剩余数据量调整控制信号的工作周期。依据剩余数据量产生控制信号包括以下流程：若控制信号用于控制数据传送装置产生写入时钟信号，在剩余数据量上升时，通过控制信号降低写入时钟信号的频率；以及若控制信号用于控制数据接收装置产生读取时钟信号，在剩余数据量下降时，通过控制信号降低读取时钟信号的频率。

本公开提供一种数据处理系统，其包括数据传送装置、数据接收装置、存储器电路与控制电路。数据传送装置用于产生写入时钟信号。数据接收装置用于产生读取时钟信号。存储器电路用于储存来自数据传送装置的输入数据，并用于将输出数据传送至数据接收装置。控制电路用于计算存储器电路的剩余数据量，且用于依据剩余数据量产生控制信号。剩余数据量代表存储器电路中将被传送的数据量。若控制信号用于控制数据传送装置产生写入时钟信号，控制电路在剩余数据量上升时，通过控制信号降低写入时钟信号的频率。若控制信号用于控制数据接收装置产生读取时钟信号，控制电路在剩余数据量下降时，通过控制信号降低读取时钟信号的频率。

上述缓冲电路、缓冲电路的操作方法与数据处理系统的优点之一是能防止功率突波。

附图说明

图1为依据本公开一实施例的数据处理系统简化后的功能方块图。

图2为缓冲电路的剩余数据量以及写入时钟信号的频率依据本公开一实施例的示意图。

图3为依据本公开一实施例的数据处理系统的时序图。

图4为依据本公开另一实施例的数据处理系统的时序图。

图5为依据本公开一实施例的数据处理系统简化后的功能方块图。

图6为缓冲电路的剩余数据量以及读取时钟信号的频率依据本公开一实施例的示意图。

图7为依据本公开一实施例的数据处理系统的时序图。

图8为依据本公开另一实施例的数据处理系统的时序图。

具体实施方式

以下将配合相关附图来说明本公开的实施例。在附图中，相同的标号表示相同或类似的组件或方法流程。

图1为依据本公开一实施例的数据处理系统100简化后的功能方块图。请先参考图1，数据处理系统100包括数据传送装置110、数据接收装置120和缓冲电路130。数据传送装置110和数据接收装置120位于不同的时钟域，因而两者之间的数据传输不同步。缓冲电路130耦接于数据传送装置110和数据接收装置120之间，用于暂存数据传送装置110传送至数据接收装置120的数据，以实现跨时钟域数据传输。在一些实施例中，数据传送装置110和数据接收装置120可以位于相同时钟域且两者执行异步数据传输。

数据传送装置110包括运算电路112和时钟发生电路114。为简洁起见，数据传送装置110中的其余组件和连接关系未绘示于图1中。运算电路112用于传送输入数据Din和写入使能信号w_en至缓冲电路130，其中写入使能信号w_en用于控制缓冲电路130执行写入运作以储存输入数据Din。时钟发生电路114用于产生写入时钟信号w_clk，其中写入时钟信号w_clk用于控制数据传送装置110中其他电路块的运作。在一些实施例中，当写入时钟信号w_clk停止振荡时，控制数据传送装置110中除了时钟发生电路114以外的其他电路块停止运作。例如，运算电路112传送输入数据Din的数据流通量可以正相关于写入时钟信号w_clk的频率，而当写入时钟信号w_clk停止振荡时，运算电路112可以停止传送输入数据Din。运算电路112的数据流通量代表运算电路112在单位时间内传送的输入数据Din的平均量值，为方便说明，运算电路112的数据流通量在本公开的一些段落中又称为数据传送装置110的数据流通量。在一些实施例中，运算电路112可以由直接存储器存取(DMA)控制器实现，或DMA控制器与视频处理芯片的组合实现，以将视频数据作为输入数据Din提供至缓冲电路130，但本公开不以此为限。

数据接收装置120包括运算电路122和时钟发生电路124。为简洁起见，数据接收装置120中的其余组件和连接关系未绘示于图1中。运算电路122用于自缓冲电路130接收输出数据Dout，并用于提供读取使能信号r_en至缓冲电路130，其中读取使能信号r_en用于控制缓冲电路130执行读取操作以提供输出数据Dout至运算电路122。时钟发生电路124用于产生读取时钟信号r_clk，其中读取时钟信号r_clk用于控制数据接收装置120中其他电路块的运作。在一些实施例中，当读取时钟信号r_clk停止振荡时，控制数据接收装置120中除了时钟发生电路124以外的其他电路块停止运作。例如，运算电路122接收输出数据Dout的数据流通量可以是正相关于读取时钟信号r_clk的频率，而当读取时钟信号r_clk停止振荡时，运算电路122可以停止接收输出数据Dout。运算电路122的数据流通量代表运算电路122在单位时间内接收的输出数据Dout的平均量值，为方便说明，运算电路122的数据流通量在本公开的一些段落中又称为数据接收装置120的数据流通量。在一些实施例中，运算电路122可以由时序控制器(TCON)实现，时序控制器用于依据输出数据Dout控制显示面板(未绘示)显示对应的画面，但本公开不以此为限。

缓冲电路130包括存储器电路132与控制电路134。存储器电路132用于依据写入使能信号w_en与写入时钟信号w_clk执行写入操作，并用于依据读取使能信号r_en和读取时钟信号r_clk执行读取操作。在一些实施例中，存储器电路132可以用先进先出(FIFO)存储器电路来实现。控制电路134用于依据存储器电路132的剩余数据量产生控制信号w_GEn，其中存储器电路132的剩余数据量指的是存储器电路132中暂存且将被传送至数据接收装置120的数据量。在一些实施例中，控制电路134可以接收存储器电路132的写入指针w_ptr和读取指针r_ptr，并将写入指针w_ptr减去读取指针r_ptr以得到剩余数据量。控制信号w_GEn用于控制时钟发生电路114产生具有指定频率的写入时钟信号w_clk。如前所述，运算电路122的数据流通量正相关于写入时钟信号w_clk的频率，通过控制写入时钟信号w_clk的频率，控制电路134能控制运算电路122的数据流通量。在一些实施例中，控制信号w_GEn用于禁能(disable)写入时钟信号w_clk，亦即，控制信号w_GEn用于停止使数据传送装置110产生写入时钟信号w_clk。

图2为缓冲电路130的剩余数据量以及写入时钟信号w_clk的频率依据本公开一实施例的示意图。请同时参考图1和图2。控制电路134用于比较剩余数据量与图2中大小不同的多个阈值THa～THc。在一些实施例中，阈值THa～THc分别为存储器电路132的有效容量的50％、70％以及90％，但本公开不以此为限。控制电路134会依据比较结果调整控制信号w_GEn的波形(例如调整脉冲宽度及/或工作周期)，进而使写入时钟信号w_clk的频率随着剩余数据量变化。例如，当存储器电路132的剩余数据量由低于阈值THa上升达到阈值THa时，控制电路134会将写入时钟信号w_clk由频率Fa切换至频率Fb；当存储器电路132的剩余数据量由阈值THa和THb之间下降至小于阈值THa时，控制电路134会将写入时钟信号w_clk由频率Fb切换至频率Fa，依此类推。控制信号w_GEn的波形与写入时钟信号w_clk的频率之间的对应关系将于后续配合图3和图4详细说明。

由图2可知，控制电路134会令写入时钟信号w_clk的频率与存储器电路132的剩余数据量大致上呈现负相关。在一些实施例中，频率Fa可以是写入时钟信号w_clk未以任何手段降低的原始频率；频率Fb可以是频率Fa的25％；频率Fc可以是频率Fa的12.5％；频率Fd可以是频率Fa的0％，代表写入时钟信号w_clk停止振荡而使输入数据Din的传输完全停止，但本公开不以此为限。通过适应性调整写入时钟信号w_clk的频率，即使数据传送装置110和数据接收装置120的数据传输不同步(例如数据传送装置110先行传送输入数据Din但数据接收装置120尚未开始接收输出数据Dout，或是数据传送装置110未以任何手段限制的数据流通量大于数据接收装置120的数据流通量)，存储器电路132的存储空间也不会完全耗尽，以确保数据传送装置110和数据接收装置120之间的数据传输不会遗失数据。以下将配合图3和图4举例说明数据处理系统100如何适应性调整写入时钟信号w_clk的频率。

图3为依据本公开一实施例的数据处理系统100的时序图。图4为依据本公开另一实施例的数据处理系统100的时序图。在图3、图4中，下半部为上半部以虚线框起部分的放大时序图。图4的时序接续于图3的时序之后。请先参考图1至图3，图3的写入使能信号w_en具有逻辑高电平而读取使能信号r_en具有逻辑低电平，代表数据传送装置110正在传送输入数据Din，而数据接收装置120尚未开始接收输出数据Dout。因此，存储器电路132的剩余数据量在图3的实施例中将逐渐上升。

当剩余数据量低于阈值THa时，存储器电路132尚有许多空间，控制电路134可以将写入时钟信号w_clk设定为频率Fa，亦即写入时钟信号w_clk的原始频率。为了实现此配置，控制电路134会将控制信号w_GEn保持于逻辑低电平，亦即控制信号w_GEn具有0％的工作周期(duty cycle)。逻辑低电平的控制信号w_GEn允许时钟发生电路114产生写入时钟信号w_clk，而逻辑高电平的控制信号w_GEn则会使时钟发生电路114停止产生写入时钟信号w_clk(亦即使写入时钟信号w_clk停止振荡)。运算电路122受到频率Fa的写入时钟信号w_clk的控制，会以未受任何手段降低的数据流通量(以下称为原始数据流通量)传送输入数据Din。

接着，若剩余数据量上升达到阈值THa，控制电路134可以将写入时钟信号w_clk设定为频率Fb，以降低运算电路122的数据流通量。为了实现此设置，控制电路134会将控制信号w_GEn设定为具有周期性的脉冲，亦即周期性地禁止时钟发生电路114产生写入时钟信号w_clk，以降低写入时钟信号w_clk的频率。具体而言，控制信号w_GEn的频率可以是频率Fa的25％，且控制信号w_GEn的逻辑高电平与逻辑低电平分别占有一个周期的75％与25％，亦即控制信号w_GEn具有75％的工作周期。如此一来，运算电路112的数据流通量会下降至原始数据流通量的25％。

若剩余数据量继续上升达到阈值THb，控制电路134可以进一步增加控制信号w_GEn的脉冲宽度，以将写入时钟信号w_clk设定为频率Fc，进而进一步降低运算电路112的数据流通量。此时，控制信号w_GEn的频率可以是频率Fa的12.5％，且控制信号w_GEn的逻辑高电平与逻辑低电平分别占有一个周期的87.5％与12.5％，亦即控制信号w_GEn具有87.5％的工作周期。如此一来，运算电路112的数据流通量会下降至原始数据流通量的12.5％。若存储器电路132的剩余数据量进一步上升达到最大的阈值THc，控制电路134可以将控制信号w_GEn维持在逻辑高电平，亦即控制信号w_GEn具有100％的工作周期。此时，写入时钟信号w_clk会具有频率Fd(亦即停止振荡)，而运算电路112会完全停止传输写入数据Din。

由上述可知，在存储器电路132的剩余数据量上升时，控制电路134会多次增加控制信号w_GEn的脉冲宽度以及工作周期，以多次降低写入时钟信号w_clk的频率，进而多次降低运算电路112的数据流通量。

请接着参考图1、图2和图4。在图4的实施例中，读取使能信号r_en由逻辑低电平切换至逻辑高电平，代表数据接收装置120开始自存储器电路132接收输出数据Dout，使得存储器电路132的剩余数据量逐渐下降。控制电路134可以在存储器电路132的剩余数据量下降时依次减少控制信号w_GEn的脉冲宽度以及工作周期，以依次增加写入时钟信号w_clk的频率，进而逐渐提升运算电路112的数据流通量。本技术领域的技术人员可以由上述配合图3的描述了解如何调整控制信号w_GEn的波形以增加写入时钟信号w_clk的频率，为简洁起见，在此不重复赘述。

图5为依据本公开一实施例的数据处理系统500简化后的功能方块图。数据处理系统500包括数据传送装置510、数据接收装置520与缓冲电路530。在结构上，数据传送装置510包括运算电路512和时钟发生电路514；数据接收装置520包括运算电路522和时钟发生电路524；缓冲电路530包括存储器电路532和控制电路534。在一些实施例中，数据传送装置510可以由各种合适的实时运算(real-time computing)半导体矽硅知识产权(siliconintellectual property)实现，而数据接收装置520可以由DMA控制器实现。如图5所示，数据处理系统500的功能方块之间的连接关系相似于图1的数据处理系统100，为简洁起见，在此不重复赘述。另外，数据处理系统500在操作上也相似于图1的数据处理系统100，故以下仅就差异之处详细说明。

在本实施例中，数据传送装置510和数据接收装置520位于不同的时钟域，故两者之间的数据传输不同步。前述数据传输不同步可以是指数据接收装置520未以任何手段限制的数据流通量大于数据传送装置510的数据流通量。在一些实施例中，数据传送装置510和数据接收装置520位于相同时钟域且两者之间的数据传输不同步。缓冲电路530的控制电路534用于产生控制信号r_GEn，其中控制信号r_GEn用于控制时钟发生电路524产生具有指定频率的读取时钟信号r_clk。通过控制读取时钟信号r_clk的频率，控制电路534能控制数据接收装置520的运算电路522的数据流通量。在一些实施例中，控制信号r_GEn用于禁能读取时钟信号r_clk，亦即，控制信号r_GEn用于停止使数据接收装置520产生读取时钟信号r_clk。

图6为缓冲电路530的剩余数据量以及读取时钟信号r_clk的频率依据本公开一实施例的示意图。请同时参考图5和图6。控制电路134用于比较剩余数据量与图5中大小不同的多个阈值THd～THf。在一些实施例中，阈值THd～THf分别为存储器电路132的有效容量的50％、30％以及10％，但本公开不以此为限。控制电路534会依据比较结果调整控制信号r_GEn的波形(例如调整脉冲宽度及/或工作周期)，进而使读取时钟信号r_clk的频率随着剩余数据量变化。

由图6可知，控制电路534会令读取时钟信号r_clk的频率与剩余数据量大致上呈现正相关，亦即随着剩余数据量逐渐下降，控制电路534可以将读取时钟信号r_clk的频率依序设置为由高至低排列的频率Fe～Fh。在一些实施例中，频率Fe可以是读取时钟信号r_clk未以任何手段降低的原始频率；频率Ff可以是频率Fe的25％；频率Fg可以是频率Fe的12.5％；频率Fh可以是频率Fe的0％，代表读取时钟信号r_clk停止振荡而使输出数据Dout的传输完全停止，但本公开不以此为限。通过适应性调整读取时钟信号r_clk的频率，即使数据传送装置110和数据接收装置120的数据传输不同步，存储器电路132的剩余数据量也不会归零，以确保数据接收装置120不会接收到错误的输出数据Dout。以下将配合图7和图8举例说明数据处理系统500如何适应性调整读取时钟信号r_clk的频率。

图7为依据本公开一实施例的数据处理系统500的时序图。图8为依据本公开另一实施例的数据处理系统500的时序图。在图7、图8中，下半部为上半部以虚线框起部分的放大时序图。第8图的时序接续于第7图的时序之后。请先参考图5至图7，图7的写入使能信号w_en与读取使能信号r_en皆具有逻辑高电平，代表数据传送装置110正在传送输入数据Din且数据接收装置120正在接收输出数据Dout。不过，数据接收装置120未以任何手段降低的原始数据流通量大于数据传送装置110的数据流通量，故存储器电路132的剩余数据量在图7的实施例中将逐渐下降。

当剩余数据量高于阈值THd时，控制电路134可以将写入时钟信号w_clk设定为频率Fa，亦即读取时钟信号r_clk不受限制的原始频率。为了实现此配置，控制电路534会将控制信号r_GEn保持在逻辑低电平，亦即控制信号r_GEn具有0％的工作周期。逻辑低电平的控制信号r_GEn允许时钟发生电路524产生读取时钟信号r_clk，而逻辑高电平的控制信号r_GEn则会使时钟发生电路524停止产生读取时钟信号r_clk(亦即使读取时钟信号r_clk停止振荡)。运算电路522受到频率Fa的读取时钟信号r_clk的控制，会以未受限制的数据流通量(以下称为原始数据流通量)接收输出数据Dout。

接着，若剩余数据量下降至达到阈值THd，控制电路534可以将读取时钟信号r_clk设定为频率Ff，以降低运算电路522的数据流通量。为了实现此设置，控制电路534会将控制信号r_GEn设定为具有周期性的脉冲，亦即周期性地禁止时钟发生电路524产生读取时钟信号r_clk，以降低读取时钟信号r_clk的频率。具体而言，控制信号r_GEn的频率可以是频率Fe的25％，且控制信号r_GEn的逻辑高电平与逻辑低电平分别占有一个周期的75％与25％，亦即控制信号w_GEn具有75％的工作周期。如此一来，运算电路522的数据流通量会下降至原始数据流通量的25％。

若剩余数据量继续下降至达到阈值THe，控制电路534可以进一步增加控制信号r_GEn的脉冲宽度，以将读取时钟信号r_clk设定为频率Fg，进而进一步降低运算电路522的数据流通量。此时，控制信号r_GEn的频率可以是频率Fe的12.5％，且控制信号r_GEn的逻辑高电平与逻辑低电平分别占有一个周期的87.5％与12.5％，亦即控制信号r_GEn具有87.5％的工作周期。如此一来，运算电路522的数据流通量会下降至原始数据流通量的12.5％。若存储器电路532的剩余数据量进一步下降至达到最小的阈值THf，控制电路134可以将控制信号r_GEn维持在逻辑高电平，亦即控制信号r_GEn具有100％的工作周期。此时，读取时钟信号r_clk会具有频率Fh(亦即停止振荡)，而运算电路522会完全停止传输输出数据Dout。

由上述可知，在存储器电路532的剩余数据量下降时，控制电路534会多次增加控制信号r_GEn的脉冲宽度以及工作周期，以多次降低读取时钟信号r_clk的频率，进而多次降低运算电路522的数据流通量。

请接着参考图5、图6和图8。输出数据Dout的传输过程在图8的时序开始时已停止，故存储器电路532的剩余数据量会逐渐上升。控制电路534可以在存储器电路532的剩余数据量上升时依次减少控制信号r_GEn的脉冲宽度以及工作周期，以依次增加读取时钟信号r_clk的频率，进而逐渐提升运算电路522的数据流通量。本技术领域的技术人员可以由上述配合图7的描述了解如何调整控制信号r_GEn的波形以增加读取时钟信号r_clk的频率，为简洁起见，在此不重复赘述。

在上述多个实施例中，通过渐进式改变写入时钟信号w_clk与读取时钟信号r_clk的频率，图1的数据传送装置110与图5的数据接收装置520的功率消耗得以渐进式变化，因而可以防止在图1的数据传送装置110与图5的数据接收装置520中出现功率突波。换言之，上述多个实施例能提升电路可靠度。值得注意的是，阈值THa～THc和阈值THd～THf的数量与数值，以及频率Fa～Fd和频率Fe～Fh的数量与数值仅为示范性的实施例，并可以依据实际设计需求调整。例如，增加阈值数量有助于进一步降低电路的功率波动，而减少阈值数量可避免电路的功率被频繁切换以提高稳定性。又例如，在设计写入时钟信号w_clk在各个阶段的频率时，可以考虑运算电路112的数据流通量以及存储器电路132的有效容量，以使降频之后的写入时钟信号w_clk能有效减缓存储器电路132的剩余数据量的上升速度。又例如，在设计读取时钟信号r_clk在各个阶段的频率时，可以考虑运算电路522的数据流通量以及存储器电路532的有效容量，以使降频之后的读取时钟信号r_clk能有效减缓存储器电路532的剩余数据量的下降速度。

在说明书及申请专利范围中使用了某些词汇来指称特定的组件。然而，本技术领域中具有普通知识的技术人员应可理解，同样的组件可能会用不同的名词来称呼。说明书及申请专利范围并不以名称的差异做为区分组件的方式，而是以组件在功能上的差异来做为区分的基准。在说明书及申请专利范围所提及的“包括”为开放式的用语，故应解释成“包括但不限定于”。另外，“耦接”在此包括任何直接及间接的连接手段。因此，若文中描述第一组件耦接于第二组件，则代表第一组件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二组件，或者通过其他组件或连接手段间接地电性或信号连接至该第二组件。

在此所使用的“及/或”的描述方式，包括所列举的其中之一或多个项目的任意组合。另外，除非说明书中特别指明，否则任何单数用语都同时包括复数的涵义。

以上仅为本公开的较佳实施例，凡依本公开权利要求所做的均等变化与修饰，皆应属本公开的涵盖范围。

附图标记说明：

100、500：数据处理系统

110、510：数据传送装置

112、512：运算电路

114、514：时钟发生电路

120、520：数据接收装置

122、522：运算电路

124、524：时钟发生电路

130、530：缓冲电路

132、532：存储器电路

134、534：控制电路

Din：输入数据

Dout：输出数据

w_en：写入使能信号

r_en：读取使能信号

w_clk：写入时钟信号

r_clk：读取时钟信号

w_ptr：写入指针

r_ptr：读取指针

w_GEn、r_GEn：控制信号

THa～THc、THd～THf：阈值

Fa～Fd、Fe～Fh：频率

Claims (10)

1.一种缓冲电路，包括：

存储器电路，用于储存来自数据传送装置的输入数据，并用于将输出数据传送至数据接收装置；以及

控制电路，用于计算该存储器电路的剩余数据量，且用于依据该剩余数据量产生控制信号，其中该剩余数据量代表该存储器电路中将被传送的数据量，

其中若该控制信号用于控制该数据传送装置产生写入时钟信号，该控制电路在该剩余数据量上升时，通过该控制信号降低该写入时钟信号的频率，

若该控制信号用于控制该数据接收装置产生读取时钟信号，该控制电路在该剩余数据量下降时，通过该控制信号降低该读取时钟信号的频率。

2.如权利要求1所述的缓冲电路，其中若该控制信号用于停止使该数据传送装置产生该写入时钟信号，该控制电路在该剩余数据量上升时，增加该控制信号的工作周期，

若该控制信号用于停止使该数据接收装置产生该读取时钟信号，该控制电路在该剩余数据量下降时，增加该控制信号的该工作周期。

3.如权利要求1所述的缓冲电路，其中该存储器电路依据该数据传送装置的该写入时钟信号执行写入操作以储存该输入数据，且该存储器电路依据该数据接收装置的该读取时钟信号执行读取操作以将该输出数据传送至该数据接收装置。

4.如权利要求1所述的缓冲电路，其中若该控制信号用于停止使该数据传送装置产生该写入时钟信号，该控制电路用于比较该剩余数据量与大小不同的多个第一阈值，该控制电路在该剩余数据量上升达到该多个第一阈值之一时，增加该控制信号的脉冲宽度，在该剩余数据量上升达到该多个第一阈值中的最大者时，该控制电路将该控制信号的工作周期设为100％，

若该控制信号用于停止使该数据接收装置产生该读取时钟信号，该控制电路用于比较该剩余数据量与大小不同的多个第二阈值，该控制电路在该剩余数据量下降达到该多个第二阈值之一时，增加该控制信号的该脉冲宽度，在该剩余数据量下降达到该多个第二阈值中的最小者时，该控制电路将该控制信号的该工作周期设为100％。

5.如权利要求1所述的缓冲电路，其中该数据传送装置和该数据接收装置位于不同时钟域。

6.如权利要求1所述的缓冲电路，其中该数据传送装置和该数据接收装置位于相同时钟域，且该数据传送装置和该数据接收装置执行异步数据传输。

7.如权利要求1所述的缓冲电路，其中该存储器电路具有写入指针和读取指针，该控制电路将该写入指针减去该读取指针以得到该剩余数据量。

8.一种缓冲电路的操作方法，包括：

储存来自数据传送装置的输入数据至存储器电路，以自该存储器电路将输出数据传送至数据接收装置；

计算该存储器电路的剩余数据量，其中该剩余数据量代表该存储器电路中将被传送的数据量；以及

依据该剩余数据量产生控制信号，包括：

若该控制信号用于控制该数据传送装置产生写入时钟信号，在该剩余数据量上升时，通过该控制信号降低该写入时钟信号的频率；以及

若该控制信号用于控制该数据接收装置产生读取时钟信号，在该剩余数据量下降时，通过该控制信号降低该读取时钟信号的频率。

9.如权利要求8所述的方法，其中依据该剩余数据量产生该控制信号还包括：

依据该剩余数据量调整该控制信号的工作周期；

若该控制信号用于停止使该数据传送装置产生该写入时钟信号，在该剩余数据量上升时，增加该控制信号的该工作周期；以及

若该控制信号用于停止使该数据接收装置产生该读取时钟信号，在该剩余数据量下降时，增加该控制信号的该工作周期。

10.一种数据处理系统，包括：

数据传送装置，用于产生写入时钟信号；

数据接收装置，用于产生读取时钟信号；

存储器电路，用于储存来自该数据传送装置的输入数据，并用于将输出数据传送至该数据接收装置；以及

控制电路，用于计算该存储器电路的剩余数据量，且用于依据该剩余数据量产生控制信号，其中该剩余数据量代表该存储器电路中将被传送的数据量，

其中若该控制信号用于控制该数据传送装置产生该写入时钟信号，该控制电路在该剩余数据量上升时，通过该控制信号降低该写入时钟信号的频率，

若该控制信号用于控制该数据接收装置产生该读取时钟信号，该控制电路在该剩余数据量下降时，通过该控制信号降低该读取时钟信号的频率。

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