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TWI791436B - 晶粒上終端電路與記憶體系統 - Google Patents

晶粒上終端電路與記憶體系統 Download PDF

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TWI791436B
TWI791436B TW106116404A TW106116404A TWI791436B TW I791436 B TWI791436 B TW I791436B TW 106116404 A TW106116404 A TW 106116404A TW 106116404 A TW106116404 A TW 106116404A TW I791436 B TWI791436 B TW I791436B
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die
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termination circuit
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朴志雲
金炳浩
Original Assignee
南韓商三星電子股份有限公司
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Abstract

一種晶粒上終端(ODT)電路，所述晶粒上終端電路連 接至接收資料訊號的輸入緩衝器，所述晶粒上終端電路包括：至少一個終端電阻器，連接至所述輸入緩衝器；以及至少一個開關裝置，被配置成控制所述終端電阻器與所述輸入緩衝器之間的連接。所述開關裝置根據關於所述資料訊號的資訊而接通或斷開。所述關於所述資料訊號的資訊包括以下中的至少一者：所述資料訊號的圖案資訊、所述資料訊號的頻率資訊、及傳輸所述資料訊號的通道的長度資訊。

Description

晶粒上終端電路與記憶體系統 [相關申請案的交叉參考]
本申請案根據35 U.S.C.§119主張於2016年7月21日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0092898號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於一種晶粒上終端電路，且更具體而言是有關於一種包括所述晶粒上終端電路之記憶體裝置與一種包括所述記憶體裝置之記憶體系統。
各種種類的記憶體裝置已因其容量的增大及運作速度的提高而使訊號完整性(signal integrity)劣化。舉例而言，隨著記憶體裝置的運作速度的提高，經由將記憶體控制器連接至記憶體裝置的通道而傳輸的資料的頻寬可能增大。此可能使訊號品質劣化。因此，已使用晶粒上終端(on-die termination，ODT)電路來減少訊號雜訊。然而，晶粒上終端電路的使用可能造成功耗增大及溫度升高。
根據本發明概念的示例性實施例，提供一種晶粒上終端(ODT)電路，所述晶粒上終端電路連接至接收資料訊號的輸入緩衝器。所述晶粒上終端電路包括：至少一個終端電阻器，連接至所述輸入緩衝器；以及至少一個開關裝置，被配置成控制所述終端電阻器與所述輸入緩衝器之間的連接。所述開關裝置根據關於所述資料訊號的資訊而接通或斷開。
根據本發明概念的示例性實施例，提供一種記憶體裝置，所述記憶體裝置包括：輸入緩衝器，被配置成接收資料訊號；晶粒上終端電路，連接至所述輸入緩衝器；以及晶粒上終端控制器，被配置成偵測所述資料訊號的圖案並因應於所述資料訊號的所述圖案而控制所述晶粒上終端電路的接通及斷開。
根據本發明概念的示例性實施例，提供一種記憶體系統，所述記憶體系統包括：記憶體裝置，包括第一記憶體裝置及第二記憶體裝置。所述第一記憶體裝置包括至少一個第一晶粒上終端電路，且所述第二記憶體裝置包括至少一個第二晶粒上終端電路。所述記憶體系統更包括：記憶體控制器，被配置成經由第一通道為所述第一記憶體裝置提供第一資料訊號，經由第二通道為所述第二記憶體裝置提供第二資料訊號，並分別根據所述第一資料訊號的圖案及所述第二資料訊號的圖案來控制所述第一晶粒上終端電路及所述第二晶粒上終端電路的接通及斷開。
根據本發明概念的示例性實施例，提供一種記憶體裝 置，所述記憶體裝置包括：輸入緩衝器，在輸入端子處接收資料訊號；晶粒上終端電路，連接至所述輸入緩衝器的所述輸入端子，其中所述晶粒上終端電路包括連接至電源電壓的第一電阻器、連接至地電壓的第二電阻器、連接至所述第一電阻器的第一開關、及連接至所述第二電阻器的第二開關；以及晶粒上終端控制器，連接至所述輸入緩衝器的輸出端子，所述晶粒上終端控制器被配置成自所述輸入緩衝器接收所述資料訊號，因應於所述資料訊號而產生控制訊號並將所述控制訊號提供至所述晶粒上終端電路。
為使本發明的前述及其他特徵及優點可易於理解，以下詳細闡述附有圖的若干示例性實施例。
100、100’、723、724、820、920:記憶體裝置
110、110’、721A、722A、821、914:輸入緩衝器
120、120’:內部電路
130、130’、721B、722B、822、915:晶粒上終端電路
140、140’、240、340A、340B、440A、440B、540、640、721C、722C、813、916:晶粒上終端控制器
145’:反相器
241、341A、441A、441B、541、641:資料訊號圖案偵測器
242、341B、342A、442A、442B、542、642:晶粒上終端控制訊號產生器
341B_1、343A、343B、543、643:延遲單元
341B_2:異或門
441A_1:偵測時序控制邏輯
442A_1、442B_1:持續週期控制邏輯
442B_3:賦能/去能控制邏輯
543_1:延遲間隔控制邏輯
644:控制資訊儲存器
700、800、900:記憶體系統
710、810、910、2500:記憶體控制器
711、811:輸出緩衝器單元
711A、712A、924:輸出緩衝器
720:記憶體裝置群組
721:記憶體裝置/第一記憶體裝置
722:記憶體裝置/第二記憶體裝置
823:晶粒上終端控制訊號接收器
2000:固態驅動機
2100:處理器
2200:主機介面
2300:隨機存取記憶體
2400:快取緩衝器隨機存取記憶體
2600:快閃記憶體裝置
CH、CH’、CH3、CH4:通道
CH1:通道/第一通道
CH2:通道/第二通道
CHI:通道長度資訊
DQ:資料訊號
DQ’:經延遲資料訊號
DQ1:訊號/資料訊號/第一資料訊號
DQ2:訊號/資料訊號/第二資料訊號
DQ_FI:頻率資訊/資料訊號頻率資訊
DP_A:規定延遲時間/延遲間隔
DP_B、DP2:延遲間隔
DP1:偵測週期
DPI:資料圖案資訊
ODT_CS:晶粒上終端控制訊號
ODT_CS’:經延遲晶粒上終端控制訊號
PAD:墊
R1:第一電阻器
R2:第二電阻器
RDQ:讀出資料訊號
SP:持續週期
SP1_A:第一持續週期
SP1_B:持續週期/第一持續週期
SP1_C:持續週期/第一持續週期/接通持續週期
SP2_A:第二持續週期
SP2_B:持續週期/第二持續週期
SP2_C:持續週期/第二持續週期/斷開持續週期
SW1:第一開關
SW2:第二開關
T1:時刻/第一時刻
T1’、T2’、TE1、TE2:端子
T2:第二時刻
T3:第三時刻
T4:第四時刻
T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15、T16:時刻
T8:第八時刻
TABLE:控制表
UI_A、UI_B:單位間隔
VDDQ:電源電壓
VSSQ:地電壓
圖1是根據本發明概念示例性實施例的包括晶粒上終端(ODT)電路的記憶體裝置的方塊圖。
圖2是根據本發明概念示例性實施例的晶粒上終端電路的詳細方塊圖。
圖3是根據本發明概念示例性實施例的晶粒上終端控制器的方塊圖。
圖4是用於闡釋根據本發明概念示例性實施例的控制晶粒上終端電路的方法的時序圖。
圖5A是根據本發明概念示例性實施例的晶粒上終端控制器的方塊圖。
圖5B是根據本發明概念示例性實施例的晶粒上終端控制器的電路圖。
圖6是用於闡釋根據本發明概念示例性實施例的控制晶粒上終端電路的方法的時序圖。
圖7A及圖7B是根據本發明概念示例性實施例的晶粒上終端控制器的方塊圖。
圖8及圖9是用於闡釋根據本發明概念示例性實施例的控制晶粒上終端電路的方法的時序圖。
圖10是根據本發明概念示例性實施例的晶粒上終端控制器的方塊圖。
圖11及圖12是用於闡釋根據本發明概念示例性實施例的控制晶粒上終端電路的方法的時序圖。
圖13是根據本發明概念示例性實施例的晶粒上終端控制器的方塊圖。
圖14是根據本發明概念示例性實施例的記憶體系統的方塊圖。
圖15是根據本發明概念示例性實施例的記憶體系統的方塊圖。
圖16是根據本發明概念示例性實施例的記憶體系統的方塊圖。
圖17是根據本發明概念示例性實施例的固態驅動機(solid state drive，SSD)的方塊圖。
圖1是根據本發明概念示例性實施例的包括晶粒上終端(ODT)電路的記憶體裝置的方塊圖。
參照圖1，記憶體裝置100可包括輸入緩衝器110、內部電路120、晶粒上終端(ODT)電路130、及晶粒上終端控制器140。輸入緩衝器110可經由墊PAD自外部接收資料訊號DQ。輸入緩衝器110可將所接收資料訊號DQ傳送至內部電路120。在晶粒上終端電路130接通的同時，晶粒上終端電路130可在輸入緩衝器110藉由將阻抗匹配電阻分量(impedance-matching resistance component)提供至輸入緩衝器110的輸入級(input stage)來接收資料訊號DQ時抑制輸入緩衝器110的輸入級處的訊號反射。 換言之，晶粒上終端電路130可連接至輸入緩衝器110的輸入級以提高訊號完整性。根據本發明概念的示例性實施例，晶粒上終端電路130可包括終端電阻器及開關裝置，所述終端電阻器被配置成將電阻分量提供至輸入緩衝器110的輸入級，所述開關裝置被配置成控制終端電阻器與輸入緩衝器110的輸入級的連接。
晶粒上終端控制器140可自輸入緩衝器110接收資料訊號DQ，使用資料訊號DQ產生晶粒上終端控制訊號ODT_CS，並為晶粒上終端電路130提供晶粒上終端控制訊號ODT_CS以控制晶粒上終端電路130的接通及斷開。然而，晶粒上終端控制器140亦可自外部直接接收資料訊號DQ。根據本發明概念的示例性實施例，晶粒上終端控制器140可根據資料訊號DQ的圖案來控制晶 粒上終端電路130的接通及斷開。此外，晶粒上終端控制器140可基於例如以下來控制晶粒上終端電路130的接通及斷開：資料訊號DQ的頻率的資訊及/或傳輸資料訊號DQ的通道的長度的資訊。傳輸資料訊號DQ的通道可為例如位於用於發送資料訊號DQ的記憶體控制器的輸出緩衝器與用於接收資料訊號DQ的記憶體裝置的輸入緩衝器之間的傳輸線、或者位於連接至記憶體控制器的輸出緩衝器的端子與連接至記憶體裝置的輸入緩衝器的端子之間的傳輸線。晶粒上終端控制器140可自外部接收頻率的資訊及通道長度的資訊或者基於內部時鐘訊號的頻率資訊來獲得資料訊號DQ的頻率資訊。然而，以上所述獲取方法僅為示例性的且本發明概念並非僅限於此。包括資料訊號DQ的圖案資訊、資料訊號DQ的頻率資訊、及通道長度資訊中的至少一者的資訊在下文中可被稱作關於資料訊號DQ的資訊。舉例而言，晶粒上終端控制器140可基於所述關於資料訊號DQ的資訊來控制晶粒上終端電路130的接通及斷開。
在包括記憶體裝置100的記憶體系統中，傳輸資料訊號DQ的通道的長度的增大及資料訊號DQ的頻率的增大可能造成阻抗失配(impedance mismatching)。阻抗失配可能引發因資料訊號DQ的反射而造成的雜訊。為減少雜訊，晶粒上終端控制器140判斷晶粒上終端電路130是欲被接通還是欲被斷開。舉例而言，晶粒上終端控制器140可基於確定結果而在預定延遲間隔之後控制晶粒上終端電路130的接通及斷開。換言之，晶粒上終端控制器 140可將晶粒上終端電路130控制成使得晶粒上終端電路130被接通及斷開的時刻不同於晶粒上終端電路130的接通狀態及斷開狀態被確定的時刻。
舉例而言，偵測資料訊號DQ的圖案可意指偵測資料訊號DQ的位準狀態中的變化。在此種情形中，晶粒上終端控制器140可確定晶粒上終端電路130欲在資料訊號DQ的位準改變狀態時接通且確定晶粒上終端電路130欲在資料訊號DQ的位準維持不變時斷開。晶粒上終端控制器140可基於確定結果而在所述延遲間隔之後控制晶粒上終端電路130的接通及斷開。根據本發明概念的示例性實施例，晶粒上終端控制器140可根據資料訊號DQ的頻率資訊及/或傳輸資料訊號DQ的通道的長度資訊而以不同方式設定延遲間隔。以下將對此予以詳細闡述。在本發明概念的示例性實施例中，晶粒上終端控制器140可不在控制晶粒上終端電路130的接通及斷開的時序與確定晶粒上終端電路130的接通狀態及斷開狀態的時序之間維持延遲間隔。在此種情形中，確定晶粒上終端電路130的接通狀態及斷開狀態的時序與控制晶粒上終端電路130的接通及斷開的時序等同或近似相同。
根據本發明概念的示例性實施例，晶粒上終端控制器140可將晶粒上終端電路130控制成使得接通狀態或斷開狀態在預訂持續週期期間維持不變。換言之，晶粒上終端控制器140可將晶粒上終端電路130控制成使得晶粒上終端電路130的狀態自斷開狀態改變成接通狀態或自接通狀態改變成斷開狀態，或者晶粒上 終端電路130根據資料訊號DQ的圖案來維持斷開狀態或接通狀態。另外，晶粒上終端控制器140可將晶粒上終端電路130控制成使得晶粒上終端電路130的狀態在預定持續週期期間維持不變。晶粒上終端控制器140可根據資料訊號DQ的頻率資訊及/或傳輸資料訊號DQ的通道的長度資訊而以不同方式設定所述持續週期的長度。此外，晶粒上終端控制器140可將晶粒上終端電路130維持接通狀態的持續週期設定成與晶粒上終端電路130維持斷開狀態的持續週期不同。以下將對此予以詳細闡述。另外，儘管圖1說明晶粒上終端控制器140包括於記憶體裝置100中，然而晶粒上終端控制器140的位置並非僅限於此且可包括於記憶體控制器中。以下將對此予以詳細闡述。
根據本發明概念示例性實施例的記憶體裝置100的晶粒上終端控制器140在記憶體裝置100以讀取模式或寫入模式運作的同時基於資料訊號DQ的圖案來動態地控制晶粒上終端電路130的接通及斷開。因此，晶粒上終端電路130中的功耗降低且阻抗匹配被有效地達成。
圖2詳細說明根據本發明概念示例性實施例的晶粒上終端電路。
參照圖2，記憶體裝置100’可包括輸入緩衝器110’、內部電路120’、晶粒上終端電路130’、晶粒上終端控制器140’、及反相器145’。根據本發明概念示例性實施例的晶粒上終端電路130’可包括第一電阻器R1及第二電阻器R2，第一電阻器R1的一 端連接至電源電壓VDDQ，第二電阻器R2的一端連接至地電壓VSSQ。另外，晶粒上終端電路130’可更包括第一開關SW1及第二開關SW2，第一開關SW1連接於第一電阻器R1的另一端與輸入緩衝器110’的輸入端子之間，第二開關SW2連接於第二電阻器R2的另一端與輸入緩衝器110’的輸入端子之間。晶粒上終端控制器140’可基於資料訊號DQ的圖案來產生晶粒上終端控制訊號ODT_CS以將晶粒上終端控制訊號ODT_CS提供至晶粒上終端電路130’。可根據晶粒上終端控制訊號ODT_CS來控制第一開關SW1及第二開關SW2中的每一者的接通狀態或斷開狀態。
晶粒上終端控制器140’可當資料訊號DQ的位準改變狀態時將第一開關SW1及第二開關SW2控制成接通，以使得晶粒上終端電路130’被接通。另外，晶粒上終端控制器140’可當資料訊號DQ維持預定位準時將第一開關SW1及第二開關SW2控制成斷開，以使得晶粒上終端電路130’斷開。
圖2中所示晶粒上終端電路130’僅為示例性的，且本發明概念並非僅限於此。舉例而言，晶粒上終端電路130’可使用各種電路來實作。舉例而言，晶粒上終端電路130’可使用記憶體裝置100’中所包括的輸出緩衝器來實作。換言之，當記憶體裝置100’將讀出資料發送至外部裝置(例如，記憶體控制器)時，記憶體裝置100’的用於輸出所述讀出資料的輸出緩衝器內的一些電路可在接收資料訊號DQ的同時作為晶粒上終端電路130’運作。
圖3是根據本發明概念示例性實施例的晶粒上終端控制 器的方塊圖。圖4是用於闡釋根據本發明概念示例性實施例的控制晶粒上終端電路的方法的時序圖。
參照圖3，晶粒上終端控制器240可包括資料訊號圖案偵測器241及晶粒上終端控制訊號產生器242。根據本發明概念示例性實施例的資料訊號圖案偵測器241可接收資料訊號DQ並偵測資料訊號DQ的圖案。舉例而言，資料訊號圖案偵測器241可偵測資料訊號DQ的位準是否變化以產生資料圖案資訊DPI。晶粒上終端控制訊號產生器242可基於資料圖案資訊DPI來產生晶粒上終端控制訊號ODT_CS以提供至晶粒上終端電路。儘管資料訊號圖案偵測器241與晶粒上終端控制訊號產生器242在圖3中被單獨地繪示，然而資料訊號圖案偵測器241與晶粒上終端控制訊號產生器242可整合成單個區塊或電路。以下將對此予以詳細闡述。
參照圖3及圖4，資料訊號DQ可被劃分成各自具有預定長度的單位間隔UI_A。單位間隔UI_A可代表資料訊號DQ的位元週期。換言之，單位間隔UI_A可對應於資料訊號DQ的頻率的倒數。在本發明概念的示例性實施例中，資料訊號DQ的頻率被假定為‘A’赫茲(Hz)，且第一時刻T1與第二時刻T2之間的間隔可對應於單位間隔UI_A。資料訊號圖案偵測器241可偵測資料訊號DQ的位準在時刻T1處是否變化。舉例而言，資料訊號圖案偵測器241可偵測資料訊號DQ在時刻T1處自低狀態至高狀態的躍遷，且晶粒上終端控制訊號產生器242可因應於表示偵測結果的資料圖案資訊DPI而產生晶粒上終端控制訊號ODT_CS以接通 晶粒上終端電路。因此，晶粒上終端控制訊號產生器242可在自第一時刻T1起的第一持續週期SP1_A期間產生為高狀態的晶粒上終端控制訊號ODT_CS。晶粒上終端電路可藉由晶粒上終端控制訊號ODT_CS而接通且在第一持續週期SP1_A期間維持接通狀態。
此後，資料訊號圖案偵測器241可偵測資料訊號DQ的位準在第二時刻T2處是否變化。舉例而言，資料訊號圖案偵測器241可偵測資料訊號DQ在第二時刻T2處自高狀態至低狀態的躍遷，且晶粒上終端控制訊號產生器242可因應於表示偵測結果的資料圖案資訊DPI而產生晶粒上終端控制訊號ODT_CS以接通晶粒上終端電路。晶粒上終端控制訊號產生器242可在自第二時刻T2起的第一持續週期SP1_A期間產生為高狀態的晶粒上終端控制訊號ODT_CS。晶粒上終端電路可因應於晶粒上終端控制訊號ODT_CS而像之前一樣在第一持續週期SP1_A期間維持接通狀態。
資料訊號圖案偵測器241可偵測資料訊號DQ的位準在第三時刻T3處是否變化。舉例而言，資料訊號圖案偵測器241可偵測出資料訊號DQ在第三時刻T3處維持低狀態，且晶粒上終端控制訊號產生器242可因應於表示偵測結果的資料圖案資訊DPI而產生晶粒上終端控制訊號ODT_CS以斷開晶粒上終端電路。晶粒上終端控制訊號產生器242可在自第三時刻T3起的第二持續週期SP2_A期間產生為低狀態的晶粒上終端控制訊號ODT_CS。晶 粒上終端電路可藉由晶粒上終端控制訊號ODT_CS而斷開且因應於晶粒上終端控制訊號ODT_CS而在第二持續週期SP2_A期間維持斷開狀態。
資料訊號圖案偵測器241可偵測資料訊號DQ的位準在第四時刻T4處是否變化。舉例而言，資料訊號圖案偵測器241可偵測出資料訊號DQ在第四時刻T4處自低狀態至高狀態的躍遷，且晶粒上終端控制訊號產生器242可因應於表示偵測結果的資料圖案資訊DPI而產生晶粒上終端控制訊號ODT_CS以接通晶粒上終端電路。晶粒上終端控制訊號產生器242可在自第四時刻T4起的第一持續週期SP1_A期間產生為高狀態的晶粒上終端控制訊號ODT_CS。晶粒上終端電路可藉由晶粒上終端控制訊號ODT_CS而接通且因應於晶粒上終端控制訊號ODT_CS而在自第四時刻T4起的第一持續週期SP1_A期間維持接通狀態。
如上所述，資料訊號圖案偵測器241可以預定頻率偵測資料訊號DQ的圖案，且晶粒上終端控制訊號產生器242可根據資料訊號DQ的所偵測的圖案來產生晶粒上終端控制訊號ODT_CS以將晶粒上終端控制訊號ODT_CS提供至晶粒上終端電路。根據本發明概念示例性實施例的資料訊號圖案偵測器241可以單位間隔UI_A為週期來偵測資料訊號DQ的圖案。另外，資料訊號圖案偵測器241可以多個單位間隔為週期來偵測資料訊號DQ的圖案。然而，本發明概念並非僅限於此。舉例而言，資料訊號圖案偵測器241可無週期地偵測資料訊號DQ的圖案，且晶粒上 終端控制訊號產生器242可根據所無週期偵測的資料訊號DQ的圖案來產生晶粒上終端控制訊號ODT_CS。
另外，晶粒上終端控制訊號產生器242可改變用於維持晶粒上終端電路的接通狀態的第一持續週期SP1_A的歷時及用於維持晶粒上終端電路的斷開狀態的第二持續週期SP2_A的歷時。根據本發明概念的示例性實施例，晶粒上終端控制訊號產生器242可相對於單位間隔UI_A來改變第一持續週期SP1_A的歷時及第二持續週期SP2_A的歷時。舉例而言，晶粒上終端控制訊號產生器242可改變第一持續週期SP1_A的歷時及第二持續週期SP2_A的歷時對單位間隔UI_A的比率SP1_A/UI_A及SP2_A/UI_A。如圖4中所示，晶粒上終端控制訊號產生器242可將比率SP1_A/UI_A及SP2_A/UI_A設定成‘1’。換言之，晶粒上終端控制訊號產生器242可將第一持續週期SP1_A的歷時及第二持續週期SP2_A的歷時設定成與單位間隔UI_A相同。此外，晶粒上終端控制訊號產生器242可將第一持續週期SP1_A的歷時及第二持續週期SP2_A的歷時設定成與多於一個單位間隔UI_A的歷時相同。然而，本發明概念並非僅限於此。舉例而言，晶粒上終端控制訊號產生器242可以各種方式來設定第一持續週期SP1_A的歷時及第二持續週期SP2_A的歷時，以使得第一持續週期SP1_A的歷時及第二持續週期SP2_A的歷時對單位間隔UI_A的比率SP1_A/UI_A及SP2_A/UI_A具有各種值。
在本發明概念的示例性實施例中，晶粒上終端控制訊號 產生器242可將第一持續週期SP1_A的歷時與第二持續週期SP2_A的歷時設定成彼此不同並基於有區別的歷時來產生晶粒上終端控制訊號ODT_CS。舉例而言，其中晶粒上終端電路藉由晶粒上終端控制訊號ODT_CS來維持接通狀態的時間間隔可不同於其中晶粒上終端電路維持斷開狀態的另一時間間隔。
慮及因在資料訊號DQ的躍遷間隔期間產生的阻抗失配而造成的雜訊，根據本發明概念示例性實施例的晶粒上終端控制器240被配置成選擇性地(例如，僅在資料訊號DQ的躍遷間隔中)接通晶粒上終端電路。因此，會提供有效的電路端接且在抑制晶粒上終端電路中的功耗的同時提高訊號完整性。
圖5A是根據本發明概念示例性實施例的晶粒上終端控制器的方塊圖。圖5B是根據本發明概念示例性實施例的晶粒上終端控制器的電路圖。圖6是用於闡釋根據本發明概念示例性實施例的控制晶粒上終端電路的方法的時序圖。
參照圖5A，晶粒上終端控制器340A可包括資料訊號圖案偵測器341A、晶粒上終端控制訊號產生器342A、及延遲單元343A。相較於圖3所示晶粒上終端控制器240，圖5A所示晶粒上終端控制器340A更包括延遲單元343A。由於圖5A中所示資料訊號圖案偵測器341A及晶粒上終端控制訊號產生器342A相似於圖3中所示者，因此以下闡述晶粒上終端控制器340A時將著重於延遲單元343A。
延遲單元343A可基於資料訊號DQ的圖案而將由晶粒上 終端控制訊號產生器342A產生的晶粒上終端控制訊號ODT_CS延遲規定延遲時間並將經延遲晶粒上終端控制訊號ODT_CS’提供至晶粒上終端電路。由輸入至記憶體裝置的資料訊號DQ的反射造成的雜訊的延遲相依於例如傳輸資料訊號DQ的通道的長度或資料訊號DQ的頻率。因此，根據本發明概念示例性實施例的延遲單元343A可利用延遲間隔將晶粒上終端控制訊號ODT_CS延遲以控制晶粒上終端電路在產生經延遲雜訊的時序處接通及斷開，所述延遲間隔的歷時是基於傳輸資料訊號DQ的通道的長度資訊及資料訊號DQ的頻率來變化。然而，在本發明概念示例性實施例中，延遲單元343A可包括於晶粒上終端控制訊號產生器342A中，且由晶粒上終端控制訊號產生器342A產生的晶粒上終端控制訊號ODT_CS可包括由延遲單元343A引入的延遲間隔。
參照圖5A及圖6，根據本發明概念的示例性實施例，延遲單元343A可將晶粒上終端控制訊號ODT_CS延遲規定延遲時間DP_A並將經延遲晶粒上終端控制訊號ODT_CS’提供至晶粒上終端電路。根據本發明概念的示例性實施例，可藉由經延遲晶粒上終端控制訊號ODT_CS’而控制晶粒上終端電路在產生經延遲雜訊的時序處接通及斷開。舉例而言，延遲單元343A可設定與雜訊延遲時序對應的延遲間隔並將被延遲所述延遲間隔的晶粒上終端控制訊號ODT_CS提供至晶粒上終端電路，以使得晶粒上終端電路可在產生經延遲雜訊的時序處接通或維持處於接通狀態。
根據本發明概念的示例性實施例，當延遲單元343A改變 延遲間隔DP_A的歷時時，延遲單元343A可相對於資料訊號DQ的單位間隔UI_A來改變延遲間隔DP_A的歷時。舉例而言，延遲單元343A可改變延遲間隔DP_A對單位間隔UI_A的比率DP_A/UI_A。如圖6中所示，延遲單元343A可在對晶粒上終端控制訊號ODT_CS的延遲間隔進行設定時將比率DP_A/UI_A設定為‘0.5’。然而，本發明概念並非僅限於此。舉例而言，延遲單元343A可以各種方式來設定延遲間隔DP_A，以使得延遲間隔DP_A對單位間隔UI_A的比率DP_A/UI_A相應地變化。
參照圖5B，晶粒上終端控制器340B可包括晶粒上終端控制訊號產生器341B及延遲單元343B。晶粒上終端控制訊號產生器341B被配置成偵測資料訊號DQ的圖案並基於資料訊號DQ的圖案來產生晶粒上終端控制訊號ODT_CS。圖5A中所示資料訊號圖案偵測器341A及晶粒上終端控制訊號產生器342A的配置可被併入圖5B所示晶粒上終端控制訊號產生器341B中。晶粒上終端控制訊號產生器341B可包括延遲單元341B_1及異或(exclusive-OR，XOR)門341B_2，延遲單元341B_1具有用於將資料訊號DQ延遲與一個單位間隔(1UI)對應的延遲間隔的至少一個延遲元件，異或門341B_2用於將經延遲資料訊號DQ’與資料訊號DQ進行比較以偵測資料訊號DQ的位準躍遷並基於所偵測結果來產生晶粒上終端控制訊號ODT_CS。延遲單元343B具有至少一個延遲元件並將晶粒上終端控制訊號ODT_CS延遲與半個單位間隔(0.5UI)對應的延遲間隔以產生經延遲晶粒上終端控制訊號 ODT_CS’。
藉由使用此電路配置，晶粒上終端控制器340B可產生圖6中所示的經延遲晶粒上終端控制訊號ODT_CS’以控制晶粒上終端電路。然而，本發明概念並非僅限於此。舉例而言，晶粒上終端控制器340B的用於執行以上所述功能的電路配置可以各種方式來實作。
圖7A及圖7B是根據本發明概念示例性實施例的晶粒上終端控制器的方塊圖。
參照圖7A，晶粒上終端控制器440A可包括資料訊號圖案偵測器441A及晶粒上終端控制訊號產生器442A。資料訊號圖案偵測器441A可包括偵測時序控制邏輯441A_1。根據本發明概念示例性實施例，資料訊號圖案偵測器441A可偵測資料訊號DQ的圖案。舉例而言，資料訊號圖案偵測器441A可週期地或無週期地偵測資料訊號DQ的位準是否變化，以產生資料圖案資訊DPI並將資料圖案資訊DPI提供至晶粒上終端控制訊號產生器442A。此處，偵測時序控制邏輯441A_1可控制用於資料訊號圖案偵測器441A偵測資料訊號DQ的圖案的時序。因此，資料訊號圖案偵測器441A可在預定偵測時序處偵測資料訊號DQ的位準變化，且用於偵測時序控制邏輯441A_1偵測資料訊號DQ的圖案所需的功耗可降低。
偵測時序控制邏輯441A_1可控制偵測時序使得資料訊號圖案偵測器441A可以與至少一個單位間隔對應的週期來偵測 資料訊號DQ的圖案。舉例而言，在偵測時序控制邏輯441A_1的控制下，資料訊號圖案偵測器441A可以與一個單位間隔對應的週期或以與兩個單位間隔對應的週期來偵測資料訊號DQ的圖案。儘管以上是以單位間隔來闡述資料訊號圖案偵測器441A偵測資料訊號DQ的圖案的週期，然而本發明概念並非僅限於此。舉例而言，所述週期可以包括晶粒上終端控制器440A的記憶體裝置的或記憶體控制器的內部時鐘訊號的循環來設定。此外，所述週期可以另一規定單位時間間隔來設定。在下文中，以資料訊號DQ的單位間隔來闡述控制晶粒上終端電路的操作。
根據本發明概念示例性實施例的資料訊號圖案偵測器441A可接收資料訊號頻率資訊DQ_FI或通道長度資訊CHI。可使用包括晶粒上終端控制器440A的記憶體裝置的或記憶體控制器的內部時鐘訊號的頻率資訊來獲取以下所述資料訊號頻率資訊DQ_FI。然而，本發明概念並非僅限於此。舉例而言，可藉由其他方法來獲取資料訊號頻率資訊DQ_FI。另外，儘管圖7A中示出晶粒上終端控制器440A的資料訊號圖案偵測器441A及晶粒上終端控制訊號產生器442A自外部接收資料訊號頻率資訊DQ_FI或通道長度資訊CHI，然而資料訊號頻率資訊DQ_FI或通道長度資訊CHI可對應於儲存於晶粒上終端控制器440A的儲存區域中的資訊。
根據本發明概念的示例性實施例，資料訊號圖案偵測器441A可偵測資料訊號DQ的圖案，並基於資料訊號頻率資訊 DQ_FI及通道長度資訊CHI中的至少一者來改變偵測週期的歷時對資料訊號DQ的單位間隔的比率。舉例而言，偵測時序控制邏輯441A_1可參照資料訊號頻率資訊DQ_FI將資料訊號圖案偵測器441A控制成使得資料訊號DQ的歷時對資料訊號DQ的單位間隔的比率隨著資料訊號DQ的頻率的增大而增大。然而，本發明概念並非僅限於此。舉例而言，偵測時序控制邏輯441A_1可參照資料訊號頻率資訊DQ_FI將資料訊號圖案偵測器441A控制成使得當資料訊號DQ的頻率高於某一標準時資料訊號DQ的歷時對資料訊號DQ的單位間隔的比率隨著資料訊號DQ的頻率的增大而增大。另外，偵測時序控制邏輯441A_1可將資料訊號圖案偵測器441A控制成使得當資料訊號DQ的頻率低於所述標準時資料訊號DQ的歷時對資料訊號DQ的單位間隔的比率隨著資料訊號DQ的頻率的增大而減小。舉例而言，偵測時序控制邏輯441A_1可將資料訊號圖案偵測器441A控制成使得資料訊號圖案偵測器441A在資料訊號DQ的頻率為‘X’赫茲時以一個單位間隔為週期執行資料訊號DQ的圖案的偵測操作，而在資料訊號DQ的頻率為‘2X’赫茲時以兩個單位間隔為週期來執行資料訊號DQ的圖案的偵測操作。
偵測時序控制邏輯441A_1可參照通道長度資訊CHI將資料訊號圖案偵測器441A控制成使得資料訊號DQ的歷時對資料訊號DQ的單位間隔的比率隨著傳輸資料訊號DQ的通道的長度的增大而增大。然而，本發明概念並非僅限於此。舉例而言，偵測 時序控制邏輯441A_1可參照通道長度資訊CHI將資料訊號圖案偵測器441A控制成使得當通道長度高於某一標準時資料訊號DQ的歷時隨著所述通道長度的增大而增大。另外，偵測時序控制邏輯441A_1可在當通道長度低於所述標準時資料訊號DQ的歷時隨著所述通道長度的增大而減小的同時對資料訊號圖案偵測器441A進行控制。
根據本發明概念的示例性實施例，晶粒上終端控制訊號產生器442A可包括持續週期控制邏輯442A_1。晶粒上終端控制訊號產生器442A可基於資料圖案資訊DPI來產生晶粒上終端控制訊號ODT_CS。晶粒上終端控制訊號產生器442A可控制晶粒上終端電路的接通及斷開以及藉由為晶粒上終端電路提供晶粒上終端控制訊號ODT_CS而在持續週期期間維持所述晶粒上終端電路的接通狀態及斷開狀態。
此處，持續週期控制邏輯442A_1可將晶粒上終端控制訊號產生器442A控制成改變晶粒上終端電路的接通狀態及斷開狀態以及持續週期的歷時。舉例而言，晶粒上終端控制訊號產生器442A可在持續週期控制邏輯442A_1的控制下產生晶粒上終端控制訊號ODT_CS以使晶粒上終端電路在與一個單位間隔或兩個單位間隔對應的持續週期期間維持接通狀態或斷開狀態。儘管以上是以資料訊號DQ的單位間隔來闡述持續週期，然而本發明概念並非僅限於此。舉例而言，可以包括晶粒上終端控制器440A的記憶體裝置的或記憶體控制器的內部時鐘訊號的循環來設定持續週 期。此外，可以另一規定單位時間間隔來設定持續週期。
根據本發明概念示例性實施例的晶粒上終端控制訊號產生器442A可接收資料訊號頻率資訊DQ_FI或通道長度資訊CHI。根據本發明概念的示例性實施例，晶粒上終端控制訊號產生器442A可基於資料訊號頻率資訊DQ_FI及通道長度資訊CHI中的至少一者來控制晶粒上終端電路。舉例而言，持續週期控制邏輯442A_1可參照資料訊號頻率資訊DQ_FI將晶粒上終端控制訊號產生器442A控制成使得持續週期的歷時對資料訊號DQ的單位間隔的比率隨著資料訊號DQ的頻率的增大而增大。然而，本發明概念並非僅限於此。舉例而言，持續週期控制邏輯442A_1可參照資料訊號頻率資訊DQ_FI將晶粒上終端控制訊號產生器442A控制成使得當資料訊號DQ的頻率高於某一標準時持續週期的歷時對資料訊號DQ的單位間隔的比率隨著資料訊號DQ的頻率的增大而增大。另外，持續週期控制邏輯442A_1可將晶粒上終端控制訊號產生器442A控制成使得當資料訊號DQ的頻率低於所述標準時持續週期的歷時對資料訊號DQ的單位間隔的比率隨著資料訊號DQ的頻率的增大而減小。舉例而言，持續週期控制邏輯442A_1可將晶粒上終端控制訊號產生器442A控制成使得當資料訊號DQ的頻率為‘X’赫茲時晶粒上終端電路的接通狀態或斷開狀態的持續週期的歷時對應於資料訊號DQ的一個單位間隔，而當資料訊號DQ的頻率為‘2X’赫茲時晶粒上終端電路的接通狀態或斷開狀態的持續週期的歷時對應於兩個單位間隔。
持續週期控制邏輯442A_1可參照通道長度資訊CHI將晶粒上終端控制訊號產生器442A控制成使得持續週期的歷時對資料訊號DQ的單位間隔的比率隨著通道長度的增大而增大。然而，本發明概念並非僅限於此。舉例而言，持續週期控制邏輯442A_1可參照通道長度資訊CHI將晶粒上終端控制訊號產生器442A控制成使得當通道長度高於某一標準時持續週期的歷時隨著通道長度的增大而增大。另外，持續週期控制邏輯442A_1可在當通道長度低於所述標準時持續週期的歷時隨著所述通道長度的增大而減小的同時對晶粒上終端控制訊號產生器442A進行控制。
另外，如以上所提及，晶粒上終端控制訊號產生器442A可將晶粒上終端控制訊號ODT_CS產生成使得晶粒上終端電路的接通狀態的持續週期的歷時不同於晶粒上終端電路的斷開狀態的持續週期的歷時。以下對此予以詳細闡述。
如上所述，本發明概念的示例性實施例可基於資料訊號頻率資訊DQ_FI及通道長度資訊CHI中的至少一者來控制資料訊號DQ的圖案的偵測週期及晶粒上終端電路的接通狀態及斷開狀態的持續週期，藉此能夠使得在降低晶粒上終端控制器440A為控制晶粒上終端電路而消耗的功率的同時達成晶粒上終端電路的有效端接。
參照圖7B，晶粒上終端控制器440B可包括資料訊號圖案偵測器441B及晶粒上終端控制訊號產生器442B。晶粒上終端控制訊號產生器442B可包括持續週期控制邏輯442B_1及賦能/ 去能控制邏輯442B_3。由於持續週期控制邏輯442B_1相似於參照圖7A所詳細闡述的持續週期控制邏輯442A_1，因此對圖7B中所示晶粒上終端控制器440B的以下說明將著重於賦能/去能控制邏輯442B_3。
賦能/去能控制邏輯442B_3可基於晶粒上終端電路的接通或斷開狀態的持續週期來控制資料訊號圖案偵測器441B的賦能或去能。舉例而言，當晶粒上終端控制器440B接收資料訊號DQ，賦能/去能控制邏輯442B_3可對資料訊號圖案偵測器441B進行賦能。當被賦能時，資料訊號圖案偵測器441B可偵測資料訊號DQ的位準變化。資料訊號圖案偵測器441B可藉由偵測資料訊號DQ的位準變化來產生資料圖案資訊DPI以為晶粒上終端控制訊號產生器442B提供資料圖案資訊DPI。此後，賦能/去能控制邏輯442B_3可將資料訊號圖案偵測器441B去能。另外，晶粒上終端控制訊號產生器442B可基於資料圖案資訊DPI來為晶粒上終端電路提供晶粒上終端控制訊號ODT_CS，以使得晶粒上終端電路在資料訊號DQ出現位準躍遷時接通並在第一持續週期期間維持接通狀態。賦能/去能控制邏輯442B_3可在第一持續週期結束時對資料訊號圖案偵測器441B進行賦能。晶粒上終端控制訊號產生器442B可基於資料圖案資訊DPI來為晶粒上終端電路提供晶粒上終端控制訊號ODT_CS，以使得晶粒上終端電路在資料訊號DQ的位準不變時斷開並在第二持續週期期間維持斷開狀態。賦能/去能控制邏輯442B_3可在第二持續週期結束的時序處對資料訊號 圖案偵測器441B進行賦能。
如上所述，與圖7A中所示者不同，圖7B中所示晶粒上終端控制器440B的晶粒上終端控制訊號產生器442B可當晶粒上終端電路的接通狀態或斷開狀態的持續週期結束時直接控制資料訊號圖案偵測器441B的賦能或去能。因此，僅當有必要控制晶粒上終端電路的接通或斷開時實施資料訊號DQ的圖案的偵測。
圖8及圖9是用於闡釋根據本發明概念示例性實施例的控制晶粒上終端電路的方法的時序圖。
圖8及圖9說明當資料訊號DQ的頻率相較於圖4而言增大時晶粒上終端電路的接通狀態及斷開狀態的持續週期SP1_B及SP2_B。參照圖7A及圖8，假定資料訊號DQ具有較圖4中所示資料訊號DQ高的頻率(例如，‘2A’赫茲)。資料訊號DQ可具有與資料訊號DQ的頻率‘2A’赫茲對應的單位間隔UI_B。當圖8中所示資料訊號DQ的頻率相較於圖4中所示資料訊號DQ的頻率增大(例如，自‘A’赫茲增大到‘2A’赫茲)時，晶粒上終端控制訊號產生器442A可將第一持續週期SP1_B的歷時及第二持續週期SP2_B的歷時對單位間隔UI_B的比率SP1_B/UI_B及SP2_B/UI_B設定成‘1’。如此一來，比率SP1_B/UI_B及SP2_B/UI_B與圖4中所示比率SP1_A/UI_A及SP2_A/UI_A中的相應一者相同。換言之，晶粒上終端控制訊號產生器442A可參照資料訊號DQ的單位間隔UI_B來設定或改變晶粒上終端電路的接通狀態或斷開狀態的持續週期SP1_B及SP2_B的歷時。
參照圖7A及圖9，隨著資料訊號DQ的頻率的增大，晶粒上終端控制訊號產生器442A可將晶粒上終端電路的接通狀態或斷開狀態的持續週期SP1_C及SP2_C控制成不同於圖8中所示持續週期SP1_B及SP2_B。具體而言，圖9說明以下實例：在所述實例中，晶粒上終端控制訊號產生器442A將其中晶粒上終端電路維持接通狀態的第一持續週期SP1_C設定成不同於其中晶粒上終端電路維持斷開狀態的第二持續週期SP2_C。
如圖9中所示，晶粒上終端控制訊號產生器442A可將第一持續週期SP1_C的歷時對單位間隔UI_B的比率SP1_C/UI_B設定成‘2’，且將第二持續週期SP2_C的歷時對單位間隔UI_B的比率SP2_C/UI_B設定成‘1’。因此，慮及一些訊號完整性特性可能因資料訊號DQ的訊號間干擾(inter-signal interference)等而隨著資料訊號DQ的頻率的增大而劣化，晶粒上終端控制訊號產生器442A可控制晶粒上終端電路以維持較之前長的接通狀態。因此，訊號完整性特性的劣化得到補償。
應注意，比率SP1_C/UI_B的值‘2’及比率SP2_C/UI_B的值‘1’僅是出於示例性目的，且本發明概念並非僅限於此。舉例而言，所述比率的值可以各種方式進行設定。
藉由晶粒上終端控制訊號產生器442A而將第二持續週期SP2_C的歷時設定成較第一持續週期SP1_C的歷時小的值是為徹底地移除因可能在資料訊號DQ的躍遷間隔期間出現的阻抗失配而造成的雜訊。舉例而言，在其中資料訊號DQ的位準自邏輯 低位準改變成邏輯高位準的第八時刻T8處，將晶粒上終端電路控制成接通，以使得在第八時刻T8處在資料訊號DQ的躍遷期間產生的雜訊被移除。
此外，由於資料訊號圖案偵測器441A可在其中持續週期SP1_C及SP2_C結束的時序處偵測資料訊號DQ的位準變化，因此資料訊號圖案偵測器441A將偵測操作執行較圖8所示情形小的次數，藉此進一步降低所述偵測操作中的功耗。
圖10是根據本發明概念示例性實施例的晶粒上終端控制器的方塊圖。
參照圖10，晶粒上終端控制器540可包括資料訊號圖案偵測器541、晶粒上終端控制訊號產生器542、及延遲單元543。資料訊號圖案偵測器541可為晶粒上終端控制訊號產生器542提供表示資料訊號DQ的位準躍遷的資料圖案資訊DPI，且晶粒上終端控制訊號產生器542可基於資料圖案資訊DPI來產生晶粒上終端控制訊號ODT_CS並將晶粒上終端控制訊號ODT_CS提供至延遲單元543。延遲單元543可將晶粒上終端控制訊號ODT_CS延遲規定延遲時間並將經延遲晶粒上終端控制訊號ODT_CS’提供至晶粒上終端電路。
根據本發明概念的示例性實施例，延遲單元543可對晶粒上終端控制訊號ODT_CS進行延遲，並基於資料訊號頻率資訊DQ_FI及通道長度資訊CHI中的至少一者來改變延遲間隔的歷時對資料訊號DQ的單位間隔的比率。舉例而言，延遲間隔控制邏 輯543_1可參照資料訊號頻率資訊DQ_FI將延遲單元543控制成使得延遲間隔的歷時對資料訊號DQ的單位間隔的比率隨著資料訊號DQ的頻率的增大而增大。然而，本發明概念並非僅限於此。舉例而言，延遲間隔控制邏輯543_1可參照資料訊號頻率資訊DQ_FI將延遲單元543控制成使得當資料訊號DQ的頻率高於某一標準時延遲間隔的歷時對資料訊號DQ的單位間隔的比率隨著資料訊號DQ的頻率的增大而增大。另外，延遲間隔控制邏輯543_1可將延遲單元543控制成使得當資料訊號DQ的頻率低於所述標準時延遲間隔的歷時對資料訊號DQ的單位間隔的比率隨著資料訊號DQ的頻率的增大而減小。
延遲間隔控制邏輯543_1可參照通道長度資訊CHI將延遲單元543控制成使得延遲間隔的歷時對資料訊號DQ的單位間隔的比率隨著傳輸資料訊號DQ的通道的長度的增大而增大。然而，本發明概念並非僅限於此。舉例而言，延遲間隔控制邏輯543_1可參照通道長度資訊CHI將延遲單元543控制成使得當通道長度高於某一標準時延遲間隔的歷時隨著所述通道長度的增大而增大。另外，延遲間隔控制邏輯543_1可將延遲單元543控制成使得當通道長度低於所述標準時延遲間隔的歷時隨著所述通道長度的增大而減小。
根據以上所述示例性實施例，慮及由阻抗失配造成的雜訊的延遲根據資料訊號DQ的頻率及通道長度而有所不同，因此晶粒上終端控制器540可參照資料訊號DQ的頻率及通道長度來 控制晶粒上終端電路的接通及斷開。因此，可有效地移除雜訊。
圖11及圖12是用於闡釋根據本發明概念示例性實施例的控制晶粒上終端電路的方法的時序圖。
圖11說明當資料訊號DQ的頻率相較於圖6而言增大時的經延遲晶粒上終端控制訊號ODT_CS’的延遲間隔DP_B。參照圖10及圖11，假定資料訊號DQ具有較圖6中所示資料訊號DQ高的頻率(例如，‘2A’赫茲)。資料訊號DQ可具有與資料訊號DQ的頻率‘2A’赫茲對應的單位間隔UI_B。如上所述，延遲單元543可參照資料訊號DQ的單位間隔UI_B基於資料訊號DQ的頻率資訊來改變經延遲晶粒上終端控制訊號ODT_CS’中的延遲間隔的歷時。舉例而言，延遲單元543可藉由將延遲間隔DP_B的歷時對單位間隔UI_B的歷時的比率DP_B/UI_B設定成‘0.7’來對晶粒上終端控制訊號ODT_CS進行延遲。換言之，延遲單元543使得能夠藉由將因資料訊號DQ的頻率自‘A’赫茲改變成‘2A’赫茲而造成的雜訊的延遲的增大考量在內來控制晶粒上終端電路的接通及斷開。此是例如藉由以下來達成：以使得延遲間隔DP_B的歷時對單位間隔UI_B的歷時的比率DP_B/UI_B大於圖6中的比率DP_A/UI_A的值‘0.5’的方式來改變延遲間隔DP_B的歷時。
在圖12中，當資料訊號DQ的頻率相較於圖6而言增大時改變經延遲晶粒上終端控制訊號ODT_CS’中的延遲間隔DP_B的歷時以及晶粒上終端電路的接通狀態或斷開狀態的接通/斷開持 續週期SP1_C及SP2_C的歷時。參照圖10及圖12，當資料訊號DQ的頻率相較於圖6中所示實施例而言增大時，晶粒上終端控制訊號產生器542可改變晶粒上終端電路的接通狀態的接通狀態持續週期SP1_C的歷時，以使得接通狀態持續週期SP1_C的歷時對單位間隔UI_B的比率SP1_C/UI_B大於圖6中的比率SP1_B/UI_B的值‘1’。此是例如藉由將接通狀態持續週期SP1_C的歷時對單位間隔UI_B的比率SP1_C/UI_B設定成‘2’來達成。
相似於針對圖11所述者，當資料訊號DQ的頻率增大時，延遲單元543可參照資料訊號DQ的單位間隔UI_B來改變經延遲晶粒上終端控制訊號ODT_CS’中的延遲間隔的歷時。作為結果，根據本實施例的晶粒上終端控制器540可藉由根據資料訊號DQ的頻率中的變化而改變延遲間隔DP_B的歷時與持續週期SP1_C的歷時二者來有效地控制晶粒上終端電路的接通及斷開。
圖13是根據本發明概念示例性實施例的晶粒上終端控制器的方塊圖。
參照圖13，晶粒上終端控制器640可包括資料訊號圖案偵測器641、晶粒上終端控制訊號產生器642、延遲單元643、及控制訊號儲存器644。根據本實施例，資料訊號圖案偵測器641可偵測資料訊號DQ的圖案，基於資料訊號頻率資訊DQ_FI及通道長度資訊CHI中的至少一者來改變用於偵測資料訊號DQ的圖案的週期的歷時，並接著產生資料圖案資訊DPI。另外，晶粒上終端控制訊號產生器642可產生晶粒上終端控制訊號ODT_CS， 晶粒上終端控制訊號ODT_CS的歷時基於資料訊號DQ的頻率資訊DQ_FI及通道長度資訊CHI中的至少一者來變化。延遲單元643可將晶粒上終端控制訊號ODT_CS延遲所述延遲間隔並將經延遲晶粒上終端控制訊號ODT_CS’提供至晶粒上終端電路，所述延遲間隔是藉由資料訊號DQ的頻率資訊DQ_FI及通道長度資訊CHI中的至少一者來確定。
換言之，資料訊號圖案偵測器641、晶粒上終端控制訊號產生器642、及延遲單元643執行一系列操作以基於資料訊號DQ的頻率資訊DQ_FI及通道長度資訊CHI來控制晶粒上終端電路的接通及斷開。控制資訊儲存器644可自外部接收資料訊號DQ的頻率資訊DQ_FI及通道長度資訊CHI並儲存所述資訊。
根據本發明概念的示例性實施例，控制資訊儲存器644可包括控制表TABLE，控制表TABLE含有資料訊號DQ的頻率資訊DQ_FI及通道長度資訊CHI以及映射至由頻率資訊DQ_FI與通道長度資訊CHI形成的特定對中的每一者中的資訊。所映射資訊可包括與資料訊號圖案偵測器641相關聯的偵測週期DP1、與晶粒上終端控制訊號產生器642相關聯的持續週期SP、及與延遲單元643相關聯的延遲間隔DP2。
當資料訊號DQ的頻率為‘A’且通道長度為‘B’時，控制資訊儲存器644可將具有為‘C’的值的偵測週期DP1、具有為‘D’的值的持續週期SP、及具有為‘E’的值的延遲間隔DP2分別提供至資料訊號圖案偵測器641、晶粒上終端控制訊號產生器 642、及延遲單元643。資料訊號圖案偵測器641、晶粒上終端控制訊號產生器642、及延遲單元643中的每一者可執行一系列操作以基於所接收資訊來控制晶粒上終端電路的接通及斷開。然而，本發明概念並非僅限於此，且可以各種方式加以修改。舉例而言，控制資訊儲存器644可包括於晶粒上終端控制訊號產生器642及延遲單元643中的至少一者中。此外，控制資訊儲存器644可設置於晶粒上終端控制器640外部。
圖14是根據本發明概念示例性實施例的記憶體系統的方塊圖。
參照圖14，記憶體系統700可包括記憶體控制器710及記憶體裝置群組720。記憶體裝置群組720可包括多個記憶體裝置721-724，且記憶體裝置721-724中的每一者可為例如動態隨機存取記憶體(dynamic random access memory，DRAM)等揮發性記憶體、快閃記憶體、相變隨機存取記憶體(phase change random access memory，PRAM)、鐵電式隨機存取記憶體(ferroelectric random access memory，FRAM)、電阻式隨機存取記憶體(resistive random access memory，RRAM)、或例如磁性隨機存取記憶體(magnetic random access memory，MRAM)等非揮發性記憶體。此外，記憶體裝置721-724可包括揮發性記憶體與非揮發性記憶體二者，且可以各種其他方式來實作。
記憶體控制器710可控制往來於記憶裝置721-724進行的資料寫入及讀取。為對記憶體裝置721-724提供資料訊號DQ1及 DQ2，記憶體控制器710可包括輸出緩衝器單元711以及多個端子TE1及TE2，輸出緩衝器單元711包括多個輸出緩衝器711A及712A，所述多個端子TE1及TE2連接至輸出緩衝器單元711並輸出訊號DQ1及DQ2。記憶體裝置721-724中的每一者可包括被配置成自記憶體控制器710接收訊號DQ1及DQ2的端子T1’或T2’。儘管在下文中是以第一記憶體裝置721及第二記憶體裝置722來闡述記憶體裝置群組720，然而應注意，可應用於第一記憶體裝置721及第二記憶體裝置722的本發明概念亦可應用於其他記憶體裝置723及724。
第一記憶體裝置721可包括輸入緩衝器721A、晶粒上終端電路721B、及晶粒上終端控制器721C，輸入緩衝器721A被配置成自記憶體控制器710的輸出緩衝器711A接收第一資料訊號DQ1，晶粒上終端電路721B被配置成執行阻抗匹配及移除在第一記憶體裝置721接收第一資料訊號DQ1的同時產生的雜訊，晶粒上終端控制器721C被配置成控制晶粒上終端電路721B的接通及斷開。第一記憶體裝置721的端子T1’經由第一通道CH1連接至記憶體控制器710的端子TE1。第一資料訊號DQ1經由第一通道CH1進行傳輸。
第二記憶體裝置722可包括輸入緩衝器722A、晶粒上終端電路722B、及晶粒上終端控制器722C，輸入緩衝器722A被配置成自記憶體控制器710的輸出緩衝器712A接收第二資料訊號DQ2，晶粒上終端電路722B被配置成執行阻抗匹配及移除在第二 記憶體裝置722接收第二資料訊號DQ2的同時產生的雜訊，晶粒上終端控制器722C被配置成控制晶粒上終端電路722B的接通及斷開。第二記憶體裝置722的端子T2’經由第二通道CH2連接至記憶體控制器710的端子TE2。第二資料訊號DQ2經由第二通道CH2進行傳輸。
如上所述，所述通道可被稱作對記憶控制器的用於輸出資料訊號的端子與記憶體裝置的用於接收資料訊號的端子進行連接的傳輸線。然而，舉例而言，所述通道可被稱作對記憶體控制器的輸出緩衝器與記憶體裝置的輸入緩衝器進行連接的傳輸線。在下文中，用語‘通道長度’用於指代位於記憶體控制器的用於輸出資料訊號的端子與記憶體裝置的用於接收資料訊號的端子之間的傳輸線的長度。
根據本發明概念的示例性實施例，第一記憶體裝置721中的晶粒上終端控制器721C及第二記憶體裝置722中的晶粒上終端控制器722C可基於通道長度來分別控制晶粒上終端電路721B及722B的接通及斷開。由於圖14中第二通道CH2的長度較第一通道CH1的長度長，因此第二記憶體裝置722中的晶粒上終端控制器722C可在相較於第一記憶體裝置721中的晶粒上終端控制器721C而言將晶粒上終端電路722B的接通狀態持續週期增大或將晶粒上終端控制訊號的延遲間隔增大之後對晶粒上終端電路722B進行控制。用於使晶粒上終端電路722B的接通狀態持續週期及晶粒上終端控制訊號的延遲間隔變長的技術對應於例如以上參照圖 7A所述的技術。
圖15是根據本發明概念示例性實施例的記憶體系統的方塊圖。
參照圖15，記憶體系統800可包括記憶體控制器810及記憶體裝置820。記憶體控制器810可包括輸出緩衝器單元811及晶粒上終端控制器813，輸出緩衝器單元811用於輸出資料訊號DQ以方便在記憶體裝置820中進行寫入操作，晶粒上終端控制器813被配置成控制記憶體裝置820中的晶粒上終端電路822的接通及斷開。記憶體裝置820可包括輸入緩衝器821、晶粒上終端電路822、及晶粒上終端控制訊號接收器823，輸入緩衝器821被配置成接收資料訊號DQ，晶粒上終端電路822被配置成將終端電阻分量(termination resistance component)提供至輸入緩衝器821的輸入級，晶粒上終端控制訊號接收器823被配置成接收晶粒上終端控制訊號ODT_CS。
晶粒上終端控制器813可使用在記憶體控制器810內部產生的資料訊號DQ來產生晶粒上終端控制訊號ODT_CS並經由通道CH’將晶粒上終端控制訊號ODT_CS提供至記憶體裝置820。如上所述，晶粒上終端控制器813可根據資料訊號DQ的圖案(具體而言，資料訊號DQ的頻率資訊及傳輸資料訊號DQ的通道CH的長度資訊)來控制晶粒上終端電路822的接通及斷開。
儘管在圖15中示出晶粒上終端控制訊號接收器823自晶粒上終端控制器813接收晶粒上終端控制訊號ODT_CS並將晶粒 上終端控制訊號ODT_CS傳送至晶粒上終端電路822，然而本發明概念並非僅限於此。舉例而言，晶粒上終端電路822可經由通道CH’而自晶粒上終端控制器813直接接收晶粒上終端控制訊號ODT_CS以因應於晶粒上終端控制訊號ODT_CS而接通或斷開。
圖16是根據本發明概念示例性實施例的記憶體系統的方塊圖。
參照圖16，記憶體系統900可包括記憶體控制器910及記憶體裝置920。記憶體控制器910可控制對儲存於記憶體裝置920中的資料的讀取，且記憶體裝置920可包括用於將讀出資料訊號RDQ輸出至記憶體控制器910的輸出緩衝器924。記憶體控制器910可包括輸入緩衝器914、晶粒上終端電路915、及晶粒上終端控制器916，輸入緩衝器914被配置成經由通道CH接收讀出資料訊號RDQ，晶粒上終端電路915被配置成將終端電阻分量提供至輸入緩衝器914的輸入級，晶粒上終端控制器916被配置成控制晶粒上終端電路915的接通及斷開。
晶粒上終端控制器916可自輸入緩衝器914接收讀出資料訊號RDQ，並使用讀出資料訊號RDQ來產生晶粒上終端控制訊號ODT_CS。如上所述，晶粒上終端控制器916可根據讀出數據訊號RDQ的圖案(具體而言，讀出資料訊號RDQ的頻率資訊及傳輸讀出資料訊號RDQ的通道CH的長度資訊)來控制晶粒上終端電路915的接通及斷開。
圖17是根據本發明概念示例性實施例的固態驅動機 (SSD)的方塊圖。
參照圖17，固態驅動機2000可包括處理器2100、主機介面2200、隨機存取記憶體(RAM)2300、快取緩衝器隨機存取記憶體2400、記憶體控制器2500、及多個快閃記憶體裝置2600。根據本發明概念的示例性實施例，快閃記憶體裝置2600中的每一者可包括輸入緩衝器及晶粒上終端電路，所述輸入緩衝器被配置成自記憶體控制器2500接收資料訊號，所述晶粒上終端電路被配置成將終端電阻分量提供至快閃記憶體裝置的輸入緩衝器的輸入級。另外，快閃記憶體裝置2600中的每一者可包括被配置成根據資料訊號的圖案來控制晶粒上終端電路的接通及斷開的晶粒上終端控制器。然而，在本發明概念的示例性實施例中，記憶體控制器2500可替代快閃記憶體裝置2600來包括被配置成控制所述多個快閃記憶體裝置2600中的晶粒上終端電路的接通及斷開的晶粒上終端控制器。
主機介面2200在處理器2100控制下與主機交換資料。主機介面2200自所述主機抓取命令及位址以經由中央處理單元(central processing unit，CPU)匯流排傳送至處理器2100。此處，主機介面2200可為序列先進技術附接(serial advanced technology attachment，SATA)介面、並行先進技術附接(parallel ATA，PATA)介面、或外部序列先進技術附接(external SATA，ESATA)介面。欲經由主機介面2200自主機接收的資料或欲傳送至所述主機的資料可在處理器2100的控制下經由快取緩衝器隨機存取記憶體 2400來傳送，而不通過中央處理單元匯流排。
記憶體控制器2500可經由多個通道CH1至CH4來與快閃記憶體裝置2600交換資料。提供至快閃記憶體裝置2600的資料可用於儲存器。另外，處理器2100及記憶體控制器2500可藉由單個先進精簡指令集電腦機器(advanced RISC machine，ARM)處理器來實作。
本發明概念的示例性實施例提供一種晶粒上終端電路，所述晶粒上終端電路使得能夠達成對終端操作的有效控制，以增強記憶體裝置中的訊號完整性、方便降低晶粒上終端電路的運作所需的功耗、及緩解加熱問題，藉此提高記憶體裝置的總體效能。
對於熟習此項技術者而言將顯而易見，可對本發明的結構作出各種潤飾及變化，而此並不背離本發明的範圍或精神。綜上所述，旨在使本發明涵蓋本發明的潤飾及變化，只要所述潤飾及變化落於以下申請專利範圍及其等效範圍的範圍內即可。
100:記憶體裝置
110:輸入緩衝器
120:內部電路
130:晶粒上終端電路
140:晶粒上終端控制器
DQ:資料訊號
ODT_CS:晶粒上終端控制訊號
PAD:墊

Claims (14)

  1. 一種晶粒上終端電路，所述晶粒上終端電路連接至接收資料訊號的輸入緩衝器，所述晶粒上終端電路包括：至少一個終端電阻器，連接至所述輸入緩衝器；以及至少一個開關裝置，被配置成控制所述終端電阻器與所述輸入緩衝器之間的連接；其中所述開關裝置根據關於所述資料訊號的資訊而接通或斷開，其中關於所述資料訊號的所述資訊包括以下中的至少一者：所述資料訊號的圖案資訊、所述資料訊號的頻率資訊、及傳輸所述資料訊號的通道的長度資訊，其中所述開關裝置是根據確定結果而在預定延遲間隔之後接通或斷開，其中所述預定延遲間隔是基於所述資料訊號的所述頻率資訊或所述通道的所述長度資訊而變化，其中所述預定延遲間隔隨著通道長度的增大而相對於所述資料訊號的單位間隔增大。
  2. 如申請專利範圍第1項所述的晶粒上終端電路，其中所述開關裝置根據所述資料訊號的所述圖案資訊而接通或斷開。
  3. 如申請專利範圍第2項所述的晶粒上終端電路，其中所述資料訊號的所述圖案資訊表示所述資料訊號的位準變化，其中所述開關裝置是在所述資料訊號的位準變化時接通且在 所述資料訊號的所述位準保持恆定達預定時間時斷開。
  4. 如申請專利範圍第1項所述的晶粒上終端電路，其中所述預定延遲間隔隨著所述資料訊號的頻率的增大而相對於所述資料訊號的單位間隔增大。
  5. 如申請專利範圍第1項所述的晶粒上終端電路，其中所述開關裝置保持接通狀態或斷開狀態達預定持續週期。
  6. 如申請專利範圍第5項所述的晶粒上終端電路，其中所述開關裝置維持所述接通狀態達第一持續週期且維持所述斷開狀態達第二持續週期。
  7. 如申請專利範圍第5項所述的晶粒上終端電路，其中所述預定持續週期的長度是基於所述資料訊號的所述頻率資訊或所述通道的所述長度資訊而相對於所述資料訊號的單位間隔變化。
  8. 如申請專利範圍第7項所述的晶粒上終端電路，其中所述預定持續週期的所述長度隨著所述資料訊號的頻率的增大而相對於所述資料訊號的所述單位間隔增大。
  9. 如申請專利範圍第7項所述的晶粒上終端電路，其中所述預定持續週期的所述長度隨著通道長度的增大而相對於所述資料訊號的所述單位間隔增大。
  10. 一種記憶體系統，包括：記憶體裝置，包括第一記憶體裝置及第二記憶體裝置，所述第一記憶體裝置包括至少一個第一晶粒上終端(ODT)電路，且所述第二記憶體裝置包括至少一個第二晶粒上終端電路；以及 記憶體控制器，被配置成經由第一通道為所述第一記憶體裝置提供第一資料訊號，經由第二通道為所述第二記憶體裝置提供第二資料訊號，並分別根據所述第一資料訊號的圖案及所述第二資料訊號的圖案來控制所述第一晶粒上終端電路及所述第二晶粒上終端電路的接通及斷開，其中所述記憶體控制器包括：控制訊號產生器，被配置成產生第一晶粒上終端控制訊號，以控制所述第一晶粒上終端電路在所述第一資料訊號的位準躍遷時的接通狀態持續週期期間接通並在所述第一資料訊號的所述位準保持恆定時的斷開狀態持續週期期間斷開，且產生第二晶粒上終端控制訊號，以控制所述第二晶粒上終端電路在所述第二資料訊號的位準變化時的接通狀態持續週期期間接通並在所述第二資料訊號的所述位準保持恆定時的斷開狀態持續週期期間斷開，其中所述控制訊號產生器將所述第一晶粒上終端控制訊號及所述第二晶粒上終端控制訊號產生成使得所述第一晶粒上終端電路的所述接通狀態持續週期及所述第二晶粒上終端電路的所述接通狀態持續週期分別根據所述第一通道的長度及所述第二通道的長度而變化。
  11. 如申請專利範圍第10項所述的記憶體系統，其中所述控制訊號產生器將所述第一晶粒上終端控制訊號及所述第二晶粒上終端控制訊號產生成使得當所述第二通道長於所述第一通道時，所述第二晶粒上終端電路的所述接通狀態持續週期的歷時長 於所述第一晶粒上終端電路的所述接通狀態持續週期的歷時。
  12. 如申請專利範圍第10項所述的記憶體系統，其中所述記憶體控制器包括：晶粒上終端控制訊號延遲單元，被配置成將被提供至所述第一晶粒上終端電路及所述第二晶粒上終端電路的所述第一晶粒上終端控制訊號及所述第二晶粒上終端控制訊號分別延遲預定延遲間隔。
  13. 如申請專利範圍第12項所述的記憶體系統，其中所述晶粒上終端控制訊號延遲單元藉由根據所述第一通道及所述第二通道各自的長度分別改變所述第一晶粒上終端控制訊號的延遲間隔的歷時及所述第二晶粒上終端控制訊號的延遲間隔的歷時來產生第一經延遲晶粒上終端控制訊號及第二經延遲晶粒上終端控制訊號。
  14. 如申請專利範圍第10項所述的記憶體系統，其中所述記憶體控制器包括：第一輸入緩衝器，被配置成自所述第一記憶體裝置接收第三資料訊號；第三晶粒上終端電路，連接至所述第一輸入緩衝器；第二輸入緩衝器，被配置成自所述第二記憶體裝置接收第四資料訊號；以及第四晶粒上終端電路，連接至所述第二輸入緩衝器，其中所述第三晶粒上終端電路及所述第四晶粒上終端電路的 接通及斷開是分別根據所述第三資料訊號的圖案及所述第四資料訊號的圖案來控制。
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