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CN106453158A - 异步先入先出缓冲器装置以及相关网络设备 - Google Patents

异步先入先出缓冲器装置以及相关网络设备 Download PDF

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CN106453158A
CN106453158A CN201610651810.2A CN201610651810A CN106453158A CN 106453158 A CN106453158 A CN 106453158A CN 201610651810 A CN201610651810 A CN 201610651810A CN 106453158 A CN106453158 A CN 106453158A
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CN
China
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asynchronous
data
out buffer
circuit
clock
Prior art date
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Application number
CN201610651810.2A
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游景皓
王志佣
陈宣宏
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MediaTek Inc
Original Assignee
MediaTek Inc
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Abstract

本发明提供一种异步先入先出缓冲器装置以及相关网络设备。异步先入先出缓冲器装置包含异步先入先出缓冲器，自操作于第一时钟的第一处理电路接收数据输入，以及发射数据输出至操作于第二时钟的第二处理电路，其中第一时钟与第二时钟异步；以及速率控制电路，主动地控制数据输入的数据传输速率，而不考虑异步先入先出缓冲器的水位，并更自适应地依据异步先入先出缓冲器的水位对数据传输速率应用补偿。本发明的异步先入先出缓冲器装置以及相关网络设备可自适应地对数据传输速率应用补偿，避免高延迟问题及/或高延迟变化问题。

Description

异步先入先出缓冲器装置以及相关网络设备
【交叉引用】
本申请要求申请日为2015年8月11日，美国临时申请号为62/203，399的美国临时申请案的优先权，上述临时申请案的内容一并并入本申请。
【技术领域】
本发明有关于网络设备设计，更具体来说，有关于具有主动速率控制(activerate control)和动态速率补偿(dynamic rate compensation)的异步先入先出(异步first-in first-out，简写为AFIFO)缓冲器装置以及使用主动速率控制和动态速率补偿的相关网络设备。
【背景技术】
多模式、多速率串行链路(serial link)应用(例如，以太网交换机设备)有一组专用AFIFO缓冲器，用于对应于特定网络线速率(line rate)的每一模式，其中AFIFO缓冲器位于传输层(transport layer)发射/接收(TX/RX)电路和物理层(physical layer)发射/接收(TX/RX)电路之间。作为结果，多模式、多速率串行链路(serial link)应用(例如，以太网交换机设备)的AFIFO缓冲器受到组合数据路径、复杂时钟结构、大的弹性缓冲器、路由问题等的影响。假定网络设备具有用于发射网络分组数据的12条道(lane)以及用于接收网络分组数据的12条道，并支持5种模式(例如，1G、10G、40G、50G及100G)，时钟结构可能需要提供高达120(即，12*2*5)个时钟。大的弹性缓冲器(即，AFIFO缓冲器)可能需要在链路时钟和相同时钟之间进行速率补偿，从而导致不可避免的高延迟。此外，很难为组合数据路径和复杂时钟结构实施芯片物理路由，且不同模式可能存在各种延迟偏移(latency skew)变化。但延迟和延迟偏移性能对于以太网交换机系统非常重要，特别是使用IEEE 1588精确时间协议(precision time protocol，简写为PTP)的时间同步应用。
【发明内容】
依据本发明的示范性实施例，提出一种异步先入先出缓冲器装置以及相关网络设备以解决上述问题。
依据本发明的一个实施例，提出一种异步先入先出缓冲器装置，包含异步先入先出缓冲器，自第一处理电路接收数据输入，以及发射数据输出至第二处理电路，其中第一处理电路操作于第一时钟，第二处理电路操作于第二时钟，且第一时钟与第二时钟异步；以及速率控制电路，主动地控制数据输入的数据传输速率，而不考虑异步先入先出缓冲器的水位，并更自适应地依据异步先入先出缓冲器的水位对数据传输速率应用补偿。
依据本发明的另一实施例，提出一种异步先入先出缓冲器装置，包含异步先入先出缓冲器，自第一处理电路接收数据输入，以及发射数据输出至第二处理电路，其中第一处理电路操作于第一时钟，第二处理电路操作于第二时钟，且第一时钟与所述第二时钟异步；以及速率控制电路，主动地控制数据输出的数据传输速率，而不考虑异步先入先出缓冲器的水位，并更自适应地依据异步先入先出缓冲器的水位对数据传输速率应用补偿。
依据本发明的又一实施例，提出一种网络设备，包含多模式物理层发射电路，支持分别对应于不同网络线速率的多个不同模式；物理介质附加发射电路；以及异步先入先出缓冲器装置，包含：至少一异步先入先出缓冲器，由多个不同模式共享，其中至少一异步先入先出缓冲器在第一时钟下自多模式物理层发射电路接收数据输入，以及在第二时钟下发射数据输出至物理介质附加发射电路，其中第一时钟与第二时钟异步。
依据本发明的又一实施例，提出一种网络设备，包含多模式物理层接收电路，支持分别对应于不同网络线速率的多个不同模式；物理介质附加接收电路；以及异步先入先出缓冲器装置，包含：至少一异步先入先出缓冲器，由多个不同模式共享，其中至少一异步先入先出缓冲器在第一时钟下自物理介质附加接收电路接收数据输入，以及在第二时钟下发射数据输出至多模式物理层接收电路，其中第一时钟与第二时钟异步。
本发明的异步先入先出缓冲器装置以及相关网络设备可自适应地对数据传输速率应用补偿，避免传统网络设备所遇到的高延迟问题及/或高延迟变化问题。
【附图说明】
图1是依据本发明实施例的网络设备的示意图。
图2为依据本发明实施例的网络设备的部分速率控制的TX部分的示意图。
图3为依据本发明实施例的AFIFO缓冲器的操作的示意图。
图4是依据本发明实施例的没有应用补偿的数据使能信号TX_data_en和应用补偿的数据使能信号TX_data_en的示意图。
图5是依据本发明实施例的调整AFIFO水位的示意图。
图6为依据本发明实施例的网络设备的部分速率控制的RX部分的示意图。
【具体实施方式】
在说明书及权利要求书当中使用了某些词汇来指称特定的组件。所属领域中的技术人员应可理解，制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的基准。在通篇说明书及权利要求书当中所提及的「包含」是开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。
图1是依据本发明实施例的网络设备的示意图。举例来说，网络设备100可为以太网交换机。在该实施例中，网络设备100包含传输层电路102、物理层电路(例如，物理编码子层(physical coding sublayer，简写为PCS)电路)104，以及物理介质附加电路106。传输层电路102包含发射(TX)电路112和接收(RX)电路114。物理层电路104包含TX电路116、RX电路118、TX AFIFO装置117，以及RX AFIFO装置119。PMA电路106具有TX电路122和RX电路124。由于本发明专注于物理层电路104的创新设计，且本领域技术人员应该容易理解传输层电路102和PMA电路106的操作和功能，因此在此不再赘述传输层电路102和PMA电路106的进一步描述。
关于本发明所提出的物理层电路104，TX电路116是能够支持对应于不同网络线速率的多个不同模式(例如，1G模式、10G模式、40G模式、50G模式、100G模式等)的多模式物理层TX电路，RX电路118是能够支持对应于不同网络线速率的多个不同模式(例如，1G模式、10G模式、40G模式、50G模式、100G模式等)的多模式物理层RX电路，TX AFIFO装置117位于物理层电路104的TX电路116和PMA TX电路(即，PMA电路106的TX电路122)之间，而RX AFIFO装置119位于物理层电路104的RX电路118和PMA RX电路(即，PMA电路106的RX电路124)之间。在该实施例中，TX电路116包含多模式数据路径126和多模式电路127，RX电路118包含多模式数据路径128和多模式电路129，TX AFIFO缓冲器装置117包含多个AFIFO缓冲器(也被标注为“Async FIFO”)132_0-132_X和速率控制电路(也被标注为“TX_RATE_CTRL”)134，而RXAFIFO缓冲器装置119包含多个AFIFO缓冲器(也被标注为“Async FIFO”)136_0-136_X和速率控制电路(也被标注为“RX_RATE_CTRL”)138。
多模式电路127由不同模式共享，从而可被配置为以其支持的任一模式运行。由于多模式电路127可被配置为以其支持的任一模式运行，多模式数据路径126可被共享以自传输层电路102的TX电路112传送任一选定模式的数据输入至多模式电路127。类似地，多模式电路129由不同模式共享，从而可被配置为以其支持的任一模式运行。由于多模式电路129可被配置为以其支持的任一模式运行，多模式数据路径128可被共享以自多模式电路129传送任一选定模式的数据输入至传输层电路102的RX电路114。以这种方式，在本发明的网络设备100中，组合数据路径问题及/或传统网络设备所遇到的路径问题可被避免。
TX AFIFO缓冲器装置117由TX电路116共享，用于接收产生于TX电路116的数据输入，其中TX电路116可被配置为操作于不同模式。从而，AFIFO缓冲器132_0-132_X中的至少一个被TX电路116所支持的不同模式共享/重复使用。类似地，RX AFIFO缓冲器装置119被RX电路118共享，用于发射数据输出至RX电路118，，其中RX电路118可被配置为操作于不同模式。从而，AFIFO缓冲器136_0-136_X中的至少一个被RX电路118所支持的不同模式共享/重复使用。由于TX AFIFO缓冲器装置117被TX电路116(其为TX多模电路)共享，而RX AFIFO缓冲器装置119被RX电路118(其为多模RX电路)共享，在本发明的网络设备100中，传统网络设备所遇到的复杂时钟结构问题可被避免。
此外，由于TX AFIFO缓冲器装置117被TX电路116(其为TX多模电路)共享，而RXAFIFO缓冲器装置119被RX电路118(其为多模RX电路)共享，在本发明的网络设备100中，大的弹性缓冲器尺寸问题也可被避免。举例来说，假定多速率、多模式网络设备被配置为支持1G模式(例如，具有A个道的SGMII接口)、10G模式(例如，具有B个道的XFI接口)和40G模式(例如，具有C个道的XLAUI接口)。传统网络设备设计要求(A+B+C)个AFIFO缓冲器，其中A个专用AFIFO缓冲器用于作为1G模式的弹性缓冲器，B个专用AFIFO缓冲器用于作为10G模式的弹性缓冲器，C个专用AFIFO缓冲器用于作为40G模式的弹性缓冲器。然而，本发明的网络设备设计仅适用C个共享的AFIFO缓冲器(若C>B>A)。因此，当1G模式被选定时，A个AFIFO缓冲器被从C个共享的AFIFO缓冲器中选出，用作弹性缓冲器；当10G模式被选定时，B个AFIFO缓冲器被从C个共享的AFIFO缓冲器中选出，用作弹性缓冲器；当40G模式被选定时，所有的C个共享的AFIFO缓冲器被用作弹性缓冲器。
在该实施例中，当所支持的模式之一被选择时，传输层电路102的TX电路112和物理层电路104的TX电路116运行于用于选定模式的第一时钟域，以使处于选定模式的TX电路112的时钟CLK1与处于选定模式的TX电路116的时钟CLK2同步；而传输层电路102的RX电路114和物理层电路104的RX电路118运行于第一时钟域，以使处于选定模式的RX电路114的时钟CLK1与处于选定模式的RX电路118的时钟CLK2同步。然而，PMA电路106操作于第二时钟域，以使处于选定模式的TX电路122的时钟CLK3与处于选定模式的TX电路116的时钟CLK2异步，且处于选定模式的RX电路124的时钟CLK3与处于选定模式的RX电路118的时钟CLK2异步。因此，AFIFO缓冲器132_0-132_X中的每一个被安排为自从一个时钟下运行的一个处理电路(例如，在时钟CLK2下运行的TX电路116)接收数据输入，并传送数据输出至运行于不同时钟的另一处理电路(例如运行呀时钟CLK3下的TX电路122)。此外，AFIFO缓冲器136_0-136_X中的每一个被安排为自从一个时钟下运行的一个处理电路(例如，在时钟CLK3下运行的RX电路124)接收数据输入，并传送数据输出至运行于不同时钟的另一处理电路(例如运行呀时钟CLK2下的RX电路118)。
AFIFO缓冲器132_0-132_X分别位于多个道PCS_TX_LANE_0-PCS_TX_LANE_X上，被用于物理层(PHY)时钟CLK2和PMA时钟CLK3之间的速率补偿。类似地，AFIFO缓冲器136_0-136_X分别位于多个道PCS_RX_LANE_0-PCS_RX_LANE_X上，被用于PMA时钟CLK3和PHY时钟CLK2之间的速率补偿。在该实施例中，速率控制电路134用于控制由AFIFO缓冲器132_0-132_X的每一个所接收的数据输入的数据传输速率，以此将AFIFO缓冲器132_0-132_X的每一个的水位维持在预定水平附近(例如，AFIFO缓冲器深度的一半)，且速率控制电路138用于控制由AFIFO缓冲器136_0-136_X的每一个所发送的数据输入的数据传输速率，以此将AFIFO缓冲器136_0-136_X的每一个的水位维持在预定水平附近(例如，AFIFO缓冲器深度的一半)。因为速率控制机制能够将AFIFO缓冲器的水位维持在预定水平附近，AFIFO缓冲器被允许具有较短缓冲器深度(即，较小缓冲器尺寸)而不会发生缓冲器下溢/溢出(underflow/overflow)。因此，在本发明的网络设备100中，传统网络设备所遇到的高延迟问题及/或高延迟变化问题可被避免。
在该实施例中，速率控制电路134能够使得数据使能信号TX_data_en具有几乎平均分布的使能脉冲，而速率控制电路138能够使得数据使能信号RX_data_en具有几乎平均分布的使能脉冲。举例来说，速率控制电路134参考位模式来主动地配置数据使能信号TX_data_en，而速率控制电路138参考位模式来主动地配置数据使能信号RX_data_en。以这种方式，数据使能信号TX_data_en/RX_data_en的表现几乎是固定的。因此，在本发明的网络设备100中，传统网络设备所遇到的数据使能变化问题可被避免。IEEE标准1588定义一个协议，使能在测量和控制系统中时钟的精确同步，利用例如网络通信、本地计算和分布式对象(distributed object)等技术实现。通过与使用时序信息(timing information)的从设备交换PTP时序消息(timing message)以将其时钟调整为大主时钟(grand master clock，简写为GMC)的时间来实现同步。由于数据使能信号TX_data_en和RX_data_en中的每一个具有几乎平均分布的使能脉冲(即，具有非常小变化的几乎固定的信号图案)，数据使能信号TX_data_en和RX_data_en适合用于IEEE 1588PTP应用。
TX AFIFO缓冲器装置117和RX AFIFO缓冲器装置119所采用的速率控制机制的进一步的细节描述如下。
当TX电路116被配置为运行在对应于第一网络线速率的第一模式(例如，10G模式)时，一条单一的道PCS_TX_LANE_0可被用于自多模式电路127传送数据输入至AFIFO缓冲器132_0。当TX电路116被配置为运行在对应于第二网络线速率的第二模式(例如，40G模式)时，多条道(包含道PCS_TX_LANE_0)可被用于自多模式电路127以并行的方式传送多个数据输入至多个AFIFO缓冲器(包含AFIFO缓冲器132_0)，其中多个AFIFO缓冲器可具有相同或类似的表现，即，多个AFIFO缓冲器的水位可为相同或类似地。在单一道PCS_TX_LANE_0可被在选定模式下使用的情况下，由速率控制电路134设置的数据使能信号TX_data_en控制馈入至AFIFO缓冲器132_0的数据输入的数据传输速率。在多条道(包含道PCS_TX_LANE_0)在另一选定模式下使用的情况下，由速率控制电路134设置的数据使能信号TX_data_en控制馈入至多个AFIFO缓冲器(包含AFIFO缓冲器132_0)的多个数据输入的数据传输速率。
在该实施例中，速率控制电路134监测AFIFO缓冲器130_0的水位，以自适应的调整数据使能信号TX_data_en用于动态数据传输速率补偿，其中AFIFO缓冲器130_0由TX电路116所支持的所有模式共享。此外，速率控制电路134主动地设置数据使能信号TX_data_en用于主动数据传输速率控制，而不管AFIFO缓冲器132_0的水位。因此，由于主动数据传输速率控制，在每一预定时间段期间，数据使能信号TX_data_en具有几乎固定的信号图案，而由于动态数据传输速率补偿，在下一预定时间段期间产生的信号图案可能不同于在当前预定时间段期间产生的信号图案。
请参考图2，其为依据本发明实施例的网络设备100的部分速率控制的TX部分的示意图。在该实施例中，AFIFO缓冲器(也被标注为“Async FIFO”)132_0自TX电路116接收数据输入D_IN，并发送数据输出D_OUT至TX电路122，其中TX电路116运行于物理层(PHY)时钟CLK2，而TX电路122运行于PMA时钟CLK3，且PHY时钟CLK2与PMA时钟CLK3异步。速率控制电路134被软件模块编程以储存多个不同位模式(例如，X和Y)，并读该多个不同位模式(例如，X和Y)以设置产生的数据使能信号TX_data_en，用以主动地控制数据输入D_IN的数据传输速率，而不用管AFIFO缓冲器130_0的水位。数据使能信号TX_data_en控制控制传输层电路102的TX电路112和物理层电路104的TX电路116之间的数据传输，并相应控制TX电路116和物理层电路104的AFIFO缓冲器130_0之间的数据传输。
位模式X和Y的默认设置可以基于PHY时钟CLK2的时钟速率、PMA时钟CLK3的时钟速率、PHY时钟CLK2每时钟周期所传输的比特位的数量，以及PMA时钟CLK3每时钟周期所传输的比特位的数量来配置。请参考图3，其为依据本发明实施例的AFIFO缓冲器130_0的操作的示意图。读指针PTRR指向AFIFO缓冲器130_0的读地址，而写指针PTRW指向AFIFO缓冲器130_0的写地址。举例来说，AFIFO缓冲器130_0可被分为多个存储单元(例如，数据字(dataword))。当当前存储单元充满写入的数据位时，写指针PTRW将指向下一存储单元的起始地址，当储存在当前存储单元里的所有数据位均被读取的时候，读指针PTRR将指向下一存储单元的起始地址。在该实施例中，PHY时钟CLK2的一个时钟周期内，S个比特可以自TX电路116传送至AFIFO缓冲器130_0，PMA时钟CLK3的一个时钟周期内，T个比特可以自AFIFO缓冲器130_0传送至TX电路122。
若自TX电路116至AFIFO缓冲器130_0的数据传输在PHY时钟CLK2的每一时钟周期被使能，且自AFIFO缓冲器130_0至TX电路122的数据传输在PMA时钟CLK3的每一时钟周期被使能，AFIFO缓冲器130_0的数据输入D_IN的数据传输速率是FREQ2*S bps(比特位每秒)，而AFIFO缓冲器130_0的数据输出D_OUT的数据传输速率是FREQ3*T bps(比特位每秒)，其中FREQ2是PHY时钟CLK2的时钟速率，FREQ3是PMA时钟CLK3的时钟速率。以10G模式为例，FREQ2是0.515GHz，FREQ3是0.5GHz，S是20，T是66。因此，AFIFO缓冲器130_0的数据输入D_IN的数据传输速率与AFIFO缓冲器130_0的数据输出D_OUT的数据传输速率有下述关系。
如上述方程所示，若自TX电路116至AFIFO缓冲器130_0的数据传输在PHY时钟CLK2的每一时钟周期被使能，且自AFIFO缓冲器130_0至TX电路122的数据传输在PMA时钟CLK3的每一时钟周期被使能，AFIFO缓冲器130_0的数据输入D_IN的数据传输速率高于AFIFO缓冲器130_0的数据输出D_OUT的数据传输速率。作为结果，AFIFO缓冲器130_0将遭受缓冲器溢出。速率控制电路134通过适当设置数据使能信号TX_data_en来控制AFIFO缓冲器130_0的数据输入D_IN的数据传输速率。因此，在数据使能信号TX_data_en的控制下，自TX电路116至AFIFO缓冲器130_0的数据传输没有在PHY时钟CLK2的每一时钟周期被使能。在一个实施例中，速率控制电路134控制数据使能信号TX_data_en，以确保在自AFIFO缓冲器130_0至TX电路122的数据传输在PMA时钟CLK3的每一时钟周期被使能的条件下，AFIFO缓冲器130_0的数据输入D_IN的数据传输速率基本等于AFIFO缓冲器130_0的数据输出D_OUT的数据传输速率。较佳的，数据使能信号TX_data_en被适当设置，以使得AFIFO缓冲器130_0具有长期滤波的中间水位(例如，在每一预定时间段结束时，AFIFO置缓冲位模器式130X_，0上仅述一方半程填(1充)中有的效值数0据.4)(。即，上52述)可方被程(用1)于中配的置值位0.模3(式即，Y13，0)上可述被方用程于(1配)中的值A(T)可被用于配置在一个预定时间段重复位模式X的次数，上述方程(1)中的值B(T)可被用于配置在一个预定时间段重复位模式Y的次数。
当数据使能信号TX_data_en具有第一逻辑水平(例如，逻辑高水平)时，数据传输被使能，当数据使能信号TX_data_en具有第二逻辑水平(例如，逻辑低水平)时，数据传输被禁能。在一个预定时间段，速率控制电路134至少读取一次多个不同位模式(例如，X和Y)中的每一个以依据记录于每一位模式中的多个二进制值设置数据使能信号TX_data_en，其中当位模式的一个比特位具有第一二进制值时，数据使能信号TX_data_en在一个时钟周期中被设定为具有第一逻辑水平，而当位模式的一个比特位具有第二二进制值时，所述数据使能信号TX_data_en在一个时钟周期中被设定为具有第二逻辑水平。在第一二进制值是“1”，而第二二进制值是“0”的情况下，由于上述方程(1)中的值0.3(即，)，位模式X可为一个被编程为具有三个“1”和七个“0”的10-位模式，而由于上述方程(1)中的值0.4(即，)，位模式Y可为一个被编程为具有两个“1”和三个“0”的5-位模式。在一个实施例中，位模式X和Y的每一个没有连续的具有第一二进制值的比特位。以这种方式，数据传输爆发(bust)可被避免，以降低AFIFO缓冲器130_0的溢出可能性。
在第一二进制值是“0”，而第二二进制值是“1”的另一种情况下，由于上述方程(1)中的值0.3(即，)，位模式X可为一个被编程为具有三个“0”和七个“1”的10-位模式，而由于上述方程(1)中的值0.4(即，)，位模式Y可为一个被编程为具有两个“0”和三个“1”的5-位模式。在一个实施例中，位模式X和Y的每一个没有连续的具有第一二进制值的比特位。以这种方式，数据传输爆发可被避免，以降低AFIFO缓冲器130_0的溢出可能性。
如上所述，上述方程(1)中的值A(T)可被用于配置在一个预定时间段重复位模式X的次数，上述方程(1)中的值B(T)可被用于配置在一个预定时间段重复位模式Y的次数。举例来说，值A(T)可被设置为0.875(即，)，而值B(T)可被设置为0.125(即，)。因此，一个预定时间段可对应于PHY时钟CLK2的80个时钟周期。在一个预定时间段期间，速率控制电路134读位模式X(由10-位模式设置)七次，并读位模式Y(由5-位模式设置)两次。因此，在对应于PHY时钟CLK2的80个时钟周期的一个预定时间段期间，数据传输仅被使能25(即，3*7+2*2)个时钟周期。因此，对于10G模式，自TX电路116发送至AFIFO缓冲器130_0的比特位的数量等于1650。由于PMA时钟CLK3的时钟速率为0.515GHz，在一个预定时间段(即，PHY时钟CLK2的80个时钟周期)期间，PMA时钟CLK3具有82.5个时钟周期。因此，对于10G模式，自AFIFO缓冲器130_0发送至TX电路122的比特位的数量也等于1650(即，82.5*20)。
理想化的，由于在一个预定时间段，自TX电路116发送至AFIFO缓冲器130_0的比特位的数量等于等于在相同的预定时间段，自AFIFO缓冲器130_0发送至TX电路122的比特位的数量的事实，每一预定时间段(即，PHY时钟CLK2的80个时钟周期)结束时，AFIFO缓冲器130_0的长期滤波水位保持不变。
由于某些因素，例如FIFO亚稳态，在一个预定时间段，自TX电路116传送的部分比特位可能不能成功储存于AFIFO缓冲器130_0中，且/或在一个预定时间段，AFIFO缓冲器130_0中的部分比特位可能被TX电路122成功撷取。为确保AFIFO缓冲器130_0保持在目标水位(例如中水位)附近，速率控制电路134更依据在每一预定时间段结束时检查到的AFIFO缓冲器130_0的水位，自适应地对AFIFO缓冲器130_0的数据输入的数据传输速率应用补偿。在一个实施例中，在每一预定时间段结束时，AFIFO缓冲器130_0提供指示信号SIND至速率控制电路134，其中指示信号SIND指示AFIFO缓冲器130_0的水位WTR。因此，速率控制电路134在当前预定时间段结束时，检查AFIFO缓冲器130_0的水位WTR，并参考AFIFO缓冲器130_0的水位WTR来自适应的对在下一预定时间段期间产生的数据使能信号TX_data_en应用补偿。
举例来说，速率控制电路134更被编程来储存预定水位范围的上限UP和下限LB。在当前预定时间段结束时，速率控制电路134比较AFIFO缓冲器130_0的水位WTR与上限UP和下限LB。若AFIFO缓冲器130_0的水位WTR落入由上限UP和下限LB界定的预定水位范围，对数据使能信号TX_data_en不应用补偿，且默认位模式(即，初始的程序化位模式X和Y)将被用于设置在下一预定时间段期间产生的数据使能信号TX_data_en。若AFIFO缓冲器130_0的水位WTR被发现超出由上限UP和下限LB界定的预定水位范围，对速率控制电路134通过调整位模式X和Y中的至少一个对数据使能信号TX_data_en应用补偿，且至少一个被调整的位模式和默认位模式(即，初始的程序化位模式X和Y)的至少一部分(即，部分或全部)将被用于设置在下一预定时间段期间产生的数据使能信号TX_data_en。
图4是依据本发明实施例的没有应用补偿的数据使能信号TX_data_en和应用补偿的数据使能信号TX_data_en的示意图。为简洁起见，假定当位模式的一个比特位具有二进制值“1”的时候，数据使能信号TX_data_en被设置为在一个时钟周期内具有逻辑高水平，而当位模式的一个比特位具有二进制值“0”的时候，数据使能信号TX_data_en被设置为在一个时钟周期内具有逻辑低水平。在该实施例中，位模式X被编程为10-位模式“0100100100”，位模式Y被编程为5-位模式“01001”。在当前预定时间段(即，PHY时钟CLK2的80个时钟周期)期间，速率控制电路134读位模式X七次，随后读位模式Y两次，并基于记录于位模式X和Y中的比特位设置数据使能信号TX_data_en。在当前预定时间段的结尾，速率控制电路134检查AFIFO缓冲器130_0的水位WTR，以决定是否对AFIFO缓冲器130_0的数据输入D_IN的数据传输速率应用补偿。在AFIFO缓冲器130_0的水位WTR落入预定水位范围(即，LB≦WTR≦UB)的情况下，在下一预定时间段期间，对AFIFO缓冲器130_0的数据输入D_IN的数据传输速率不应用补偿。在AFIFO缓冲器130_0的水位WTR超出预定水位范围(即，WTR<LB或WTR>UB)的情况下，若AFIFO缓冲器130_0的水位WTR超出上限UB，速率控制电路134调整至少一个位模式(例如，位模式X)以将一个或多个‘1’转换为‘0’(图中标示为用‘0’替换‘1’”)，若AFIFO缓冲器130_0的水位WTR低于下限LB，速率控制电路134调整至少一个位模式(例如，位模式X)以将一个或多个‘0’转换为‘1’。
图5是依据本发明实施例的调整AFIFO水位的示意图。M是检查AFIFO缓冲器130_0的水位WTR的时间单位。举例来说，M是由PHY时钟CLK2的80个时钟周期定义的上述预定时间段。如图5所示，当在一个预定时间段结束时，AFIFO缓冲器130_0的水位WTR被发现高于上限UB，速率控制电路134调整数据使能信号TX_data_en，以在下一预定时间段期间降低AFIFO缓冲器130_0的数据输入D_IN的数据传输速率，从而降低AFIFO缓冲器130_0的水位WTR。当在一个预定时间段结束时，AFIFO缓冲器130_0的水位WTR被发现低于下限LB，速率控制电路134调整数据使能信号TX_data_en，以在下一预定时间段期间增加AFIFO缓冲器130_0的数据输入D_IN的数据传输速率，从而升高AFIFO缓冲器130_0的水位WTR。AFIFO缓冲器130_0的数据输入D_IN的数据传输速率几乎是自由运行的(free running)。速率控制电路134对AFIFO缓冲器130_0的水位WTR周期性的执行长期检查，以决定是否使能对自由运行AFIFO缓冲器130_0的数据输入D_IN的数据传输速率动态补偿。
如上所述，AFIFO缓冲器130_0提供指示信号SIND以为速率控制电路134指示AFIFO缓冲器130_0的水位WTR。在一个范例的设计中，可基于储存于AFIFO存储器130_0中的有效比特位的数量来估计AFIFO缓冲器130_0的水位WTR。因此，速率控制电路134可采用比特位级(bit-level)FIFO控制来控制AFIFO缓冲器130_0的水位。在另一个范例的设计中，可基于AFIFO存储器130_0的读指针PTRR和写指针PTRW之间的距离来估计AFIFO缓冲器130_0的水位WTR。因此，速率控制电路134可采用指针级(pointer-level)FIFO控制来控制AFIFO缓冲器130_0的水位。与指针级FIFO控制相比，比特位级FIFO控制可更精确的控制AFIFO缓冲器130_0的水位，从而允许AFIFO缓冲器130_0具有较小尺寸和较低延迟。然而，其仅用作说明，并非为本发明的限制。
应用到网络设备100的TX部分的相同发明设想也也应用到网络设备100的RX部分。当RX电流118在对应于第一网络线速率的第一模式(例如，10G模式)运行时，一条单一的道PCS_RX_LANE_0可被用于自AFIFO缓冲器136_0传送数据输出至多模式电路129。当RX电路118被配置为运行在对应于第二网络线速率的第二模式(例如，40G模式)时，多条道(包含道PCS_RX_LANE_0)可被用于自多个AFIFO缓冲器(包含AFIFO缓冲器136_0)以并行的方式传送多个数据输出至多模式电路129，其中多个AFIFO缓冲器可具有相同或类似的表现，即，多个AFIFO缓冲器的水位可为相同或类似地。在单一道PCS_RX_LANE_0可被在选定模式下使用的情况下，数据使能信号RX_data_en控制自AFIFO缓冲器136_0传输的数据输出的数据传输速率。在多条道(包含道PCS_RX_LANE_0)在另一选定模式下使用的情况下，数据使能信号RX_data_en控制自多个AFIFO缓冲器(包含AFIFO缓冲器136_0)传输的多个数据输入的数据传输速率。
在该实施例中，速率控制电路138监测AFIFO缓冲器136_0的水位，以自适应的调整数据使能信号RX_data_en用于动态数据传输速率补偿，其中AFIFO缓冲器136_0由RX电路118所支持的所有模式共享。此外，速率控制电路138主动地设置数据使能信号RX_data_en用于主动数据传输速率控制，而不管AFIFO缓冲器136_0的水位。因此，由于主动数据传输速率控制，在每一预定时间段期间，数据使能信号RX_data_en具有几乎固定的信号图案，而由于动态数据传输速率补偿，在下一预定时间段期间产生的信号图案可能不同于在当前预定时间段期间产生的信号图案。
请参考图6，其为依据本发明实施例的网络设备100的部分速率控制的RX部分的示意图。在该实施例中，AFIFO缓冲器(也被标注为“Async FIFO”)136_0自RX电路124接收数据输入D_IN，并发送数据输出D_OUT至RX电路118，其中RX电路118运行于PHY时钟CLK2，而RX电路124运行于PMA时钟CLK3，且PHY时钟CLK2与PMA时钟CLK3异步。如图2所示的速率控制电路134，速率控制电路138被软件模块编程以储存多个不同位模式(例如，X和Y)以及多个水位阈值(例如，上限UB和下限LB)，并读该多个不同位模式(例如，X和Y)以设置产生的数据使能信号RX_data_en，用以主动地控制数据输出D_OUT的数据传输速率，而不用管AFIFO缓冲器136_0的水位。
此外，由于某些因素，例如FIFO亚稳态，在一个预定时间段，自RX电路124传送的部分比特位可能不能成功储存于AFIFO缓冲器136_0中，且/或在一个预定时间段，AFIFO缓冲器136_0中的部分比特位可能被RX电路118成功撷取。为确保AFIFO缓冲器136_0保持在目标水位(例如中水位)附近，速率控制电路138更依据AFIFO缓冲器136_0的水位，自适应地对AFIFO缓冲器136_0的数据输出D_OUT的数据传输速率应用补偿。在一个实施例中，在每一预定时间段结束时，AFIFO缓冲器136_0提供指示信号SIND’至速率控制电路138，其中指示信号SIND’指示AFIFO缓冲器136_0的水位WTR。因此，速率控制电路138在当前预定时间段结束时，检查AFIFO缓冲器136_0的水位WTR，并参考AFIFO缓冲器136_0的水位WTR来自适应的对在下一预定时间段期间产生的数据使能信号RX_data_en应用补偿。
举例来说，在当前预定时间段结束时，速率控制电路138比较AFIFO缓冲器136_0的水位WTR与上限UP和下限LB。若AFIFO缓冲器136_0的水位WTR落入由上限UP和下限LB界定的预定水位范围，对数据使能信号RX_data_en不应用补偿，且默认位模式(即，初始的程序化位模式X和Y)将被用于设置在下一预定时间段期间产生的数据使能信号RX_data_en。若AFIFO缓冲器136_0的水位WTR被发现超出由上限UP和下限LB界定的预定水位范围，速率控制电路138通过调整位模式X和Y中的至少一个对数据使能信号RX_data_en应用补偿，且至少一个被调整的位模式和默认位模式(即，初始的程序化位模式X和Y)的至少一部分(即，部分或全部)将被用于设置在下一预定时间段期间产生的数据使能信号RX_data_en。
速率控制电路138采用来主动地控制以及自适应的补偿数据使能信号RX_data_en的算法可能与速率控制电路134采用来主动地控制以及自适应的补偿数据使能信号TX_data_en的算法相同。举例来说，数据使能信号RX_data_en可依据图4所示的用于设置数据使能信号TX_data_en的相同的方式产生。因此，速率控制电路138读被初始编程为10-位模式“0100100100”的默认位模式X和被初始编程为5-位模式“01001”的默认位模式Y，并通过调整默认位模式X进行速率补偿来产生调整的位模式。
此外，假设当数据使能信号RX_data_en具有第一逻辑水平时，数据传输被使能，当数据使能信号RX_data_en具有第二逻辑水平时，数据传输被禁能，且当位模式的一个比特位具有第一二进制值时，数据使能信号RX_data_en在一个时钟周期中被设定为具有第一逻辑水平，而当位模式的一个比特位具有第二二进制值时，所述数据使能信号RX_data_en在一个时钟周期中被设定为具有第二逻辑水平。位模式X和Y的每一个没有连续的具有第一二进制值的比特位。以这种方式，数据传输爆发可被避免，以降低AFIFO缓冲器136_0的下溢可能性。由于本领域技术人员在读完上述关于速率控制电路134的相关段落后，能够容易理解速率控制电路138的细节，为简洁起见，主动速率控制和动态速率补偿的进一步描述被省略。
如上所述，AFIFO缓冲器136_0提供指示信号SIND’以为速率控制电路138指示AFIFO缓冲器136_0的水位WTR。在一个范例的设计中，可基于储存于AFIFO存储器136_0中的有效比特位的数量来估计AFIFO缓冲器136_0的水位WTR。因此，速率控制电路138可采用比特位级FIFO控制来控制AFIFO缓冲器136_0的水位。在另一个范例的设计中，可基于AFIFO存储器136_0的读指针PTRR和写指针PTRW之间的距离来估计AFIFO缓冲器136_0的水位WTR。因此，速率控制电路138可采用指针级FIFO控制来控制AFIFO缓冲器136_0的水位。与指针级FIFO控制相比，比特位级FIFO控制可更精确的控制AFIFO缓冲器136_0的水位，从而允许AFIFO缓冲器136_0具有较小尺寸和较低延迟。然而，其仅用作说明，并非为本发明的限制。
以上所述仅为本发明的较佳实施例，本领域相关的技术人员依据本发明的精神所做的等效变化与修改，都应当涵盖在权利要求书内。

Claims (20)

1.一种异步先入先出缓冲器装置，其特征在于，包含：
异步先入先出缓冲器，自第一处理电路接收数据输入，以及发射数据输出至第二处理电路，其中所述第一处理电路操作于第一时钟，所述第二处理电路操作于第二时钟，且所述第一时钟与所述第二时钟异步；以及
速率控制电路，主动地控制所述数据输入的数据传输速率，而不考虑所述异步先入先出缓冲器的水位，并更自适应地依据所述异步先入先出缓冲器的所述水位对所述数据传输速率应用补偿。
2.根据权利要求1所述的异步先入先出缓冲器装置，其特征在于，所述第一处理电路是网络设备的物理层发射电路，而所述第二处理电路是所述网络设备的物理介质附加发射电路。
3.根据权利要求2所述的异步先入先出缓冲器装置，其特征在于，所述物理层发射电路是多模式发射电路；而所述异步先入先出缓冲器由所述多模式发射电路支持的不同模式共享。
4.根据权利要求1所述的异步先入先出缓冲器装置，其特征在于，所述速率控制电路被编程来储存多个不同位模式；且所述速率控制电路读取所述多个不同位模式以设置产生自所述速率控制电路的数据使能信号来控制所述数据输入的所述数据传输速率。
5.根据权利要求4所述的异步先入先出缓冲器装置，其特征在于，当所述数据使能信号具有第一逻辑水平时，数据传输被使能，而当数据使能信号具有第二逻辑水平时，所述数据传输被禁能；在一个预定时间段，所述速率控制电路至少读取一次所述多个不同位模式中的每一个位模式以依据记录于所述位模式中的多个二进制值设置所述数据使能信号，其中当所述位模式的一个比特位具有第一二进制值时，所述数据使能信号在一个时钟周期中被设定为具有所述第一逻辑水平，且当所述位模式的一个比特位具有第二二进制值时，所述数据使能信号在一个时钟周期中被设定为具有所述第二逻辑水平。
6.根据权利要求5所述的异步先入先出缓冲器装置，其特征在于，所述多个不同位模式中的每一个不具有连续的具有所述第一二进制值的多个比特位。
7.根据权利要求4所述的异步先入先出缓冲器装置，其特征在于，所述速率控制电路通过调整实施多个不同位模式中的至少一个来对所述数据传输速率应用所述补偿。
8.根据权利要求1所述的异步先入先出缓冲器装置，其特征在于，所述速率控制电路在当前预定时间段的结尾检查所述异步先入先出缓冲器的所述水位，并参考所述异步先入先出缓冲器的所述水位，自适应的对下一预定时间段期间产生的所述数据使能信号应用所述补偿。
9.根据权利要求8所述的异步先入先出缓冲器装置，其特征在于，当所述数据使能信号具有第一逻辑水平时，数据传输被使能，而当数据使能信号具有第二逻辑水平时，所述数据传输被禁能；以及当所述异步先入先出缓冲器的所述水位超出预定水位范围时，所述速率控制电路通过调整所述下一预定时间的期间所述数据使能信号具有所述第一逻辑水平的次数来对所述数据使能信号应用所述补偿。
10.一种异步先入先出缓冲器装置，其特征在于，包含：
异步先入先出缓冲器，自第一处理电路接收数据输入，以及发射数据输出至第二处理电路，其中所述第一处理电路操作于第一时钟，所述第二处理电路操作于第二时钟，且所述第一时钟与所述第二时钟异步；以及
速率控制电路，主动地控制所述数据输出的数据传输速率，而不考虑所述异步先入先出缓冲器的水位，并更自适应地依据所述异步先入先出缓冲器的所述水位对所述数据传输速率应用补偿。
11.根据权利要求10所述的异步先入先出缓冲器装置，其特征在于，所述第二处理电路是网络设备的物理层接收电路，而所述第一处理电路是所述网络设备的物理介质附加接收电路。
12.根据权利要求11所述的异步先入先出缓冲器装置，其特征在于，所述物理层接收电路是多模式接收电路；而所述异步先入先出缓冲器由所述多模式接收电路支持的不同模式共享。
13.根据权利要求10所述的异步先入先出缓冲器装置，其特征在于，所述速率控制电路被编程来储存多个不同位模式；且所述速率控制电路读取所述多个不同位模式以设置产生自所述速率控制电路的数据使能信号来控制所述数据输出的所述数据传输速率。
14.根据权利要求13所述的异步先入先出缓冲器装置，其特征在于，当所述数据使能信号具有第一逻辑水平时，数据传输被使能，而当数据使能信号具有第二逻辑水平时，所述数据传输被禁能；在一个预定时间段，所述速率控制电路至少读取一次所述多个不同位模式中的每一个位模式以依据记录于所述位模式中的多个二进制值设置所述数据使能信号，其中当所述位模式的一个比特位具有第一二进制值时，所述数据使能信号在一个时钟周期中被设定为具有所述第一逻辑水平，且当所述位模式的一个比特位具有第二二进制值时，所述数据使能信号在一个时钟周期中被设定为具有所述第二逻辑水平。
15.根据权利要求14所述的异步先入先出缓冲器装置，其特征在于，所述多个不同位模式中的每一个不具有连续的具有所述第一二进制值的多个比特位。
16.根据权利要求13所述的异步先入先出缓冲器装置，其特征在于，所述速率控制电路通过调整实施多个不同位模式中的至少一个来对所述数据传输速率应用所述补偿。
17.根据权利要求10所述的异步先入先出缓冲器装置，其特征在于，所述速率控制电路在当前预定时间段的结尾检查所述异步先入先出缓冲器的所述水位，并参考所述异步先入先出缓冲器的所述水位，自适应的对下一预定时间段期间产生的所述数据使能信号应用所述补偿。
18.根据权利要求17所述的异步先入先出缓冲器装置，其特征在于，当所述数据使能信号具有第一逻辑水平时，数据传输被使能，而当数据使能信号具有第二逻辑水平时，所述数据传输被禁能；以及当所述异步先入先出缓冲器的所述水位超出预定水位范围时，所述速率控制电路通过调整所述下一预定时间的期间所述数据使能信号具有所述第一逻辑水平的次数来对所述数据使能信号应用所述补偿。
19.一种网络设备，其特征在于，包含：
多模式物理层发射电路，支持分别对应于不同网络线速率的多个不同模式；
物理介质附加发射电路；以及
异步先入先出缓冲器装置，包含：
至少一异步先入先出缓冲器，由所述多个不同模式共享，其中所述至少一异步先入先出缓冲器在第一时钟下自所述多模式物理层发射电路接收数据输入，以及在第二时钟下发射数据输出至所述物理介质附加发射电路，其中所述第一时钟与所述第二时钟异步。
20.一种网络设备，其特征在于，包含：
多模式物理层接收电路，支持分别对应于不同网络线速率的多个不同模式；
物理介质附加接收电路；以及
异步先入先出缓冲器装置，包含：
至少一异步先入先出缓冲器，由所述多个不同模式共享，其中所述至少一异步先入先出缓冲器在第一时钟下自所述物理介质附加接收电路接收数据输入，以及在第二时钟下发射数据输出至所述多模式物理层接收电路，其中所述第一时钟与所述第二时钟异步。
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