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TWI779781B - 具有介電全環繞電容之閘極全環繞半導體元件及其製備方法 - Google Patents

具有介電全環繞電容之閘極全環繞半導體元件及其製備方法 Download PDF

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TWI779781B
TWI779781B TW110130660A TW110130660A TWI779781B TW I779781 B TWI779781 B TW I779781B TW 110130660 A TW110130660 A TW 110130660A TW 110130660 A TW110130660 A TW 110130660A TW I779781 B TWI779781 B TW I779781B
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周良賓
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南亞科技股份有限公司
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Abstract

本案揭露一種半導體元件及其製備方法。該半導體元件包括一第一堆疊結構設置於一第一基底；一第一雜質區域與一第二雜質區域分別設置於該第一堆疊結構相對的側邊並與該第一堆疊結構操作性地關聯；一第二堆疊結構設置於該第一堆疊結構，且一中間絕緣層設置於其間；及一第三雜質區域設置於該第二堆疊結構的一側邊，且與該第二雜質區域電性耦合。該第一堆疊結構包括交替地排列之多個第一半導體層與多個閘極組合。該些閘極組合包括一閘極介電層與一閘極電極。該第二堆疊結構包括交替地排列之多個第二半導體層與多個電容次單元。該些電容次單元包括一電容介電層與一電容電極。

Description

具有介電全環繞電容之閘極全環繞半導體元件及其製備方法
本申請案主張2020年12月29日申請之美國正式申請案第17/136,812號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。更具體地，一種具有具有介電全環繞電容之閘極全環繞半導體元件及其製備方法。
半導體元件被用於各種電子應用中，例如個人計算機，行動電話，數位相機和其他電子設備。為滿足對計算能力不斷增長的需求，半導體元件的尺寸不斷地縮小。然而，縮小尺寸導致了製程中出現各種問題，並且這些問題更不斷衍生出不同狀況。因此，在提高半導體元件的性能、質量、良率和可靠性以及降低複雜度等方面仍然面臨挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的一方面提供一種半導體元件，其包括一第一堆疊結構設置於一第一基底；一第一雜質區域與一第二雜質區域分別設置於該第一堆疊結構相對的側邊並與該第一堆疊結構操作性地關聯；一第二堆疊結構設置於該第一堆疊結構，且一中間絕緣層設置於其間；及一第三雜質區域設置於該第二堆疊結構的一側邊，且與該第二雜質區域電性耦合。該第一堆疊結構包括交替地排列之多個第一半導體層與多個閘極組合。該些閘極組合包括一閘極介電層與一閘極電極。該第二堆疊結構包括交替地排列之多個第二半導體層與多個電容次單元。該些電容次單元包括一電容介電層與一電容電極。
在一些實施例中，該半導體元件更包括一掩埋位元線，其設置於該第一基底內，且電性耦合至該第一雜質區域。
在一些實施例中，該掩埋位元線水平地遠離該第一堆疊結構。
在一些實施例中，該半導體元件更包括多個第一內間隙壁，其設置於該第一雜質區域與該些閘極組合之間，且設置於該第二雜質區域與該些閘極組合之間。
在一些實施例中，該半導體元件更包括多個閘極間隙壁，其設置於該些閘極組合中最頂層的一個的相對的側邊上。
在一些實施例中，該些閘極間隙壁與該些第一內間隙壁包括相同的材料。
在一些實施例中，該半導體元件更包括多個第二內間隙壁，其設置於該第三雜質區域與該些電容次單元之間。
在一些實施例中，該半導體元件更包括一第四雜質區域，其與該第三雜質區域相對設置。
在一些實施例中，該第二雜質區域與該第三雜質區域透過一第一導電插塞電連接。
在一些實施例中，該半導體元件更包括一第一導電墊與一第一導電插塞，該第一導電墊設置於該第三雜質區域下，該第一導電插塞設置於該第一導電墊下且位於該第二雜質區域上。該第二雜質區域與該第三雜質區域透過該第一導電墊及第一導電插塞電性耦合。
在一些實施例中，該些第一半導體層中最底層的一個直接與該第一基底的頂面接觸。
在一些實施例中，該些閘極組合中最底層的一個直接與該第一基底的頂面接觸。
在一些實施例中，該半導體元件更包括一掩埋絕緣層，其設置於第一基底內，其中該第一堆疊結構設置於該掩埋絕緣層上。
在一些實施例中，該半導體元件更包括一緩衝層，其設置於該第一基底與該第一堆疊結構之間。
在一些實施例中，該第二堆疊結構的厚度大於該第一堆疊結構的厚度。
在一些實施例中，該些第二半導體層中最底層的一個直接與該中間絕緣層的頂面接觸。
在一些實施例中，該些電容次單元中最底層的一個直接與該中間絕緣層的頂面接觸。
本揭露的另一方面提供一種半導體元件的製備方法，其包括形成一第一堆疊結構於一第一基底上；形成一第一雜質區域與一第二雜質區域於該第一堆疊結構相對的側邊；形成一中間絕緣層於該第一堆疊結構上；沿該中間絕緣層形成一第一導電插塞，且其與該第二雜質區域電連接；形成一第二堆疊結構於該中間絕緣層上；及形成一第三雜質區域於該第二堆疊結構的一側邊，且其與該第一導電插塞電連接。該第一堆疊結構包括交替地排列之多個第一半導體層與多個閘極組合。該些閘極組合包括一閘極介電層與一閘極電極。該第二堆疊結構包括交替地排列之多個第二半導體層與多個電容次單元。該些電容次單元包括一電容介電層與一電容電極。
在一些實施例中，形成該第一堆疊結構於該第一基底上包括：形成一第一垂直堆疊於該第一基底上，其包括交替地形成多個第三半導體層與多個第一半導體層；形成一第一偽閘極於該第一垂直堆疊上；形成多個第一溝渠於該第一垂直堆疊相對的側邊，以暴露該些第一半導體層與該些第三半導體層的側邊部分；氧化該些第一半導體層與該些第三半導體層的側邊部分，以形成多個第一側部氧化物於該些第一半導體層相對的側邊上，及多個第三側部氧化物於該些第三半導體層相對的側邊上；移除該些第一側部氧化物；形成一第一雜質區域與一第二雜質區域於該些第一溝渠內；形成一第一絕緣材料的層，以覆蓋該第一偽閘極、該第一雜質區域、該第二雜質區域與該第一垂直堆疊；移除該第一絕緣材料的層的一部分，以暴露該第一偽閘極；移除該第一偽閘極與該些第三半導體層，以形成多個第一空間；依序地形成該閘極介電層與該閘極電極，以填滿該些第一空間。該閘極介電層與該閘極電極共同構成該些閘極組合。該些電容次單元與該些第二半導體層共同形成該第二堆疊結構。
在一些實施例中，形成該第二堆疊結構於該中間絕緣層上包括：形成一第二垂直堆疊於一第二基底上，其包括交替地形成多個第四半導體層與多個第二半導體層；形成一第二偽閘極於該第二垂直堆疊上；形成多個第二溝渠於該第二垂直堆疊相對的側邊，以暴露該些第二半導體層與該些第四半導體層的側邊部分；氧化該些第二半導體層與該些第四半導體層的側邊部分，以形成多個第二側部氧化物於該些第二半導體層相對的側邊上，及多個第四側部氧化物於該些第四半導體層相對的側邊上；移除該些第二側部氧化物；移除該第二偽閘極與該些第四半導體層，以形成多個第二空間；依序地形成該電容介電層與該電容電極，以填滿該些第二空間；反轉地接合該第二堆疊結構至該中間絕緣層；及移除該第二基底。該電容介電層與該電容電極共同構成該些電容次單元。該些電容次單元與該些第二半導體層共同形成該第二堆疊結構。
由於本揭露的半導體元件的設計，該電容電極與該電容介電層之間的接觸表面將得以增加。相應地，由該電容介電層與該電容電極所構成的電容器將具有提升的電氣特性(電容值)。因此，半導體元件之效能將得以提升。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
在本揭露中，半導體元件通常是指可以通過利用半導體特性來起作用的裝置。如電光裝置、發光顯示裝置、半導體電路和電子裝置都將包括在半導體元件之類別中。
在本揭露之說明書的描述中，上方對應於Z軸之箭頭方向，下方則對應Z軸之箭頭的相反方向。
需要注意的是，“形成”一詞表示任何創造、建立、圖案化、植入或沈積一元素、一摻質或一材料的方法。舉例來說包括原子層沈積、化學氣相沈積、物理氣相沈積、濺鍍、共濺鍍、旋轉塗布、擴散、沈積、長晶、植入、微影、乾式蝕刻與濕式蝕刻等方法，但不以此為限。
圖1為流程圖，例示本揭露一些實施例之一種半導體元件1A的製備方法10。圖2至圖24為剖面示意圖，例示本揭露一些實施例的半導體元件1A的製備流程。
參照圖1及圖2，於步驟S11，提供一第一基底101，並形成一掩埋位元線103於第一基底101內。
參照圖2，第一基底101為塊材半導體基底、多層或梯度基底、或其類似物。第一基底101包括一半導體材料，例如一元素半導體包括矽或鍺；一化合物或合金半導體包括SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、或GaInAsP；或其組合。第一基底101可為摻雜或未摻雜的。
參照圖2，掩埋位元線103的頂面與第一基底101的頂面實質地共平面。在一些實施例中，掩埋位元線103為一雜質區域。一光阻劑層形成於第一基底101的上方。圖形化光阻劑層，以暴露欲形成掩埋位元線103的範圍。光阻劑層是利用塗佈技術或其他可接受的微影技術所形成。當光阻劑層圖形化後，執行一n型雜質或p型雜質植入製程，且光阻劑層可做為一遮罩，以實質地避免雜質被植入覆蓋的範圍。植入製程後，光阻劑層將被例如灰化製程所移除。
n型雜質植入製程將加入雜質，以貢獻電子於本質半導體中。在含矽的基底中，n型摻雜劑(即雜質)的例子包括銻、砷、或磷，但不以此為限。p型雜質植入製程將加入雜質，以於本質半導體中製造價電子缺陷。在含矽的基底中，p型摻雜劑(即雜質)的例子包括硼、鋁、鎵、或銦，但不以此為限。掩埋位元線103的摻雜劑濃度介於約1E17原子/立方公分與約1E18原子/立方公分之間。
在一些實施例中，掩埋位元線103由多晶矽、摻雜多晶矽、多晶矽鍺、摻雜多晶矽鍺、或金屬物質(例如鈦、鉭、鎢、銅、鋁)所形成。
參照圖1及圖3，於步驟S13，一第一垂直堆疊1VS形成於第一基底101上，及一第一偽閘極301形成於第一垂直堆疊1VS上。第一垂直堆疊1VS包括多個第三半導體層105與多個第一半導體層107以交替順序形成。
參照圖3，第三半導體層105與第一半導體層107以交替順序磊晶生長，以獲得具預期層數的第一垂直堆疊1VS。例如，第三半導體層105與第一半導體層107以金屬-有機化學氣相沉積、分子束磊晶、液相磊晶、氣相磊晶、超高真空化學氣相沉積、其類似製程、或其組合。於本實施例中，最底層的第三半導體層105直接與第一基底101的頂面接觸。最底層的第一半導體層107形成於第一基底101頂面的上方。
在一些實施例中，各第三半導體層105與各第一半導體層107包括一結晶材料。第三半導體層105與第一半導體層107的厚度小於臨界厚度。在一些實施例中，第三半導體層105的厚度介於約6奈米與約20奈米之間。第一半導體層107的厚度介於約4奈米與約10奈米之間。
在一些實施例中，各第三半導體層105與各第一半導體層107為第IV族材料，例如Si、Ge、SiGe、SiGeSn、或其類似物；或第III-V族材料，例如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、GaInAsP、或其類似物。在一些實施例中，各第三半導體層105與各第一半導體層107由不同材料所形成，不同材料所形成的性質使得第三半導體層105與第一半導體層107得以具有不同的應變。例如，各第三半導體層105由為Si 0.5Ge 0.5的層，且各第一半導體層107為Si的層。第三半導體層105具有大於第一半導體層107的自然晶格常數。因此，第三半導體層105為壓縮應變，而第一半導體層107為拉應變。
參照圖3，第一偽閘極301具有垂直延伸於第一垂直堆疊1VS頂面的側壁。第一偽閘極301與掩埋位元線103不垂直地重疊。第一偽閘極301由非晶矽、多晶矽、氮氧化矽、氧化氮化矽、碳氮硼化矽、碳氮氧化矽、或碳氧化矽，第一偽閘極301包括一層或多層前述的材料。第一偽閘極301可由任何適合的方法形成，包括利用化學氣相沈積沉積一層前述的材料，並利用微影結合反應性離子蝕刻或電漿蝕刻的圖形化技術移除不需要的材料。
參照圖1、圖4及圖5，於步驟S15，多個第三側部氧化物105O形成於第三半導體層105相對的側邊，和多個第一側部氧化物107O形成於第一半導體層107相對的側邊。
參照圖4，執行一蝕刻製程至圖3所說明的半導體元件半成品，以形成多個第一溝渠601於第一垂直堆疊1VS相對的側邊。第一偽閘極301將作為蝕刻製程中的保護遮罩。蝕刻製程包括，例如，反應性離子蝕刻、中子束蝕刻、其類似製程、或其組合。蝕刻製程為非等向性的。於蝕刻製程後，第三半導體層105的側邊部分與第一半導體層107的側邊部分將藉由第一溝渠601暴露。
參照圖5，於約700℃執行一低溫氧化製程，以氧化第三半導體層105與第一半導體層107的側邊部分。在本實施例中，一溼式氧化於630℃被執行。於上述情況下，由Si 0.5Ge 0.5形成的第三半導體層105被氧化的速率快於由Si形成的第一半導體層107至少十倍。因此，於低溫氧化製程中形成的第三側部氧化物105O將厚於於低溫氧化製程中形成的第一側部氧化物107O。
在一些實施例中，於低溫氧化製程後，第一半導體層107的寬度W1介於約10奈米與約100奈米之間。在一些實施例中，第一半導體層107的側邊作為低溫氧化製程的結果將呈圓弧形。
參照圖1及圖6，於步驟S17，第一側部氧化物107O將被移除，以暴露第一半導體層107。
參照圖6，執行一氧化物蝕刻製程，以移除第一側部氧化物107O。氧化物蝕刻製程為電漿輔助乾蝕刻製程或濕蝕刻；電漿輔助乾蝕刻製程涉及同時暴露一基底於氫氣、NH 3與NH 3電漿副產物；濕蝕刻則利用包括氫氟酸的溶液。暴露的第一半導體層107將被作為磊晶生長雜質區域的晶種。應當注意的是，有部分的第三側部氧化物105O也被移除；然而，由於第三側部氧化物105O的厚度相較於第一側部氧化物107O來得厚，第三側部氧化物105O於移除第一側部氧化物107O後仍覆蓋第三半導體層105。剩餘的第三側部氧化物105O將視為多個第一內間隙壁109。
參照圖1與圖7，於步驟S19，一第一雜質區域111與一第二雜質區域113形成於第一垂直堆疊1VS相對的側邊。
參照圖7，第一雜質區域111與第二雜質區域113形成於第一溝渠601內，且位於第一基底101上。第一雜質區域111與掩埋位元線103電連接。第二雜質區域113透過第一半導體層107與第一雜質區域111電耦合。第一雜質區域111與第二雜質區域113透過磊晶生長製程所形成，磊晶生長製程例如快速升溫化學氣相沉積法、低能量電漿沉積、超高真空化學氣相沈積、大氣壓化學氣相沈積、或分子束磊晶。磊晶生長製程對於第一偽閘極301的材料具有選擇性，因此磊晶材料將不會形成於第一偽閘極301。
在一些實施例中，對於n型裝置的磊晶材料包括Si、SiC、SiCP、SiGeP、SiP、SiGeSnP、或其類似物；對於p型裝置的磊晶材料包括SiGe、SiGeB、Ge、GeB、GeSn、GeSnB、硼摻雜III-V族化合物材料、或其類似物。
在一些實施例中，摻雜劑可原位地合併使用適當的前驅物。第一雜質區域111的摻雜劑濃度與第二雜質區域113的摻雜劑濃度介於約1E19原子/立方公分與原子/立方公分之間。應當注意的是，用詞“原位地”是指在形成摻雜層的製程，例如磊晶沉積，的期間引入決定摻雜層導電類型的摻雜劑。用詞“導電類型”表示摻雜區域為p型或n型。
在一些實施例中，一磊晶前清潔製程將被採用，以移除第一半導體層107側邊的氧化物材料薄層。第三半導體層105於磊晶前清潔製程期間仍被第三側部氧化物105O所覆蓋。磊晶前清潔製程為電漿輔助乾蝕刻製程或濕蝕刻；電漿輔助乾蝕刻製程涉及同時暴露一基底於氫氣、NH 3與NH 3電漿副產物；濕蝕刻則利用包括氫氟酸的溶液。
在一些實施例中，一導電材料的層，例如鈦、鎳、鉑、鉭、或鈷，將形成以覆蓋第一基底101、第一雜質區域111、第二雜質區域113、及第一偽閘極301。接續執行一熱處理。於熱處理期間中，導電材料的層中的金屬原子將與第一雜質區域111與第二雜質區域113中的矽原子發生化學反應，以形成矽化物層(未示出)。矽化物層包括鈦矽化物、鎳矽化物、鎳鉑矽化物、鉭矽化物、或鈷矽化物。矽化物層的厚度介於約2奈米和約20奈米之間。熱處理為一動態表面退火製程(dynamic surface annealing process)。於熱處理後，執行一清洗製程以移除未反應的導電材料，清洗製程採用如過氧化氫或SC-1溶液等蝕刻劑。矽化物層將降低第一雜質區域111與第二雜質區域113的接觸電阻。
參照圖1及圖8，於步驟S21，第一偽閘極301將被修整以形成一第一縮減偽閘極303。
參照圖8，一方向性蝕刻製程將被採用以減少第一偽閘極301的寬度而形成第一縮減偽閘極303。第一縮減偽閘極303的寬度W2小於第一半導體層107的寬度W1及第三半導體層105的寬度W3。第一縮減偽閘極303與第一內間隙壁109不垂直地重疊。
方向性蝕刻製程為原子層蝕刻製程，其利用依序的自限性反應(sequential self-limiting reactions)，以減少一基底(例如第一偽閘極301)的尺寸。原子層蝕刻製程於一循環過程中交替地應用吸附與脫附過程。無RF偏壓的CH 3F/Ar電漿被應用於吸附過程，以沉積氫氟碳化物層於目標表面上。帶RF偏壓的Ar電漿被應用於脫附過程，以移除目標材料及氫氟碳化物層。在吸附過程中，CH 3F與Ar氣體的流速分別介於約3毫升/分鐘與約140毫升/分鐘。用於脫附過程的Ar氣體的流速約150毫升/分鐘。微波源的功率於吸附過程與脫附過程中分別為400瓦及350瓦。吸附過程與脫附過程的晶圓溫度分別為約45℃及30℃。
參照圖1與圖9，於步驟S23，形成一第一絕緣材料305的層，以覆蓋第一縮減偽閘極303、第一垂直堆疊1VS、第一雜質區域111、第二雜質區域113、及第一基底101，並形成一第一絕緣層501於第一絕緣材料305的層上。
參照圖9，第一絕緣材料305的層中覆蓋第一縮減偽閘極303的側壁的部分被視為多個閘極間隙壁307。第一絕緣材料305的層中覆蓋第一雜質區域111、第二雜質區域113及第一基底101的部分被視為覆蓋部分309。第一絕緣材料305的層的厚度介於約4奈米與約8奈米之間。第一絕緣材料305的層由原子層沉積、化學氣相沈積、其類似製程、或其組合所形成。第一絕緣材料305為，例如，氮化矽或羰基矽。應當注意的是，並無額外的蝕刻製程用於形成閘極間隙壁307。
參照圖9，形成第一絕緣層501於第一絕緣材料305的層上。執行一平坦化製程，例如化學機械研磨，直至第一絕緣材料305的層的頂面暴露，以為後續製程步驟提供平坦的表面。第一絕緣層501由，例如，旋塗玻璃、可流動氧化物、硼矽酸鹽玻璃、磷矽酸鹽玻璃、硼磷矽玻璃、未摻雜矽玻璃、類似物、或其組合所形成。第一絕緣層501由化學氣相沈積、電漿輔助化學氣相沈積、流動性化學氣相沈積、其類似製程、或其組合所形成。
參照圖1與圖10，於步驟S25，移除第一縮減偽閘極303與第三半導體層105，以形成多個第一空間603。
參照圖10，執行一平坦化製程，例如化學機械研磨，直至第一縮減偽閘極303暴露。在一些實施例中，利用熱磷酸來移除第一縮減偽閘極303。接著利用一選擇性蝕刻製程移除第三半導體層105。選擇性蝕刻製程利用氯化氫氣體或為包括氨水與氫的濕蝕刻。在本實施例中，第一空間603形成於閘極間隙壁307之間、第一內間隙壁109之間、第一半導體層107之間、以及最底層的第一半導體層107與第一基底101之間。
參照圖1與圖11，於步驟S27，形成多個閘極組合GA以填滿第一空間603。閘極組合GA包括一閘極介電層115與一閘極電極117。
參照圖11，相鄰的閘極組合GA被設置於其中對應的第一半導體層107所分開。閘極組合GA與第一半導體層107共同形成一第一堆疊結構1S。第一堆疊結構1S可被視為一閘極全環繞型式結構。
參照圖11，閘極介電層115共形地形成於第一空間603內、於第一半導體層107上、且於閘極間隙壁307的內側壁上。在一些實施例中，一閘極介面層形成於閘極介電層115與第一半導體層107之間。閘極介面層由氧化物所構成，且由熱氧化、原子層沉積、化學氣相沈積、或其類似製程所形成。
在一些實施例中，閘極介電層115由，例如，氧化物、氮化物、氧氮化物、矽酸鹽(如金屬矽酸鹽)、鋁酸鹽、鈦酸鹽、高介電常數材料、或其組合。高介電常數材料具有介電常數高於約7.0，其為金屬氧化物、Hf、Al、Zr、La、Mg、Ba、Ti、Pb的矽酸鹽、或其組合。高介電常數材料非限制性的例子包括金屬氧化物，例如氧化鉿、矽酸鉿、氮氧化矽鉿、氧化鑭、氧化鑭鋁、氧化鋯、矽酸鋯、氮氧化矽鋯、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化釔、氧化鋁、氧化鉛鈧鈦、及鈮酸鉛鋅。高介電常數材料更包括摻雜劑，例如，鑭與鋁。
閘極介電層115由原子層沉積、化學氣相沈積、分子束沈積、電漿輔助化學氣相沉積、化學溶液沉積，其類似製程、或其組合所形成。閘極介電層115的厚度將依據沉積製程、材料的組成及數量而變化。在一些實施例中，閘極介電層115包括多層的結構。
參照圖11，形成閘極電極117以填滿第一空間603。一平坦化製程，例如化學機械研磨，將被接續執行以將多餘的填料移除，並為後續製程提供平坦的表面。在一些實施例中，閘極電極117為一多層的結構。
例如，閘極電極117包括一覆蓋層共形地形成於閘極介電層115上、一或多個功函數調整層共形地形成於覆蓋層上、及一填充層，例如金屬，形成於功函數調整層上，並完全填滿第一空間603。在一些實施例中，覆蓋層包括一第一子層與一第二子層，第一子層位於閘極介電層115上，其由氮化鈦或其類似物所構成，且由原子層沉積、化學氣相沈積、或其類似製程所形成；第二子層位於第一子層上，其由氮化鉭或其類似物所構成，且由原子層沉積、化學氣相沈積、或其類似製程所形成。
在一些實施例中，功函數調整層由，例如，p型功函數金屬材料及n型功函數金屬材料所形成。p型功函數金屬材料包括組成例如釕、鈀、鉑、鈷、鎳、及導電金屬氧化物、氮化鈦、或其組合。n型功函數金屬材料包括組成例如鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦、及碳化鋁)、鋁化物、或其組合。功函數調整層由原子層沉積、化學氣相沈積、或其類似製程所形成。功函數調整層可設定半導體元件1A的閾值電壓(Vt)至一預先決定的值。在一些實施例中，功函數調整層有兩個作用：設定Vt以及作為閘極導體。
在一些實施例中，填充層由，例如，鎢、鋁、鈷、釕、金、銀、鈦、鉑、類似物、或其組合所形成，且由化學氣相沈積、物理氣相沉積、電鍍、熱或電子束蒸鍍、類似製程、或其組合所沉積。
參照圖1與圖12，於步驟S29，一中間絕緣層503形成於第一絕緣層501上，及形成一第一導電插塞119以與第二雜質區域113電連接。
參照圖12，中間絕緣層503形成於第一絕緣層501、閘極間隙壁307、及第一堆疊結構1S上。中間絕緣層503由，例如，氮化矽、氮氧化矽、氧化氮化矽、聚醯亞胺、聚苯並噁唑、或其組合。中間絕緣層503可保護位於中間絕緣層503之下的元素免於傷害及汙染。
參照圖12，第一導電插塞119沿著中間絕緣層503、第一絕緣層501、覆蓋部分309、及第二雜質區域113形成。第一導電插塞119與第二雜質區域113電連接。第一導電插塞119由，例如，鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物（例如，碳化鉭、碳化鈦、鉭鎂碳化物）、金屬氮化物（例如氮化鈦）、過渡金屬鋁化物或其組合所形成。
參照圖1與圖13至圖20，在步驟S31，提供一第二基底201並形成一第二堆疊結構2S在第二基底201上。
參照圖13，第二基底201具有與第一基底101相似的結構，且與第一基底101由相同材料所形成。一第二垂直堆疊2VS形成於第一基底101上。第二垂直堆疊2VS包括多個第四半導體層205與多個第二半導體層207。第四半導體層205與第二半導體層207透過與圖3中第三半導體層105與第一半導體層107類似的流程所形成。例如，各第四半導體層205由為Si0.5Ge0.5的層，且各第二半導體層207為Si的層。於本實施例中，最底層的第四半導體層205直接與第二基底201的頂面接觸。第二偽閘極401以類似圖3所說明的流程形成於第二垂直堆疊2VS上。
參照圖14，執行一蝕刻製程至圖13所說明的半導體元件半成品，以形成多個第二溝渠609於第二垂直堆疊2VS相對的側邊。第二偽閘極401將作為蝕刻製程中的保護遮罩。蝕刻製程透過與圖4類似的流程進行。於蝕刻製程後，第四半導體層205的側邊部分與第二半導體層207的側邊部分將藉由第二溝渠609暴露。
參照圖14，一低溫氧化製程透過與圖5類似的流程進行，以氧化第四半導體層205與第二半導體層207的側邊部分。相應地，第四側部氧化物205O形成於第四半導體層205相對的側邊，和第二側部氧化物207O形成於第二半導體層207相對的側邊。由Si 0.5Ge 0.5形成的第四半導體層205被氧化的速率快於由Si形成的第二半導體層207至少十倍。因此，於低溫氧化製程中形成的第四側部氧化物205O將厚於於低溫氧化製程中形成的第二側部氧化物207O。
參照圖15，第二側部氧化物207O將被移除，以暴露第二半導體層207。一氧化物蝕刻製程透過類似圖6的流程進行，以移除第二側部氧化物207O。應當注意的是，有部分的第四側部氧化物205O也被移除；然而，由於第四側部氧化物205O的厚度相較於第一側部氧化物107O來得厚，第四側部氧化物205O於移除第二側部氧化物207O後仍覆蓋第四半導體層205。剩餘的第四側部氧化物205O將視為多個第二內間隙壁209。
參照圖16，第二偽閘極401透過類似圖8的流程被修整成第二縮減偽閘極403。第二縮減偽閘極403的寬度小於第四半導體層205或第二半導體層207的寬度。
參照圖17，形成一犧牲絕緣層507以覆蓋第二垂直堆疊2VS、第二基底201、第二內間隙壁209、及第二縮減偽閘極403。執行一平坦化製程，例如化學機械研磨，至第二縮減偽閘極403頂面暴露，以將多餘的填料移除，並為後續製程提供平坦的表面。在一些實施例中，犧牲絕緣層507由對第二縮減偽閘極403、第四半導體層205、第二半導體層207、及第二內間隙壁209具有選擇性的材料所形成。在一些實施例中，犧牲絕緣層507為一碳膜(carbon film)。術語“碳膜”旨在排除作為簡單混合物或包括碳的化合物的材料，例如介電材料，例如碳摻雜的氮氧化矽、碳摻雜的氧化矽或碳摻雜的多晶矽。
參照圖18，第二縮減偽閘極403與第四半導體層205透過與圖10中移除第一縮減偽閘極303與第三半導體層105類似的流程移除。因此，第二空間611將形成於第二縮減偽閘極403與第四半導體層205先前所佔據的空間。
參照圖19，一電容介電層215共形地形成於第二空間611內，且位於第二半導體層207上。在一些實施例中，電容介電層215與閘極介電層115由相同的材料所形成。在一些實施例中，電容介電層215由，例如，氧化矽所形成。形成一電容電極217以填滿第二空間611。一平坦化製程，例如化學機械研磨，可被選擇性地執行以將多餘的填料移除，並為後續製程提供平坦的表面。在一些實施例中，電容電極217與閘極電極117具有類似的結構，且由與閘極電極117相同的材料所形成。在一些實施例中，電容電極217包括多晶矽、摻雜多晶矽、多晶矽鍺、或摻雜多晶矽鍺。
參照圖19，電容介電層215與電容電極217共同構成多個電容次單元CU。相鄰的電容次單元CU被設置於其中對應的第二半導體層207所分開。電容次單元CU與第二半導體層207共同形成第二堆疊結構2S。第二堆疊結構2S可作為記憶體，以儲存二位元的資訊，例如"0"與"1"。第二堆疊結構2S可被視為一介電全環繞型式電容。第一半導體層107可作為電容結構的其中一電極。電容電極217可作為電容結構的另一電極。電容介電層215可作為絕緣層，以分離電容結構的兩電極。
參照圖20，執行一平坦化製程，例如化學機械研磨，以暴露第二半導體層207的頂面。在一些實施例中，平坦化製程被執行以為後續製程提供平坦的表面。在一些實施例中，平坦化製程被執行，以暴露第二內間隙壁209的頂面。
參照圖1與圖21至圖23，於步驟S33，第二堆疊結構2S接合至中間絕緣層503。
參照圖21，犧牲絕緣層507透過一蝕刻製程移除。在蝕刻製程期間，犧牲絕緣層507與第二半導體層207的蝕刻速率比介於約100:1與約1.05:1之間，介於約15:1與2:1之間，或介於10:1與2:1之間。在蝕刻製程期間，犧牲絕緣層507與電容介電層215的蝕刻速率比可介於約100:1與約1.05:1之間，介於約15:1與2:1之間，或介於10:1與2:1之間。在蝕刻製程期間，犧牲絕緣層507與第二內間隙壁209的蝕刻速率比介於約100:1與約1.05:1之間，介於約15:1與2:1之間，或介於10:1與2:1之間。在蝕刻製程期間，犧牲絕緣層507與第二基底201的蝕刻速率比介於約100:1與約1.05:1之間，介於約15:1與2:1之間，或介於10:1與2:1之間。
參照圖22，將圖21中所描述的半導體元件半成品反置，並接合至中間絕緣層503。第二堆疊結構2S與第一堆疊結構1S垂直地重疊。於本實施例中，最底層的第二半導體層207直接與中間絕緣層503的頂面接觸。
參照圖22，透過一蝕刻製程或研磨製程移除第二基底201。蝕刻製程對於第二基底201具有選擇性。在一些實施例中，犧牲絕緣層507將被保留至第二基底201移除。於第二基底201移除期間，犧牲絕緣層507可提供額外的結構支撐。在一些實施例中，第一堆疊結構1S的厚度T1小於第二堆疊結構2S厚度T2。在一些實施例中，第一堆疊結構1S的厚度T1等於第二堆疊結構2S厚度T2。在一些實施例中，第一堆疊結構1S的厚度T1大於第二堆疊結構2S厚度T2。
參照圖1與圖24，於步驟S35，一第四雜質區域213與一第三雜質區域211形成於第二堆疊結構2S相對的側邊。
參照圖24，第三雜質區域211與第一導電插塞119電連接。在一些實施例中，第三雜質區域211與第四雜質區域213可與第二半導體層207操作地關聯。第三雜質區域211與第四雜質區域213透過類似圖7中形成第一雜質區域111與第二雜質區域113的流程所形成。
圖25至圖28為剖面示意圖，例示本揭露一些實施例的半導體元件1B、1C、1D、1E。
如圖25所示，半導體元件1B可具有與圖24所描述的具有相似的結構。圖25與圖24中相同或相似的元件已經用相似的元件標號標記，並且省略重複的描述。於本實施例中，最底層的第一半導體層107直接與第一基底101的頂面接觸。
如圖26所示，半導體元件1C可以具有與圖24所描述的具有相似的結構。圖26與圖24中相同或相似的元件已經用相似的元件標號標記，並且省略重複的描述。於本實施例中，最底層的電容次單元CU直接與中間絕緣層503的頂面接觸。
如圖27所示，半導體元件1D可具有與圖27所描述的具有相似的結構。圖27與圖24中相同或相似的元件已經用相似的元件標號標記，並且省略重複的描述。半導體元件1D包括一掩埋絕緣層123，設置於第一基底101內。掩埋位元線103設置於掩埋絕緣層123內。第一堆疊結構1S、第一雜質區域111、第二雜質區域113設置於掩埋絕緣層123。掩埋絕緣層123由氧化矽、氮化矽、氮氧化矽、氮化硼、氧化鋁、或其組合。掩埋絕緣層123可作為如圖4中形成第一溝渠601期間的蝕刻停止層。
如圖28所示，半導體元件1E可具有與圖24所描述的具有相似的結構。圖28與圖24中相同或相似的元件已經用相似的元件標號標記，並且省略重複的描述。半導體元件1E包括一緩衝層125。緩衝層125設置於第一堆疊結構1S與第一基底101之間。
在一些實施例中，緩衝層125由第IV族材料，例如Si、Ge、SiGe、SiGeSn、或其類似物；或第III-V族材料，例如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、GaInAsP、或其類似物所形成。在一些實施例中，緩衝層125包括一結晶材料，其具有與第二基底201的結晶材料的自然晶格常數不匹配的自然晶格常數。例如，緩衝層125為Si0.75Ge0.25的層。緩衝層125的厚度介於約50奈米和約500奈米之間。緩衝層125以金屬-有機化學氣相沉積、分子束磊晶、液相磊晶、氣相磊晶、超高真空化學氣相沉積、其類似製程、或其組合所形成。
圖29至圖30為剖面示意圖，例示本揭露另一實施例的半導體元件1F的製備方法的部分流程。
參照圖29，以類似於圖2至圖11的程序製作一半導體元件的半成品。第一導電插塞119沿著第一絕緣層501及第二雜質區域113形成，且位於第二雜質區域113上。中間絕緣層503形成於第一絕緣層501、第一導電插塞119、及第一堆疊結構1S上。一第一導電墊121形成沿著中間絕緣層503形成，並在第一導電插塞119上。第一導電墊121的寬度W5大於第一導電插塞119的寬度W4。第一導電墊121與第一導電插塞119電連接。
參照圖30，第二堆疊結構2S、第三雜質區域211、及第四雜質區域213以類似圖13至圖24的流程所形成。第三雜質區域211與第一導電墊121電連接。第一導電墊121較寬的寬度可於接合期間提供第三雜質區域211與第一導電墊121之間較大的對齊窗口。
圖31至圖34為剖面示意圖，例示本揭露一實施例的半導體元件1G的製備方法的部分流程。
參照圖31，以類似於圖2至圖15的程序製作一半導體元件的半成品。形成一第一遮罩層605以覆蓋第二垂直堆疊2VS的一側。在一些實施例中，第一遮罩層605是光阻劑層。第三雜質區域211以類似圖7中第一雜質區域111的流程形成於第二垂直堆疊2VS另一側。於形成第三雜質區域211後，移除第一遮罩層605。
參照圖32，第二偽閘極401透過類似圖16的流程被修整成第二縮減偽閘極403。以類似圖17的流程形成犧牲絕緣層507，以覆蓋第二垂直堆疊2VS、第三雜質區域211、及第二縮減偽閘極403。
參照圖33，執行平坦化製程，例如化學機械研磨，直到暴露出第三雜質區域211的頂面以去除多餘的材料，並為後續的處理步驟提供基本平坦的表面。在一些實施例中，第三雜質區域211的頂面與第二堆疊結構2S的頂面實質地共平面。在一些實施例中，第三雜質區域211的頂面位於一垂直高度位置高於第二堆疊結構2S頂面的垂直高度位置。
參照圖34，圖33的半導體元件半成品被以類似圖21至圖24的流程接合至中間絕緣層503。
圖35至圖37為剖面示意圖，例示本揭露一實施例的半導體元件1H的製備方法的部分流程。
參照圖35，以類似於圖2至圖8的程序製作一半導體元件的半成品。執行與圖6中類似的一氧化物蝕刻製程，以移除第一內間隙壁109，並於先前第一內間隙壁109佔據的空間處形成多個第三空間607。
參照圖36，第一絕緣材料305的層與第一絕緣層501以類似於圖9的流程形成。第一絕緣材料305亦填滿第三空間607，以形成第一內間隙壁109。相應地，閘極間隙壁307與第一內間隙壁109皆由第一絕緣材料305所形成。
參照圖37，剩餘的元件可以類似圖10至圖24的流程形成。
本揭露的製程有助於製造7奈米或更進步的技術節點的半導體元件。
由於本揭露的半導體元件的設計，電容電極217與電容介電層215之間的接觸表面將得以增加。相應地，由電容介電層215與電容電極217所構成的電容器將具有提升的電氣特性(電容值)。因此，半導體元件1A的效能將得以提升。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 1E:半導體元件 1F:半導體元件 1G:半導體元件 1H:半導體元件 1S:第一堆疊結構 1VS:第一垂直堆疊 101:第一基底 103:掩埋位元線 105:第三半導體層 105O:第三側部氧化物 107:第一半導體層 107O:第一側部氧化物 109:第一內間隙壁 111:第一雜質區域 113:第二雜質區域 115:閘極介電層 117:閘極電極 119:第一導電插塞 121:第一導電墊 123:掩埋絕緣層 125:緩衝層 2S:第二堆疊結構 2VS:第二垂直堆疊 201:第二基底 205:第四半導體層 205O:第四側部氧化物 207:第二半導體層 207O:第二側部氧化物 209:第二內間隙壁 211:第三雜質區域 213:第四雜質區域 215:電容介電層 217:電容電極 301:第一偽閘極 303:第一縮減偽閘極 305:第一絕緣材料 307:閘極間隙壁 309:覆蓋部分 401:第二偽閘極 403:第二縮減偽閘極 501:第一絕緣層 503:中間絕緣層 507:犧牲絕緣層 601:第一溝渠 603:第一空間 605:第一遮罩層 607:第三空間 609:第二溝渠 611:第二空間 CU:電容次單元 GA:閘極組合 T1:厚度 T2:厚度 W1:寬度 W2:寬度 W3:寬度 W4:寬度 W5:寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為流程圖，例示本揭露一些實施例的一種半導體元件的製備方法； 圖2至圖24為剖面示意圖，例示本揭露一實施例的半導體元件的製備方法； 圖25至圖28為剖面示意圖，例示本揭露一些實施例的半導體元件； 圖29與圖30為剖面示意圖，例示本揭露另一實施例的半導體元件的製備方法的部分流程； 圖31至圖34為剖面示意圖，例示本揭露另一實施例的半導體元件的製備方法的部分流程；以及 圖35至圖37為剖面示意圖，例示本揭露另一實施例的半導體元件的製備方法的部分流程。
1A:半導體元件 1S:第一堆疊結構 101:第一基底 103:掩埋位元線 107:第一半導體層 109:第一內間隙壁 111:第一雜質區域 113:第二雜質區域 115:閘極介電層 117:閘極電極 119:第一導電插塞 2S:第二堆疊結構 2VS:第二垂直堆疊 207:第二半導體層 209:第二內間隙壁 211:第三雜質區域 213:第四雜質區域 215:電容介電層 217:電容電極 305:第一絕緣材料 307:閘極間隙壁 309:覆蓋部分 501:第一絕緣層 503:中間絕緣層 CU:電容次單元 GA:閘極組合 T1:厚度 T2:厚度

Claims (20)

  1. 一種半導體元件，包括： 一第一堆疊結構，設置於一第一基底上，且包括： 交替地排列之多個第一半導體層與多個閘極組合，該些閘極組合包括一閘極介電層與一閘極電極； 一第一雜質區域與一第二雜質區域分別設置於該第一堆疊結構相對的側邊，且與第一堆疊結構操作地關聯； 一第二堆疊結構，設置於第一堆疊結構的上方，且一中間絕緣層位於其間，該第二堆疊結構包括： 交替地排列之多個第二半導體層與多個電容次單元，該些電容次單元包括一電容介電層與一電容電極；及 一第三雜質區域設置於該第二堆疊結構的一側邊，且與該第二雜質區域電性耦合。
  2. 如請求項1所述之半導體元件，更包括一掩埋位元線，其設置於該第一基底內，且電性耦合至該第一雜質區域。
  3. 如請求項2所述之半導體元件，其中該掩埋位元線水平地遠離該第一堆疊結構。
  4. 如請求項3所述之半導體元件，更包括多個第一內間隙壁，其設置於該第一雜質區域與該些閘極組合之間，且設置於該第二雜質區域與該些閘極組合之間。
  5. 如請求項4所述之半導體元件，更包括多個閘極間隙壁，其設置於該些閘極組合中最頂層的一個的相對的側邊上。
  6. 如請求項5所述之半導體元件，其中該些閘極間隙壁與該些第一內間隙壁包括相同的材料。
  7. 如請求項5所述之半導體元件，更包括多個第二內間隙壁，其設置於該第三雜質區域與該些電容次單元之間。
  8. 如請求項5所述之半導體元件，更包括一第四雜質區域，其與該第三雜質區域相對設置。
  9. 如請求項5所述之半導體元件，其中該第二雜質區域與該第三雜質區域透過一第一導電插塞電連接。
  10. 如請求項5所述之半導體元件，更包括一第一導電墊與一第一導電插塞，該第一導電墊設置於該第三雜質區域下，該第一導電插塞設置於該第一導電墊下且位於該第二雜質區域上，其中該第二雜質區域與該第三雜質區域透過該第一導電墊及第一導電插塞電性耦合。
  11. 如請求項1所述之半導體元件，其中該些第一半導體層中最底層的一個直接與該第一基底的頂面接觸。
  12. 如請求項1所述之半導體元件，其中該些閘極組合中最底層的一個直接與該第一基底的頂面接觸。
  13. 如請求項1所述之半導體元件，更包括一掩埋絕緣層，其設置於該第一基底內，其中該第一堆疊結構設置於該掩埋絕緣層上。
  14. 如請求項1所述之半導體元件，更包括一緩衝層，其設置於該第一基底與該第一堆疊結構之間。
  15. 如請求項1所述之半導體元件，其中該第二堆疊結構的厚度大於該第一堆疊結構的厚度。
  16. 如請求項1所述之半導體元件，其中該些第二半導體層中最底層的一個直接與該中間絕緣層的頂面接觸。
  17. 如請求項1所述之半導體元件，其中該些電容次單元中最底層的一個直接與該中間絕緣層的頂面接觸。
  18. 一種半導體元件的製備方法，包括： 形成一第一堆疊結構於一第一基底上，該第一堆疊結構包括交替地排列之多個第一半導體層與多個閘極組合，該些閘極組合包括一閘極介電層與一閘極電極； 形成一第一雜質區域與一第二雜質區域於該第一堆疊結構相對的側邊； 形成一中間絕緣層於該第一堆疊結構上； 沿該中間絕緣層形成一第一導電插塞，且其與該第二雜質區域電連接； 形成一第二堆疊結構於該中間絕緣層上，該第二堆疊結構包括交替地排列之多個第二半導體層與多個電容次單元，該些電容次單元包括一電容介電層與一電容電極；及 形成一第三雜質區域於該第二堆疊結構的一側邊，且其與該第一導電插塞電連接。
  19. 如請求項18所述的半導體元件之製備方法，其中形成該第一堆疊結構於該第一基底上包括： 形成一第一垂直堆疊於該第一基底上，其包括交替地形成多個第三半導體層與多個第一半導體層； 形成一第一偽閘極於該第一垂直堆疊上； 形成多個第一溝渠於該第一垂直堆疊相對的側邊，以暴露該些第一半導體層與該些第三半導體層的側邊部分； 氧化該些第一半導體層與該些第三半導體層的側邊部分，以形成多個第一側部氧化物於該些第一半導體層相對的側邊上，及多個第三側部氧化物於該些第三半導體層相對的側邊上； 移除該些第一側部氧化物； 形成一第一雜質區域與一第二雜質區域於該些第一溝渠內； 形成一第一絕緣材料的層，以覆蓋該第一偽閘極、該第一雜質區域、該第二雜質區域與該第一垂直堆疊； 移除該第一絕緣材料的層的一部分，以暴露該第一偽閘極； 移除該第一偽閘極與該些第三半導體層，以形成多個第一空間； 依序地形成該閘極介電層與該閘極電極，以填滿該些第一空間，該閘極介電層與該閘極電極共同構成該些閘極組合，而該些第一半導體層與該些閘極組合共同構成該第一堆疊結構。
  20. 如請求項19所述的半導體元件之製備方法，其中形成該第二堆疊結構於該中間絕緣層上包括： 形成一第二垂直堆疊於一第二基底上，其包括交替地形成多個第四半導體層與多個第二半導體層； 形成一第二偽閘極於該第二垂直堆疊上； 形成多個第二溝渠於該第二垂直堆疊相對的側邊，以暴露該些第二半導體層與該些第四半導體層的側邊部分； 氧化該些第二半導體層與該些第四半導體層的側邊部分，以形成多個第二側部氧化物於該些第二半導體層相對的側邊上，及多個第四側部氧化物於該些第四半導體層相對的側邊上； 移除該些第二側部氧化物； 移除該第二偽閘極與該些第四半導體層，以形成多個第二空間； 依序地形成該電容介電層與該電容電極，以填滿該些第二空間，該電容介電層與該電容電極共同構成該些電容次單元，而該些第二半導體層與該些電容次單元共同構成該第二堆疊結構； 反轉地接合該第二堆疊結構至該中間絕緣層；及 移除該第二基底。
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