TWI905741B - 半導體裝置與其製造方法 - Google Patents

Abstract

在一實施例中，一種半導體裝置包括複數個下部半導體奈米結構、下部磊晶源極/汲極區域、複數個上部半導體奈米結構及上部磊晶源極/汲極區域。下部半導體奈米結構包括第一半導體材料。下部磊晶源極/汲極區域相鄰於下部半導體奈米結構，下部磊晶源極/汲極區域具有第一導體型。上部半導體奈米結構包括第二半導體材料，第二半導體材料不同於第一半導體材料。上部磊晶源極/汲極區域相鄰於上部半導體奈米結構，上部源極/汲極區域具有第二導體型，第二導體型與該第一導體型相反。

Description

半導體裝置與其製造方法

本揭露的一些實施方式包含一種半導體裝置與其製造方法。

半導體裝置可用於多種電子應用中，諸如個人電腦、手機、數位攝影機及其他電子裝備中。半導體裝置通常藉由以下操作製造：在半導體基板上方依序沈積絕緣或介電層、導電層及半導體層；及使用微影來圖案化各種材料層以在上面形成電路組件及元件。

在半導體行業中，可藉由持續減小最小特徵尺寸來繼續改良各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的整合密度，此情形允許更多組件整合至給定區中。然而，由於減小最小特徵尺寸的關係，因此會額外出現本來應被解決的問題。

在一實施例中，一種半導體裝置包括複數個第一半導體奈米結構、複數個第二半導體奈米結構、第一閘極結構及第二閘極結構。第一半導體奈米結構包括第一半導體材料。第二半導體奈米結構包括第二半導體材料，第二半導體材料不同於第一半導體材料，第二半導體奈米結構安置於第一半導體奈米結構上方。第一閘極結構在第一半導體奈米結構周圍，第一閘極結構包含第一功函數調諧金屬。第二閘極結構在第二半導體奈米結構周圍，第二閘極結構包括第二功函數調諧金屬，第二功函數調諧金屬不同於第一功函數調諧金屬，第二閘極結構安置於第一閘極結構上方。

在一實施例中，一種半導體裝置包括複數個下部半導體奈米結構、下部磊晶源極/汲極區域、複數個上部半導體奈米結構及上部磊晶源極/汲極區域。下部半導體奈米結構包括第一半導體材料。下部磊晶源極/汲極區域相鄰於下部半導體奈米結構，下部磊晶源極/汲極區域具有第一導體型。上部半導體奈米結構包括第二半導體材料，第二半導體材料不同於第一半導體材料。上部磊晶源極/汲極區域相鄰於上部半導體奈米結構，上部源極/汲極區域具有第二導體型，第二導體型與該第一導體型相反。

在一實施例中，一種製造半導體的方法包括：形成複數個下部半導體奈米結構、複數個下部虛設奈米結構、複數個上部半導體奈米結構及複數個上部虛設奈米結構，下部半導體奈米結構及上部虛設奈米結構由第一半導體材料形成，上部半導體奈米結構及下部虛設奈米結構由第二半導體材料形成；由複數個下部介電結構替換下部虛設奈米結構，下部介電結構由第一介電材料形成；用複數個上部介電結構替換上部虛設奈米結構，上部介電結構由第一介電材料形成；及藉由蝕刻製程移除下部介電結構及上部介電結構，蝕刻製程相較於第一半導體材料及第二半導體材料，以更快速率選擇性地蝕刻第一介電材料。

以下揭示內容提供用於實施本揭露之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，這些組件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中，第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係處於簡單且清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。

另外，空間相對術語，諸如「……下面」、「下方」、「下部」、「上方」、「上部」及類似者本文中可出於易於描述來使用以描述如諸圖中圖示的一個或多個元素或特徵與另一或另一些元素或特徵的關係。空間相對術語意欲涵蓋裝置在使用或操作中除了描繪於諸圖中之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。

根據各種實施例，CFET包括下部奈米結構場效電晶體及上部奈米結構場效電晶體。下部奈米結構場效電晶體包括由第一半導體材料形成的通道區域，且上部奈米結構場效電晶體包括由第二半導體材料形成的通道區域。第一半導體材料及第二半導體材料為不同的，此情形允許下部奈米結構場效電晶體及上部奈米結構場效電晶體具有不同臨限電壓。

第1圖圖示根據一些實施例的堆疊電晶體，例如互補場效電晶體(complementary field-effect transistor，CFET)，的實例示意圖。第1圖為三維視圖，其中為了清楚起見，CFET的一些特徵被省略。

CFET包括多個垂直堆疊的奈米結構場效電晶體 (例如，奈米導線場效電晶體、奈米片材場效電晶體、多橋通道(multi bridge channel，MBC) 場效電晶體、奈米條帶場效電晶體、全環繞閘極(gate-all-around，GAA) 場效電晶體或類似者)。舉例而言，CFET可包括第一裝置類型(例如，n型/p型)的下部奈米結構場效電晶體及與第一裝置類型相反之第二裝置類型(例如，p型/n型)的上部奈米結構場效電晶體。具體而言，CFET可包括下部PMOS電晶體及上部NMOS電晶體，或CFET可包括下部NMOS電晶體及上部PMOS電晶體。奈米結構場效電晶體中的每一者包括半導體奈米結構64S、66S (包括下部半導體奈米結構64S及上部半導體奈米結構66S)，其中半導體奈米結構64S、66S充當奈米結構場效電晶體的通道區域。半導體奈米結構64S、66S可為奈米片材、奈米導線或類似者。下部半導體奈米結構64S係用於下部奈米結構場效電晶體，且上部半導體奈米結構66S係用於上部奈米結構場效電晶體。通道隔離材料(並未明確地圖示於第1圖中，參見第25圖)可用以分離且電隔離上部半導體奈米結構66S與下部半導體奈米結構64S。

閘極介電質152係沿著半導體奈米結構64S、66S的頂表面、側壁及底表面。閘極電極154 (包括下部閘極電極154L及上部閘極電極154U)係在閘極介電質152上方且半導體奈米結構64S、66S周圍。源極/汲極區域128 (包括下部磊晶源極/汲極區域128L及上部磊晶源極/汲極區域128U)安置於閘極介電質152及閘極電極154的相對側處。源極/汲極區域128可個別或共同取決於下上文而用以指作源極或汲極。隔離特徵可形成以分離源極/汲極區域128中之所要源極/汲極區域128及/或閘極電極154中的所要閘極電極154。舉例而言，下部閘極電極154L可視需要與上部閘極電極154U分離。或者，下部閘極電極154L可耦接至上部閘極電極154U。另外，上部磊晶源極/汲極區域128U可藉由一或多個介電層(並未明確地圖示於第1圖中，參見第25圖)與下部磊晶源極/汲極區域128L分離。通道區域、閘極及源極/汲極區域之間的隔離特徵可使得垂直堆疊的電晶體得以形成，藉此改良裝置密度。因為CFET的垂直堆疊之本質，示意圖亦可被稱作堆疊電晶體或折疊電晶體。

第1圖進一步圖示用於後續諸圖中的參考橫截面。橫截面A-A’平行於CFET之半導體奈米結構64S、66S的縱向軸線且係在CFET之源極/汲極區域128之間的電流之方向上。為了清楚起見，後續諸圖參考此參考橫截面。

第2圖至第25圖為根據一些實施例的製造CFET中中間階段的視圖。第2圖、第3圖及第4圖為繪示如第1圖中之類似三維視圖的三維視圖。第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖、第18圖、第19圖、第20圖、第21圖、第22圖、第23圖、第24圖及第25圖圖示沿著類似於第1圖中之參考橫截面A-A’之橫截面的橫截面圖。

在第2圖中，提供基板50。基板50可為半導體基板，諸如塊體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板或類似者，該半導體基板可被摻雜(例如，由p型或n型摻雜劑)或未被摻雜。基板50可為晶圓，諸如矽晶圓。一般而言，SOI基板為形成於絕緣體層上的半導體材料層。絕緣體層可為例如嵌埋式氧化物(buried oxide，BOX)層、氧化矽層或類似者。絕緣體層提供於基板上，通常是在矽或玻璃基板上。亦可使用諸如多層或梯度基板的其他基板作為基板50。在一些實施例中，基板50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化銦鋁、砷化鎵鋁、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或其組合。

多層堆疊52形成於基板50上方。多層堆疊52包括交替的第一半導體層54 (包括下部第一半導體層54L及上部第一半導體層54U)及第二半導體層56 (包括下部第二半導體層56L及上部第二半導體層56U)。另外，多層堆疊52包括虛設半導體層58。下部第一半導體層54L及下部第二半導體層56L安置於虛設半導體層58下方。上部第一半導體層54U及上部第二半導體層56U安置於虛設半導體層58上方。如隨後更詳細地描述，第一半導體層54及第二半導體層56中的各種半導體層將被移除/圖案化以形成CFET的通道區域。具體而言，下部第二半導體層56L將被移除，且下部第一半導體層54L將被圖案化以形成CFET之下部奈米結構場效電晶體的通道區域，且上部第一半導體層54U將被移除，且上部第二半導體層56U將被圖案化以形成CFET之上部奈米結構場效電晶體的通道區域。

多層堆疊52圖示為包括特定數目個第一半導體層54及特定數目個第二半導體層56。應瞭解，多層堆疊52可包括任何數目個第一半導體層54及第二半導體層56。多層堆疊52之每一層可由諸如氣相磊晶(vapor phase epitaxy，VPE)或分子束磊晶(molecular beam epitaxy，MBE)的製程生長，由諸如化學氣相沈積(chemical vapor deposition，CVD)或原子層沈積(atomic layer deposition，ALD)或類似者的製程來沈積。

第一半導體層54由適合於下部奈米結構場效電晶體之第一裝置類型的第一半導體材料形成。第二半導體層56由適合於上部奈米結構FET之第二裝置類型的第二半導體材料形成。用於n型裝置的可接受半導體材料可包括矽、碳化矽或類似者。用於p型裝置的可接受半導體材料可包括鍺、矽鍺或類似者。當矽鍺用於p型裝置時，矽鍺可為具有低鍺濃度，諸如範圍為15%至25%之鍺濃度的矽鍺。第一半導體材料及第二半導體材料相對於彼此具有高蝕刻選擇性。因此，可移除第二半導體材料之第二半導體層56而不顯著移除第一半導體材料的第一半導體層54，藉此可圖案化第一半導體層54以形成下部奈米結構場效電晶體的通道區域。類似地，可移除第一半導體材料之第一半導體層54而不顯著移除第二半導體材料的第二半導體層56，藉此可圖案化第二半導體層56以形成上部奈米結構場效電晶體的通道區域。虛設半導體層58由對於第一半導體材料及第二半導體材料中之每一者具有高蝕刻選擇性的第三半導體材料形成，該第三半導體材料係諸如具有高鍺濃度，諸如範圍為35%至45%之鍺濃度的矽鍺。因此，在後續處理中可移除第三半導體材料之虛設半導體層58而不顯著移除第一半導體層54或第二半導體層56。

在此實施例中，第一半導體層54之第一半導體材料為用於p型裝置的半導體材料，且第二半導體層56的第二半導體材料為用於n型裝置的半導體材料。因此，多層堆疊52具有適合於n型裝置的最底半導體層。在另一實施例(隨後針對第26圖所描述)中，第一半導體層54之第一半導體材料為用於n型裝置的半導體材料，且第二半導體層56的第二半導體材料為用於p型裝置的半導體材料。因此，多層堆疊52具有適合於p型裝置的最底半導體層。

多層堆疊52之一些層可厚於多層堆疊52的其他層。虛設半導體層58之厚度可不同於(例如，大於或小於)第一半導體層54及第二半導體層56中每一者的厚度。具體而言，虛設半導體層58可具有大的厚度，諸如大於第一半導體層54及第二半導體層56中每一者之厚度的厚度。形成較大厚度的虛設半導體層58使得虛設半導體層58在後續處理中更容易地處理。

在第3圖中，半導體鰭片62形成於基板50中，且奈米結構64、66 (包括下部半導體奈米結構64S、下部虛設奈米結構66D、第一中間奈米結構64M、第二中間奈米結構66M、上部半導體奈米結構66S、上部虛設奈米結構64D及虛設奈米結構68)形成於多層堆疊52中。在一些實施例中，奈米結構64、66以及半導體鰭片62可藉由在多層堆疊52及基板50中蝕刻溝槽而分別形成於多層堆疊52及基板50中。蝕刻可為任何可接受的蝕刻製程，諸如反應性離子蝕刻(reactive ion etch，RIE)、中性射束蝕刻(neutral beam etch，NBE)、類似者或其組合。蝕刻製程可為各向異性的。藉由蝕刻多層堆疊52形成奈米結構64、66可自其中一些下部第一半導體層54L界定下部半導體奈米結構64S，自下部第二半導體層56L界定下部虛設奈米結構66D，自其中一些下部第一半導體層54L界定第一中間奈米結構64M，自其中一些上部第二半導體層56U界定上部半導體奈米結構66S，自上部第一半導體層54U界定上部虛設奈米結構64D，自其中一些上部第二半導體層56U界定第二中間奈米結構66M，且自虛設半導體層58界定虛設奈米結構68。下部半導體奈米結構64S、第一中間奈米結構64M及上部虛設奈米結構64D可進一步被共同稱作第一奈米結構64。下部虛設奈米結構66D、第二中間奈米結構66M及上部半導體奈米結構66S可進一步被共同稱作第二奈米結構66。

如隨後更詳細地描述，奈米結構64、66中的各種奈米結構將被移除以形成CFET的通道區域。具體而言，下部半導體奈米結構64S將充當CFET之下部奈米結構場效電晶體的通道區域。另外，上部半導體奈米結構66S將充當CFET之上部奈米結構場效電晶體的通道區域。

第一中間奈米結構64M及第二中間奈米結構66M為直接在虛設奈米結構68上方/下方(與虛設奈米結構68接觸)的奈米結構。依據隨後形成之源極/汲極區域的高度，第一中間奈米結構64M及第二中間奈米結構66M可能或可能不鄰接任何源極/汲極區域，且可能或可能不充當CFET的功能通道區域。虛設奈米結構68將隨後由隔離結構替換。隔離結構、第一中間奈米結構64M及第二中間奈米結構66M可界定下部奈米結構FET及上部奈米結構FET的邊界。

半導體鰭片62、奈米結構64、66及虛設奈米結構68可由任何合適方法來圖案化。舉例而言，半導體鰭片62，奈米結構64、66及虛設奈米結構68可使用一或多個光學微影製程，包括雙重圖案化或多重圖案化製程來圖案化。一般而言，雙重圖案化或多重圖案化製程結合光學微影及自對準製程來產生具有間距的圖案，舉例而言，該些圖案的間距小於以其他方式使用單一直接光學微影製程獲得之間距。舉例而言，在一個實施例中，犧牲層形成於基板上方，且使用光學微影製程來圖案化。使用自對準製程沿著圖案化之犧牲層形成間隔物。接著移除犧牲層，且剩餘間隔物可接著用以圖案化半導體鰭片62、奈米結構64、66及虛設奈米結構68。在一些實施例中，遮罩(或其他層)可留在奈米結構64、66上。

儘管半導體鰭片62、奈米結構64、66及虛設奈米結構68中的每一者圖示為始終具有恆定寬度，但在其他實施例中，半導體鰭片62、奈米結構64、66及/或虛設奈米結構68可具有錐形側壁，使得半導體鰭片62、奈米結構64、66及/或虛設奈米結構68中的每一者之寬度在朝向基板50的方向上連續地增大。在此類實施例中，奈米結構64、66及虛設奈米結構68中的每一者可具有不同寬度，且形狀為梯形。

另外，隔離區域70形成於基板50上方且在相鄰的半導體鰭片62之間。隔離區域70可包括襯底及襯底上方的填充材料。襯底及填充材料中的每一者可包括介電材料，諸如氧化物(例如，氧化矽)、氮化物(例如，氮化矽)、類似者或其組合。隔離區域70的形成可包括沈積介電材料及執行平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)製程、機械研磨製程或類似者以移除介電材料的過量部分，諸如在奈米結構64、66上方的部分。沈積製程可包括ALD、高密度電漿化學氣相沈積(high-density plasma chemical vapor deposition，HDP-CVD)、流動式化學氣相沈積(flowable chemical vapor deposition，FCVD)、類似者或其組合。在一些實施例中，隔離區域70包括矽氧化物，其由FCVD製程與接續的退火製程形成。接著，凹入介電材料以界定隔離區域70。可凹入介電材料，使得半導體鰭片62、奈米結構64、66及虛設奈米結構68的上部部分延伸高於隔離區域70。

先前描述之製程僅為半導體鰭片62以及奈米結構64、66可如何形成的一個實例。在一些實施例中，半導體鰭片62、奈米結構64、66及/或虛設奈米結構68可使用遮罩及磊晶生長製程來形成。舉例而言，介電層可形成於基板50的頂表面上方，且溝槽可穿過介電層蝕刻以暴露底下的基板50。磊晶結構可磊晶生長於溝槽中，且可凹入介電層，使得磊晶結構自介電層突出以形成半導體鰭片62、奈米結構64、66及/或虛設奈米結構68。磊晶結構可包含先前描述之交替的半導體材料，諸如第一半導體材料、第二半導體材料及第三半導體材料。在磊晶生長磊晶結構的一些實施例中，儘管可一起使用原位及佈植摻雜，磊晶生長材料在生長期間也可經原位摻雜，此情形可免除先前及/或後續佈植。

另外，適當井區(並未分離地圖示)可形成於奈米結構64、66及/或半導體鰭片62中。舉例而言，可執行n型雜質佈植及/或p型雜質佈植，或半導體材料在生長期間可被原位摻雜以形成適當井區。n型雜質可為範圍為10 ¹⁷原子/cm ³至10 ¹⁹原子/cm ³之濃度的磷、砷、銻或類似者。p型雜質可為範圍為10 ¹⁷原子/cm ³至10 ¹⁹原子/cm ³之濃度的硼、氟化硼、銦或類似者。下部半導體奈米結構64S中的井區具有與下部磊晶源極/汲極區域之導體型相反的導體型，下部磊晶源極/汲極區域隨後將形成在相鄰於下部半導體奈米結構64S處。上部半導體奈米結構66S中的井區具有與上部磊晶源極/汲極區域之導體型相反的導體型，上部磊晶源極/汲極區域隨後將形成在相鄰上部半導體奈米結構66S處。

在第4圖中，虛設介電層72形成於半導體鰭片62、奈米結構64、66及/或虛設奈米結構68上。虛設介電層72可例如為氧化矽、氮化矽、其組合或類似者，且可根據可接受技術來沈積或熱生長。虛設閘極層74形成於虛設介電層72上方，且遮罩層76形成於虛設閘極層74上方。虛設閘極層74可沈積於虛設介電層72上方且接著諸如由CMP製程來平坦化。遮罩層76可沈積於虛設閘極層74上方。虛設閘極層74可為導電或非導電材料，且可選自包括以下各者的群：非晶矽、多晶體矽(多晶矽)、多晶態矽鍺(多晶-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬。虛設閘極層74可由物理氣相沈積(physical vapor deposition，PVD)、CVD、濺射沈積或用於沈積所選擇材料的其他技術來沈積。虛設閘極層74可由對於絕緣材料具有高蝕刻選擇性的其他材料形成。舉例而言，遮罩層76可包括氮化矽、氮氧化矽或類似者。在所圖示實施例中，虛設介電層72覆蓋隔離區域70，使得虛設介電層72在虛設閘極層74與隔離區域70之間延伸。在另一實施例中，虛設介電層72覆蓋僅半導體鰭片62、奈米結構64、66及/或虛設奈米結構68。

在第5圖中，遮罩層76可使用可接受光學微影及蝕刻技術來圖案化以形成遮罩86。接著可轉印遮罩86之圖案至虛設閘極層74且轉印遮罩86之圖案至虛設介電層72以分別形成虛設閘極84及虛設介電質82。虛設閘極84覆蓋奈米結構64、66的各別通道區域。遮罩86的圖案可用以實體分離虛設閘極84中之每一者與相鄰虛設閘極84。虛設閘極84亦可具有實質上垂直於各別半導體鰭片62之縱向方向的縱向方向。視需要可在圖案化之後移除遮罩86，圖案化可為諸如任何可接受的蝕刻技術。

在第6圖中，閘極間隔物90形成於奈米結構64、66上方、遮罩86(若存在)、虛設閘極84及虛設介電質82的暴露側壁上。閘極間隔物90可藉由共形形成一或多個介電材料且隨後蝕刻介電材料來形成。可接受介電材料可包括氧化矽、氮化矽、氧氮化矽、氧碳氮化矽(silicon oxycarbonitride)或類似者，該些介電材料可由沈積製程，諸如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)或類似者形成。任何可接受製程形成的其他介電材料也可用於閘極間隔物90。可執行諸如乾式蝕刻、濕式蝕刻、類似者或其組合的任何可接受蝕刻製程以圖案化介電材料來形成閘極間隔物90。蝕刻製程可為各向異性的。介電材料在被蝕刻時具有剩餘在虛設閘極84的側壁上之多個部分(因此，形成閘極間隔物90)。在一些實施例中，介電材料在蝕刻時亦可具有剩餘在半導體鰭片62、奈米結構64、66及/或虛設奈米結構68之側壁上的部分。

另外，可執行用於輕度摻雜源極/汲極(lightly doped source/drain LDD)區域(並未分離地圖示)的佈植。LDD佈植可在形成閘極間隔物90之前執行。適當類型雜質可被佈植至奈米結構64、66中的所要深度。LDD區域可具有與源極/汲極區域之導體型相同的導體型，該些源極/汲極區域隨後將形成於下部半導體奈米結構64S及上部半導體奈米結構66S的地方。另外，下部半導體奈米結構64S中的LDD區域可具有與上部半導體奈米結構66S中之LDD區域的導體型相反的導體型。在一些實施例中，下部半導體奈米結構64S具有p型LDD區域，且上部半導體奈米結構66S具有n型LDD區域。在一些實施例中，下部半導體奈米結構64S具有n型LDD區域，且上部半導體奈米結構66S具有p型LDD區域。n型雜質可為先前論述之n型雜質中的任一者，且p型雜質可為先前論述之p型雜質中的任一者。輕度摻雜源極/汲極區域可具有在10 ¹⁷原子/cm ³至10 ²⁰原子/cm ³範圍內之雜質濃度。退火可用以修復佈植損害，且活化經佈植的雜質。在一些實施例中，儘管可一起使用原位及佈植摻雜，奈米結構64、66之生長材料在生長期間也可經原位摻雜，此情形可免除佈植。

應注意，先前揭示內容通常描述形成間隔物及LDD區域的製程。可使用其他製程及順序來形成間隔物及LDD區域。舉例而言，可利用較少或額外間隔物，可利用不同步驟順序，可形成且移除額外間隔物，及/或類似者。

源極/汲極凹部94形成於半導體鰭片62、奈米結構64、66、虛設奈米結構68及基板50中。磊晶源極/汲極區域將隨後形成於源極/汲極凹部94中。源極/汲極凹部94可延伸通過奈米結構64、66且至基板50中。半導體鰭片62可被蝕刻，使得源極/汲極凹部94的底表面安置於隔離區域70之頂表面上方、下方或安置成與該些頂表面平齊。在所圖示實例中，隔離區域70之頂表面係在源極/汲極凹部94的底表面上方。源極/汲極凹部94可藉由使用各向異性蝕刻製程，諸如RIE、NBE或類似者蝕刻半導體鰭片62、奈米結構64、66、虛設奈米結構68及基板50來形成。閘極間隔物90及虛設閘極84在用以形成源極/汲極凹部94的蝕刻製程期間遮蔽半導體鰭片62、奈米結構64、66、虛設奈米結構68及基板50的多個部分。單一蝕刻製程或多個蝕刻製程可用以蝕刻奈米結構64、66、虛設奈米結構68及/或半導體鰭片62的每一層。定時蝕刻製程可用以在源極/汲極凹部94達到所要深度之後停止源極/汲極凹部94的蝕刻。

如隨後更詳細地描述，下部虛設奈米結構66D及上部虛設奈米結構64D將由係虛設結構的介電結構替換。具體而言且如針對第7圖至第14圖隨後所描述，下部虛設奈米結構66D將由下部介電結構替換。另外且如針對第15圖至第18圖隨後所描述，上部虛設奈米結構64D將由上部介電結構替換。替換下部虛設奈米結構66D及上部虛設奈米結構64D的虛設結構將由介電材料形成。在後續閘極替換製程期間，由介電材料形成的虛設結構相較於由半導體材料形成的虛設結構可更容易被移除。舉例而言，相較於半導體材料的蝕刻，介電材料的蝕刻可更容易地被控制，特別是當下部半導體奈米結構64S及上部半導體奈米結構66S由不同半導體材料形成時，此情形可增大閘極替換所能忍受的製程參數變化範圍。

在此實施例中，在上部虛設奈米結構64D由上部介電結構替換之前，下部虛設奈米結構66D由下部介電結構替換。可利用其他製程來替換下部虛設奈米結構66D。在另一實施例(隨後針對第27圖至第38圖所描述)中，在上部虛設奈米結構64D由上部介電結構替換之後，下部虛設奈米結構66D由下部介電結構替換。

在第7圖中，虛設奈米結構68由隔離結構96替換。具體而言，移除虛設奈米結構68以在第一中間奈米結構64M與第二中間奈米結構66M之間形成開口，且隔離結構96形成於第一中間奈米結構64M與第二中間奈米結構66M之間的開口中。虛設奈米結構68可藉由任何可接受蝕刻製程來移除。蝕刻對於虛設奈米結構68的材料具有選擇性(例如，相較於奈米結構64、66的材料，以更快速率選擇性地蝕刻虛設奈米結構68的材料)。蝕刻製程可為各向同性的。在一些實施例中，蝕刻製程削薄第一中間奈米結構64M與第二中間奈米結構66M。虛設閘極84可黏附至奈米結構64、66且支撐奈米結構64、66，使得奈米結構64、66在移除虛設奈米結構68之後並不坍塌。隔離結構96可藉由以下操作形成：在源極/汲極凹部94 (包括第一中間奈米結構64M與第二中間奈米結構66M之間的開口)中共形地形成絕緣材料，且接著隨後蝕刻絕緣材料。絕緣材料可為含碳介電材料，諸如氧碳氮化矽、氧碳化矽、氧氮化矽或類似者。可利用具有小於約3.5之k值的其他低介電常數(低k)材料。絕緣材料可由沈積製程，諸如ALD、CVD或類似者來形成。絕緣材料的蝕刻製程可為各向異性的。舉例而言，蝕刻製程可為乾式蝕刻，諸如RIE、NBE或類似者。絕緣材料在被蝕刻時具有剩餘於第一中間奈米結構64M與第二中間奈米結構66M之間的開口中的多個部分(因此形成隔離結構96)。絕緣材料在被蝕刻時亦可具有剩餘在源極/汲極凹部94之下部部分中的殘餘部分(因此形成殘餘介電質98)。

在第8圖中，犧牲介電質100形成於源極/汲極凹部94的下部部分中及殘餘介電質98(若存在)上。犧牲介電質100安置於下部半導體奈米結構64S、第一中間奈米結構64M及下部虛設奈米結構66D的側壁上。犧牲介電質100可藉由共形形成介電材料且隨後使介電材料凹入來形成。可接受介電材料可包括氧化矽、氮化矽、氧氮化矽、氧碳氮化矽、其組合或類似者，該些介電材料可由沈積製程，諸如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)或類似者形成。可使用由任何可接受製程形成的其他介電材料來形成犧牲介電質100。犧牲介電質100的介電材料對於殘餘介電質98 (若存在)及隔離結構96的介電材料具有高蝕刻選擇性。可執行諸如乾式蝕刻、濕式蝕刻、類似者或其組合的任何可接受蝕刻製程以使犧牲介電質100的介電材料凹入。蝕刻製程可為各向同性的，例如蝕刻製程可為自源極/汲極凹部94之上部部分移除介電材料的回蝕製程。在各種實施例中，犧牲介電質100之介電材料可由以下各者來蝕刻：使用稀氫氟酸之濕式蝕刻、在無電漿情況下使用氫氟酸及三氟化氮的乾式蝕刻、在有電漿情況下使用氫氣及三氟化氮的乾式蝕刻、在有電漿情況下使用CH _xF _y的乾式蝕刻，或類似者。介電材料在被蝕刻時具有剩餘在源極/汲極凹部94之下部部分中的部分(因此形成犧牲介電質100)。

如隨後更詳細地描述，虛設間隔物104 (參見第10圖)將形成於犧牲介電質100上方及源極/汲極凹部94的上部部分中。虛設間隔物104安置於上部虛設奈米結構64D、上部半導體奈米結構66S、第二中間奈米結構66M及閘極間隔物90的側壁上。虛設間隔物104可藉由共形形成介電材料且隨後蝕刻介電材料來形成。

在第9圖中，虛設層102共形形成於犧牲介電質100、閘極間隔物90及遮罩86 (若存在)或虛設閘極84上方。虛設層102可由介電材料形成。可接受介電材料可包括氧化矽、氮化矽、氧氮化矽、氧碳氮化矽、氧化鋁、其組合或類似者，該些介電材料可由沈積製程，諸如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)或類似者形成。可使用由任何可接受製程形成的其他介電材料來形成虛設層102。虛設層102的介電材料對於犧牲介電質100的介電材料及隔離結構96的介電材料具有高蝕刻選擇性。在一些實施例中，虛設層102及/或犧牲介電質100各自包含氧碳氮化矽，且可選擇虛設層102及犧牲介電質100中之每一者中的碳之數量以調諧隨後形成的虛設間隔物及/或犧牲介電質100的蝕刻選擇性。另外，儘管虛設層102圖示為具有均一材料組成的單一層，但虛設層102可具有包括不同介電材料之不同層的多層結構。

在第10圖中，圖案化虛設層102以形成虛設間隔物104。可執行諸如乾式蝕刻的任何可接受蝕刻製程以圖案化虛設層102。蝕刻製程可為各向異性的。蝕刻製程對於虛設層102的介電材料為選擇性的(例如，相較於犧牲介電質100的材料，以更快速率選擇性地蝕刻虛設層102的材料)。虛設層102在被蝕刻時具有剩餘於上部虛設奈米結構64D、上部半導體奈米結構66S、第二中間奈米結構66M及閘極間隔物90的側壁上的多個部分(因此形成虛設間隔物104)。

在第11圖中，自源極/汲極凹部94移除犧牲介電質100。可執行諸如乾式蝕刻、濕式蝕刻、類似者或其組合的任何可接受蝕刻製程以移除犧牲介電質100。蝕刻製程可為各向同性的。蝕刻製程對犧牲介電質100的材料為選擇性的(例如，相較於奈米結構64、66、隔離結構96、殘餘介電質98及虛設間隔物104的材料，以更快速率選擇性地蝕刻犧牲介電質100的材料)。在一些實施例中，蝕刻製程相較於第一奈米結構64之材料快出至少50倍、相較於第二奈米結構66之材料快出至少50倍且相較於隔離結構96的材料快速50倍地蝕刻犧牲介電質100的材料。移除犧牲介電質100以暴露下部半導體奈米結構64S及下部虛設奈米結構66D的側壁，而上部虛設奈米結構64D及上部半導體奈米結構66S的側壁仍由虛設間隔物104覆蓋。

在第12圖中，移除下部虛設奈米結構66D以在第一奈米結構64之間形成開口106。開口106隨後將由虛設結構填充。開口106可藉由用任何可接受蝕刻製程移除下部虛設奈米結構66D來形成。蝕刻製程對於第二奈米結構66的材料為選擇性的(例如，相較於第一奈米結構64的材料，以更快速率選擇性地蝕刻第二奈米結構66的材料)。蝕刻製程可為各向同性的。在各種實施例中，下部虛設奈米結構66D的半導體材料可由以下各者來蝕刻：在無電漿情況下使用氟、三氟化氯及氨的乾式蝕刻；在有電漿情況下使用氫及三氟化氮的乾式蝕刻；或類似者。虛設閘極84可黏附至奈米結構64、66且支撐奈米結構64、66，使得奈米結構64、66在形成開口106之後並不坍塌。

在第13圖中，自源極/汲極凹部94移除虛設間隔物104。可執行諸如乾式蝕刻、濕式蝕刻、類似者或其組合的任何可接受蝕刻製程以移除虛設間隔物104。蝕刻製程可為各向同性的。蝕刻製程對於虛設間隔物104的材料為選擇性的(例如，相較於奈米結構64、66的材料，以更快速率選擇性地蝕刻虛設間隔物104的材料)。

在第14圖中，下部介電結構110L形成於開口106中。下部介電結構110L可藉由以下操作形成：在源極/汲極凹部94中(包括於開口106中)共形地形成絕緣材料，且接著隨後蝕刻絕緣材料。絕緣材料可為無碳介電材料，諸如氮化矽、氧化矽、氧化鋁或類似者。具有小於約3.5之k值的其他低介電常數(低k)材料也可用於下部介電結構110L的絕緣材料。下部介電結構110L的絕緣材料對隔離結構96以及奈米結構64、66的材料具有高蝕刻選擇性。絕緣材料可由沈積製程，諸如ALD、CVD或類似者來形成。絕緣材料的蝕刻製程可為各向異性的。舉例而言，蝕刻製程可為乾式蝕刻，諸如RIE、NBE或類似者。在各種實施例中，下部介電結構110L之介電材料可由以下各者來蝕刻：使用稀氫氟酸之濕式蝕刻、無電漿情況下使用氫氟酸及三氟化氮的乾式蝕刻、在有電漿情況下使用氫氣及三氟化氮的乾式蝕刻、在電漿情況下使用CH _xF _y的乾式蝕刻，或類似者。絕緣材料在被蝕刻時具有剩餘在開口106中的部分(因此形成下部介電結構110L)。蝕刻製程可(或可能不)亦使殘餘介電質98凹入。

在第15圖中，犧牲介電質112形成於源極/汲極凹部94的下部部分中及殘餘介電質98 (若存在)上。犧牲介電質112安置於下部半導體奈米結構64S、第一中間奈米結構64M及下部介電結構110L的側壁上。犧牲介電質112可藉由共形形成介電材料且隨後凹入介電材料來形成。可接受介電材料可包括氧化矽、氮化矽、氧氮化矽、氧碳氮化矽、其組合或類似者，該些介電材料可由沈積製程，諸如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)或類似者形成。由任何可接受製程形成的其他介電材料也可用於犧牲介電質112。犧牲介電質112的介電材料對於下部介電結構110L、殘餘介電質98 (若存在)及隔離結構96的介電材料具有高蝕刻選擇性。可執行諸如乾式蝕刻、濕式蝕刻、類似者或其組合的任何可接受蝕刻製程以凹入介電材料。蝕刻製程可為各向同性的，例如蝕刻製程可為自源極/汲極凹部94之上部部分移除介電材料的回蝕製程。介電材料在被蝕刻時具有剩餘在源極/汲極凹部94之下部部分中的部分(因此形成犧牲介電質112)。

在第16圖中，移除上部虛設奈米結構64D以在第二奈米結構66之間形成開口114。開口114隨後將由虛設結構填充。開口114可藉由用任何可接受蝕刻製程移除上部虛設奈米結構64D來形成。蝕刻製程對於第一奈米結構64的材料為選擇性的(例如，相較於第二奈米結構66的材料，以更快速率選擇性地蝕刻第一奈米結構64的材料)。蝕刻製程可為各向同性的。在各種實施例中，上部虛設奈米結構64D的半導體材料可由以下各者來蝕刻：在無電漿情況下使用氟、三氟化氯及氨的乾式蝕刻；在有電漿情況下使用氫、三氟化氮及C _xF _y的乾式蝕刻；或類似者。虛設閘極84可黏附至奈米結構64、66且支撐奈米結構64、66，使得奈米結構64、66在形成開口114之後並不坍塌。

在第17圖中，自源極/汲極凹部94移除犧牲介電質112。可執行諸如乾式蝕刻、濕式蝕刻、類似者或其組合的任何可接受蝕刻製程以移除犧牲介電質112。蝕刻製程可為各向同性的。蝕刻製程對犧牲介電質112的材料為選擇性的(例如，相較於下部介電結構110L、殘餘介電質98( 若存在)及隔離結構96的材料，以更快速率選擇性蝕刻犧牲介電質112的材料)。

在第18圖中，上部介電結構110U形成於開口114中。上部介電結構110U可以與下部介電結構110L類似的方式形成。上部介電結構110U及下部介電結構110L各自由相同絕緣材料形成。上部介電結構110U及下部介電結構110L可進一步被共同稱作介電結構110。

在第19圖中，凹入介電結構110的由源極/汲極凹部94暴露的側壁之部分以形成側壁凹部116。源極/汲極凹部94因此側向擴展。可由任何可接受蝕刻製程來凹入側壁，該可接受蝕刻製程係對於介電結構110的材料為選擇性(例如，相較於奈米結構64、66及隔離結構96的材料，以更快速率選擇性地蝕刻介電結構110的材料)的蝕刻製程。蝕刻製程可為各向同性的。蝕刻製程可(或可能不)亦移除殘餘介電質98。儘管介電結構110之側壁圖示為在凹入之後是筆直的，但側壁可為凹入或凸起的。

在第20圖中，內部間隔物118可形成於側壁凹部116中。內部間隔物118安置於介電結構110的側壁上，例如由側壁凹部116暴露的那些側壁。如隨後將更詳細地描述，源極/汲極區域將隨後形成於源極/汲極凹部94中，且介電結構110將隨後用對應閘極結構替換。內部間隔物118充當隨後形成之源極/汲極區域與隨後形成的閘極結構之間的隔離特徵。另外，內部間隔物118可用以防止由後續蝕刻製程對後續形成之源極/汲極區域的損害，後續蝕刻製程可以是後續移除介電結構110之蝕刻製程。

作為用以形成內部間隔物118的實例，絕緣材料可共形形成於側壁凹部116及源極/汲極凹部94中。絕緣材料可為含碳介電材料，諸如氧碳氮化矽、氧碳化矽、氧氮化矽或類似者。具有小於約3.5之k值的其他低介電常數(低k)材料也可用於內部間隔物118的絕緣材料。內部間隔物118的絕緣材料對於介電結構110的絕緣材料具有高蝕刻選擇性。絕緣材料可由沈積製程，諸如ALD、CVD或類似者來形成。可接著蝕刻絕緣材料。絕緣材料的蝕刻製程可為各向異性的。舉例而言，蝕刻製程可為乾式蝕刻，諸如RIE、NBE或類似者。絕緣材料在被蝕刻時具有剩餘在側壁凹部116中的部分(因此形成內部間隔物118)。

儘管內部間隔物118之外部側壁圖示為與奈米結構64、66的側壁平齊，但內部間隔物118的外部側壁可延伸超出奈米結構64、66的側壁或自該些側壁凹入。因此，內部間隔物118可部分填充、完全填充或過度填充側壁凹部。此外，儘管內部間隔物118之側壁圖示為筆直的，但這些側壁可為凹入或凸起的。

在第21圖中，下部磊晶源極/汲極區域128L及上部磊晶源極/汲極區域128U形成於源極/汲極凹部94中。第一接觸蝕刻終止層(contact etch stop layer，CESL) 132及/或第一層間介電質(inter-layer dielectric，ILD) 134亦可形成於源極/汲極凹部94中。第一ILD 134係在上部磊晶源極/汲極區域128U與下部磊晶源極/汲極區域128L之間。下部磊晶源極/汲極區域128L係用於CFET之下部奈米結構場效電晶體，且上部磊晶源極/汲極區域128U係用於CFET的上部奈米結構場效電晶體。第一ILD 134因此充當隔離區域以防止下部奈米結構場效電晶體與上部奈米結構場效電晶體的短路連接。另外，第二CESL 142及/或第二ILD 144亦可形成於上部磊晶源極/汲極區域128U上。

下部磊晶源極/汲極區域128L與下部半導體奈米結構64S接觸，且不與上部半導體奈米結構66S接觸。在一些實施例中，下部磊晶源極/汲極區域128L施加應力於下部半導體奈米結構64S的各別通道區域中，藉此改良效能。下部磊晶源極/汲極區域128L形成於源極/汲極凹部94中，使得下部半導體奈米結構64S的每一堆疊安置於相對應的相鄰對的下部磊晶源極/汲極區域128L之間。在一些實施例中，內部間隔物118用以分離下部磊晶源極/汲極區域128L與下部介電結構110L，該下部介電結構110L將在後續製程中由閘極結構替換。

下部磊晶源極/汲極區域128L磊晶生長於源極/汲極凹部94的下部部分中。舉例而言，下部磊晶源極/汲極區域128L可自下部半導體奈米結構64S的暴露側壁側向生長。在下部磊晶源極/汲極區域128L的磊晶生長期間，可遮蔽上部半導體奈米結構66S以防止在上部半導體奈米結構66S上的非預期磊晶生長。在生長下部磊晶源極/汲極區域128L之後，可接著移除上部半導體奈米結構66S上的遮罩。下部磊晶源極/汲極區域128L具有適合於下部奈米結構FET之裝置類型的導體型。在一些實施例中，下部磊晶源極/汲極區域128L為n型源極/汲極區域。舉例而言，若下部半導體奈米結構64S為矽，則下部磊晶源極/汲極區域128L可包括對下部半導體奈米結構64S施加拉伸應變的材料，諸如矽、碳化矽、經磷摻雜碳化矽、磷化矽、砷化矽或類似者。下部磊晶源極/汲極區域128L可利用n型源極/汲極區域之其他可接受材料，諸如摻雜有III族元素的IV族半導體。在一些實施例中，下部磊晶源極/汲極區域128L為p型源極/汲極區域。舉例而言，若下部半導體奈米結構64S為矽鍺，則下部磊晶源極/汲極區域128L可包括對下部半導體奈米結構64S施加壓縮應變的材料，諸如矽鍺、硼摻雜矽鍺、硼摻雜矽、鍺、鍺錫或類似者。下部磊晶源極/汲極區域128L可利用p型源極/汲極區域之其他可接受材料，諸如摻雜有V族元素的IV族半導體。下部磊晶源極/汲極區域128L可具有自下部半導體奈米結構64S之各別上表面提升的表面，且可具有小面(facet)。

與先前論述的用於形成輕度摻雜源極/汲極區域的製程類似，可接著進行退火，下部磊晶源極/汲極區域128L可藉由摻雜劑進行佈植以形成源極/汲極區域。源極/汲極區域可具有在10 ¹⁹原子/cm ³與10 ²¹原子/cm ³範圍內的雜質濃度。源極/汲極區域的n型及/或p型雜質可係先前論述之雜質中的任一者。在一些實施例中，下部磊晶源極/汲極區域128L在生長期間經原位摻雜。

因為形成下部磊晶源極/汲極區域128L的磊晶製程的關係，下部磊晶源極/汲極區域128L的上表面具有側向向外擴展並超出奈米結構64、66之側壁的小面。在一些實施例中，相鄰的下部磊晶源極/汲極區域128L在磊晶製程完成之後保持分離。在其他實施例中，這些小面使得同一奈米結構場效電晶體之相鄰的下部磊晶源極/汲極區域128L合併。

第一ILD 134形成於下部磊晶源極/汲極區域128L上方。第一ILD 134可由介電材料形成，該介電材料可由任何可合適方法沈積，諸如CVD、電漿增強型化學氣相沈積(plasma-enhanced chemical vapor deposition，PECVD)或FCVD。介電材料可包括磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、硼磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、無摻雜矽玻璃(undoped silicate glass，USG)或類似者。第一ILD 134也可使用由任何可接受製程形成的其他介電材料。

第一CESL 132可形成於第一ILD 134與下部磊晶源極/汲極區域128L之間。第一CESL 132可由對於第一ILD 134之介電材料具有高蝕刻選擇性的介電材料形成，該介電材料係諸如氮化矽、氧化矽、氧氮化矽或類似者，該第一ILD 134可由任何合適沈積製程，諸如CVD、ALD或類似者來形成。

第一CESL 132及/或第一ILD 134可藉由以下操作來形成：沈積第一CESL 132的材料且沈積用於第一ILD 134的材料，接著進行平坦化製程，且接著進行回蝕製程。在一些實施例中，先蝕刻第一ILD 134，從而留下未被蝕刻的第一CESL 132。接著執行各向異性蝕刻製程以移除第一CESL 132的高於第一ILD 134的部分。在凹入之後，上部半導體奈米結構66S的側壁被暴露出。

上部磊晶源極/汲極區域128U與上部半導體奈米結構66S接觸，且並不與下部半導體奈米結構64S接觸。在一些實施例中，上部磊晶源極/汲極區域128U施加應力於上部半導體奈米結構66S的各別通道區域中，藉此改良效能。上部磊晶源極/汲極區域128U形成於源極/汲極凹部94中，使得上部半導體奈米結構66S的每一堆疊安置於相對應的相鄰對的上部磊晶源極/汲極區域128U之間。在一些實施例中，內部間隔物118用以分離上部磊晶源極/汲極區域128U與上部介電結構110U，該上部介電結構110U將在後續製程中由閘極結構替換。

上部磊晶源極/汲極區域128U磊晶生長於源極/汲極凹部94的上部部分中。舉例而言，上部磊晶源極/汲極區域128U可自上部半導體奈米結構66S的暴露側壁側向生長。上部磊晶源極/汲極區域128U具有適合於上部奈米結構場效電晶體之裝置類型的導體型。上部磊晶源極/汲極區域128U的導體型可與下部磊晶源極/汲極區域128L的導體型相反。換言之，上部磊晶源極/汲極區域128U與下部磊晶源極/汲極區域128L的摻雜類型相反。在一些實施例中，上部磊晶源極/汲極區域128U為n型源極/汲極區域。舉例而言，若上部半導體奈米結構66S為矽，則上部磊晶源極/汲極區域128U可包括對上部半導體奈米結構66S施加拉伸應變的材料，諸如矽、碳化矽、經磷摻雜碳化矽、磷化矽、砷化矽或類似者。在一些實施例中，上部磊晶源極/汲極區域128U為p型源極/汲極區域。舉例而言，若上部半導體奈米結構66S為矽鍺，則上部磊晶源極/汲極區域128U可包括對上部半導體奈米結構66S施加壓縮應變的材料，諸如矽鍺、硼摻雜矽鍺、硼摻雜矽、鍺、鍺錫或類似者。上部磊晶源極/汲極區域128U可具有高於上部半導體奈米結構66S之各別上表面的表面，且可具有小面。

與先前論述的用於形成輕度摻雜源極/汲極區域的製程類似，可接著進行退火，上部磊晶源極/汲極區域128U可藉由摻雜劑進行佈植以形成源極/汲極區域。源極/汲極區域可具有在10 ¹⁹原子/cm ³與10 ²¹原子/cm ³範圍內的雜質濃度。源極/汲極區域的n型及/或p型雜質可係先前論述之雜質中的任一者。在一些實施例中，上部磊晶源極/汲極區域128U在生長期間經原位摻雜。

因為形成上部磊晶源極/汲極區域128U的磊晶製程的關係，上部磊晶源極/汲極區域128U的上表面具有側向向外擴展超出奈米結構64、66之側壁的小面。在一些實施例中，相鄰的上部磊晶源極/汲極區域128U在磊晶製程完成之後保持分離。在其他實施例中，這些小面使得同一奈米結構場效電晶體之相鄰的上部磊晶源極/汲極區域128U合併。

在此實施例中，相鄰於上部磊晶源極/汲極區域128U的內部間隔物118由與相鄰於下部磊晶源極/汲極區域128L的內部間隔物118相同的介電材料形成。其他可接受間隔物也可用於內部間隔物118。在另一實施例(針對第27圖至第38圖所描述)中，相鄰於上部磊晶源極/汲極區域128U的內部間隔物118由與相鄰於下部磊晶源極/汲極區域128L的內部間隔物118不同的介電材料形成。

第二ILD 144沈積於上部磊晶源極/汲極區域128U上方。第二ILD 144可由介電材料形成，該介電材料可由任何可合適方法，諸如CVD、電漿增強型化學氣相沈積(plasma-enhanced chemical vapor deposition，PECVD)或FCVD沈積。介電材料可包括磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、硼磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、無摻雜矽玻璃(undoped silicate glass，USG)或類似者。任何可接受製程形成的其他介電材料也可用於第二ILD 144。

第二CESL 142可形成於第二ILD 144與上部磊晶源極/汲極區域128U之間。第二CESL 142可由對於第二ILD 144之介電材料具有高蝕刻選擇性的介電材料形成，該介電材料係諸如氮化矽、氧化矽、氧氮化矽或類似者，該第二ILD 144可由任何合適沈積製程，諸如CVD、ALD或類似者來形成。

第二CESL 142及/或第二ILD 144可藉由以下操作來形成：沈積第二CESL 142的材料且沈積用於第二ILD 144的材料，接著進行平坦化製程。接著執行移除製程以使第二ILD 144的頂表面與閘極間隔物90及遮罩86 (若存在)或虛設閘極84的頂表面平齊。在一些實施例中，平坦化製程可為化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合或類似者。平坦化製程亦可移除虛設閘極84上的遮罩86及閘極間隔物90的沿著遮罩86之側壁的多個部分。在平坦化製程之後，第二ILD 144、閘極間隔物90及遮罩86 (若存在)或虛設閘極84的頂表面實質上共平面(在製程變化內)。因此，遮罩86 (若存在)或虛設閘極84的頂表面經由第二ILD 144暴露。在所圖示實施例中，遮罩86在移除製程之後留下來。在其他實施例中，遮罩86被移除，使得虛設閘極84的頂表面經由第二ILD 144暴露。

在第22圖中，在一或多個蝕刻步驟中移除虛設閘極84，使得凹部148A形成於閘極間隔物90之間。亦移除凹部148A中虛設介電質82的多個部分。在一些實施例中，虛設閘極84及虛設介電質82由各向異性乾式蝕刻製程移除。舉例而言，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，反應氣體相較於第二ILD 144、內部間隔物118、隔離結構96及閘極間隔物90的材料以更快速率選擇性地蝕刻虛設閘極84的材料。在各種實施例中，虛設閘極84的材料可由以下各者來蝕刻：在無電漿情況下使用氟、三氟化氯及氨的乾式蝕刻；在有電漿情況下使用氫及三氟化氮的乾式蝕刻；或類似者。閘極間隔物90之間的每一凹部148A暴露及/或覆蓋奈米結構64、66的充當所得裝置中之通道區域的部分。奈米結構64、66的充當通道區域之部分安置於相鄰對的下部磊晶源極/汲極區域128L之間或相鄰對的上部磊晶源極/汲極區域128U之間。在移除期間，當蝕刻虛設閘極84時，虛設介電質82可用作蝕刻終止層。虛設介電質82可接著在移除虛設閘極84之後被移除。

接著移除介電結構110之剩餘部分以在第一奈米結構64與第二奈米結構66之間的區域中形成開口148B。介電結構110之剩餘部分可藉由任何可接受蝕刻製程來移除，該蝕刻製程相較於奈米結構64、66、隔離結構96及內部間隔物118的材料以更快速率選擇性地蝕刻介電結構110的材料。蝕刻製程可為各向同性的。在一些實施例中，蝕刻製程以相較於第一奈米結構64之材料快出至少50倍，相較於第二奈米結構66之材料快出至少50倍，相較於隔離結構96之材料快出至少50倍且相較於內部間隔物118的材料快出至少10倍地蝕刻介電結構110的材料。在一些實施例中，執行修整製程(並未分離地圖示)以減低第一奈米結構64及第二奈米結構66的暴露部分之厚度，藉此擴展第一奈米結構64與第二奈米結構66之間的開口148B。

如先前所提及，介電結構110係由介電材料形成的虛設結構，該虛設結構相較於由半導體材料形成的虛設結構可更容易被移除。介電結構110的介電材料對第一奈米結構64及第二奈米結構66的半導體材料具有高蝕刻選擇性。因此，即使在第一奈米結構64及第二奈米結構66由不同半導體材料形成時，介電結構110可在不顯著移除第一奈米結構64及第二奈米結構66的情況下被移除。

介電結構110由一種介電材料形成，該介電材料對於其他介電材料具有高蝕刻選擇性，舉例而言該介電材料對於隔離結構96及內部間隔物118的介電材料具有高蝕刻選擇性。在一些實施例中，介電結構110由蝕刻製程移除，且隔離結構96及內部間隔物118的介電材料含有使得那些介電材料更耐受蝕刻製程的元素。隔離結構96及內部間隔物118可由含有相同元素的相同介電材料形成，且介電結構110之介電材料可無該元素。舉例而言，如上文所提及，隔離結構96及內部間隔物118各自由含碳介電材料形成，且介電結構110可由無碳的介電材料形成。蝕刻製程可包括相較於含碳介電材料，以更快速率選擇性地蝕刻無碳介電材料的濕式蝕刻。在一些實施例中，隔離結構96及內部間隔物118各自由氧碳氮化矽形成；介電結構110由氮化矽形成；且介電結構110由使用磷酸(H ₃PO ₄)的濕式蝕刻移除以在第一奈米結構64與第二奈米結構66之間形成開口148B。在一些實施例中，隔離結構96及內部間隔物118各自由氧碳氮化矽形成；介電結構110由氧化矽形成；且介電結構110由使用稀氫氟酸的濕式蝕刻移除以在第一奈米結構64與第二奈米結構66之間形成開口148B。在一些實施例中，隔離結構96及內部間隔物118各自由氧碳氮化矽形成；介電結構110由氧化鋁形成；且介電結構110由使用磷酸(H ₃PO ₄)及低溫硫酸過氧化物混合物(例如，硫酸與過氧化氫的混合物)在範圍為70 ℃至100 ℃之溫度下)的濕式蝕刻移除以在第一奈米結構64與第二奈米結構66之間形成開口148B。其他可接受蝕刻製程可用以移除介電結構110。在各種實施例中，介電結構110的材料可由以下各者來蝕刻：使用稀氫氟酸的濕式蝕刻、在無電漿情況下使用氫氟酸及三氟化氮的乾式蝕刻，或類似者。

在一些實施例中，介電結構110、隔離結構96及內部間隔物118各自含有同一元素，該元素使得前述各者耐受蝕刻製程。介電結構110之介電材料相較於隔離結構96及內部間隔物118的介電材料具有較低濃度的該元素。舉例而言，介電結構110可具有低碳濃度，諸如小於約6%的碳濃度。類似地，隔離結構96及內部間隔物118可具有高碳濃度，諸如大於約6%的碳濃度。

在第23圖中，形成用於替換閘極的閘極介電質152及閘極電極154 (包括下部閘極電極154L及上部閘極電極154U)。每一相對應對的閘極介電質152及閘極電極154 (包括上部閘極電極154U及/或下部閘極電極154L)可被共同稱作「閘極結構」。每一閘極結構沿著下部半導體奈米結構64S及/或上部半導體奈米結構66S的通道區域之至少三側(例如，頂表面、側壁及底表面)延伸。閘極結構亦可沿著半導體鰭片62之側壁及/或頂表面延伸。

閘極介電質152包括圍繞下部半導體奈米結構64S、上部半導體奈米結構66S及隔離結構96安置的一或多個介電層。具體而言，閘極介電質152安置於半導體鰭片62的頂表面上；下部半導體奈米結構64S及上部半導體奈米結構66S的頂表面、側壁及底表面上；閘極間隔物90的側壁上；隔離結構96的側壁上；及內部間隔物118的側壁上。閘極介電質152包覆下部半導體奈米結構64S及上部半導體奈米結構66S的所有(例如，四)側。閘極介電質152可由諸如氧化矽或金屬氧化物的氧化物、諸如金屬矽酸鹽的矽酸鹽、其組合、多層或類似者形成。另外或替代地，閘極介電質152可由高k介電材料(例如，具有大於約7.0之k值的介電材料)，諸如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的金屬氧化物或矽酸鹽及其組合來形成。閘極介電質152的介電材料可由分子束沈積(molecular-beam deposition，MBD)、ALD、PECVD或類似者形成。儘管圖示單層閘極介電質152，但閘極介電質152可包括任何數目介面層及任何數目個主層。舉例而言，閘極介電質152可包括介面層及覆蓋在其上的高k介電層。

下部閘極電極154L包括於閘極介電質152上方且圍繞下部半導體奈米結構64S安置的一或多個閘極電極層。下部閘極電極154L安置於閘極間隔物90之間的凹部148A之下部部分中及第一奈米結構64之間的開口148B中。下部閘極電極154L可由諸如以下各者的含金屬材料形成：鎢、鈦、氮化鈦、鉭、氮化鉭、碳化鉭、鋁、釕、鈷、其組合物、其多層或類似物。儘管圖示單層閘極電極，但下部閘極電極154L可包括任何數目個功函數調諧層、任何數目個阻障層、任何數目個膠層及填充材料。

下部閘極電極154L由適合於下部奈米結構場效電晶體之裝置類型的材料形成。舉例而言，下部閘極電極154L可包括一或多個功函數調諧層，功函數調諧層由適合於下部奈米結構場效電晶體之裝置類型的功函數調諧金屬形成。在一些實施例中，下部閘極電極154L包括n型功函數調諧層，n型功函數調諧層可由n型功函數調諧金屬，諸如鈦鋁、碳化鈦鋁、鉭鋁、碳化鉭、其組合或類似者形成。在一些實施例中，下部閘極電極154L包括p型功函數調諧層，p型功函數調諧層可由p型功函數調諧金屬，諸如氮化鈦、氮化鉭、其組合或類似者形成。另外或替代地，下部閘極電極154L可包括適合於下部奈米結構場效電晶體之裝置類型的偶極感應元素。可接受之偶極感應元素包括鑭、鋁、鈧、釕、鋯、鉺、鎂、鍶及其組合。

上部閘極電極154U包括於閘極介電質152上方且圍繞上部半導體奈米結構66S安置的一或多個閘極電極層。上部閘極電極154U安置於閘極間隔物90之間的凹部148A之上部部分中及上部半導體奈米結構66S之間的開口148B中。上部閘極電極154U可由諸如以下各者的含金屬材料形成：鎢、鈦、氮化鈦、鉭、氮化鉭、碳化鉭、鋁、釕、鈷、其組合物、其多層或類似物。儘管圖示單層閘極電極，但上部閘極電極154U可包括任何數目個功函數調諧層、任何數目個阻障層、任何數目個膠層及填充材料。

上部閘極電極154U由適合於上部奈米結構場效電晶體之裝置類型的材料形成。舉例而言，上部閘極電極154U可包括一或多個功函數調諧層，功函數調諧層由適合於上部奈米結構場效電晶體之裝置類型的功函數調諧金屬形成。在一些實施例中，上部閘極電極154U包括n型功函數調諧層，n型功函數調諧層可由n型功函數調諧金屬，諸如鈦鋁、碳化鈦鋁、鉭鋁、碳化鉭、其組合或類似者形成。在一些實施例中，上部閘極電極154U包括p型功函數調諧層，p型功函數調諧層可由p型功函數調諧金屬，諸如氮化鈦、氮化鉭、其組合或類似者形成。上部閘極電極154U的功函數調諧金屬可不同於下部閘極電極154L的功函數調諧金屬。另外或替代地，上部閘極電極154U可包括適合於上部奈米結構FET之裝置類型的偶極感應元素。可接受之偶極感應元素包括鑭、鋁、鈧、釕、鋯、鉺、鎂、鍶及其組合。上部閘極電極154U的偶極感應元素可不同於下部閘極電極154L的偶極感應元素。

在一些實施例中，隔離層(並未分離地圖示)形成於下部閘極電極154L與上部閘極電極154U之間。隔離層充當下部閘極電極154L與上部閘極電極154U之間的隔離特徵。隔離層可由介電材料形成。可接受介電材料可包括氧化矽、氮化矽、氧氮化矽、氧碳氮化矽、其組合或類似者，該些介電材料可由沈積製程，諸如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)或類似者形成。任何可接受製程形成的其他介電材料也可用於隔離層。在形成隔離層的實施例中，隔離層及隔離結構96一起隔離上部閘極電極154U與下部閘極電極154L。因此，上部奈米結構場效電晶體可由隔離結構96與隔離層的組合與下部奈米結構場效電晶體隔離。在隔離層被省略的一些實施例中，上部奈米結構場效電晶體可耦接至下部奈米結構場效電晶體。當隔離層被省略時，下部閘極電極154L可實體且電耦接至上部閘極電極154U。

作為形成閘極結構的實例，一或多個閘極介電層可沈積於閘極間隔物90之間的凹部148A中及第一奈米結構64與第二奈米結構66之間的開口148B中。閘極介電層亦可沈積於第二ILD 144及閘極間隔物90的頂表面上。隨後，一或多個下部閘極介電層可沈積於閘極介電層上及閘極間隔物90之間的凹部148A及第一奈米結構64與第二奈米結構66之間的開口148B的剩餘部分中。可接著凹入下部閘極電極。可執行諸如乾式蝕刻、濕式蝕刻、類似者或其組合的任何可接受蝕刻製程以使下部閘極電極層凹入。蝕刻製程可為各向同性的，諸如回蝕製程，該製程自閘極間隔物90之間的凹部148A之上部部分移除下部閘極電極層，使得下部閘極電極層剩餘於第一奈米結構64之間的開口148B中。在形成隔離層的實施例中，隔離材料共形形成於下部閘極電極層上且接著被凹入。可執行諸如乾式蝕刻、濕式蝕刻、類似者或其組合的任何可接受蝕刻製程以使隔離材料凹入。隨後，一或多個上部閘極介電層可沈積於隔離材料(若存在)或下部閘極電極層上及閘極間隔物90之間的凹部148A及第一奈米結構64與第二奈米結構66之間的開口148B的剩餘部分中。執行移除製程以移除上部閘極電極層的過量部分，該些過量部分係在閘極間隔物90及第二ILD 144的頂表面上方，使得上部閘極電極層剩餘在第二奈米結構66之間的開口148B中。在一些實施例中，可利用平坦化製程移除上部閘極電極層的過量部分，平坦化製程可包含化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合或類似者。閘極介電層在移除製程之後具有剩餘在閘極間隔物90之間的凹部148A中及第一奈米結構64與第二奈米結構66之間的開口148B中的部分(因此形成閘極介電質152)。下部閘極電極層在移除製程之後具有剩餘在閘極間隔物90之間的凹部148A之下部部分中及第一奈米結構64之間的開口148B中的部分(因此形成下部閘極電極154L)。上部閘極電極層在移除製程之後具有剩餘在閘極間隔物90之間的凹部148A之上部部分中及第二奈米結構66之間的開口148B中的部分(因此形成上部閘極電極154U)。在利用平坦化製程時，閘極間隔物90、第二ILD 144、閘極介電質152及上部閘極電極154U的頂表面為共平面的(在製程變化內)。

在第24圖中，源極/汲極觸點164穿過第二ILD 144形成以電耦接至上部磊晶源極/汲極區域128U及/或下部磊晶源極/汲極區域128L。作為形成源極/汲極觸點164的實例，源極/汲極觸點164的開口穿過第二ILD 144及第二CESL 142形成。開口可使用可接受光學微影及蝕刻技術來形成。在所圖示實施例中，開口由自對準觸點(self-aligned contact，SAC)製程形成。諸如擴散阻障層、黏著層或類似者的襯底(並未分離地圖示)及導電材料形成於開口中。襯底可包括鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可為鈷、鎢、銅、銅合金、銀、金、鋁、鎳或類似者。可執行移除製程以自閘極間隔物90、第二ILD 144 (參見第22圖)及上部閘極電極154U的頂表面移除過量材料。剩餘襯底及導電材料在開口中形成源極/汲極觸點164。在一些實施例中，可利用平坦化製程移除過量材料，平坦化製程可包含化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合或類似者。在平坦化製程之後，閘極間隔物90、第二ILD 144 (參見第22圖)、上部閘極電極154U及源極/汲極觸點164的頂表面實質上共平面(在製程變化內)。

視需要，金屬半導體合金區域162形成於源極/汲極區域128與源極/汲極觸點164之間的介面處。金屬半導體合金區域162可為由金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳等)形成的矽化物區域、由金屬鍺化物(例如，鍺化鈦、鍺化鈷、鍺化鎳等)形成的鍺化物區域、由金屬矽化物及金屬鍺化物兩者形成的矽-鍺區域，或類似者。金屬半導體合金區域162可藉由在源極/汲極觸點164之開口中沈積金屬且接著執行熱退火製程而在源極/汲極觸點164的材料之前形成。金屬可為任何金屬，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金，該金屬能夠與源極/汲極區域128的半導體材料(例如，矽、矽鍺、鍺等)反應以形成低電阻金屬半導體合金。金屬可由諸如ALD、CVD、PVD或類似者的沈積製程來沈積。在熱退火製程之後，可執行諸如濕式清洗的清洗製程以自源極/汲極觸點164的開口，也可自金屬半導體合金區域162的表面移除任何殘餘金屬。源極/汲極觸點164的材料可接著形成於金屬半導體合金區域162上。

在第25圖中，第三ILD 174沈積於閘極間隔物90、第二ILD 144、上部閘極電極154U及源極/汲極觸點164上方。在一些實施例中，第三ILD 174為由流動式CVD方法形成的流動式膜，該膜隨後被固化。在一些實施例中，第三ILD 174由諸如PSG、BSG、BPSG、USG或類似者的介電材料形成，該介電材料可由任何合適方法，諸如CVD、PECVD或類似者沈積。

在一些實施例中，蝕刻終止層(etch stop layer，ESL) 172形成於第三ILD 174與閘極間隔物90、第二ILD 144、上部閘極電極154U及源極/汲極觸點164之間。ESL 172可包括對於第三ILD 174之介電材料具有高蝕刻選擇性的介電材料，諸如氮化矽、氧化矽、氧氮化矽或類似者。

閘極觸點176及源極/汲極通孔件178穿過第三ILD 174形成以分別電耦接至上部閘極電極154U及源極/汲極觸點164。作為用以形成閘極觸點176及源極/汲極通孔件178的實例，用於閘極觸點176及源極/汲極通孔件178的開口穿過第三ILD 174及ESL 172形成。開口可使用可接受光學微影及蝕刻技術來形成。諸如擴散阻障層、黏著層或類似者的襯底(並未分離地圖示)及導電材料形成於開口中。襯底可包括鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可為鈷、鎢、銅、銅合金、銀、金、鋁、鎳或類似者。可執行諸如CMP的平坦化製程以自第三ILD 174的頂表面移除過量材料。剩餘襯底及導電材料在開口中形成閘極觸點176及源極/汲極通孔件178。閘極觸點176及源極/汲極通孔件178在不同製程中形成，或可在同一製程中形成。儘管繪示為形成在相同橫截面，但應瞭解，閘極觸點176及源極/汲極通孔件178中的每一者可以形成在不同橫截面，此情形可避免觸點的短路連接。

主動裝置如所圖示被共同稱作裝置層。在一些實施例中，至下部閘極電極154L及下部磊晶源極/汲極區域128L的觸點可穿過裝置層的背側(例如，源極/汲極觸點164相反的側)製成。

第26圖為根據一些實施例之CFET的視圖。第26圖圖示沿著類似於第1圖之參考橫截面A-A’之橫截面的橫截面圖。此實施例類似於第25圖的實施例，除了第一奈米結構64之第一半導體材料為用於n型裝置的半導體材料，且第二奈米結構66的第二半導體材料為用於p型裝置的半導體材料外。

實施例可達成優勢。在第一奈米結構64與第二奈米結構66之間形成介電結構110增大閘極替換製程的處理窗。具體而言，介電結構110的介電材料對第一奈米結構64及第二奈米結構66的半導體材料具有高蝕刻選擇性。因此，在閘極替換製程期間，可移除介電結構110而不顯著移除第一奈米結構64及第二奈米結構66。下部半導體奈米結構64S及上部半導體奈米結構66S可因此由不同半導體材料形成，此情形在下部半導體奈米結構64S及上部半導體奈米結構66S係用於不同類型之裝置時為特別有利的。舉例而言，下部奈米結構場效電晶體可具有不同於上部奈米結構場效電晶體的臨限電壓。另外，形成介電材料之介電結構110可改良內部間隔物118與閘極電極154的線寬比率。

在先前描述之實施例中，下部介電結構110L在上部介電結構110U之前形成。可利用其他製程。在隨後描述之實施例中，下部介電結構110L在上部介電結構110U之後形成。

第27圖至第38圖為根據一些其他實施例的製造CFET中中間階段的視圖。第27圖、第28圖、第29圖、第30圖、第31圖、第32圖、第33圖、第34圖、第35圖、第36圖、第37圖及第38圖圖示沿著類似於第1圖中之參考橫截面A-A’之橫截面的橫截面圖。

在第27圖中，得到第7圖的結構。在此實施例中，沒有來自隔離結構96的殘餘介電質剩餘在源極/汲極凹部94的下部部分中。犧牲介電質100形成於源極/汲極凹部94的下部部分中。犧牲介電質100安置於下部半導體奈米結構64S、第一中間奈米結構64M及下部虛設奈米結構66D的側壁上。犧牲介電質100可以與先前針對第8圖描述之方式類似的方式形成。

在第28圖中，移除上部虛設奈米結構64D以在第二奈米結構66之間形成開口114。開口114可以與先前針對第16圖描述之方式類似的方式形成。

在第29圖中，上部介電結構110U形成於開口114中。上部介電結構110U可以與先前針對第18圖描述之方式類似的方式形成。

在第30圖中，凹入上部介電結構110U的由源極/汲極凹部94暴露的側壁之部分以形成上部側壁凹部116U。側壁可由任何可接受蝕刻製程來凹入，該可接受蝕刻製程係諸如對於上部介電結構110U的材料為選擇性(例如，相較於第二奈米結構66及隔離結構96的材料，以更快速率選擇性地蝕刻上部介電結構110U的材料)的蝕刻製程。蝕刻製程可為各向同性的。儘管上部介電結構110U之側壁圖示為在凹入之後是筆直的，但側壁可為凹入或凸起的。

在第31圖中，介電層212形成於上部側壁凹部116U及源極/汲極凹部94中。介電層212可由合適絕緣材料形成。絕緣材料可為含碳介電材料，諸如氧碳氮化矽、氧碳化矽、氧氮化矽或類似者。具有小於約3.5之k值的其他低介電常數(低k)材料也可用於介電層212。介電層212的絕緣材料對於介電結構110的絕緣材料具有高蝕刻選擇性。絕緣材料可由沈積製程，諸如ALD、CVD或類似者來形成。

在第32圖中，圖案化介電層212以形成外部間隔物214。外部間隔物214安置於上部介電結構110U、上部半導體奈米結構66S、第二中間奈米結構66M及閘極間隔物90的側壁上。外部間隔物214安置於上部側壁凹部116U中，且具有在第二奈米結構66之間的部分。可執行諸如乾式蝕刻的任何可接受蝕刻製程以圖案化介電層212。蝕刻製程可為各向異性的。蝕刻製程對於介電層212的介電材料為選擇性的(例如，相較於犧牲介電質100的材料，以更快速率選擇性地蝕刻介電層212的材料)。在一些實施例中，蝕刻製程以相較於犧牲介電質100之材料快出至少30倍地蝕刻介電層212的材料。犧牲介電質100的一些凹入在蝕刻介電層212時發生。介電層212在經蝕刻時具有剩餘於上部介電結構110U、上部半導體奈米結構66S、第二中間奈米結構66M及閘極間隔物90的側壁上的多個部分(因此形成外部間隔物214)。

在第33圖中，自源極/汲極凹部94移除犧牲介電質100。犧牲介電質100可以與先前針對第11圖描述之方式類似的方式移除。

在第34圖中，移除下部虛設奈米結構66D以在第一奈米結構64之間形成開口106。開口106可以與先前針對第12圖描述之方式類似的方式形成。

在第35圖中，下部介電結構110L形成於開口106中。下部介電結構110L可以與先前針對第14圖描述之方式類似的方式形成。上部介電結構110U及下部介電結構110L各自由相同絕緣材料形成。上部介電結構110U及下部介電結構110L可進一步被共同稱作介電結構110。

在第36圖中，凹入下部介電結構110L的由源極/汲極凹部94暴露的側壁之部分以形成下部側壁凹部116L。側壁可由任何可接受蝕刻製程來凹入，該可接受蝕刻製程係諸如對於下部介電結構110L的材料為選擇性(例如，相較於第一奈米結構64、隔離結構96及外部間隔物214的材料，以更快速率選擇性地蝕刻下部介電結構110L的材料)的蝕刻製程。蝕刻製程可為各向同性的。外部間隔物214在蝕刻期間保護上部介電結構110U及第二奈米結構66。儘管下部介電結構110L之側壁圖示為在凹入之後是筆直的，但側壁可為凹入或凸起的。

在第37圖中，介電層216形成於下部側壁凹部116L及源極/汲極凹部94中。介電層216可由合適絕緣材料形成。絕緣材料可為含碳介電材料，諸如氧碳氮化矽、氧碳化矽、氧氮化矽或類似者。具有小於約3.5之k值的其他低介電常數(低k)材料也可用於介電層216。介電層216的絕緣材料對於介電結構110的絕緣材料具有高蝕刻選擇性。絕緣材料可由沈積製程，諸如ALD、CVD或類似者來形成。

在第38圖中，蝕刻介電層216及外部間隔物214以分別形成下部內部間隔物118L及上部內部間隔物118U。介電層216及外部間隔物214的蝕刻製程可為各向異性的。舉例而言，蝕刻製程可為乾式蝕刻，諸如RIE、NBE或類似者。蝕刻對於介電層216及外部間隔物214的材料為選擇性的(例如，相較於奈米結構64、66以及隔離結構96的材料，以更快速率選擇性地蝕刻介電層216及外部間隔物214的材料)。在一些實施例中，蝕刻製程相較於隔離結構96之材料快出至少50倍地蝕刻介電層216及外部間隔物214的材料。介電層216在經蝕刻時具有剩餘在下部側壁凹部116L中的部分(因此形成下部內部間隔物118L)。外部間隔物214在經蝕刻時具有剩餘在上部側壁凹部116U中的部分(因此形成上部內部間隔物118U)。上部內部間隔物118U及下部內部間隔物118L可進一步被共同稱作內部間隔物118。在一些實施例中，上部內部間隔物118U的介電材料不同於下部內部間隔物118L的介電材料。隨後，可執行如先前描述的額外處理步驟以完成CFET的形成。

在一實施例中，一種半導體裝置包括複數個第一半導體奈米結構、複數個第二半導體奈米結構、第一閘極結構及第二閘極結構。第一半導體奈米結構包括第一半導體材料。第二半導體奈米結構包括第二半導體材料，第二半導體材料不同於第一半導體材料，第二半導體奈米結構安置於第一半導體奈米結構上方。第一閘極結構在第一半導體奈米結構周圍，第一閘極結構包含第一功函數調諧金屬。第二閘極結構在第二半導體奈米結構周圍，第二閘極結構包括第二功函數調諧金屬，第二功函數調諧金屬不同於第一功函數調諧金屬，第二閘極結構安置於第一閘極結構上方。在半導體裝置之一些實施例中，第一半導體材料為矽鍺，第二半導體材料為矽，第一功函數調諧金屬為一p型功函數調諧金屬，且第二功函數調諧金屬為一n型功函數調諧金屬。在半導體裝置之一些實施例中，第一半導體材料為矽，第二半導體材料為矽鍺，第一功函數調諧金屬為一n型功函數調諧金屬，且第二功函數調諧金屬為一p型功函數調諧金屬。在一些實施例中，半導體裝置進一步包括第一半導體奈米結構與第二半導體奈米結構之間的隔離結構。在一些實施例中，半導體裝置進一步包括第一磊晶源極/汲極區域、第一內部間隔物、第二磊晶源極/汲極區域及第二內部間隔物。第一磊晶源極/汲極區域相鄰於第一半導體奈米結構。第一內部間隔物在第一磊晶源極/汲極區域與第一閘極結構之間，第一內部間隔物包括第一介電材料。第二磊晶源極/汲極區域相鄰於第二半導體奈米結構。第二內部間隔物在第二磊晶源極/汲極區域與第二閘極結構之間，第二內部間隔物包括第二介電材料，第二介電材料不同於第一介電材料。在一些實施例中，半導體裝置進一步包括第一磊晶源極/汲極區域、第一內部間隔物、第二磊晶源極/汲極區域及第二內部間隔物。第一磊晶源極/汲極區域相鄰於第一半導體奈米結構的第一磊晶源極/汲極區域。第一內部間隔物在第一磊晶源極/汲極區域與第一閘極結構之間。第二磊晶源極/汲極區域相鄰於第二半導體奈米結構。第二內部間隔物在第二磊晶源極/汲極區域與第二閘極結構之間，第一內部間隔物及第二內部間隔物包括相同介電材料。

在一實施例中，一種半導體裝置包括複數個下部半導體奈米結構、下部磊晶源極/汲極區域、複數個上部半導體奈米結構及上部磊晶源極/汲極區域。下部半導體奈米結構包括第一半導體材料。下部磊晶源極/汲極區域相鄰於下部半導體奈米結構，下部磊晶源極/汲極區域具有第一導體型。上部半導體奈米結構包括第二半導體材料，第二半導體材料不同於第一半導體材料。上部磊晶源極/汲極區域相鄰於上部半導體奈米結構，上部源極/汲極區域具有第二導體型，第二導體型與該第一導體型相反。在半導體裝置之一些實施例中，第一半導體材料為矽鍺，第二半導體材料為矽，下部磊晶源極/汲極區域為一p型源極/汲極區域，且上部磊晶源極/汲極區域為一n型源極/汲極區域。在半導體裝置之一些實施例中，第一半導體材料為矽，第二半導體材料為矽鍺，下部磊晶源極/汲極區域為一n型源極/汲極區域，且上部磊晶源極/汲極區域為一p型源極/汲極區域。在一些實施例中，半導體裝置進一步包括隔離結構及層間介電質。隔離結構在下部半導體奈米結構與上部半導體奈米結構之間。層間介電質在下部磊晶源極/汲極區域與上部磊晶源極/汲極區域之間。

在一實施例中，一種製造半導體的方法包括：形成複數個下部半導體奈米結構、複數個下部虛設奈米結構、複數個上部半導體奈米結構及複數個上部虛設奈米結構，下部半導體奈米結構及上部虛設奈米結構由第一半導體材料形成，上部半導體奈米結構及下部虛設奈米結構由第二半導體材料形成；由複數個下部介電結構替換下部虛設奈米結構，下部介電結構由第一介電材料形成；用複數個上部介電結構替換上部虛設奈米結構，上部介電結構由第一介電材料形成；及藉由蝕刻製程移除下部介電結構及上部介電結構，蝕刻製程相較於第一半導體材料及第二半導體材料，以更快速率選擇性地蝕刻第一介電材料。在方法之一些實施例中，移除下部介電結構的步驟在下部半導體奈米結構之間形成複數個下部開口，移除上部介電結構的步驟在上部半導體奈米結構之間形成複數個上部開口，且方法進一步包括以下步驟：在下部半導體奈米結構之間的些下部開口中形成下部閘極結構；及在上部半導體奈米結構之間的上部開口中形成上部閘極結構。在方法之一些實施例中，第一半導體材料為矽鍺，且第二半導體材料為矽。在方法之一些實施例中，第一半導體材料為矽，且第二半導體材料為矽鍺。在方法之一些實施例中，下部虛設奈米結構在上部虛設奈米結構經替換之前被替換。在方法之一些實施例中，下部虛設奈米結構在上部虛設奈米結構經替換之後被替換。在一些實施例中，方法進一步包括：相鄰於下部介電結構及上部介電結構形成多個內部間隔物，內部間隔物由第二介電材料形成。在方法之一些實施例中，第一介電材料為氮化矽，第二介電材料為氧碳氮化矽，且蝕刻製程包括使用磷酸的濕式蝕刻。在方法之一些實施例中，第一介電材料為氧化矽，第二介電材料為氧碳氮化矽，且蝕刻製程包括使用稀氫氟酸的濕式蝕刻。在方法之一些實施例中，第一介電材料為氧化鋁，第二介電材料為氧碳氮化矽，且蝕刻製程包括使用磷酸及硫酸過氧化氫混合物的濕式蝕刻。

前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的精神及範疇。

50:基板 52:多層堆疊 54:第一半導體層 54L:下部第一半導體層 54U:上部第一半導體層 56:第二半導體層 56L:下部第二半導體層 56U:上部第二半導體層 58:虛設半導體層 62:半導體鰭片 64:奈米結構 64D:上部虛設奈米結構 64M:第一中間奈米結構 64S:半導體奈米結構 66:奈米結構 66D:下部虛設奈米結構 66M:第二中間奈米結構 66S:半導體奈米結構 68:虛設奈米結構 70:隔離區域 72:虛設介電層 74:虛設閘極層 76:遮罩層 82:虛設介電質 84:虛設閘極 86:遮罩 90:閘極間隔物 94:源極/汲極凹部 96:隔離結構 98:殘餘介電質 100:犧牲介電質 102:虛設層 104:虛設間隔物 106:開口 110:介電結構 110L:下部介電結構 110U:上部介電結構 112:犧牲介電質 114:開口 116:側壁凹部 116U:上部側壁凹部 116L:下部側壁凹部 118:內部間隔物 118L:下部內部間隔物 118U:上部內部間隔物 128:源極/汲極區域 128L:下部磊晶源極/汲極區域 128U:上部磊晶源極/汲極區域 132:第一接觸蝕刻終止層(CESL) 134:第一層間介電質(ILD) 142:第二接觸蝕刻終止層(CESL) 144:第二層間介電質(ILD) 148A:凹部 148B:開口 152:閘極介電質 154:閘極電極 154L:下部閘極電極 154U:上部閘極電極 162:金屬半導體合金區域 164:源極/汲極觸點 172:蝕刻終止層(ESL) 174:第三層間介電質(ILD) 176:閘極觸點 178:源極/汲極通孔件 212:介電層 214:外部間隔物 216:介電層 A-A’:截面

本揭露之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。請注意，根據行業標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。 第1圖圖示根據一些實施例的堆疊電晶體，例如互補場效電晶體(complementary field-effect transistor，CFET)，的三維視圖的實例示意圖。 第2圖至第25圖為根據一些實施例的製造CFET中中間階段的視圖。 第26圖為根據一些實施例之CFET的視圖。 第27圖至第38圖為根據一些其他實施例的製造CFET中中間階段的視圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

64S:半導體奈米結構 66S:半導體奈米結構 128L:下部磊晶源極/汲極區域 128U:上部磊晶源極/汲極區域 152:閘極介電質 154L:下部閘極電極 154U:上部閘極電極 A-A’:截面

Claims (10)

1. 一種半導體裝置，包含：複數個第一半導體奈米結構，包含一第一半導體材料；複數個第二半導體奈米結構，包含一第二半導體材料，該第二半導體材料不同於該第一半導體材料，該些第二半導體奈米結構安置於該些第一半導體奈米結構上方；一第一閘極結構，在該些第一半導體奈米結構周圍，該第一閘極結構包含一第一功函數調諧金屬；一第二閘極結構，在該些第二半導體奈米結構周圍，該第二閘極結構包含一第二功函數調諧金屬，該第二功函數調諧金屬不同於該第一功函數調諧金屬，該第二閘極結構安置於該第一閘極結構上方；一第一磊晶源極/汲極區域，相鄰於該些第一半導體奈米結構；一第一內部間隔物，在該第一磊晶源極/汲極區域與該第一閘極結構之間，該第一內部間隔物包含一第一介電材料；一第二磊晶源極/汲極區域，相鄰於該些第二半導體奈米結構；及一第二內部間隔物，在該第二磊晶源極/汲極區域與該第二閘極結構之間，該第二內部間隔物包含一第二介電材料，該第二介電材料不同於該第一介電材料。
2. 如請求項1所述之半導體裝置，其中該第一半導體材料為矽鍺，該第二半導體材料為矽，該第一功函數調諧金屬為一p型功函數調諧金屬，且該第二功函數調諧金屬為一n型功函數調諧金屬。
3. 如請求項1所述之半導體裝置，其中該第一半導體材料為矽，該第二半導體材料為矽鍺，該第一功函數調諧金屬為一n型功函數調諧金屬，且該第二功函數調諧金屬為一p型功函數調諧金屬。
4. 一種半導體裝置，包含：複數個下部半導體奈米結構，包含一第一半導體材料；一下部磊晶源極/汲極區域，相鄰於該些下部半導體奈米結構，該下部磊晶源極/汲極區域具有一第一導體型；複數個上部半導體奈米結構，包含一第二半導體材料，該第二半導體材料不同於該第一半導體材料；一上部磊晶源極/汲極區域，相鄰於該些上部半導體奈米結構，該上部磊晶源極/汲極區域具有一第二導體型，該第二導體型與該第一導體型相反；一第一內部間隔物，相鄰該下部磊晶源極/汲極區域並在該些下部半導體奈米結構之間，該第一內部間隔物包含一第一介電材料；及一第二內部間隔物，相鄰該上部磊晶源極/汲極區域並在該些上部半導體奈米結構之間，該第二內部間隔物包含一第二介電材料，該第二介電材料不同於該第一介電材料。
5. 如請求項4所述之半導體裝置，進一步包含：一隔離結構，在該些下部半導體奈米結構與該些上部半導體奈米結構之間；及一層間介電質，在該下部磊晶源極/汲極區域與該上部磊晶源極/汲極區域之間。
6. 一種製造半導體裝置的方法，包含：形成複數個下部半導體奈米結構、複數個下部虛設奈米結構、複數個上部半導體奈米結構及複數個上部虛設奈米結構，該些下部半導體奈米結構及該些上部虛設奈米結構由一第一半導體材料形成，該些上部半導體奈米結構及該些下部虛設奈米結構由一第二半導體材料形成；由複數個上部介電結構替換該些上部虛設奈米結構，該些上部介電結構由一第一介電材料形成；形成相鄰於該些上部介電結構的複數個上部內部間隔物，該些上部內部間隔物由一第二介電材料形成，該第二介電材料不同於該第一介電材料；用複數個下部介電結構替換該些下部虛設奈米結構，該些下部介電結構由該第一介電材料形成；形成相鄰於該些下部介電結構的複數個下部內部間隔物，該些下部內部間隔物由一第三介電材料形成，該第三介電材料不同於該第一介電材料與該第二介電材料；及藉由一蝕刻製程移除該些下部介電結構及該些上部介電結構，該蝕刻製程相較於該第一半導體材料及該第二半導體材料，以一更快速率選擇性地蝕刻該第一介電材料。
7. 如請求項6所述之方法，其中移除該些下部介電結構的步驟在該些下部半導體奈米結構之間形成複數個下部開口，移除該些上部介電結構的步驟在該些上部半導體奈米結構之間形成複數個上部開口，且方法進一步包含：在該些下部半導體奈米結構之間的該些下部開口中形成一下部閘極結構；及在該些上部半導體奈米結構之間的該些上部開口中形成一上部閘極結構。
8. 如請求項6所述之方法，更包含：形成相鄰於該些下部內部間隔物的一第一磊晶源極/汲極區域；及形成相鄰於該些上部內部間隔物的一第二磊晶源極/汲極區域。
9. 如請求項6所述之方法，其中該些下部虛設奈米結構在該些上部虛設奈米結構經替換之後被替換。
10. 如請求項6所述之方法，進一步包含：在該些下部半導體奈米結構與該些上部半導體奈米結構之間形成一隔離結構。