TWI892465B

TWI892465B - 半導體裝置及其形成方法

Info

Publication number: TWI892465B
Application number: TW113104899A
Authority: TW
Inventors: 黃柏瑜; 吳仕傑; 吳以雯; 李振銘; 王美勻
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-12-13
Filing date: 2024-02-07
Publication date: 2025-08-01
Also published as: TW202525053A; CN119744001A; US20250201719A1

Abstract

提供半導體裝置及其形成方法。半導體裝置包括具有前側以及背側的基板、設置在所述基板的所述前側上的源極/汲極結構、包括用導電材料填充的溝渠的背側通孔，所述溝渠暴露在所述基板的背側處、延伸穿過所述基板、以及電耦合至所述源極/汲極結構，以及包括設置在所述基板與所述背側通孔之間並且將所述基板與所述背側通孔分隔的介電材料的隔離層，其中所述隔離層選擇性地覆蓋在所述基板與所述背側通孔之間的所述溝渠的多個側壁的第一部分，並且不覆蓋所述溝渠的所述多個側壁的第二部分。

Description

半導體裝置及其形成方法

本發明的實施例是有關於一種半導體裝置及其形成方法。

半導體積體電路(integrated circuit,IC)產業近年來持續快速成長。IC材料和設計的技術性進步導致IC的多個世代的不斷進步。在每個新世代，電路比起前個世代變得更小、更複雜，從而實現更高的性能密度(即，每個晶片面積的互連裝置數量)以及更小的幾何尺寸(即，可以使用一個製造過程創造最小的元件或線路)。這種縮小規模的製程有利於提高生產效率並降低相關成本。然而，隨著特徵尺寸不斷縮小，製造流程變得更具挑戰性，確保半導體裝置的可靠性變得越來越困難。因此，該產業面臨著開發能夠製造更小、更可靠的IC製程的持續挑戰。

根據實施例，提供一種半導體裝置包括具有前側以及背側的基板、設置在所述基板的所述前側上的源極/汲極結構、包括用導電材料填充的溝渠的背側通孔，所述溝渠暴露在所述基板的背側處、延伸穿過所述基板、以及電耦合至所述源極/汲極結構，以及包括設置在所述基板與所述背側通孔之間並且將所述基板與所述背側通孔分隔的介電材料的隔離層，其中所述隔離層選擇性地覆蓋在所述基板與所述背側通孔之間的所述溝渠的多個側壁的第一部分，並且不覆蓋所述溝渠的所述多個側壁的第二部分。

根據另個實施例，提供用於形成半導體裝置的方法。所述方法包括形成穿過所述半導體裝置的基板的背側的溝渠，在所述基板的所述背側上具有溝渠開口，其中所述溝渠的多個側壁的第一部分是由第一材料形成、所述溝渠的所述多個側壁的至少第二部分是由不同於所述第一材料的第二材料形成、以及所述溝渠的基體是由不同於所述第一材料以及所述第二材料的第三材料形成；使流體流入所述溝渠，在所述溝渠的所述多個側壁的所述第一部分上以及在所述溝渠的所述基體上形成均勻隔離層，而不在所述溝渠的所述多個側壁的所述第二部分上形成所述隔離層；去除覆蓋所述溝渠的所述基體的所述隔離層的部分，以暴露源極/汲極結構的部分；以及在所述溝渠中形成包括導電材料的背側通孔，所述背側通孔暴露在所述基板的所述背側處、延伸穿過所述基板、以及電耦合至所述半導體裝置的所述源極/汲極結構。

100:方法

110、112、114、116、118、120、122、124、126、128、130、132:操作

200:半導體裝置

201:前側

202:背側

210:基板

212:源極/汲極結構

216:通道層

218:閘極結構

220:層間介電層

222:金屬汲極結構

226:氧化物

228:隔離層

230:絕緣層

310:第一遮罩層

312:第二遮罩層

410:溝渠

412:基體

414:側壁

510:隔離層

610:導電沉積物

710:背側通孔

810:淺溝渠隔離

900:半導體裝置

910:基板

912:隔離層

914:溝渠

916:第一遮罩層

918:第二遮罩層

920:箭頭

922:第一線

924:第二線

926:第三線

當與所附的圖一起閱讀時，可以從以下詳細描述中最好地理解圖方面或本揭露。需要說明的是，按照業界標準慣例，各特徵並未按比例繪製。事實上，各種特徵的尺寸對於討論的清晰性是可以任意增加或減少的。

圖1繪示為根據一些實施例的用於形成半導體裝置或結構的示例性方法的流程圖；圖2至圖8包括根據一些實施例的處於積體電路製造製程中各個階段的半導體裝置的一部分的剖面圖；圖9是在導致實施例的某些方面的實驗研究期間製造的樣品的剖面圖，以及表示沿著掃描線(scan line)的樣品的材料測量的圖表；以及圖10和圖11包括根據一些實施例的處於積體電路製造製程中各個階段的半導體裝置的一部分的剖面圖。

本揭露內容提供用於實施本揭露的不同特徵的諸多不同實施例或實例。以下闡述元素及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

如本文所使用的，諸如「第一」、「第二」和「第三」的術語描述了各種元素、元件、區域、層和/或部分，但是這些元素、元件、區域、層和/或部分應不受這些術語的限制。這些術語可能僅用於將一個元件、元素、區域、層或部分與另一個元素、元件、區域、層或部分區分開。諸如「第一」、「第二」和「第三」的術語當在本文中使用時並不意味著順序或次序，除非上下文明確指出。

此外，空間相關術語，例如「上方(over)」、「覆蓋(overlying)」、「之上(above)」、「上(upper)」、「頂(top)」、「下方(under)」、「底下(underlying)」、「之下(below)」、「下部(lower)」、「底(bottom)」，為了方便描述，如圖所示，本文可以使用諸如附圖等的術語來描述一個元素或特徵與另一個元素或特徵的關係。除了圖中描繪的方位之外，空間相關術語旨在涵蓋設備在使用或操作中的不同方位。該設備可以以其他方式定向(旋轉90度或以其他定向)並且本文中使用的空間相對描述符可以同樣被相應地解釋。當諸如上面列出的那些空間相對術語用於描述相對於第二元素的第一元素時，第一元素可以直接在另一個元素上，或者可以存在中間元素或層。當元素或層被稱為在另一個元素或層「上(on)」時，它直接在另一個元素或層上並且與另一個元素或層接觸。

請注意，說明書中對「一個實施例」、「實施例」、「範例實施例」、「示例性」、「範例」等的引用指示所描述的實施例可以包括特定特徵，結構或特性，但是每個實施例不一定包括特定的特徵、結構或特性。此外，這樣的片語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例影響這樣的特徵、結構或特性將在所屬技術領域中具有通常知識者的知識範圍內。

現在將參考附圖描述本揭露的一些實施例，其中貫穿全文，相同的附圖標記通常用於指涉相同的元件。在下面的描述中，出於解釋的目的，闡述了許多具體細節以便提供對所要求保護的主題的透徹理解。然而，顯然地，申請專利範圍的標的名稱(claimed subject matter)可以在沒有這些具體細節的情況下實踐。在其他情況下，以框圖形式示出結構和裝置以便於描述標的名稱(subject matter)。

可以在這些實施例中所述的階段之前、期間和/或之後提供附加操作。對於不同的實施例，可以替換或消除所描述的一些階段。可以為半導體裝置結構添加附加特徵。對於不同的實施例，以下描述的一些特徵可以替換或刪除。儘管一些實施例是透過以特定順序執行的操作來討論的，但是這些操作可以以另一個邏輯順序來執行。

如本文所使用的，「層」是區域，例如包括任意邊界的區域，並且不一定包括均勻的厚度。例如，層可以是包括至少一些厚度變化的區域。

本文揭露了用於製造具有選擇性形成與背側通孔(backside via)相鄰的隔離層(isolation layer)的半導體裝置的方法。為了簡潔起見，與常規半導體裝置製造相關的常規技術在此不再詳細描述。此外，本文所述的各種任務和製程可以併入具有本文未詳細描述的附加功能的更全面的過程或製程。具體來說，半導體裝置製造中的各種製程是眾所周知的，因此，為了簡潔起見，許多傳統製程將在本文中僅簡要提及或將完全省略，而不提供眾所周知的製程細節。所屬技術領域中具有通常知識者在完整閱讀本揭露後將容易明白，本文所揭露的結構可以與多種技術一起使用，並且可以併入多種半導體裝置和產品中。此外，請應注意，半導體裝置結構包括變化數量的元件，並且圖示中所示的單一元件可以代表多個元件。

在某些半導體裝置應用中，在半導體裝置的背側提供電源連接(source power connection)以促進減少整體尺寸和功耗。在此類應用中，設置在半導體裝置前側上的源極/汲極結構(source/drain structure)可以藉由背側通孔電耦合至設置在半導體裝置背側上的電源軌(power rail)。更好的話，背側通孔被配置為提供低電阻(low resistance)、低電容(low capacitance)以及低漏電流(low leakage current)。

通常，背側通孔包括延伸穿過基板(substrate)的溝渠(trench)，並且電耦合源極/汲極結構和電源軌，該溝渠用在半導體裝置背側暴露的導電材料填充之。為了減少電流從背側通孔洩漏到基板的可能性，在用導電材料填充溝渠之前，可以在溝渠內沉積由介電材料(dielectric material)所形成的隔離層，該隔離層覆蓋溝渠的整個側壁(sidewall)和基體(base)。然而，由於導電材料的尺寸減小，這可能會增加背側通孔的電阻。此外，需要附加的製程步驟來從溝渠的基體移除隔離層的一部分，從而暴露源極/汲極結構。

在本文所揭露的各種實施例中，可以穿過半導體裝置的背側來形成溝渠，使得溝渠通往半導體裝置的背側。在一些實施例中，溝渠的多個側壁的第一部分由第一材料所形成，溝渠的多個側壁的第二部分由與第一材料不同的第二材料所形成，並且溝渠的基體由與第一材料和第二材料中之一或兩者不同的第三材料所形成。在各個實施例中，藉由使流體流入溝渠而在溝渠的多個側壁的第一部分上方選擇性地形成均勻隔離層，該流體與溝渠的多個側壁的第一部分的第一材料反應，但不與溝渠的多個側壁的第二部分的第二材料反應，並且可以或可以不與溝渠的基體的第三材料反應，這取決於具體實施例。可以在溝渠中形成背側通孔，延伸穿過基板，並且與半導體裝置的源極/汲極結構電耦合，該背側通孔包括在半導體裝置的背側暴露的導電材料。

本文所揭露的多個半導體裝置和多個方法在基板和背側通孔之間提供選擇性形成的隔離層作為沉積隔離層的其他選擇，以促進製造的容易性、降低製造成本、降低背側通孔的電阻、以及進接入到溝渠的基體以進行後續製程步驟。

請參考圖1，根據本揭露的一個或多個實施例，示例性方法100代表形成半導體裝置或結構，諸如非平面型電晶體裝置。舉例來說，方法100的至少一些操作(或步驟)可以用於形成鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)裝置、閘極全環場效電晶體(Gate-all-around Field-Effect Transistor,GAA FET)裝置、奈米片電晶體(nanosheet transistor)裝置、奈米線電晶體(nanowire transistor)裝置、垂直電晶體(vertical transistor)裝置等。請應注意的是，方法100僅是範例，並不用於限制本發明。因此，請應理解，可以在圖1的方法100之前、期間和之後提供附加操作，並且本文可以僅簡要描述一些其他操作。為了方便起見，參考示例性閘極全環場效電晶體裝置200(也稱為半導體裝置200)的剖面圖來描述方法100的某些操作。積體電路製造製程的各個製造階段如圖2至圖8所示。然而，請應理解，本文所揭露的半導體裝置和方法不限於方法100或圖2至圖8所示的範例。圖2至圖7的多個剖面圖是在與半導體裝置200的主動閘極結構218的長度方向垂直的方向上，並且圖8的剖面圖是在與半導體裝置200的主動閘極結構218的長度方向平行的方向。

方法100可以開始於操作110。在操作112，方法100可以包括提供半導體裝置200。半導體裝置200可以包括具有前側201和背側202的基板210。基板210可以具有形成在其內和/或其上的電路，例如以界定設置在其前側201上的電晶體結構。電晶體結構可以包括設置在基板210前側201上的多個源極/汲極結構212、在多個源極/汲極結構212之間彼此垂直分離的多個通道層216、以及位於多個通道層216中的每一者上方和周圍的閘極結構218。在本揭露中，源極和汲極可以互換使用，並且其結構實質上相同。可用於生產半導體裝置200的各種方法在本領域中是已知的，因此本文不詳細討論這樣的製程。

半導體裝置200的多個元件可以由各種材料形成，包括在半導體積體電路製造中通常採用的那些材料。在一些實施例中，基板210可以是半導體基板，例如塊體半導體(bulk semiconductor)、絕緣體上覆矽(semiconductor-on-insulator,SOI)基板等，其可以是摻雜的(例如，用p型或n型摻雜劑)或未摻雜的。基板210可以是晶圓，例如矽晶圓。通常，絕緣體上覆矽基板包括形成在絕緣層上的半導體材料層。絕緣層可以是例如埋入氧化(buried oxide,BOX)層、氧化矽層等。絕緣層設置在基板上，通常為矽基板或玻璃基板。也可以使用其他基板，例如多層或梯度基板(gradient substrate)。在一些實施例中，基板210的半導體材料可以包括矽、鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其組合。

在各種實施例中，通道層216可以包括例如化合物半導體材料(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦)、合金半導體材料(例如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、和/或GaInAsP、或其組合)。在一個實施例中，每個通道層216是可以是未摻雜的或實質上不含摻雜劑的矽(即，具有從大約0cm^-3到大約1x10¹⁷cm^-3的摻雜劑濃度)，其中例如當形成通道層216(例如，矽的)時，沒有執行有意的摻雜。

在各種實施例中，通道層216可以有意地摻雜。例如，當半導體裝置200被配置為n型(並且以增強型(enhancement mode)操作)時，每個通道層216可以是摻雜有諸如硼、鋁、銦、鎵等p型摻雜劑的矽；當半導體裝置200配置為p型(並且以增強型操作)時，每個通道層216可以是摻雜有諸如磷、砷、銻等n型摻雜劑的矽。在另一個實例中，當半導體裝置200被配置為n型(並且以空乏型(depletion mode)操作)時，每個通道層216可以是摻雜n型摻雜劑的矽；當半導體裝置200被配置為p型(並且以空乏型操作)時，每個通道層216可以是摻雜p型摻雜劑的矽。在一些實施例中，每個通道層216可以包括不同的成分。

在各種實施例中，通道層216從一層到另一層可以具有相同或不同的厚度。每個通道層216的厚度可以在例如從幾奈米到幾十奈米的範圍內。在實施例中，每個通道層216的厚度範圍為約5奈米至約20奈米。請應理解，半導體裝置200可以包括任意數量的通道層216，同時維持在本揭露的範圍內。

多個內部間隙壁(spacer)可以沿著多個通道層216的各自的蝕刻端設置。內部間隙壁可形成自例如氮化矽、碳氮化矽硼、碳氮化矽、氮碳矽或任何其他類型適合形成電晶體的絕緣閘極側壁間隙壁角色的介電材料(例如，介電常數k小於約5的介電材料)。

在各種實施例中，多個閘極間隙壁可以被設置為包圍閘極結構218的多個部分。閘極間隙壁可以包含單一共形層或兩個或多個共形層的組合。請應理解，可以形成作為任何數量的共形層的組合形成的任何閘極間隙壁，同時仍然在本揭露的範圍內。在一些實施例中，每個共形層可以包括選自由氮化矽、氮氧化矽、碳氮化矽、碳化矽、碳氧化矽等或其組合組成的介電材料。每個共形層可具有範圍從約2埃(A)至約500埃的厚度。

在各種實施例中，閘極結構218包括閘極介電質和閘極金屬。在這樣的實施例中，閘極介電質和閘極金屬均可以一層或多層形成。在閘極介電質和閘極金屬各自包括單層的一些實施例中，閘極介電質可以包裹每個通道層216，例如，頂表面和底表面以及某些側壁。閘極介電質可以由不同的高介電材料或類似的高介電材料形成。示例性高介電材料包括鉿、鋁、鋯、鉭、鑭、鎂、鋇、鈦、鉛的金屬氧化物、氮化物或矽酸鹽及其組合。閘極介電質可以包括多種高介電材料的堆疊。

閘極金屬可以包覆每個通道層216，而閘極介電質設置在閘極金屬和通道層216之間。具體來說，閘極金屬可以包括多個彼此鄰接的閘極金屬段。每個閘極金屬段不僅可以沿著水平面延伸，還可以沿著垂直方向延伸。這樣，閘極金屬段中的兩個相鄰的閘極金屬段可以鄰接在一起，以包裹多個通道層216中對應的一個，而閘極介電質設置在其間。

閘極金屬可以包括多種金屬材料的堆疊。例如，閘極金屬可以是p型功函數(work function)層、n型功函數層、其多層、或其組合。功函數層也可以稱為功函數金屬。示例性p型功函數金屬可包括TiN、TAN、Ru、Mo、Al、WN、ZrSi₂、MoSi₂、TaSi₂、NiSi₂、WN、其他適當的p型功函數材料或其組合。示例性n型功函數金屬可包括Ti、Ag、TaAl、TaAIC、TiAlN、TAC、TACN、TaSiN、Mn、Zr、其他適當的n型功函數材料或其組合。

多個源極/汲極結構212電耦合到各自的通道層216。在各種實施例中，多個通道層216可以共同作用為閘極全環電晶體的導電通道。可以應用原位摻雜(In-situ doping,ISD)來形成多個摻雜源極/汲極結構212，進而產生多個閘極全環電晶體的多個接面。N型和p型場效電晶體是藉由將不同類型的摻雜劑佈植到裝置的多個選定區域以形成(多個)接面來形成。N型裝置可以藉由佈植砷或磷來形成，p型裝置可以透過佈植硼來形成。

層間介電層220可以設置在閘極結構218與半導體裝置200前側201之間。層間介電層220可以包括或形成自介電材料，例如氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃或其組合。

金屬汲極結構222可以設置在源極/汲極結構212與基板210前側201之間。氧化物226可以設置在源極/汲極結構212和基板210的背側202之間。

源極/汲極隔離層228可以設置為鄰近並且接觸多個源極/汲極結構212。源極/汲極隔離層228可以包括或形成自諸如二氧化矽、氮化矽、高介電材料(例如氧化鉿或氧化鋁)和多晶矽的絕緣材料。

基板210前側201可以覆蓋形成自或包括第三介電材料的第三絕緣層230。第三絕緣層230可以包括或形成自諸如氮化矽的各種介電材料。

在操作114處，方法100可以包括準備半導體裝置200的基板210，以用於在其上沉積附加層。可以藉由例如使基板210背側202變薄和/或平坦化來準備基板210，如圖2所示。在一些實施例中，可以在基板210的背側202上執行化學機械拋光 (chemical mechanical polishing,CMP)製程。在一些實施例中，基板210可以變薄和/或平坦化，以從背側202到閘極結構218最靠近背側202的部分具有約10至50奈米的厚度。

在操作116處，方法100可以包括在基板210背側202上形成第一介電材料的第一遮罩層310；並且在操作118處，方法100可以包括在第一遮罩層310上形成第二介電材料的第二遮罩層312，如圖3所示。第一遮罩層310和第二遮罩層312可以包括或形成自各種介電材料。在一個實施例中，第一遮罩層310形成自氮化矽，第二遮罩層312形成自二氧化矽。在一些實施例中，第一遮罩層310可以具有約5至15奈米的厚度，且第二遮罩層312可以具有約15至45奈米的厚度。可以使用各種製程來形成第一遮罩層310和第二遮罩層312。在一些實施例中，第一遮罩層310和第二遮罩層312均可以透過薄膜沉積製程形成。

在操作120處，方法100可以包括形成穿過第二遮罩層312、第一遮罩層310和基板210的背側202的溝渠410，使得溝渠410通往基板210背側202，如圖4所示。可以使用各種製程來形成溝渠410。在一些實施例中，可以藉由一種或多種微影和蝕刻製程來形成溝渠410。在一些實施例中，溝渠410可以具有約30至110奈米的深度和約5至30奈米的寬度。在一些實施例中，溝渠410的寬度與隔離層的厚度的比率可以在6與12之間的範圍內。在一些實施例中，溝渠410可以形成至足夠的深度，使得溝渠410的基體412由隔離層228(如果存在)或源極/汲極結構212的一部分界定。

溝渠410的多個側壁414的第一部分可以形成自第一材料，溝渠410的多個側壁414的第二部分可以形成自與第一材料不同的第二材料，並且溝渠410的基體412可以形成自不同於第一材料和第二材料的第三材料。例如，溝渠410的多個側壁414可以包括第一遮罩層310、第二遮罩層312、基板210、隔離層228、源極/汲極結構212、淺溝渠隔離層和/或半導體裝置200的各種其他元件的多個暴露表面。

在操作122處，方法100可以包括在溝渠410的多個側壁414的第一部分上方形成均勻隔離層510，如圖5所示，藉由使流體流入溝渠410，該流體與界定溝渠410的多個側壁414中至少一者的材料反應；可以使用各種製程來形成隔離層510。在一些實施例中，隔離層510可以透過物理氣相沉積(physical vapor deposition,PVD)製程形成。在一個實施例中，隔離層510的形成包括在每分鐘1標準立方厘米(sccm)到每分鐘20標準立方厘米範圍內的流速、500至2000W範圍內的功率、在一定壓力下使包含氮或氧的流體流入溝渠410中、壓力範圍為10至100托、時間範圍為60至360秒。

在各種實施例中，流體與溝渠410的多個側壁414的第一部分的第一材料反應，不與溝渠410的多個側壁414的第二部分的第二材料反應，或者其他與其上形成隔離層510不反應。並且根據實施例，溝渠410與基體412的第三材料反應或不反應。例如，圖4和圖5代表由隔離層228界定的溝渠410基體412，且其上沒有形成隔離層510。相比之下，相反，圖10和圖11代表由源極/汲極結構212的暴露部分界定的溝渠410的基體412，並且隔離層510形成在其上。

例如，多個側壁414的第一部分可以是基板210的多個暴露表面，而第二材料和第三材料可以是其他元件(例如，第一遮罩層310、第二遮罩層312、隔離層228、源極/汲極結構212、淺溝渠隔離層和/或半導體裝置200的各種其他元件)的多個暴露表面。在一些實施例中，第三材料可以是源極/汲極結構212的暴露部分。並且流體可以與源極/汲極結構212的暴露表面反應，以形成介電材料。在各種實施例中，流體可以是被配置為與第一材料反應以形成介電材料的氣態化合物。

在一個實施例中，第一個材料是矽，流體是氣態氮、氧或包含氮或氧的化合物，其被配置為與矽反應以形成氮化矽或氧化矽。在各種實施例中，第一材料與流體之間的反應消耗了第一材料在其暴露表面處的一部分，因此反應產物(例如，SiNx或SiOx)幾乎沒有從溝渠410的多個側壁414突出。因此，隔離層510的形成對溝渠410的形狀和尺寸幾乎沒有影響或沒有影響。

在操作124處，方法100可以包括去除在溝渠410的基體412處的材料，以暴露源極/汲極結構212。在一些實施例中，去除的材料包括隔離層228的一部分(例如，圖4和圖5)。在一些實施例中，移除的材料包括隔離層510的一部分(例如，圖10 和圖11)。可以使用各種製程來去除在溝渠410的基體412處的材料。在一個實施例中，藉由一種或多種選擇性蝕刻製程來去除在溝渠410的基體412處的材料。

在操作126處，方法100可以包括形成設置在溝渠410的基體412處的導電沉積物610，其與源極/汲極結構212電耦合，如圖6所示。導電沉積物610被配置為促進與源極/汲極結構212的電連接。導電沉積物610可以形成自或包括各種矽化物材料，例如矽化鈦、矽化鎳、矽化鈷等。形成導電沉積物610可以透過各種沉積製程來執行。導電沉積物610可以具有5至10奈米範圍內的厚度。

在操作128處，方法100可以包括在溝渠410中形成背側通孔710，如圖7所示。背側通孔710可以透過各種製程來形成。背側通孔710可以包括暴露在半導體裝置200的背側202處、延伸穿過基板210並且與半導體裝置200的源極/汲極結構212電耦合的導電材料。背側通孔710被配置為以提供半導體裝置200的背側202上的源極/汲極結構212與電源軌之間的電連接。背側通孔710的導電材料可以形成自或包括各種導電材料。非限制性實例包括各種金屬材料，例如鈦-氮化鈦-鎢合金、鎢、鈷、釕、鉬等。

在操作130處，方法100可以包括去除第二遮罩層312和任何其他多餘材料(例如，背側通孔710的多個部分)，如圖7所示。可以使用各種製程來去除第二遮罩層312。在實施例中，藉由化學機械拋光製程來去除第二遮罩層312。所屬技術領域中具有通常知識者可以選擇化學機械拋光製程的各種參數。在一些實施例中，與第一遮罩層310相鄰的整個第二遮罩層312被移除。在一些實施例中，移除整個第一遮罩層310。

方法100可在操作132處結束。圖7和圖8呈現根據各種實施例的方法100完成後半導體裝置200的多個剖面圖，其中圖8的剖面圖垂直於圖7的剖面圖。如圖7所示，隔離層510限於僅覆蓋溝渠410的多個側壁414的某些部分。例如，在圖7中，隔離層510界定最初由基板210的暴露表面界定的多個側壁414的多個部分，但不界定第一遮罩層310界定的其他多個部分。如圖8所示，多個側壁414的多個部分部分地由淺溝渠隔離810界定。因此，從圖8所示的視圖中看不到隔離層510。除了僅界定多個側壁414的選擇部分之外，隔離層510幾乎沒有突出到溝渠410的空腔中。這樣，隔離層510的存在對溝渠410的尺寸幾乎沒有影響，因此對背面通孔710的尺寸和性能影響很小。

圖9呈現了範例半導體裝置900的剖面影像，該半導體裝置900包括形成在其中以延伸穿過基板910的空溝渠914、第一遮罩層916和第二遮罩層918。

透過類似方法100的操作112至操作122的製程從基板910形成隔離層912，以沿著溝渠914的多個側壁提供電阻障。基板910由矽形成，第一遮罩層916由氮化矽形成，第二遮罩層918由氧化矽形成。隔離層912透過與基板910反應而形成，以界定溝渠914的多個側壁的一部分，並且隔離層912由氮化矽形成。

提供的圖表示沿著穿過基板910和隔離層912的部分的掃描線(以箭頭920指示)存在某些化合物，即矽、氮化矽和氧化矽。此圖指示相對於位置(x軸)的材料含量(y軸)。更具體來說，該圖包括表示相對矽含量的第一線922、表示相對氮化矽含量的第二線924和表示相對氧化矽含量的第三線926。當位置從基板910轉變到隔離層912並進入溝渠914時，相對含量從主要是矽(例如，第一線922為約0.91)變化為矽顯著減少以及氮化矽增加然後是氧化矽。

因此，本揭露提供了用於形成可以顯著改善背側通孔的電阻特性的半導體裝置或結構的方法。在一些實施例中，背側通孔包括選擇性地形成在由半導體裝置的基板的多個暴露部分界定的背側通孔的多個側壁的多個部分上的隔離層。

根據實施例，提供一種半導體裝置包括具有前側以及背側的基板、設置在所述基板的所述前側上的源極/汲極結構、包括用導電材料填充的溝渠的背側通孔，所述溝渠暴露在所述基板的背側處、延伸穿過所述基板、以及電耦合至所述源極/汲極結構，以及包括設置在所述基板與所述背側通孔之間並且將所述基板與所述背側通孔分隔的介電材料的隔離層，其中所述隔離層選擇性地覆蓋在所述基板與所述背側通孔之間的所述溝渠的多個側壁的第一部分，並且不覆蓋所述溝渠的所述多個側壁的第二部分。在其他實施例中，所述的半導體裝置更包括形成在所述基板的所述背側上的至少一附加層，其中所述背側通孔延伸穿過所述基板以及所述至少一附加層。在其他實施例中，所述基板是由矽形成，並且所述隔離層是由氧化矽(SiO_x)或氮化矽(SiN_x)形成。在其他實施例中，所述隔離層具有在2奈米到4奈米之間的範圍內的厚度。在其他實施例中，所述溝渠具有在5奈米到30奈米之間的範圍內的厚度。在其他實施例中，所述溝渠的寬度與所述隔離層的厚度的比率在6到12之間的範圍內。在其他實施例中，所述溝渠的所述多個側壁的第二部分被界定為淺溝渠隔離的多個暴露部分。在其他實施例中，所述的半導體裝置更包括設置所述基板的所述前側上的第二源極/汲極結構、彼此垂直隔離多個半導體層、以及設置在所述多個半導體層中的每一者上並且包裹所述多個半導體層中的每一者的閘極結構，其中設置在多個半導體層中的每一者之間的所述閘極結構的多個部分與所述第一源極/汲極結構以及所述第二源極/汲極結構接觸。

根據另個實施例，提供用於形成半導體裝置的方法。所述方法包括形成穿過所述半導體裝置的基板的背側的溝渠，並且在所述基板的所述背側上具有溝渠開口，其中所述溝渠的多個側壁的第一部分是由第一材料形成、所述溝渠的所述多個側壁的第二部分是由不同於所述第一材料的第二材料形成、以及所述溝渠的基體是由不同於所述第一材料以及所述第二材料的第三材料形成；藉由使流體流入所述溝渠，在所述溝渠的所述多個側壁的所述第一部分上形成均勻的隔離層，而不在所述溝渠的所述第二部分或所述基體上形成所述隔離層；以及在所述溝渠中形成包括導電材料的背側通孔，所述背側通孔暴露在所述基板的所述背側處、延伸穿過所述基板、以及電耦合至所述半導體裝置的源極/汲極結構。在其他實施例中，所述第一材料是矽，並且所述隔離層是由包括氧化矽(SiO_x)或氮化矽(SiN_x)的介電材料形成。在其他實施例中，所述隔離層具有在2奈米到4奈米之間的範圍內的厚度。在其他實施例中，所述溝渠具有在5奈米到30奈米之間的範圍內的寬度。在其他實施例中，形成所述隔離層包括使所述流體以在每分鐘1標準立方厘米(sccm)到每分鐘20標準立方厘米的範圍內的流速流動，同時以500瓦到2000瓦的範圍內的功率，提供10托到100托的範圍內的壓力，持續60秒到360秒的範圍內的時間。在其他實施例中，所述的方法更包括：平坦化所述基板的所述背側；在所述基板的所述背側上形成第一遮罩層；在所述第一遮罩層上形成第二遮罩層，其中形成所述溝渠包括執行微影製程以及蝕刻製程以形成穿過所述第一遮罩層以及所述第二遮罩層的所述溝渠；在形成所述隔離層後，在所述溝渠的所述基體處蝕刻所述第三材料，以暴露所述源極/汲極結構的部分；形成設置在與所述源極/汲極結構電耦合的所述溝渠的所述基體處的矽化物沉積物；以及在形成所述背側通孔之後，藉由化學機械拋光製程，去除所述第二遮罩層。

根據另個實施例，提供用於形成半導體裝置的方法。所述方法包括形成穿過所述半導體裝置的基板的背側的溝渠，在所述基板的所述背側上具有溝渠開口，其中所述溝渠的多個側壁的第一部分是由第一材料形成、所述溝渠的所述多個側壁的至少第二部分是由不同於所述第一材料的第二材料形成、以及所述溝渠的基體是由不同於所述第一材料以及所述第二材料的第三材料形成；使流體流入所述溝渠，在所述溝渠的所述多個側壁的所述第一部分上以及在所述溝渠的所述基體上形成均勻隔離層，而不在所述溝渠的所述多個側壁的所述第二部分上形成所述隔離層；去除覆蓋所述溝渠的所述基體的所述隔離層的部分，以暴露源極/汲極結構的部分；以及在所述溝渠中形成包括導電材料的背側通孔，所述背側通孔暴露在所述基板的所述背側處、延伸穿過所述基板、以及電耦合至所述半導體裝置的所述源極/汲極結構。在其他實施例中，所述第一材料是矽，並且所述隔離層是由包括氧化矽(SiO_x)或氮化矽(SiN_x)的介電材料形成。在其他實施例中，所述隔離層具有在2奈米到4奈米之間的範圍內的厚度。在其他實施例中，所述溝渠具有在5奈米到30奈米之間的範圍內的寬度。在其他實施例中，形成所述隔離層包括使所述流體以在每分鐘1標準立方厘米(sccm)到每分鐘20標準立方厘米的範圍內的流速流動，同時以500瓦到2000瓦的範圍內的功率，提供10托到100托的範圍內的壓力，持續60秒到360秒的範圍內的時間。在其他實施例中，所述的方法更包括：平坦化所述基板的所述背側；在所述基板的所述背側上形成第一遮罩層；在所述第一遮罩層上形成第二遮罩層，其中形成所述溝渠包括執行微影製程以及蝕刻製程以形成穿過所述第一遮罩層以及所述第二遮罩層的所述溝渠；在去除覆蓋所述溝渠的所述基體的所述隔離層的所述部分之後，形成設置在所述溝渠的所述基體處的矽化物沉積物，所述矽化物沉積物與所述源極/汲極結構電耦合；以及在形成所述背側通孔之後，藉由化學機械拋光製程，去除所述第二遮罩層。

上述對特徵和實施例的概述是為了使所屬技術領域中具有通常知識者更好地理解本發明的方面。所屬技術領域中具有通常知識者應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以獲得與本文介紹的實施例相同的目的和/或實現相同優點的完成。所屬技術領域中具有通常知識者還應當認識到，這樣的等同物構造並不背離本揭露的精神和範圍，並且他們可以在不背離本揭露的精神和範圍的情況下在此做出各種變化、替換和改變。

100:方法 110、112、114、116、118、120、122、124、126、128、130、132:操作

Claims

一種半導體裝置，包括：基板，其具有前側以及背側；第一源極/汲極結構，其設置在所述基板的所述前側上；背側通孔，其包括用導電材料填充的溝渠，所述溝渠暴露在所述基板的背側處、延伸穿過所述基板、以及電耦合至所述第一源極/汲極結構；隔離層，其包括設置在所述基板與所述背側通孔之間並且將所述基板與所述背側通孔分隔的介電材料，其中所述隔離層選擇性地覆蓋在所述基板與所述背側通孔之間的所述溝渠的多個側壁的第一部分，並且不覆蓋所述溝渠的所述多個側壁的第二部分；以及設置所述基板的所述前側上的第二源極/汲極結構、彼此垂直隔離多個半導體層、以及設置在所述多個半導體層中的每一者上並且包裹所述多個半導體層中的每一者的閘極結構，其中設置在所述多個半導體層中的每一者之間的所述閘極結構的多個部分與所述第一源極/汲極結構以及所述第二源極/汲極結構接觸。
如請求項1所述的半導體裝置，更包括形成在所述基板的所述背側上的至少一附加層，其中所述背側通孔延伸穿過所述基板以及所述至少一附加層。
如請求項1所述的半導體裝置，其中所述溝渠的所述多個側壁的第二部分被界定為淺溝渠隔離的多個暴露部分。
一種形成半導體裝置的方法，所述方法包括：形成穿過所述半導體裝置的基板的背側的溝渠，並且在所述基板的所述背側上具有溝渠開口，其中所述溝渠的多個側壁的第一部分是由第一材料形成、所述溝渠的所述多個側壁的第二部分是由不同於所述第一材料的第二材料形成、以及所述溝渠的基體是由不同於所述第一材料以及所述第二材料的第三材料形成；藉由使流體流入所述溝渠，在所述溝渠的所述多個側壁的所述第一部分上形成均勻的隔離層，而不在所述溝渠的所述第二部分或所述基體上形成所述隔離層；以及在所述溝渠中形成包括導電材料的背側通孔，所述背側通孔暴露在所述基板的所述背側處、延伸穿過所述基板、以及電耦合至所述半導體裝置的第一源極/汲極結構，其中所述半導體裝置包括設置所述基板的前側上的第二源極/汲極結構、彼此垂直隔離多個半導體層、以及設置在所述多個半導體層中的每一者上並且包裹所述多個半導體層中的每一者的閘極結構，其中設置在所述多個半導體層中的每一者之間的所述閘極結構的多個部分與所述第一源極/汲極結構以及所述第二源極/汲極結構接觸。
如請求項4所述的方法，其中所述隔離層具有在2奈米到4奈米之間的範圍內的厚度。
如請求項4所述的方法，其中所述溝渠具有在5奈米到30奈米之間的範圍內的寬度。
如請求項4所述的方法，其中形成所述隔離層包括使所述流體以在每分鐘1標準立方厘米（sccm）到每分鐘20標準立方厘米的範圍內的流速流動，同時以500瓦到2000瓦的範圍內的功率，提供10托到100托的範圍內的壓力，持續60秒到360秒的範圍內的時間。
一種形成半導體裝置的方法，所述方法包括：形成穿過所述半導體裝置的基板的背側的溝渠，在所述基板的所述背側上具有溝渠開口，其中所述溝渠的多個側壁的第一部分是由第一材料形成、所述溝渠的所述多個側壁的至少第二部分是由不同於所述第一材料的第二材料形成、以及所述溝渠的基體是由不同於所述第一材料以及所述第二材料的第三材料形成；使流體流入所述溝渠，在所述溝渠的所述多個側壁的所述第一部分上以及在所述溝渠的所述基體上形成均勻隔離層，而不在所述溝渠的所述多個側壁的所述第二部分上形成所述隔離層；去除覆蓋所述溝渠的所述基體的所述隔離層的部分，以暴露第一源極/汲極結構的部分；以及在所述溝渠中形成包括導電材料的背側通孔，所述背側通孔暴露在所述基板的所述背側處、延伸穿過所述基板、以及電耦合至所述半導體裝置的所述第一源極/汲極結構，其中所述半導體裝置包括設置所述基板的前側上的第二源極/汲極結構、彼此垂直隔離多個半導體層、以及設置在所述多個半導體層中的每一者上並且包裹所述多個半導體層中的每一者的閘極結構，其中設置在所述多個半導體層中的每一者之間的所述閘極結構的多個部分與所述第一源極/汲極結構以及所述第二源極/汲極結構接觸。
如請求項8所述的方法，更包括：平坦化所述基板的所述背側；在所述基板的所述背側上形成第一遮罩層；在所述第一遮罩層上形成第二遮罩層，其中形成所述溝渠包括執行微影製程以及蝕刻製程以形成穿過所述第一遮罩層以及所述第二遮罩層的所述溝渠；在去除覆蓋所述溝渠的所述基體的所述隔離層的所述部分之後，形成設置在所述溝渠的所述基體處的矽化物沉積物，所述矽化物沉積物與所述第一源極/汲極結構電耦合；以及在形成所述背側通孔之後，藉由化學機械拋光製程，去除所述第二遮罩層。