[go: up one dir, main page]

TW201332110A - 用於堆疊積體電路裝置之電晶體的技術及組態 - Google Patents

用於堆疊積體電路裝置之電晶體的技術及組態 Download PDF

Info

Publication number
TW201332110A
TW201332110A TW101145662A TW101145662A TW201332110A TW 201332110 A TW201332110 A TW 201332110A TW 101145662 A TW101145662 A TW 101145662A TW 101145662 A TW101145662 A TW 101145662A TW 201332110 A TW201332110 A TW 201332110A
Authority
TW
Taiwan
Prior art keywords
layer
channel layer
contact
channel
transistor
Prior art date
Application number
TW101145662A
Other languages
English (en)
Other versions
TWI496292B (zh
Inventor
Ravi Pillarisetty
Charles C Kuo
Han Wui Then
Gilbert Dewey
Willy Rachmady
Van H Le
Marko Radosavljevic
Jack T Kavalieros
Niloy Mukherjee
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201332110A publication Critical patent/TW201332110A/zh
Application granted granted Critical
Publication of TWI496292B publication Critical patent/TWI496292B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/011—Manufacture or treatment comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H10D86/215—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本揭示內容的具體實施例提供用於堆疊記憶體裝置之電晶體的技術及組態。在一具體實施例中，一種設備，其係包含：一半導體基板，形成於該半導體基板上的多個鰭片結構，其中該等多個鰭片結構中之一個別鰭片結構包含配置於該半導體基板上的第一隔離層，配置於該第一隔離層上的第一通道層，配置於該第一通道層上的第二隔離層，以及配置於該第二隔離層上的第二通道層，以及一閘極端，其係與該第一通道層電容耦合以控制電流通過該第一通道層用於第一電晶體的流動以及與該第二通道層電容耦合以控制電流通過該第二通道層用於第二電晶體的流動。可描述及/或主張其他的具體實施例。

Description

用於堆疊積體電路裝置之電晶體的技術及組態 發明領域
本揭示內容的具體實施例大體有關於積體電路的領域，且更特別的是，用於堆疊積體電路裝置(例如，邏輯及/或記憶體裝置)之電晶體的技術及組態。
發明背景
包含諸如邏輯及/或記憶體裝置之類的積體電路(IC)裝置繼續縮放成更小的尺寸。縮小電晶體尺寸及/或間隔可能增加效能參數的變異而導致VCC-min劣化，VCC-min為IC裝置能可靠地操作的最小電壓。
依據本發明之一實施例，係特地提出一種設備，其係包含：一半導體基板；形成於該半導體基板上的多個鰭片結構，其中該等多個鰭片結構中之一個別鰭片結構包含：配置於該半導體基板上的一第一隔離層，配置於該第一隔離層上的一第一通道層，配置於該第一通道層上的一第二隔離層，與配置於該第二隔離層上的一第二通道層； 以及一閘極端，其係與該第一通道層電容耦合以控制電流通過該第一通道層用於一第一電晶體的流動以及與該第二通道層電容耦合以控制電流通過該第二通道層用於一第二電晶體的流動。
10‧‧‧晶圓
100‧‧‧IC裝置
101‧‧‧晶粒
102‧‧‧半導體基板
104‧‧‧緩衝層
105‧‧‧鰭片結構
106、110‧‧‧第一、第二隔離層
108、112‧‧‧第一、第二通道層
109‧‧‧閘極介電膜
111‧‧‧單位單元
114‧‧‧層間介電(ILD)材料
115,117‧‧‧接觸溝槽
116、120‧‧‧第二、第一接觸
118‧‧‧共用接觸
119、125‧‧‧接觸溝槽
122‧‧‧閘極
124‧‧‧字元線閘極
126‧‧‧位元線接觸
130、132、134‧‧‧第一、第二、第三電晶體
150‧‧‧箭頭
160、170‧‧‧第一、第二ILD層
175‧‧‧選擇/解碼模組
177‧‧‧閘極溝槽
211‧‧‧單位單元佈局
600‧‧‧方法
602-614‧‧‧行動
700‧‧‧層堆疊
1000‧‧‧計算裝置
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
W‧‧‧寬度
由以下結合附圖的詳述說明容易了解具體實施例。為了輔助說明，類似的結構元件用相同的元件符號表示。具體實施例均以實例圖解說明而不限於附圖中的圖形。
第1圖的上視圖根據一些具體實施例示意圖示形式為晶粒及晶圓的積體電路(IC)裝置。
第2圖的上視圖根據一些具體實施例示意圖示IC裝置的單位單元佈局。
第3圖根據一些具體實施例示意圖示沿著IC裝置之鰭片結構繪出的橫截面側視圖。
第4圖根據一些具體實施例示意圖示越過IC裝置之鰭片結構的橫截面側視圖。
第5圖根據一些具體實施例示意圖示越過IC裝置之替代鰭片結構的橫截面側視圖。
第6圖的流程圖根據一些具體實施例圖示用於製造有堆疊電晶體組態之IC裝置的方法。
第7圖至第15圖示意圖示在各種製造操作之後的IC裝置100。
第16圖示意圖示根據本發明之一具體實作的計算裝置。
較佳實施例之詳細說明
本揭示內容的具體實施例提供用於堆疊積體電路(IC)裝置之電晶體的技術及組態。在一些具體實施例中，描述於本文的技術及組態允許縮放IC裝置的尺寸至較小的尺寸而效能不至於劣化(例如，不使VCC-min降級，它為IC裝置能可靠地操作的最小電壓)。在以下說明中，會用熟諳此藝者常用的術語描述示範具體實作的各種方面以傳達工作內容給其他熟諳此藝者。不過，熟諳此藝者會明白，實施本發明可只用所述方面中之一些。為了解釋，提出特定數字、材料及組態供徹底了解該等示範具體實作。不過，熟諳此藝者會明白，不用該等特定細節可實施本發明。在其他情況下，省略或簡化眾所周知的特徵以免混淆該等示範具體實作。
在以下詳細說明中，會參考成為其中之一部份的附圖，其中類似的元件用相同的元件符號表示，以及用可實施本揭示內容之專利標的的具體實施例舉例說明。應瞭解，可使用其他具體實施例以及做出結構或邏輯改變而不脫離本揭示內容的範疇。因此，以下詳細說明沒有限制的意思，以及具體實施例的範疇是由隨附申請專利範圍及其等效陳述定義。
用最有利於了解主張專利標的的方式，依次將各種操作描述為多個離散操作。不過，不應把描述的順序視為意指這些操作必定有順序相依性。
為了說明本揭示內容，片語“A及/或B”意指(A)、(B)或(A與B)。為了說明本揭示內容，片語“A、B及/或C”意指(A)、(B)、(C)、(A與B)、(A與C)、(B與C)或(A、B及C)。
說明內容可使用基於透視的描述，諸如頂部/底部、側面、上方/下方及其類似者。此類描述僅用來促進討論而非旨在將本文所述具體實施例的應用限制於任何特定定向。
本描述使用片語“在一具體實施例中”、“在多個具體實施例中”或類似語言，其可各指一或多個相同或不同具體實施例。此外，如相對於本揭示內容之具體實施例所使用之術語“包括”、“包含”、“具有”及類似術語係同義的。
在此可使用術語“與…耦合”及其派生詞。“耦合”可意指以下說明中之一或更多者。“耦合”可意指兩個或更多元件直接物理或電氣接觸。不過，“耦合”也可意指兩個或更多元件間接相互接觸但是彼此仍有合作或相互作用，以及可意指一或更多其他元件耦合或連接於聲稱要相互耦合的元件之間。
在各種具體實施例中，片語“形成、沉積或以其他方式配置於第二層的第一層”可意指形成、沉積或配置第一層於第二層上面，以及第一層至少有一部份可與第二層之一部份直接接觸(例如，直接物理及/或電氣接觸)或間接接觸(例如，在第一層、第二層之間有一或更多其他層)。
如本文所使用的，用語“模組”可指含有特殊應用積體電路(ASIC)、電子電路、執行一或更多軟體或韌體程 式的處理器(共享、專用或群組)及/或記憶體(共享、專用或群組)、組合邏輯電路、及/或提供所述功能的其他適當組件，或含有彼等之一部份。
根據各種具體實施例，本揭示內容描述一種設備，其係包含：一半導體基板，形成於該半導體基板上的多個鰭片結構(fin structure)，其中該等多個鰭片結構中之一個別鰭片結構包含配置於該半導體基板上的第一隔離層，配置於該第一隔離層上的第一通道層，配置於該第一通道層上的第二隔離層，以及配置於該第二隔離層上的第二通道層。該設備更可包含：一閘極端(gate terminal)，其係與該第一通道層電容耦合以控制電流通過該第一通道層用於第一電晶體的流動以及與該第二通道層電容耦合以控制電流通過該第二通道層用於第二電晶體的流動。
在一些具體實施例中，該個別鰭片結構更包含該個別鰭片結構在此只包含該第一通道層的一單通道區以及該個別鰭片結構在此包含該第一通道層及該第二通道層兩者的第二通道區。
在一些具體實施例中，該設備更可包含：與該第一通道層在該單通道區中電氣耦合的第一接觸，與該第二通道層在該雙通道區中電氣耦合的第二接觸，以及一共用接觸(common contact)，其係與該第一通道層及該第二通道層在該雙通道區中電氣耦合。在一些具體實施例中，該閘極端配置於該第一接觸與該共用接觸之間以控制電流在該第一接觸與該共用接觸之間的流動，以及該閘極端配置於 該第二接觸與該共用接觸之間以控制電流在該第二接觸與該共用接觸之間的流動。
在一些具體實施例中，該第一電晶體及該第二電晶體共享該共用接觸以及該第一電晶體及該第二電晶體形成一反相器(inverter)。在一些具體實施例中，該第一電晶體為積體電路裝置的上拉或下拉電晶體(pull-up or pull-down transistor)以及該第二電晶體為該積體電路裝置的一上拉或下拉電晶體。在一些具體實施例中，該第一電晶體為下拉電晶體以及該第二電晶體為上拉電晶體。
在一些具體實施例中，該積體電路裝置為一記憶體裝置。該設備更可包含：與該第一通道層在該單通道區中電容耦合的一字元線閘極端以控制電流通過該第一通道層用於第三電晶體的流動，以及與該第一通道層在該單通道區中電氣耦合的一位元線接觸。
在一些具體實施例中，該第三電晶體為該記憶體裝置的一導入閘電晶體(pass-gate transistor)，其係與該第一電晶體及該第二電晶體共享該共用接觸。在一些具體實施例中，該記憶體裝置為一靜態隨機存取記憶體(SRAM)裝置。
在一些具體實施例中，該閘極端及該字元線閘極端配置於層間介電材料(ILD)的第一層，以及該第一接觸、該第二接觸、該共用接觸及該位元線接觸配置於ILD材料的第二層，該第二層係配置於ILD材料之該第一層及該閘極端上。
在一些具體實施例中，該閘極端、該第一接觸、該第二接觸及該第三接觸包含以下元素中之至少一者：銅(Cu)、金(Au)、鎢(W)、鈦(Ti)、鉭(Ta)、鉑(Pt)、鎳(Ni)、鈷(Co)、銠(Rh)、釕(Ru)、鈀(Pd)、鉿(Hf)、鋯(Zr)、或鋁(Al)。
該設備更可包含：配置於該閘極端與該第一通道層及該第二通道層中之每一者之間的一閘極介電膜，該閘極介電膜包含以下各物中之至少一者：二氧化矽(SiO2)、氮氧化矽(SiOxNy)、氮化矽(SixNy)、氧化鋁(Al2O3)、二氧化鉿(HfO2)、鉿鋁氧化物(HfAlxOy)、鉿矽氧化物(HfSixOy)、氧化鋯(ZrO2)、鋯矽氧化物(ZrSixOy)、氧化鑭(La2O3)、氧化釔(Y2O3)、鑭鋁氧化物(LaAlxOy)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、鋇鍶鈦氧化物(BaSrTixOy)、鋇鈦氧化物(BaTixOy)、鍶鈦氧化物(SrTixOy)、鉛鈧鉭氧化物(PbScxTayOz)、或鈮酸鋅鉛(PbZnxNbyOz)或彼等之組合，在此x、y、z代表各個元素的適當數量。
在一些具體實施例中，該閘極端係經組配成至少在一平面尺寸(planar dimension)可包圍該第一通道層的材料與該第二通道層的材料，該第一接觸係經組配成至少在一平面尺寸可包圍該第一通道層的材料，該第二接觸係經組配成至少在一平面尺寸可包圍該第二通道層的材料，以及該共用接觸係經組配成至少在一平面尺寸可包圍該第一通道層的材料與該第二通道層的材料。
在一些具體實施例中，該第一通道層及該第二通道層至少在一尺寸有圓形輪廓。在一些具體實施例中，該 個別鰭片結構中在該半導體基板近側之一部份的寬度大於該個別鰭片結構中在該半導體基板遠側之一部份的寬度。在一些具體實施例中，該第一通道層在垂直於該個別鰭片結構之長形方向的方向有一寬度，該第一通道層的該寬度大於該第二通道層的寬度，該第二通道層的該寬度係垂直於該個別鰭片結構的該長形方向。
在一些具體實施例中，該閘極端在該第二通道層四周組配置成三閘極組態而且在該第一通道層四周組配成雙閘極組態，該第一接觸在該第一通道層四周組配成三閘極組態，該第二接觸在該第二通道層四周組配成三閘極組態，以及該共用接觸在該第二通道層四周組配成三閘極組態而且在該第一通道層四周組配成雙閘極組態。
在一些具體實施例中，該第一接觸、該第二接觸及該共用接觸的輪廓比該閘極端的輪廓更尖細(more tapered)。在一些具體實施例中，該第一通道層包含一IV、III-V或II-VI族半導體材料，該第二通道層包含一IV、III-V或II-VI族半導體材料，該第一隔離層包含二氧化矽(SiO2)及/或一IV、III-V或II-VI族半導體材料，以及該第二隔離層包含SiO2及/或一IV、III-V或II-VI族半導體材料。
在一些具體實施例中，該第一通道層及該第二通道層都包含一奈米線材料。在一些具體實施例中，該第一通道層包含砷化鎵(GaAs)，該第二通道層包含鍺(Ge)，以及該半導體基板包含矽(Si)。在一些具體實施例中，該第一通道層包含一N型材料；以及該第二通道層包含一P型材料。 在一些具體實施例中，該第一通道層的層厚度大於該第二通道層的層厚度。
在一些具體實施例中，該第一隔離層包含砷化鋁(AlAs)與二氧化矽(SiO2)，以及該第二隔離層包含SiO2。在一些具體實施例中，該第一通道層與該第一隔離層磊晶耦合，該第二隔離層與該第一通道層磊晶耦合以及該第二通道層與該第二隔離層磊晶耦合。
在一些具體實施例中，與該半導體基板磊晶耦合的一緩衝層，其中該第一隔離層係與該緩衝層磊晶耦合。在一些具體實施例中，該第一隔離層、該第一通道層、該第二隔離層及該第二隔離層中之一或更多由複數個膜或層組成。
在一些具體實施例中，該半導體基板為一晶圓的一單切晶粒(singulated die)之一部份。在一些具體實施例中，該等多個鰭片結構中之該個別鰭片結構與另一個別鰭片結構平行延伸越過一記憶體裝置中之至少一共用單位單元(common unit cell)以及延伸越過該記憶體裝置的多個單位單元。
在一些具體實施例中，該共用接觸及該閘極端為配置於該記憶體裝置之該至少一共用單位單元之中的第一共用接觸及第一閘極端。該設備更可包含：配置於該至少一共用單位單元之中的第二閘極端及第二共用接觸，該第二閘極端及該第二共用接觸係配置於另一個別鰭片結構上，其中該第二閘極端與該第一共用接觸電氣耦合以及該 第二共用接觸與該第一閘極端電氣耦合。
根據各種具體實施例，本揭示內容描述一種方法，其係包含下列步驟：提供一半導體基板，沉積第一隔離層於該半導體基板上、第一通道層於該第一隔離層上、第二隔離層於該第一通道層上、以及第二通道層於該第二隔離層上以形成一層堆疊，圖案化該層堆疊以形成一或更多鰭片結構，該一或更多鰭片結構包含該第一隔離層、該第一通道層、該第二隔離層、以及該第二通道層以及移除該第二隔離層及該第二通道層的材料以在該一或更多鰭片結構中之一個別鰭片結構中形成數個單通道區及數個雙通道區，該等單通道區均為該個別鰭片結構中只包含該第一通道層的一部份以及該等雙通道區均為該個別鰭片結構中包含該第一通道層及該第二通道層兩者的一部份。
在一些具體實施例中，沉積該第一隔離層於該半導體基板上、該第一通道層於該第一隔離層上、該第二隔離層於該第一通道層上、以及該第二通道層於該第二隔離層上是用分子束磊晶法(MBE)、原子層磊晶法(ALE)、磊晶成長法、化學束磊晶法(CBE)、金屬有機化學氣相沉積法(MOCVD)或彼等之組合完成。
在一些具體實施例中，圖案化該層堆疊及移除該第二隔離層的材料係使用包括微影及蝕刻製程的一圖案化製程完成。
該方法更可包括：形成一閘極端，該閘極端與該第一通道層電容耦合以控制電流通過該第一通道層用於第 一電晶體的流動以及與該第二通道層電容耦合以控制電流通過該第二通道層用於第二電晶體的流動，該閘極端配置於該第一接觸與該共用接觸之間以控制電流在該第一接觸與該共用接觸之間用於該第一電晶體的流動以及該閘極端配置於該第二接觸與該共用接觸之間以控制電流在該第二接觸與該共用接觸之間用於該第二電晶體的流動。
在一些具體實施例中，形成該閘極端的步驟包括：選擇性地移除該第一隔離層及該第二隔離層在該等雙通道區中的材料，以及沉積一導電材料以填滿在該第一通道層與該第二通道層之間的一區域。在一些具體實施例中，用原子層沉積法(ALD)沉積該導電材料。
該方法更可包括：形成第一接觸、第二接觸及一共用接觸，其中該第一接觸與該第一通道層在該單通道區中電氣耦合，該第二接觸與該第二通道層在該雙通道區中電氣耦合，以及該共用接觸與該第一通道層及該第二通道層在該雙通道區中電氣耦合。
在一些具體實施例中，形成第一接觸、第二接觸及一共用接觸係使用各自對應至該第一接觸、該第二接觸及該共用接觸之形成的3個獨立圖案化製程完成。
該方法更可包括：沉積層間介電(ILD)材料的第一層，其中該閘極端係配置於該第一層ILD材料，以及沉積ILD材料的第二層於該第一層ILD材料上，其中在該第二層ILD材料中中形成該第一接觸、該第二接觸及該共用接觸。在一些具體實施例中，形成該閘極端的步驟包括利用一犧 牲閘極材料的一取代金屬閘極製程。在一些具體實施例中，形成該第一接觸、該第二接觸及該共用接觸的步驟包括不使用犧牲接觸材料的一圖案化製程，其中該第一接觸、該第二接觸及該共用接觸的輪廓比該閘極端的輪廓更尖細。
在一些具體實施例中，該方法包括：在移除該第二隔離層及該第二通道層的材料之前，用一不同材料選擇性地取代在該等雙通道區中經沉積之該第一及該第二隔離層的材料。在一些具體實施例中，該第一及該第二隔離層的沉積材料包含一III-V族半導體材料以及該不同材料包含二氧化矽(SiO2)。
在一些具體實施例中，該方法包括：沉積一緩衝膜於該半導體基板上，該緩衝膜係配置於該半導體基板與該第一隔離層之間。在一些具體實施例中，提供該半導體基板的步驟包括提供一晶圓。
根據各種具體實施例，本揭示內容描述一種計算裝置或系統，其係包含：一主機板，裝在該主機板上的一通訊晶片，裝在該主機板上的一處理器或一記憶體裝置，該處理器或該記憶體裝置包含一半導體基板，形成於該半導體基板上的多個鰭片結構，其中該等多個鰭片結構中之一個別鰭片結構包含配置於該半導體基板上的第一隔離層，配置於該第一隔離層上的第一通道層，配置於該第一通道層上的第二隔離層，以及配置於該第二隔離層上的第二通道層；以及一閘極端，其係與該第一通道層電容耦合 以控制電流通過該第一通道層用於第一電晶體的流動以及與該第二通道層電容耦合以控制電流通過該第二通道層用於第二電晶體的流動。
在一些具體實施例中，該個別鰭片結構更包含該個別鰭片結構在此只包含該第一通道層的一單通道區以及該個別鰭片結構在此包含該第一通道層及該第二通道層兩者的第二通道區。該計算裝置或系統更可包含：與該第一通道層在該單通道區中電氣耦合的第一接觸，與該第二通道層在該雙通道區中電氣耦合的第二接觸，以及與該第一通道層及該第二通道層在該雙通道區中電氣耦合的一共用接觸。在一些具體實施例中，該計算裝置或系統為膝上電腦、輕省筆電、筆記型電腦、超輕薄型筆記電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級移動電腦、行動電話、桌上電腦、伺服器、列表機、掃描機、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。可描述及/或主張其他的具體實施例。
第1圖的上視圖根據一些具體實施例示意圖示形式為晶粒及晶圓的IC裝置100。在一些具體實施例中，IC裝置100可為形成於由半導體材料組成之晶圓10上的多個IC裝置中之一個。晶圓10可包含形成於晶圓10表面上的一或更多晶粒(以下稱為“晶粒101”)。晶粒101中之每一個可為含有IC裝置100之半導體產品的重複單元。在半導體產品的製程完成後，晶圓10可經受單切製程(singulation process)，在此使每個晶粒101相互分離以提供半導體產品的離散“晶 片”。晶圓10可包含各種的尺寸。在一些具體實施例中，晶圓10有約25.4毫米至約450毫米的直徑。在其他具體實施例中，晶圓10可包含其他尺寸及/或其他形狀。
根據各種具體實施例，IC裝置100的形式可為晶圓10(例如，未單切)或晶粒(例如，已單切)。在一些具體實施例中，IC裝置100可對應於晶粒101中之一晶粒或為該晶粒之一部份。在第1圖中，晶粒101中包含IC裝置100之一者(晶圓10中有陰影者)以展開圖圖示。IC裝置100可包含組配成由單位單元111組成之重覆陣列(repeating array)的一或更多電晶體(例如，第3圖之電晶體130、132、134)，如圖示。單位單元111的電晶體可包含，例如，排列成頁、扇區(sector)、區塊或直線或其他組態的儲存元件(例如，單元)。
該等單位單元111的一或更多電晶體可儲存IC裝置100的資訊或協助儲存元件的資訊存取(例如，讀取及/或寫入)。根據各種具體實施例，如本文所述，可用一或更多鰭片結構(以下稱為“鰭片結構105”)，形成有三維(3D)堆疊組態的一或更多電晶體。在一些具體實施例中，鰭片結構105都可延伸越過由單位單元111組成之一橫列或一直行中的多個單位單元111，如圖示。在一些具體實施例中，鰭片結構105中有兩個鰭片結構共用於排列於一橫列或一直行的單位單元111。鰭片結構105可延伸越過多個單位單元111。
IC裝置100可包含附加組件及/或元件。例如，在IC裝置100為記憶體裝置的情形下，IC裝置100更可包含：選擇/解碼模組175以協助在記憶體裝置之儲存元件上進行的 存取交易(例如，選取/寫入操作)。在一些具體實施例中，IC裝置100可包含在單一晶粒上結合的記憶體及/或邏輯裝置。例如，記憶體裝置與處理器(例如，第16圖的處理器1004)或其他邏輯(經組配成可儲存資訊於記憶體裝置中或執行記憶體裝置的指令)可形成於同一個晶粒101上。例如，在有些具體實施例中，IC裝置100可包含形成於同一個晶粒上的處理器及快取。描述於本文的堆疊電晶體組態可併入邏輯或記憶體或彼等之組合。
在一些具體實施例中，IC裝置100可為揮發性記憶體裝置，例如隨機存取記憶體(RAM)。在一具體實施例中，IC裝置100可為靜態RAM(SRAM)裝置。不過，本揭示內容的專利標的不限於這點以及描述於本文的技術及組態可實施於在其他具體實施例受益於描述於此之原理的其他類型之記憶體裝置及/或積體電路(IC)裝置。例如，在一些具體實施例中，IC裝置100可為使用如本文所述之反相器的處理器或其他模組。
第1圖之IC裝置100的特別組態為一實施例而且其他的組態可落在本揭示內容的範疇內。例如，在其他具體實施例中，選擇/解碼模組175對於鰭片結構105可設置成各種其他適當組態或完全沒有及/或鰭片結構105可在其他方向延伸。
第2圖的上視圖根據一些具體實施例示意圖示IC裝置100的單位單元佈局211。在有些具體實施例中，單位單元佈局211可為第1圖之數個單位單元111中之單一單位 單元的佈局。在IC裝置100設計中，單位單元佈局211可重覆多次。
根據各種具體實施例，單位單元佈局211包含形成於半導體基板(例如，第3圖的半導體基板102)上的數個鰭片結構105。鰭片結構105可包含用電氣絕緣隔離層相互隔離的導電通道層。例如，鰭片結構105各自可包含第一通道層108與形成於第一通道層108上的第二通道層112。用第一通道層108及第二通道層112，可形成有三維(3D)堆疊組態的電晶體(例如，第3圖的第一電晶體130、第二電晶體132及第三電晶體134)。如本文所詳述的，第二通道層接觸(以下稱為“第二接觸116”)，第一及第二通道層接觸(以下稱為“共用接觸118”)，第一通道層接觸(以下稱為“第一接觸120”)，第一及第二通道層閘極端(以下稱為“閘極122”)可耦合至第一通道層108及/或第二通道層112以安排IC裝置100的電流路線。
在IC裝置100為記憶體裝置的具體實施例中，IC裝置100更可包含按圖示方式耦合的字元線閘極124與位元線接觸126。在一些具體實施例中，第一接觸120、第二接觸116、共用接觸118、位元線接觸126、閘極122及字元線閘極124各有大於鰭片結構105之寬度W的寬度，如圖示。在有些具體實施例中，接觸116、118、120、126以及閘極122、124可環繞鰭片結構105。
在一些具體實施例中，鰭片結構105中之一者的閘極122可與鰭片結構105中之毗鄰鰭片結構的共用接觸118 交叉耦合(例如，電氣耦合)，如圖示，以提供用於可儲存資訊於IC裝置100之單位單元佈局211的反相器鎖存器(inverter latch)。共用接觸118可具有L形輪廓(俯視)以協助該耦合，但不限於這點上，而且在其他具體實施例中，可包含用於耦合的其他適當形狀。根據各種具體實施例，鰭片結構105中有兩個平行延伸越過單位單元佈局211，如圖示。在有些具體實施例中，這兩個鰭片結構可延伸越過多個單位單元(例如，第1圖的數個單位單元111)。因此，多個單位單元的電晶體(例如，第3圖的130、132、134)可形成於鰭片結構105中之同一個鰭片結構上。在其他具體實施例中，單位單元佈局211可包含比圖示更多或更少的鰭片結構105。
可沉積電氣絕緣材料(例如，層間介電(ILD)材料114)及/或用其他方式形成以隔離IC裝置100的組件。在第2圖的上視圖中，未圖示可覆蓋部份鰭片結構105的ILD材料114以免混淆底下的特徵。儘管未圖示，單位單元佈局211更可包含：附加導電結構以協助IC裝置100的電流佈線。第3圖沿著直線AB另外描述IC裝置100以及第4圖沿著直線CD另外描述IC裝置100。
第3圖根據一些具體實施例示意圖示沿著IC裝置100之鰭片結構繪出的橫截面側視圖。例如，該橫截面側視圖可代表沿著第2圖之直線AB繪出的視圖。鰭片結構105各自可包含用隔離層(例如，第一通道層108、第二隔離層110及第二通道層112)相互電氣絕緣的至少兩個通道層。在一些具體實施例中，鰭片結構105各自更可包含：第一隔離層 106、緩衝層104及/或半導體基板102之一部份。
根據各種具體實施例，形成IC裝置100於半導體基板102(例如，第1圖之晶圓10)上。半導體基板102可包含N型或P型(100)偏移主方向矽(off-oriented silicon)，半導體基板102的晶向可用慣例(xyz)表示，在此x、y、z各為在三個維度相互垂直的晶面。例如，半導體基板102可包含具有對於(110)方向以約2度至大約8度斜切之(110)方向的材料。可使用其他斜切方向或沒有斜切方向的半導體基材102。斜切方向可消除反相晶界(anti-phase boundaries)。半導體基板102可具有約1Ω-cm至約50 kΩ-cm的高電阻率。
半導體基板102可為用塊矽或絕緣體上覆矽次結構形成的結晶基板。在其他具體實作中，半導體基板102可能或不結合矽的替代材料形成，包括但不受限於：鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。被列為III-V族或IV族材料的其他材料也可用來形成該基板。雖然在此只描述可形成半導體基板102的少數材料實施例，然而可用作半導體裝置可建立於其上之基礎的任何材料都落入本發明的精神及範疇。在其他具體實施例中，半導體基板102可包含其他材料。在一些具體實施例中，半導體基板102晶圓(例如，第1圖之晶圓10)的單切晶粒(例如，第1圖之晶粒101)之一部份。
在一些具體實施例中，一或更多緩衝層(例如，以下稱為“緩衝層104”)可形成於半導體基板102上。緩衝層104，例如，可填滿半導體基板102中由半導體材料(例如， 包括一或更多III-V族半導體材料及/或一或更多II-VI族半導體材料或彼等之組合)組成之雙原子層(atomic bi-layers)的階面(terrace)。在一些具體實施例中，緩衝層104可提供虛擬極性半導體基板102。緩衝層104更可用作抵抗差排貫穿(dislocation threading)的緩衝及/或提供半導體基板102與其他層(例如，第一隔離層106)間之晶格失配(例如，應力鬆弛)的控制。緩衝層104可包含N型或P型材料系統。在一具體實施例中，緩衝層104包含砷化鎵(GaAs)。在一具體實施例中，用磊晶沉積製程沉積緩衝層104。磊晶沉積製程可包含，例如，分子束磊晶法(MBE)，原子層磊晶法(ALE)，磊晶成長法，化學束磊晶法(CBE)，金屬有機化學氣相沉積法(MOCVD)或彼等之組合。在其他具體實施例中，可使用其他適當的沉積方法。
層堆疊(例如，第7圖的層堆疊700)可形成於半導體基板102些以形成IC裝置100的電晶體(例如，第一電晶體130、第二電晶體132及/或第三電晶體134)。例如，第一隔離層106可配置於半導體基板102上，第一通道層108可配置於第一隔離層106上，第二隔離層110可配置於第一通道層108上，以及第二通道層112可配置於第二隔離層110上。可用磊晶沉積製程形成第一隔離層106、第一通道層108、第二隔離層110及第二通道層112。在一些具體實施例中，層106、108、110及112係直接接觸(例如，磊晶耦合)，如圖示。在不使用緩衝層104的具體實施例中，第一隔離層106可與半導體基板102直接接觸。
第一通道層108可提供第一電晶體130的通道，以及第二通道層112可提供第二電晶體132的通道。在IC裝置100為記憶體裝置的具體實施例中，第一通道層108更可提供第三電晶體134的通道。第一電晶體130、第二電晶體132及第三電晶體134的位置大致用虛線表示。
可用第一接觸120、共用接觸118以及第一通道層108中配置於第一接觸120、共用接觸118之間的通道區形成第一電晶體130。閘極122耦合至第一電晶體130之第一通道層108的通道區以控制流動通過第一電晶體130的電流。
可用第二接觸116、共用接觸118、以及第二通道層112中配置於第二接觸116、共用接觸118之間的通道區形成第二電晶體132。閘極122耦合至第二電晶體132之第二通道層112的通道區以控制流動通過第二電晶體132的電流。
可用共用接觸118、位元線接觸126、以及第一通道層108中配置於共用接觸118、位元線接觸126之間的通道區形成第三電晶體134。字元線閘極124耦合至第三電晶體134之第一層108的通道區以控制流動通過第三電晶體134的電流。
第一電晶體130與第二電晶體132可一起形成IC裝置100的反相器。共用接觸118可為第一電晶體130與第二電晶體132的共享接觸(shared contact)。在一些具體實施例中，第一電晶體130可為IC裝置100的下拉電晶體以及第二電晶體132可為IC裝置100的上拉電晶體。在其他具體實施例中，第一電晶體130可為IC裝置100的上拉電晶體以及第 二電晶體132可為IC裝置100的下拉電晶體。根據一些具體實施例，電流流動通過IC裝置100之反相器(例如，第一電晶體130及第二電晶體132)的路徑可用一序列的箭頭150表示。在其他具體實施例中，電流可沿著與箭頭150所示方向相反的方向流動。亦即，根據各種具體實施例，接觸116、118、120可用作源極端(例如，電子的供給者)或汲極端(例如，電子的接收者)。
第一通道層108與第二通道層112可包含各種適當材料，包括N型及/或P型材料系統。在一些具體實施例中，第一通道層108與第二通道層112由不同的材料系統組成。例如，當第一通道層108使用N型材料時，第二通道層112可使用P型材料，反之亦然。根據各種具體實施例，第一通道層108與第二通道層112各自可具有1奈米(nm)至500奈米的厚度。在一些具體實施例中，使用N型材料的層(例如，第一通道層108或第二通道層112)的厚度(例如，層厚度)大於使用P型材料的層以在IC裝置100中提供較大的電流。在其他具體實施例中，第一通道層108與第二通道層112可具有其他厚度。
在一些具體實施例中，第二通道層112包含P型材料而第一通道層108包含N型材料。第二接觸116可提供反相器的正供給電壓(例如，Vdd或Vcc)，以及在此情況下，第一接觸120可提供反相器的負供給電壓(例如，Vss或GND)。在此類具體實施例中，第一電晶體130可為下拉電晶體以及第二電晶體132可為IC裝置100的上拉電晶體以及電流可由 第二接觸116通過第二通道層112流到共用接觸118，通過共用接觸118流到第一通道層108，通過第一通道層流到第一接觸120。在其他具體實施例中，第二通道層112包含N型材料以及第一通道層108包含P型材料。第二接觸116可提供負供給電壓(例如，Vss或GND)以及第一接觸120可提供反相器的正供給電壓(例如，Vdd或Vcc)以及電流可沿著與箭頭150所示方向相反的方向流動。
在IC裝置100為記憶體裝置的具體實施例中，IC裝置100更可包含：與第一及第二電晶體130、132共享的共用接觸118的第三電晶體134，如圖示。第三電晶體134可用作導入閘電晶體以協助存取交易，例如記憶體裝置的讀取或寫入操作。在有些具體實施例中，根據選定用於第一通道層108的材料類型，第三電晶體134可為P型或N型裝置。
在一些具體實施例中，第一及第二通道層108、112可包含半導體材料，例如IV族、III-V族或II-VI族半導體材料。第一及第二通道層108、112的材料可包含奈米線材料。選擇第一及第二通道層108、112的材料可基於各種因子，包括以磊晶耦合層104、106、108、110、112之實施例而言層104、106、108、110、112之間的晶格匹配，形成環繞式接觸(wrap around contact，例如，接觸116、118、120、126)及/或閘極(例如，閘極122、124)的蝕刻選擇性，以及通道導電率。在一些具體實施例中，第一及/或第二通道層108、112的材料可包含材料系統，包括鎵(Ga)、砷(As)、銦(In)、銻(Sb)、鍺(Ge)、矽(Si)及其類似者或彼等之組合。例 如，第一及/或第二通道層108、112可包含鍺(Ge)、矽鍺(SiGe)、銻化銦(InSb)、銻化鎵(GaSb)、銦銻化鎵(InGaSb)、砷化鎵(GaAs)、銦砷化鎵(InGaAs)及其類似者或彼等之組合。在一具體實施例中，第一通道層108用III-V族半導體材料形成，例如砷化鎵(GaAs)奈米線材料，以及第二通道層112用鍺(Ge)奈米線材料形成。第一及/或第二通道層108、112的材料可具有小於第一及/或第二隔離層106、110之材料的能隙(band gap)。在其他具體實施例中，可使用其他適當的通道材料。
第一隔離層106及第二隔離層110可提供第一通道層108及第二通道層112的電氣絕緣阻障物。根據各種具體實施例，第一及第二隔離層106、110包含相對於第一及第二通道層108、112之材料的電氣絕緣材料。沉積可形成隔離層106、110的材料可包含，例如IV族、III-V族或II-VI族半導體材料及/或其他電氣絕緣材料，例如二氧化矽(SiO2)及其類似者。例如，在一些具體實施例中，第一及/或第二隔離層106、110的材料可包含SiO2、鋁(Al)、砷(As)、鎵(Ga)、銻(Sb)、銦(In)及/或彼等之組合。在通道(例如，第一及/或第二通道層108、112)使用Ge、SiGe或GaAs的具體實施例中，隔離(例如，第一及/或第二隔離層106、110)可使用砷化鋁(AlAs)或鋁砷化鎵(AlGaAs)。在通道使用InSb、InGaSb或GaSb的具體實施例中，隔離可使用銻化鋁銦(InAlSb)。在通道使用InGaAs的具體實施例中，隔離可使用砷化鋁銦(InAlAs)。在其他具體實施例中，可使用其他或附加材料。
選擇隔離層106、110的材料可基於與鄰層的晶格匹配、電氣隔離性質、及/或對於形成接觸116、118、120、126及/或閘極122、124之蝕刻製程的蝕刻選擇性。例如，可選擇允許蝕刻隔離層106、110之材料但是不允許蝕刻通道層108、112的材料。例如，在一具體實施例中，在通道層108、112使用GaAs及/或Ge奈米線材料時，隔離層106、110選擇AlAs。
根據各種具體實施例，隔離層106、110初始用晶格匹配材料形成以在鰭片結構105中提供磊晶層堆疊(例如，104、106、108、110、112)。使用經晶格匹配之材料的隔離層106、110部份可換成可提高通道層108、112間之隔離或對於可用來移除隔離層106、110材料之蝕刻製程有較大蝕刻選擇性的其他材料。例如，藉由磊晶沉積由AlAs組成之第一隔離層106，由GaAs組成之第一通道層108，由AlAs組成之第二隔離層110，以及由Ge組成之第二通道層112，可形成IC裝置100。鰭片結構105可經形成具有單通道層區域(例如，在直線1C底下)，以下被稱為“單通道區”，鰭片結構105在此只包含第一通道層108而無第二通道層112，以及雙通道層區域(例如，在第3圖的直線2C下)，以下被稱為“雙通道區”，鰭片結構105在此包含第一通道層108及第二通道層112兩者。鰭片結構105可延伸越過多個單位單元(例如，單位單元111)，因此，可包含多個單通道區及多個雙通道區(例如，在第2圖的每個單位單元佈局211內)。根據各種具體實施例，在鰭片結構105在第二通道層112底下(例如，在直 線2C下面)的雙通道區中，第二隔離層110及/或第一隔離層106的AlAs可換成SiO2。在此具體實施例中，IC裝置100之最終產品(例如，備妥出貨給客戶)的鰭片結構105可包含在直線2C下之雙通道區中由SiO2組成以及在直線1C下之單通道區中由AlAs組成的第一隔離層106。鰭片結構105更可包含：由SiO2組成的第二隔離層110。專利標的不限於這點而且在其他具體實施例中，第一及/或第二隔離層106、110各自可由單一材料組成(例如，只由SiO2或只由III-V族半導體(例如，AlAs)組成)。
在有些具體實施例中，第一隔離層106與第二隔離層110各有1奈米至100奈米的厚度。在其他具體實施例中，第一隔離層106及/或第二隔離層110可包含其他材料及/或其他厚度。
在一些具體實施例中，層104、106、108、110、112各自可由複數個層或膜(未圖示)組成。例如，隔離層106、108或通道層108、112各自可具有經沉積可提供晶格匹配使得第一材料磊晶沉積於在其底下之層上的第一材料層，比第一材料層有更大通道/隔離效能的第二材料層，及/或提供晶格匹配使得另一層之材料可磊晶沉積於第三材料層上的第三材料層。在有些具體實施例中，可針對其他特性(例如，蝕刻選擇性)來選擇由層104、106、108、110、112組成的元件材料層。在其他具體實施例中，各層104、106、108、110、112可使用比上述更多或更少的材料層。
接觸116、118、120、126可經耦合成與對應第一 及/或第二通道層108、112直接電氣接觸(例如，在接觸的材料與通道層之間沒有介於其間的介電材料)。閘極122、124可與第一及/或第二通道層108、112電容耦合(例如，配置介電材料於閘極的材料與通道層之間以提供蕭特基接面)。
第一接觸120可經耦合成與第一通道層108直接電氣接觸，而不與第二通道層112接觸。第一接觸120可配置於在直線1C下面其中鰭片結構105只含有第一通道層108的單通道區中。第二接觸116可經耦合成與第二通道層112直接電氣接觸，而不與第一通道層108接觸。共用接觸118可經耦合成與第二通道層112及第一通道層108直接電氣接觸。第二接觸116與共用接觸118可配置於在直線2C底下其中鰭片結構105含有第一通道層108及第二通道層112兩者的雙通道區中。位元線接觸126可經耦合成與第一通道層108直接電氣接觸，而不與第二通道層112。位元線接觸126可配置於在直線1C底下其中鰭片結構105只含有第一通道層108的單通道區中，如圖示。
閘極122可與第一通道層108及第二通道層112電氣耦合(例如，電容耦合)。在一些具體實施例中，可將閘極122組配成可控制電流在第二接觸116、共用接觸118間之第二通道層112中用於第二電晶體132的流動(例如，箭頭150)。更可將閘極122組配成可控制電流在共用接觸118、第一接觸120間之第一通道層108中用於第一電晶體130的流動。閘極122可配置於第一接觸120、共用接觸118之間以及於第二接觸116、共用接觸118之間，如圖示。閘極122可配 置於雙通道區中(例如，在直線2C下面其中鰭片結構105含有第一通道層108及第二通道層112兩者的區域)。儘管為了圖示清楚而未圖示於第2圖，在閘極122的材料與第一及第二通道層108、112的材料之間可配置閘極介電材料以提供閘極122與第一及第二通道層108、112之間的電容耦合。第4圖圖示一示範閘極介電膜(例如，閘極介電膜109)。
字元線閘極124可與第一通道層108電氣耦合(例如，電容耦合)，而不是第二通道層112。在直線1C下面，可配置字元線閘極124於鰭片結構105只包含第一通道層108的單通道區中，如圖示。在一些具體實施例中，字元線閘極124配置於共用接觸118、位元線接觸126之間。字元線閘極124可包含閘極介電膜(未圖示於第3圖)，其係配置於字元線閘極124的材料與第一通道層108的材料之間以提供字元線閘極124與第一通道層108之間的電容耦合。
第二接觸116、共用接觸118、第一接觸120、位元線接觸126、閘極122及/或字元線閘極124的材料可包含含有例如金屬的任何適當導電材料。在一些具體實施例中，接觸116、118、120、126及/或閘極122、124(例如，電極材料)可包含銅(Cu)、金(Au)、鎢(W)、鈦(Ti)、鉭(Ta)、鉑(Pt)、鎳(Ni)、鈷(Co)、銠(Rh)、釕(Ru)、鈀(Pd)、鉿(Hf)、鋯(Zr)、或鋁(Al)或彼等之組合。在一些具體實施例中，接觸116、118、120、126及/或閘極122、124可包含金屬氮化物，例如，氮化鈦(TiN)、氮化鎢(WN)、或氮化鉭(TaN)或彼等之組合。在一些具體實施例中，接觸116、118、120、126及/或閘極 122、124可包含金屬矽化物，例如，矽化鈦(TiSi)、矽化鎢(WSi)、矽化鉭(TaSi)、矽化鈷(CoSi)、矽化鉑(PtSi)、矽化鎳(NiSi)或彼等之組合。在一些具體實施例中，接觸116、118、120、126及/或閘極122、124可包含金屬氮化矽，例如鈦氮化矽(TiSiN)、或鉭氮化矽(TaSiN)或彼等之組合。在一些具體實施例中，接觸116、118、120、126及/或閘極122、124可包含金屬碳化物，例如碳化鈦(TiC)、碳化鋯(ZrC)、碳化鉭(TaC)、碳化鉿(HfC)、或碳化鋁(AlC)或彼等之組合。在一些具體實施例中，接觸116、118、120、126及/或閘極122、124可包含金屬碳氮化物，例如，氮化鉭碳(TaCN)、氮化鈦碳(TiCN)或彼等之組合。在一些具體實施例中，接觸116、118、120、126及/或閘極122、124可包含導電金屬氧化物(例如，氧化釕)。該等材料更可包含取決於該電晶體為P型或者是N型電晶體的P型功函數或N型功函數材料。在一些具體實施例中，多層不同材料可用來形成接觸116、118、120、126及/或閘極122、124。在其他具體實施例中，接觸116、118、120、126及/或閘極122、124可包含其他適當材料。
在一些具體實施例中，一對間隔體(未圖示)可包夾閘極122、124。該等間隔體可由諸如氮化矽、氧化矽，碳化矽、摻碳氮化矽及氮氧化矽之類的材料形成。形成間隔體的製程也為本技藝所習知而且大體包括沉積及蝕刻製程步驟。
在一些具體實施例中，接觸116、118、120、126可具有在頂部有較寬之尺寸以及在底部有較窄之尺寸的錐 形輪廓，如圖示。在接觸116、118、120、126頂部有較寬尺寸可減少IC裝置100的寄生外部電阻(Rext)以及在底部有較窄的尺寸藉由提供更多空間給電晶體130、132、134，可促進電晶體區域縮放成較小的尺寸。例如，用在由圖案化製程形成之接觸溝槽(contact trench)中提供斜側壁的濕/乾蝕刻圖案化製程，可實現接觸116、118、120、126的輪廓。
在一些具體實施例中，相對於接觸116、118、120、126，閘極122、124可具有更長方的輪廓。亦即，在一些具體實施例中，接觸116、118、120、126可具有比閘極122、124之輪廓更尖細的輪廓，如圖示。閘極122、124的輪廓可更長方，因為圖案化製程可用來形成閘極122、124。例如，取代金屬閘極(RMG)製程可用來形成閘極122、124藉此首先用犧牲材料形成虛設閘極，然後移除該犧牲材料及換成另一閘極材料，這在以下說明第14圖時有更詳細的描述。
在一些具體實施例中，可形成閘極122、124於第一ILD層160中，以及可形成接觸116、118、120、126於第二ILD層170中。例如，ILD材料114的第二ILD層170可在形成閘極122、124後沉積於閘極122、124上面以及可形成接觸116、118、120於ILD材料114的第二ILD層170中使得有單一連續材料結構的接觸116、118、120、126在有單一連續材料結構的閘極122、124上方延伸，如圖示。在其他具體實施例中，可使用接觸116、118、120、126相對於閘極122、124的其他組態。
可沉積電氣絕緣材料(例如，ILD材料114)以使IC 裝置100的導電結構相互電氣絕緣。多個ILD層(例如，第一ILD層160與第二ILD層170)可沉積於電晶體130、132、134上面。可用習知可應用於積體電路結構的介電材料形成該等ILD層，例如低k介電材料。可使用的介電材料實施例包含但不受限於：二氧化矽(SiO2)、摻碳氧化物(CDO)、氮化矽、諸如全氟環丁烷(perfluorocyclobutane)或聚四氟乙烯之類的有機聚合物、氟矽玻璃(FSG)、以及諸如倍半矽氧烷(silsesquioxane)、矽氧烷或有機矽酸鹽玻璃之類的有機矽酸鹽。該等ILD層可包含孔隙(pore)或其他空穴(void)以進一步減少它們的電介質常數。在其他具體實施例中，ILD材料114可包含其他適當材料。
由第3圖的橫截面側視圖可見，在有些具體實施例中，第二接觸116、共用接觸118及閘極122中之每一者可部份配置於第二通道層112上面及下面。在有些具體實施例中，第一接觸120、共用接觸118、閘極122、字元線閘極124及位元線接觸126可部份配置於第一通道層108上面及下面。
根據各種具體實施例，第二接觸116係經組配成至少在一平面尺寸可包圍第二通道層112的材料。第二接觸116的材料可包裹第一通道層108以完全包圍第一電晶體130的通道。同樣，可將第一接觸120、字元線閘極124及位元線接觸126組配成至少在一平面尺寸可包圍第一通道層108的材料。可將共用接觸118及閘極122組配成至少在一平面尺寸可包圍第一通道層108的材料及第二通道層112的材 料。在一些具體實施例中，該平面尺寸可垂直於半導體基板102中有IC裝置100形成於其上的平坦表面(例如，在第2圖之橫斷線CD進出頁面的平面尺寸)。
第4圖根據一些具體實施例示意圖示越過IC裝置100之鰭片結構(例如，第2圖之鰭片結構105)的橫截面側視圖。例如，第4圖的橫截面側視圖可為沿著第2圖之直線CD繪出的視圖。第4圖圖示如何安置閘極122的材料以在橫截面的平面中包圍第一通道層108及第二通道層112的材料。請參考第3圖及第4圖，應注意，雖然第4圖只圖示包圍第一及第二通道層108、112的閘極122實施例，有與本文所述相同或類似之組態的閘極122可用於與第一及/或第二通道層108、112有關的第二接觸116、共用接觸118、第一接觸120、字元線閘極124及位元線接觸126。根據各種具體實施例，經組配成可完全包圍第一及/或第二通道層108、112的閘極122、124或接觸116、118、120、126各自可被稱作環繞式閘極(AAG)或環繞式接觸(AAC)。
在一些具體實施例中，在通道層108、112上可形成閘極介電膜109以提供通道層108、112與閘極122、124之間的電容耦合。可保形沉積閘極介電膜109於通道層108、112的材料上。閘極介電膜109可包含各種適當介電材料，包括高k材料。在一些具體實施例中，閘極介電膜109可包含，例如二氧化矽(SiO2)、氮氧化矽(SiOxNy)、氮化矽(SixNy)、氧化鋁(Al2O3)、二氧化鉿(HfO2)、鉿鋁氧化物(HfAlxOy)、鉿矽氧化物(HfSixOy)、氧化鋯(ZrO2)、鋯矽氧化物(ZrSixOy)、氧 化鑭(La2O3)、氧化釔(Y2O3)、鑭鋁氧化物(LaAlxOy)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、鋇鍶鈦氧化物(BaSrTixOy)、鋇鈦氧化物(BaTixOy)、鍶鈦氧化物(SrTixOy)、鉛鈧鉭氧化物(PbScxTayOz)、或鈮酸鋅鉛(PbZnxNbyOz)或彼等之組合，在此x、y、z為各個元素的適當數量。在一些具體實施例中，若使用高k材料，可進行閘極介電膜109的退火製程以改善它的品質。在其他具體實施例中，閘極介電膜109可使用其他材料。
由於蝕刻製程可用來移除隔離層106、110的材料，第一及/或第二通道層108、112在第4圖的橫截面側視圖可能有圓形邊緣(例如，圓形輪廓)。在一些具體實施例中，蝕刻製程對於通道層108、112的材料可選擇性地移除隔離層106、110的材料。選擇性較大的蝕刻製程可形成更長方的輪廓以及選擇性較小的蝕刻製程可形成有更圓輪廓的通道層108、112。
在其他具體實施例中，可將閘極122、124或接觸116、118、120、126組配成可部份包圍第一及/或第二通道層108、112(例如，如在說明第5圖時所述)。
第5圖根據一些具體實施例示意圖示越過IC裝置100之替代鰭片結構的橫截面側視圖。由第3圖及第5圖可見，在一些具體實施例中，可將閘極122、124或接觸116、118、120、126組配成可部份包圍第一及/或第二通道層108、112。例如，在一些具體實施例中，在形成閘極122、124或接觸116、118、120、126期間，可不選擇性地移除隔離層106、 110。可沉積閘極介電膜109藉此配置閘極介電膜109的材料於通道層108、112的材料與閘極122、124或接觸116、118、120、126的材料之間。
第一及/或第二通道層108、112的邊緣在第5圖之橫截面側視圖中比第4圖之第一及/或第二通道層108、112的邊緣更像矩形，因為在第5圖中，在閘極122、124或接觸116、118、120、126的形成期間，可以不使用用來移除隔離層106、110之材料的蝕刻製程。
根據各種具體實施例，閘極122在第二通道層112四周可配置三閘極組態以及在第一通道層108四周配置雙閘極組態，如圖示。該三閘極組態包含與通道之3個表面耦合的閘極122材料，這3個表面各自經組配成與鄰接表面約有90度，其中有兩個表面實質平行。由於蝕刻或其他製程，三閘極組態的3個表面在重合處可能有圓形邊緣。閘極122在第一通道層108四周可配置成雙閘極組態，如圖示。該雙閘極組態包含與通道之兩個表面耦合的閘極122材料，這兩個表面彼此呈實質平行。在有些情形下，這兩個表面可能不會恰好平行，因為蝕刻製程可能提供有斜側壁的鰭片結構105。例如，在一些具體實施例中，鰭片結構105的頂部區(例如，遠側區)有比鰭片結構105之底部區(例如，鄰近部份)窄的尺寸(例如，寬度)，該底部區比頂部區還要靠近半導體基板102。因此，在有些具體實施例中，鰭片結構105中之第二通道層112的寬度可小於鰭片結構105中之第一通道層108的寬度。鰭片結構105的寬度可為延伸方向(例如， 沿著直線CD的方向)垂直於鰭片結構105之長形方向(例如，沿著第3圖之直線AB的方向)的尺寸。
字元線閘極124及/或接觸116、118、120、126可包含基於在說明閘極122時提及之原理的類比三閘極或雙閘極組態。三接觸(tri-contact)或雙接觸(dual-contact)組態對於接觸而非閘極可提供與各個三閘極或雙閘極接觸類似的組態。例如，在一些具體實施例中，字元線閘極124可形成有第一通道層108的三閘極組態。第一接觸120可形成有第一通道層108的三接觸組態。第二接觸116可形成有第二通道層112的三接觸組態。共用接觸118可形成有第二通道層112的三接觸組態以及有第一通道層108的雙接觸組態。位元線接觸126可形成有第一通道層108的三接觸組態。在其他具體實施例中，可使用其他閘極或接觸組態。
根據各種具體實施例，第3圖的電晶體130、132、134包含非平面電晶體，例如雙或二閘極電晶體、三閘極電晶體、及AAG或環繞閘極電晶體(wrap-around gate transistor)，其中有些常被稱作FinFET電晶體。在其他具體實施例中，可使用適當的平面電晶體。
第6圖的流程圖根據一些具體實施例圖示用於製造有堆疊電晶體組態之IC裝置(例如，第1圖至第5圖之IC裝置100)的方法600。方法600可與在說明第1圖至第5圖時提及的技術及/或組態一致。第7圖至第15圖示意圖示在第6圖之方法600所述之各種製造操作之後的IC裝置100。第7圖圖示在方法600之行動602及604之後的IC裝置100。請參考第6圖 至第7圖，在602，方法600包括提供IC裝置100的半導體基板102。在一些具體實施例中，可提供用於製造積體電路裝置的晶圓(例如，第1圖至第5圖的積體電路裝置100)。
在604，方法600更可包括：沉積緩衝層104、第一隔離層106、第一通道層108、第二隔離層110及第二通道層112於半導體基板102上以形成層堆疊700。在一些具體實施例中，可沉積緩衝層104於半導體基板102上。可沉積第一隔離層106於緩衝層104上或在不使用緩衝層104時沉積於半導體基板102上。可沉積第一通道層108於第一隔離層106上。可沉積第二隔離層110於第一通道層108上。可沉積第二通道層112於第二隔離層110上。在一些具體實施例中，可用磊晶沉積製程完成該等層在604的沉積以提供層堆疊700，在此各層係磊晶耦合在一起。在一些具體實施例中，在604所沉積的諸層在執行磊晶沉積的單一設備室中經沉積成可覆蓋半導體晶圓片(例如，第1圖之晶圓10)的表面。
第8圖圖示第7圖之IC裝置100的上視圖。在604沉積該等層後，第二通道層112的材料與底下諸層的材料可覆蓋IC裝置100之每一單位單元佈局211的整個區域。
第9圖至第10圖圖示在方法600之行動606後的IC裝置100。第9圖用視線與第7圖相同方式圖示IC裝置100的上視圖。第10圖用視線與第5圖相同方式圖示IC裝置100的橫截面側視圖。請參考第6至7圖及第9至10圖，在606，方法600更可包括：圖案化層堆疊700以形成一或更多鰭片結構105。鰭片結構105的圖案化可用，例如，微影及/或蝕刻製 程。在一些具體實施例中，可沉積硬遮罩(例如，氮化矽)於層堆疊700上面以及加以圖案化成有鰭片結構105的設計。蝕刻製程可移除層堆疊700在硬遮罩圖案底下的材料藉此形成該等鰭片結構105。在一些具體實施例中，該蝕刻製程移除層堆疊700的所有材料，除了鰭片結構105的層堆疊700材料以外。該蝕刻製程更可移除部份半導體基板102。例如，在一些具體實施例中，形成鰭片結構105的蝕刻製程可移除半導體基板102的材料進入半導體基板102到1至10,000埃的深度。
第11圖圖示在方法600之行動608後的IC裝置100。第11圖用視線與第3圖相同方式圖示IC裝置100的橫截面側視圖。請參考第6圖及第11圖，在608，方法600更可包括：選擇性地取代第一及/或第二隔離層106、110在鰭片結構105之指定雙通道區(例如，在直線2C底下的部份)中的材料。該等指定雙通道區可為鰭片結構105在IC裝置100最終產品中至少有兩個堆疊通道層的部份。可用圖案化製程選擇性地取代第一及/或第二隔離層106、110的材料。在一些具體實施例中，沉積及圖案化一光阻或硬遮罩材料以遮罩或以其他方式保護第一及/或第二隔離層106、110在指定單通道區(例如，在直線1C底下的部份)中的材料免受害於選擇性地移除第一及/或第二隔離層106、110在IC裝置100之指定雙通道區中之材料的蝕刻製程。該等指定單通道區可為鰭片結構105在IC裝置100最終產品中有一通道層的部份。
在該等指定雙通道區中，選擇性蝕刻製程可用來 選擇性地移除第一及/或第二隔離層106、110的材料而不顯著或實質地移除第一及/或第二通道層108、112的材料。在一些具體實施例中，在608被選擇性地取代的材料是經磊晶沉積成可形成層堆疊(例如，第7圖的層堆疊700)的晶格匹配半導體材料(例如，AlAs)。第一及/或第二隔離層106、110的取代材料可包含，例如，對於被移除材料有增加電氣隔離性質或增加蝕刻選擇性的材料(例如，SiO2)。在一些具體實施例中，藉由沉積隔離材料(例如，層間介電(ILD)材料114)，可取代第一及/或第二隔離層106、110的被移除材料。在一些具體實施例中，608的行動可在方法600的行動610之前執行。
第12圖圖示在沉積ILD材料114以取代IC裝置100之指定雙通道區(例如，在第11圖的直線2C底下)中之第一及/或第二隔離層106、110的材料之後的IC裝置100。第12圖用視線與第10圖相同方式圖示IC裝置100的橫截面圖。在一些具體實施例中，第一及/或第二隔離層106、110的材料可包含用來填滿半導體基板102上之溝槽隔離區的相同ILD介電材料114，如圖示。沉積後，可研磨ILD材料114以提供有實質平坦表面的半導體基板102，如圖示。可用旋塗技術、保形沉積技術、原子層沉積法(ALD)、或任何其他適當製程沉積ILD材料114。在其他具體實施例中，IC裝置100的製造可能不做608的行動。
第13圖圖示在方法600之行動610後的IC裝置100。第13圖用視線與第11圖相同方式圖示IC裝置100的橫截 面側視圖。請參考第6圖及第13圖，在610，方法600更可包括：由IC裝置100的指定單通道區(例如，在直線1C底下)移除第二隔離層110及第二通道層112的材料。在一些具體實施例中，移除第二隔離層110及第二通道層112的材料會形成單通道區及雙通道區。可用圖案化製程移除第二隔離層110及第二通道層112的材料。在一些具體實施例中，沉積及圖案化光阻或硬遮罩材料以遮罩或以其他方式保護雙通道區(例如，在直線2C底下的部份)中的鰭片結構105材料免受害於移除IC裝置100之單通道區中之第二隔離層110及第二通道層112之材料的蝕刻製程。
第14圖圖示在方法600之行動612後的IC裝置100。例如，第14圖的IC裝置100可為在形成與閘極(例如，第3圖之閘極122)形成位置對應之閘極溝槽177的蝕刻製程之後但在沉積導電材料以填滿閘極溝槽177之前的IC裝置。第14圖用視線與第12圖相同方式圖示IC裝置100的橫截面側視圖。請參考第6圖及第14圖，在612，方法600更可包括：形成IC裝置100的一或更多閘極(例如，第3圖的閘極122、124)。
可用圖案化製程，例如取代金屬閘極(RMG)製程，形成該(等)閘極。例如，可保形沉積虛設閘極材料(例如，犧牲材料)，例如多晶矽，以覆蓋鰭片結構105與在鰭片結構105之間的區域。可圖案化該虛設閘極材料以形成一或更多虛設閘極。可沉積電氣絕緣材料，例如ILD材料114(例如，第3圖的第一ILD層160)，以填滿在鰭片結構105之個別 鰭片結構之間的區域。可研磨ILD材料114以與該(等)虛設閘極的頂部在同一平面上。在這點上，閘極122、124可配置於經沉積之ILD材料114(例如，第3圖的第一ILD層160)中。蝕刻製程可用來選擇性地移除該(等)虛設閘極的材料以暴露鰭片結構105中待形成該(等)閘極的部份。
在一些具體實施例中，可沉積閘極介電膜109於鰭片結構105的暴露部份上(例如，至少於第一及/或第二通道層108、112上)以及可沉積閘極材料於閘極介電膜109上以形成有如第5圖所示之三閘極及/或雙閘極組態的閘極122。在其他具體實施例中，鰭片結構105的暴露部份可經受實質移除第一及/或第二隔離層106、110之材料而不顯著移除第一及/或第二通道層108、112之材料的選擇性蝕刻製程，如第14圖所示。第14圖圖示在使得閘極溝槽177(例如，空氣間隙)包圍將會形成閘極(例如，第4圖的閘極122)於其中之第一及第二通道層108、112的選擇性蝕刻製程之後的IC裝置100。在沉積閘極材料於閘極介電膜109上以形成具有如第4圖所示之AAG組態的閘極122後，可沉積閘極介電膜109於第一及/或第二通道層108、112的暴露表面上。可用原子層沉積法(ALD)或任何其他適當沉積製程沉積該閘極材料。在沉積閘極材料以形成該(等)閘極後，可研磨IC裝置100以使有ILD材料114之該(等)閘極的頂部有平坦的表面。
在一些具體實施例中，同時形成第3圖的閘極122、124。在其他具體實施例中，第3圖的閘極122、124可個別形成。在其他具體實施例中，其他的適當技術可用來 形成該(等)閘極。
第15圖圖示在方法600之行動614後的IC裝置100。例如，第15圖中的IC裝置100可為形成第3圖之各個接觸120、116、118、126之接觸溝槽119、115、117、125之圖案化行動後以及在在用導電材料填滿接觸溝槽119、115、117、125之前的IC裝置100。第15圖用視線與第11圖相同方式圖示IC裝置100的橫截面側視圖。請參考第6圖及第15圖，方法600更可包括：形成IC裝置100的一或更多接觸(例如，第3圖的接觸120、116、118、126)。
可形成該一或更多接觸於形成於閘極122、124上面的電氣絕緣層中。例如，可沉積ILD材料114以形成一層(例如，第3圖的第二ILD層170)於閘極122及先前沉積的ILD材料114上面(例如，第3圖的第一ILD層160)。可研磨配置於閘極122、124上的ILD材料114以具有平坦的表面然後加以圖案化以允許移除在要形成接觸之區域內的材料(例如，藉由蝕刻)。在這點上，該等接觸可形成於第3圖的第二ILD層170中。可用形成接觸溝槽119、115、117、125的蝕刻製程來移除ILD材料114及/或隔離層106、110的材料。在隔離層106、110及ILD材料114之材料相同的具體實施例中，可形成單一蝕刻製程。在一些具體實施例中，接觸溝槽119、115、117、125是用不使用犧牲材料的圖案化製程形成。因此，在有些具體實施例中，該等接觸的輪廓比該等閘極的輪廓更尖細。
在一些具體實施例中，在要形成該等接觸(例 如，接觸溝槽119、115、117、125的暴露通道層108、112)處，可摻雜第一及/或第二通道層108、112的通道區。例如，N型裝置的通道區可摻雜N型摻雜物，以及P型裝置的通道區可摻雜P型摻雜物。在一些具體實施例中，對於N型通道區，通道層108、112的通道區可摻雜矽(Si)、硫(S)、碲(Te)或彼等之組合。對於P型通道區，通道層108、112的通道區可摻雜鈹(Be)、碳(C)或彼等之組合。在一具體實施例中，可用包含N型摻雜物的深通道植入摻雜第一通道層108的通道區。在深通道植入後，可用包含P型摻雜物的淺植入摻雜第二通道層112的通道區。在其他具體實施例中，其他雜質或技術可用來摻雜通道層108、112的通道區。
可沉積導電材料以實質填滿接觸溝槽119、115、117、125。在一些具體實施例中，用原子層沉積法(ALD)沉積該導電材料。在其他具體實施例中，可用其他沉積技術來沉積該導電材料以形成該等接觸。
在有些具體實施例中，由於待蝕刻材料及/或深度不同因而蝕刻化學及/或蝕刻時間可能不同，可用個別的圖案化製程獨立形成該等接觸中之每一者。在一些具體實施例中，由於接觸溝槽119、125可能有類似深度及/或材料，因此可同時形成與接觸溝槽119、125對應的接觸。可用個別的圖案化製程各自獨立形成接觸溝槽115及117。在一些具體實施例中，個別的遮罩操作用來形成接觸溝槽119及接觸溝槽115。在其他具體實施例中，可用同一個圖案化製程同時形成接觸溝槽115、117、119、125。
本揭示內容的具體實施例可用任何適當硬體及/或軟體實作成系統以按需要組配。第16圖根據本發明之一具體實作示意圖示計算裝置1000。計算裝置1000收容一板件，例如主機板1002。主機板1002可包含許多組件，包含但不受限於：處理器1004與至少一通訊晶片1006。處理器1004物理及電氣耦合至主機板1002。在一些具體實作中，至少一通訊晶片1006也物理及電氣耦合至主機板1002。在其他具體實作中，通訊晶片1006為處理器1004之一部份。
取決於它的應用，計算裝置1000可包含可能或未物理及電氣耦合至主機板1002的其他組件。其他組件包括但不受限於：揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加解密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊轉碼器(audio codec)、視訊轉碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、相機及大量儲存裝置(例如，硬碟驅動器、光碟(CD)、數位多功能光碟(DVD)等等)。
通訊晶片1006使得無線通訊可用來傳遞進出計算裝置1000的資料。用語“無線”及其衍生詞可用來描述通過非實體媒介可用調變電磁輻射傳達資料的電路、裝置、系統、方法、技術、通訊通道等等。該用語並非意謂相關裝置不包含任何配線，然而在有些具體實施例中，可能不包含。通訊晶片1006可實現許多無線標準或協定中之任一者，包含但不受限於：Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、彼等之衍生物、以及指定為3G、4G、5G等的任何其他無線協定。計算裝置1000可包含多個通訊晶片1006。例如，第一通訊晶片1006可專用於距離較短的無線通訊，例如Wi-Fi與藍芽，以及第二通訊晶片1006可專用於距離較長的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置1000的處理器1004包含堆疊於處理器1004內的積體電路晶粒。在本發明之一些具體實作中，處理器1004的積體電路晶粒(例如，第1圖之晶粒101)包含含有如本文所述之電晶體(例如，第3圖之電晶體130、132、134)的一或更多裝置(例如，第1圖至第5圖之IC裝置100)。用語“處理器”可指處理來自暫存器及/或記憶體之電子資料以將該等電子資料轉換成可儲存於暫存器及/或記憶體之其他電子資料的任何裝置或裝置之一部份。
通訊晶片1006也包含堆疊於通訊晶片1006內的積體電路晶粒。根據本發明之另一具體實作，該通訊晶片的積體電路晶粒包含含有如本文所述之電晶體(例如，第3圖之電晶體130、132、134)的一或更多裝置(例如，第1圖至第5圖之IC裝置100)。
在其他具體實作中，收容於計算裝置1000內的另一組件(例如，記憶體裝置或其他積體電路裝置)可包含包括含有如本文所述之電晶體(例如，第3圖之電晶體130、132、 134)之一或更多裝置(例如，第1圖至第5圖之IC裝置100)的積體電路晶粒。
在各種具體實作中，計算裝置1000可為膝上電腦、輕省筆電、筆記型電腦、超輕薄型筆記電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級移動電腦、行動電話、桌上電腦、伺服器、列表機、掃描機、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在其他具體實作中，計算裝置1000可為處理資料的任何其他電子裝置。
以上本發明圖示具體實作的說明(包含描述於“發明摘要”者)不是想要窮舉或限制本發明於所揭示的確切形式。儘管為了圖解說明而在此描述本發明的具體實作及其實施例，相關領域的熟諳此藝者應瞭解在本發明的範疇內仍有各種等價修改的可能。
鑑於以上詳細說明，本發明可做出許多修改。使用於下列申請專利範圍的用語不應被視為是要限制本發明為揭示於本專利說明書及專利申請項的具體實作。反而，本發明的範疇完全取決於根據確定的申請專利範圍解釋之原則來理解的下列申請專利範圍。
10‧‧‧晶圓
100‧‧‧IC裝置
101‧‧‧晶粒
105‧‧‧鰭片結構
111‧‧‧單位單元
175‧‧‧選擇/解碼模組

Claims (49)

  1. 一種設備，其係包含：一半導體基板；形成於該半導體基板上的多個鰭片結構，其中該等多個鰭片結構中之一個別鰭片結構包含：配置於該半導體基板上的一第一隔離層，配置於該第一隔離層上的一第一通道層，配置於該第一通道層上的一第二隔離層，與配置於該第二隔離層上的一第二通道層；以及一閘極端，其係與該第一通道層電容耦合以控制電流通過該第一通道層用於一第一電晶體的流動以及與該第二通道層電容耦合以控制電流通過該第二通道層用於一第二電晶體的流動。
  2. 如申請專利範圍第1項之設備，其中該個別鰭片結構更包含一單通道區以及一第二通道區，其中該個別鰭片結構在該單通道區只包含該第一通道層，且其中該個別鰭片結構在該第二通道區包含該第一通道層及該第二通道層兩者。
  3. 如申請專利範圍第2項之設備，其更包含：與該第一通道層在該單通道區中電氣耦合的一第一接觸；與該第二通道層在該雙通道區中電氣耦合的一第二接觸；以及 與該第一通道層及該第二通道層在該雙通道區中電氣耦合的一共用接觸。
  4. 如申請專利範圍第3項之設備，其中：該閘極端配置於該第一接觸與該共用接觸之間以控制電流在該第一接觸與該共用接觸之間的流動；以及該閘極端配置於該第二接觸與該共用接觸之間以控制電流在該第二接觸與該共用接觸之間的流動。
  5. 如申請專利範圍第3項之設備，其中：該第一電晶體及該第二電晶體共享該共用接觸；以及該第一電晶體及該第二電晶體形成一反相器。
  6. 如申請專利範圍第5項之設備，其中：該第一電晶體為一積體電路裝置的一上拉或下拉電晶體；以及該第二電晶體為該積體電路裝置的一上拉或下拉電晶體。
  7. 如申請專利範圍第6項之設備，其中：該第一電晶體為一下拉電晶體；以及該第二電晶體為一上拉電晶體。
  8. 如申請專利範圍第7項之設備，其中該積體電路裝置為一記憶體裝置，該設備更包含：與該第一通道層在該單通道區中電容耦合的一字元線閘極端以控制電流通過該第一通道層用於一第三電晶體的流動；以及與該第一通道層在該單通道區中電氣耦合的一位 元線接觸。
  9. 如申請專利範圍第8項之設備，其中該第三電晶體為該記憶體裝置的一導入閘電晶體(pass-gate transistor)，其係與該第一電晶體及該第二電晶體共享該共用接觸。
  10. 如申請專利範圍第8項之設備，其中該記憶體裝置為一靜態隨機存取記憶體(SRAM)裝置。
  11. 如申請專利範圍第8項之設備，其中：該閘極端及該字元線閘極端配置於層間介電材料(ILD)的一第一層；以及該第一接觸、該第二接觸、該共用接觸及該位元線接觸配置於ILD材料的一第二層，該第二層係配置於ILD材料之該第一層及該閘極端上。
  12. 如申請專利範圍第3項之設備，其中該閘極端、該第一接觸、該第二接觸及該第三接觸包含以下元素中之至少一者：銅(Cu)、金(Au)、鎢(W)、鈦(Ti)、鉭(Ta)、鉑(Pt)、鎳(Ni)、鈷(Co)、銠(Rh)、釕(Ru)、鈀(Pd)、鉿(Hf)、鋯(Zr)、或鋁(Al)。
  13. 如申請專利範圍第3項之設備，其更包含：配置於該閘極端與該第一通道層及該第二通道層中之每一者之間的一閘極介電膜，該閘極介電膜包含以下各物中之至少一者：二氧化矽(SiO2)、氮氧化矽(SiOxNy)、氮化矽(SixNy)、氧化鋁(Al2O3)、二氧化鉿(HfO2)、鉿鋁氧化物(HfAlxOy)、鉿矽氧化物(HfSixOy)、氧化鋯(ZrO2)、鋯矽氧化物(ZrSixOy)、氧化鑭(La2O3)、氧化 釔(Y2O3)、鑭鋁氧化物(LaAlxOy)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、鋇鍶鈦氧化物(BaSrTixOy)、鋇鈦氧化物(BaTixOy)、鍶鈦氧化物(SrTixOy)、鉛鈧鉭氧化物(PbScxTayOz)、或鈮酸鋅鉛(PbZnxNbyOz)或彼等之組合，在此x、y、z代表各個元素的適當數量。
  14. 如申請專利範圍第3項之設備，其中：該閘極端係經組配成至少在一平面尺寸可包圍該第一通道層的材料與該第二通道層的材料；該第一接觸係經組配成至少在一平面尺寸可包圍該第一通道層的材料；該第二接觸係經組配成至少在一平面尺寸可包圍該第二通道層的材料；以及該共用接觸係經組配成至少在一平面尺寸可包圍該第一通道層的材料與該第二通道層的材料。
  15. 如申請專利範圍第14項之設備，其中該第一通道層及該第二通道層至少在一尺寸有圓形輪廓。
  16. 如申請專利範圍第1項之設備，其中該個別鰭片結構中在該半導體基板近側之一部份的寬度大於該個別鰭片結構中在該半導體基板遠側之一部份的寬度。
  17. 如申請專利範圍第16項之設備，其中該第一通道層在垂直於該個別鰭片結構之一長形方向的方向有一寬度，該第一通道層的該寬度大於該第二通道層的一寬度，該第二通道層的該寬度係垂直於該個別鰭片結構的該長形方向。
  18. 如申請專利範圍第3項之設備，其中：該閘極端在該第二通道層四周組配置成三閘極組態而且在該第一通道層四周組配成雙閘極組態；該第一接觸在該第一通道層四周組配成三閘極組態；該第二接觸在該第二通道層四周組配成三閘極組態；以及該共用接觸在該第二通道層四周組配成三閘極組態而且在該第一通道層四周組配成雙閘極組態。
  19. 如申請專利範圍第3項之設備，其中該第一接觸、該第二接觸及該共用接觸具有一輪廓相較於該閘極端的一輪廓更尖細(more tapered)。
  20. 如申請專利範圍第1項之設備，其中：該第一通道層包含一IV、III-V或II-VI族半導體材料；該第二通道層包含一IV、III-V或II-VI族半導體材料；該第一隔離層包含二氧化矽(SiO2)及/或一IV、III-V或II-VI族半導體材料；以及該第二隔離層包含SiO2及/或一IV、III-V或II-VI族半導體材料。
  21. 如申請專利範圍第20項之設備，其中該第一通道層及該第二通道層包含一奈米線材料。
  22. 如申請專利範圍第21項之設備，其中： 該第一通道層包含砷化鎵(GaAs)；該第二通道層包含鍺(Ge)；以及該半導體基板包含矽(Si)。
  23. 如申請專利範圍第22項之設備，其中：該第一通道層包含一N型材料；以及該第二通道層包含一P型材料。
  24. 如申請專利範圍第23項之設備，其中該第一通道層具有一層厚度大於該第二通道層的一層厚度。
  25. 如申請專利範圍第20項之設備，其中：該第一隔離層包含砷化鋁(AlAs)及SiO2；以及該第二隔離層包含SiO2。
  26. 如申請專利範圍第1項之設備，其中：該第一通道層與該第一隔離層磊晶耦合；該第二隔離層與該第一通道層磊晶耦合；以及該第二通道層與該第二隔離層磊晶耦合。
  27. 如申請專利範圍第26項之設備，其更包含：與該半導體基板磊晶耦合的一緩衝層，其中該第一隔離層係與該緩衝層磊晶耦合。
  28. 如申請專利範圍第1項之設備，其中該第一隔離層、該第一通道層、該第二隔離層及該第二隔離層中之一或更多係由複數個膜或層所組成。
  29. 如申請專利範圍第1項之設備，其中該半導體基板為一晶圓的一單切晶粒之一部份。
  30. 如申請專利範圍第1項之設備，其中該等多個鰭片結構 中之該個別鰭片結構及另一個別鰭片結構係平行延伸越過一記憶體裝置的至少一共用單位單元(unit cell)以及延伸越過該記憶體裝置的多個單位單元。
  31. 如申請專利範圍第30項之設備，其中該共用接觸及該閘極端為配置於該記憶體裝置之該至少一共用單位單元之中的一第一共用接觸及一第一閘極端，該設備更包含：配置於該至少一共用單位單元之中的一第二閘極端及一第二共用接觸，該第二閘極端及該第二共用接觸係配置於該另一個別鰭片結構上，其中該第二閘極端與該第一共用接觸電氣耦合以及該第二共用接觸與該第一閘極端電氣耦合。
  32. 一種方法，其係包含下列步驟：提供一半導體基板；沉積一第一隔離層於該半導體基板上、一第一通道層於該第一隔離層上、一第二隔離層於該第一通道層上、以及一第二通道層於該第二隔離層上以形成一層堆疊；圖案化該層堆疊以形成一或更多鰭片結構，該一或更多鰭片結構包含該第一隔離層、該第一通道層、該第二隔離層、以及該第二通道層；以及移除該第二隔離層及該第二通道層的材料以在該一或更多鰭片結構中之一個別鰭片結構中形成數個單通道區及數個雙通道區，該等單通道區均為該個別鰭片 結構中只包含該第一通道層的部份以及該等雙通道區均為該個別鰭片結構中包含該第一通道層及該第二通道層兩者的部份。
  33. 如申請專利範圍第32項之方法，其中沉積該第一隔離層於該半導體基板上、該第一通道層於該第一隔離層上、該第二隔離層於該第一通道層上、以及該第二通道層於該第二隔離層上是用分子束磊晶法(MBE)、原子層磊晶法(ALE)、磊晶成長法、化學束磊晶法(CBE)、金屬有機化學氣相沉積法(MOCVD)或彼等之組合來完成。
  34. 如申請專利範圍第32項之方法，其中圖案化該層堆疊及移除該第二隔離層的材料係使用包括微影及蝕刻製程的一圖案化製程來完成。
  35. 如申請專利範圍第32項之方法，其更包括：形成一閘極端，該閘極端與該第一通道層電容耦合以控制電流通過該第一通道層用於一第一電晶體的流動以及與該第二通道層電容耦合以控制電流通過該第二通道層用於一第二電晶體的流動，該閘極端配置於該第一接觸與該共用接觸之間以控制電流在該第一接觸與該共用接觸之間用於該第一電晶體的流動以及該閘極端配置於該第二接觸與該共用接觸之間以控制電流在該第二接觸與該共用接觸之間用於該第二電晶體的流動。
  36. 如申請專利範圍第35項之方法，其中形成該閘極端的步驟包括： 選擇性地移除該第一隔離層及該第二隔離層在該等雙通道區中的材料；以及沉積一導電材料以填滿在該第一通道層與該第二通道層之間的一區域。
  37. 如申請專利範圍第36項之方法，其中該導電材料係藉由原子層沉積法(ALD)而被沉積。
  38. 如申請專利範圍第35項之方法，其更包括：形成一第一接觸、一第二接觸及一共用接觸，其中該第一接觸與該第一通道層在該單通道區中電氣耦合，該第二接觸與該第二通道層在該雙通道區中電氣耦合，以及該共用接觸與該第一通道層及該第二通道層在該雙通道區中電氣耦合。
  39. 如申請專利範圍第38項之方法，其中形成一第一接觸、一第二接觸及一共用接觸係使用各自對應至該第一接觸、該第二接觸及該共用接觸之形成的三個獨立圖案化製程來完成。
  40. 如申請專利範圍第38項之方法，其更包括：沉積層間介電(ILD)材料的一第一層，其中該閘極端係配置於該第一層ILD材料；以及沉積ILD材料的第二層於該第一層ILD材料上，其中在該第二層ILD材料中形成該第一接觸、該第二接觸及該共用接觸。
  41. 如申請專利範圍第38項之方法，其中形成該閘極端的步驟包括利用一犧牲閘極材料(sacrificial gate material)的 一取代金屬閘極製程；以及其中形成該第一接觸、該第二接觸及該共用接觸的步驟包括不使用犧牲接觸材料的一圖案化製程，其中該第一接觸、該第二接觸及該共用接觸具有一輪廓相較於該閘極端的一輪廓更尖細。
  42. 如申請專利範圍第35項之方法，其更包括：在移除該第二隔離層及該第二通道層的材料之前，用一不同材料選擇性地取代在該等雙通道區中經沉積之該第一及該第二隔離層的材料。
  43. 如申請專利範圍第42項之方法，其中：經沉積之該第一及該第二隔離層的材料包含一III-V族半導體材料；以及該不同材料包含二氧化矽(SiO2)。
  44. 如申請專利範圍第32項之方法，其更包括：沉積一緩衝膜於該半導體基板上，該緩衝膜係配置於該半導體基板與該第一隔離層之間。
  45. 如申請專利範圍第32項之方法，其中提供該半導體基板的步驟包括提供一晶圓。
  46. 一種計算裝置，其係包含：一主機板；安裝在該主機板上的一通訊晶片；以及安裝在該主機板上的一處理器或一記憶體裝置，該處理器或該記憶體裝置包含：一半導體基板； 形成於該半導體基板上的多個鰭片結構，其中該等多個鰭片結構中之一個別鰭片結構包含：配置於該半導體基板上的一第一隔離層，配置於該第一隔離層上的一第一通道層，配置於該第一通道層上的一第二隔離層，與配置於該第二隔離層上的一第二通道層；以及一閘極端，其係與該第一通道層電容耦合以控制電流通過該第一通道層用於一第一電晶體的流動以及與該第二通道層電容耦合以控制電流通過該第二通道層用於一第二電晶體的流動。
  47. 如申請專利範圍第46項之計算裝置，其中該個別鰭片結構更包含一單通道區以及一第二通道區，其中該個別鰭片結構在該單通道區只包含該第一通道層，且其中該個別鰭片結構在該第二通道區包含該第一通道層及該第二通道層兩者。
  48. 如申請專利範圍第47項之計算裝置，其更包含：與該第一通道層在該單通道區中電氣耦合的一第一接觸；與該第二通道層在該雙通道區中電氣耦合的一第二接觸；以及與該第一通道層及該第二通道層在該雙通道區中電氣耦合的一共用接觸。
  49. 如申請專利範圍第46項之計算裝置，其中該計算裝置為 膝上電腦、輕省筆電、筆記型電腦、超輕薄型筆記電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級移動電腦、行動電話、桌上電腦、伺服器、列表機、掃描機、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。
TW101145662A 2011-12-28 2012-12-05 具有堆疊電晶體之裝置、製造堆疊電晶體之方法以及運算裝置 TWI496292B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/067663 WO2013101003A1 (en) 2011-12-28 2011-12-28 Techniques and configurations for stacking transistors of an integrated circuit device

Publications (2)

Publication Number Publication Date
TW201332110A true TW201332110A (zh) 2013-08-01
TWI496292B TWI496292B (zh) 2015-08-11

Family

ID=48698244

Family Applications (2)

Application Number Title Priority Date Filing Date
TW101145662A TWI496292B (zh) 2011-12-28 2012-12-05 具有堆疊電晶體之裝置、製造堆疊電晶體之方法以及運算裝置
TW104117406A TWI562335B (en) 2011-12-28 2012-12-05 Apparatus having stacking transistors, method for fabricating stacking transistors and computing device

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW104117406A TWI562335B (en) 2011-12-28 2012-12-05 Apparatus having stacking transistors, method for fabricating stacking transistors and computing device

Country Status (5)

Country Link
US (2) US9236476B2 (zh)
KR (2) KR101606305B1 (zh)
CN (1) CN104170091B (zh)
TW (2) TWI496292B (zh)
WO (1) WO2013101003A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9263260B1 (en) 2014-12-16 2016-02-16 International Business Machines Corporation Nanowire field effect transistor with inner and outer gates
TWI721028B (zh) * 2015-12-03 2021-03-11 美商英特爾公司 電子組件、堆疊通道結構以及製造堆疊通道結構之方法
TWI721110B (zh) * 2016-03-30 2021-03-11 美商英特爾股份有限公司 用於電晶體整合的奈米線
TWI779781B (zh) * 2020-12-29 2022-10-01 南亞科技股份有限公司 具有介電全環繞電容之閘極全環繞半導體元件及其製備方法

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104951277B (zh) 2011-04-01 2017-11-21 英特尔公司 向量友好指令格式及其执行
CN104011850B (zh) * 2011-12-27 2017-07-18 英特尔公司 碳纳米管半导体器件和确定性纳米制造方法
US9064077B2 (en) 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
US9098666B2 (en) 2012-11-28 2015-08-04 Qualcomm Incorporated Clock distribution network for 3D integrated circuit
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US9041448B2 (en) 2013-03-05 2015-05-26 Qualcomm Incorporated Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods
US9177890B2 (en) 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
US8963251B2 (en) * 2013-06-12 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strain technique
US9412818B2 (en) * 2013-12-09 2016-08-09 Qualcomm Incorporated System and method of manufacturing a fin field-effect transistor having multiple fin heights
US9236483B2 (en) 2014-02-12 2016-01-12 Qualcomm Incorporated FinFET with backgate, without punchthrough, and with reduced fin height variation
KR102178828B1 (ko) * 2014-02-21 2020-11-13 삼성전자 주식회사 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
CN106463534B (zh) * 2014-06-23 2020-12-11 英特尔公司 用于形成垂直晶体管架构的技术
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
GB201418610D0 (en) * 2014-10-20 2014-12-03 Cambridge Entpr Ltd Transistor devices
US20160141360A1 (en) 2014-11-19 2016-05-19 International Business Machines Corporation Iii-v semiconductor devices with selective oxidation
US9860988B2 (en) 2014-12-20 2018-01-02 Intel Corporation Solder contacts for socket assemblies
KR20180018497A (ko) 2015-06-17 2018-02-21 인텔 코포레이션 반도체 디바이스의 면적 스케일링을 위한 수직 집적 방식 및 회로 요소 아키텍쳐
CN108292670A (zh) * 2015-12-17 2018-07-17 英特尔公司 集成电路的背侧隔离
US11257929B2 (en) * 2015-12-18 2022-02-22 Intel Corporation Stacked transistors
US9947591B2 (en) * 2015-12-22 2018-04-17 Imec Vzw Method for manufacturing a Si-based high-mobility CMOS device with stacked channel layers, and resulting devices
WO2017111872A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Dielectric metal oxide cap for channel containing germanium
CN108292675A (zh) * 2015-12-26 2018-07-17 英特尔公司 用共享公共栅极的堆叠晶体管构建的动态逻辑
KR102613407B1 (ko) 2015-12-31 2023-12-13 엘지디스플레이 주식회사 표시 장치, 그 게이트 구동 회로, 및 그 구동 방법
US9515088B1 (en) * 2016-02-10 2016-12-06 Globalfoundries Inc. High density and modular CMOS logic based on 3D stacked, independent-gate, junctionless FinFETs
CN107799471B (zh) * 2016-09-05 2020-04-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US10074727B2 (en) 2016-09-29 2018-09-11 International Business Machines Corporation Low resistivity wrap-around contacts
WO2018084878A1 (en) * 2016-11-03 2018-05-11 Intel Corporation Quantum dot devices
US11942526B2 (en) 2017-03-28 2024-03-26 Intel Corporation Integrated circuit contact structures
US10943830B2 (en) 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
DE102017124223B4 (de) 2017-08-30 2022-02-24 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiterstruktur mit Finnen und Isolationsfinnen und Verfahren zu deren Herstellung
US10453752B2 (en) * 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device
US10833078B2 (en) * 2017-12-04 2020-11-10 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
US10283411B1 (en) 2018-01-02 2019-05-07 International Business Machines Corporation Stacked vertical transistor device for three-dimensional monolithic integration
EP3738150B1 (en) * 2018-01-08 2025-08-06 Tahoe Research, Ltd. Stacked transistor architecture having diverse fin geometry
EP3581543B1 (en) 2018-06-15 2022-04-13 IMEC vzw A semiconductor memory device comprising stacked pull-up and pull-down transistors and a method for forming such a device
US10916550B2 (en) * 2018-10-30 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Memory devices with gate all around transistors
US20200212038A1 (en) * 2018-12-28 2020-07-02 Intel Corporation Self-aligned stacked ge/si cmos transistor structure
US11552104B2 (en) 2019-02-19 2023-01-10 Intel Corporation Stacked transistors with dielectric between channels of different device strata
US11676966B2 (en) * 2019-03-15 2023-06-13 Intel Corporation Stacked transistors having device strata with different channel widths
US11335599B2 (en) * 2019-05-24 2022-05-17 Tokyo Electron Limited Self-aligned contacts for 3D logic and memory
KR102726271B1 (ko) * 2019-09-09 2024-11-07 삼성전자주식회사 3차원 반도체 장치
US12120881B2 (en) 2019-09-09 2024-10-15 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
US20210118879A1 (en) * 2019-10-18 2021-04-22 Tokyo Electron Limited Method of making a charge trap tfet semiconductor device for advanced logic operations
US20220406776A1 (en) * 2021-06-21 2022-12-22 International Business Machines Corporation Stacked fet with different channel materials
KR102866471B1 (ko) 2021-06-24 2025-09-29 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US20230197800A1 (en) * 2021-12-20 2023-06-22 Intel Corporation Non-reactive epi contact for stacked transistors

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4445521B2 (ja) * 2007-06-15 2010-04-07 株式会社東芝 半導体装置
US7915713B2 (en) * 2008-07-30 2011-03-29 Qimonda Ag Field effect transistors with channels oriented to different crystal planes
KR101471858B1 (ko) * 2008-09-05 2014-12-12 삼성전자주식회사 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
US8264021B2 (en) * 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
CN201725238U (zh) * 2010-01-06 2011-01-26 深圳市华信时代通讯设备有限公司 一种多功能车载手持电脑
US8278703B2 (en) 2010-02-08 2012-10-02 Micron Technology, Inc. Cross-hair cell based floating body device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9263260B1 (en) 2014-12-16 2016-02-16 International Business Machines Corporation Nanowire field effect transistor with inner and outer gates
US9368574B1 (en) 2014-12-16 2016-06-14 International Business Machines Corporation Nanowire field effect transistor with inner and outer gates
TWI721028B (zh) * 2015-12-03 2021-03-11 美商英特爾公司 電子組件、堆疊通道結構以及製造堆疊通道結構之方法
TWI721110B (zh) * 2016-03-30 2021-03-11 美商英特爾股份有限公司 用於電晶體整合的奈米線
US11588017B2 (en) 2016-03-30 2023-02-21 Intel Corporation Nanowire for transistor integration
TWI779781B (zh) * 2020-12-29 2022-10-01 南亞科技股份有限公司 具有介電全環繞電容之閘極全環繞半導體元件及其製備方法
US11488959B2 (en) 2020-12-29 2022-11-01 Nanya Technology Corporation Gate-all-around semiconductor device with dielectric-all-around capacitor and method for fabricating the same

Also Published As

Publication number Publication date
CN104170091B (zh) 2017-05-17
CN104170091A (zh) 2014-11-26
US20140035041A1 (en) 2014-02-06
KR101786453B1 (ko) 2017-10-18
US9236476B2 (en) 2016-01-12
KR101606305B1 (ko) 2016-03-24
US20160064545A1 (en) 2016-03-03
US9812574B2 (en) 2017-11-07
WO2013101003A1 (en) 2013-07-04
KR20160036084A (ko) 2016-04-01
TWI562335B (en) 2016-12-11
TWI496292B (zh) 2015-08-11
KR20140090686A (ko) 2014-07-17
TW201541612A (zh) 2015-11-01

Similar Documents

Publication Publication Date Title
TWI496292B (zh) 具有堆疊電晶體之裝置、製造堆疊電晶體之方法以及運算裝置
US10748993B2 (en) Strain compensation in transistors
TWI789352B (zh) 積體電路及形成其之方法
US10074573B2 (en) CMOS nanowire structure
CN109690785B (zh) 用于两侧金属化的半导体器件的背面源极/漏极替换
TWI723019B (zh) 在具有不同通道材料的相同晶粒上形成電晶體之技術
US11404578B2 (en) Dielectric isolation layer between a nanowire transistor and a substrate
US12266712B2 (en) Transition metal dichalcogenide nanosheet transistors and methods of fabrication
US10770593B2 (en) Beaded fin transistor
CN103999226A (zh) 在栅绕式架构中的锗和iii-v纳米线及纳米带的cmos实现
TW201824540A (zh) 用於ｉｉｉ－ｖ族ｍｏｓｆｅｔ的源極／汲極凹陷蝕刻停止層及底部寬隙覆蓋層
TWI706476B (zh) 蝕刻鰭片核心以提供加倍鰭片
CN107750396B (zh) 具有鳍间浮栅的半易失性嵌入式存储器装置和方法
US20250365911A1 (en) Semiconductor structure and manufacturing method thereof

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees