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TWI776411B - 記憶胞、半導體裝置及其製造方法 - Google Patents

記憶胞、半導體裝置及其製造方法 Download PDF

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TWI776411B
TWI776411B TW110107361A TW110107361A TWI776411B TW I776411 B TWI776411 B TW I776411B TW 110107361 A TW110107361 A TW 110107361A TW 110107361 A TW110107361 A TW 110107361A TW I776411 B TWI776411 B TW I776411B
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conductive
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oxide semiconductor
semiconductor layer
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蔣國璋
孫宏彰
楊子慶
賴昇志
江昱維
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台灣積體電路製造股份有限公司
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Abstract

一種記憶胞包括位於半導體基板之上的薄膜電晶體，所 述薄膜電晶體包括：記憶體膜，接觸字元線；及氧化物半導體(OS)層，接觸源極線及位元線，其中記憶體膜設置於氧化物半導體層與字元線之間，其中源極線及位元線各自包含觸及氧化物半導體層的第一導電材料，且其中第一導電材料具有小於4.6的功函數。所述記憶胞更包括介電材料，所述介電材料將源極線與位元線隔開。

Description

記憶胞、半導體裝置及其製造方法
本揭露是有關於一種記憶胞、半導體裝置及其製造方法。
半導體記憶體用於電子應用(舉例而言包括收音機、電視、手機及個人計算裝置)的積體電路中。半導體記憶體包括兩大類別。一種是揮發性記憶體；另一種是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(random access memory，RAM)，隨機存取記憶體可進一步被分成兩個子類別：靜態隨機存取記憶體(static random access memory，SRAM)及動態隨機存取記憶體(dynamic random access memory，DRAM)。SRAM及DRAM二者均為揮發性的，其原因在於它們將會在斷電時丟失它們所儲存的資訊。
另一方面，非揮發性記憶體可保持儲存於其上的資料。一種類型的非揮發性半導體記憶體是鐵電式隨機存取記憶體(Ferroelectric random access memory，FeRAM或FRAM)。FeRAM的優點包括其寫入/讀取速度快且尺寸小。
根據本揭露一實施例的記憶胞包括薄膜電晶體以及介電材料。薄膜電晶體位於半導體基板之上。薄膜電晶體包括記憶體膜以及氧化物半導體層。記憶體膜接觸字元線。氧化物半導體層接觸源極線及位元線，其中記憶體膜設置於氧化物半導體層與字元線之間，其中源極線及位元線各自包含觸及氧化物半導體層的第一導電材料，且其中第一導電材料具有小於4.6的功函數。介電材料將源極線與位元線隔開。
本揭露一實施例的半導體裝置包括半導體基板、第一記憶胞、源極線、位元線以及第二記憶胞。第一記憶胞位於半導體基板之上。第一記憶胞包括第一薄膜電晶體。第一薄膜電晶體包括閘極電極、鐵電材料的第一部分及第一通道區。閘極電極包括第一字元線的一部分。鐵電材料的第一部分位於第一字元線的側壁上。第一通道區位於鐵電材料的側壁上。源極線的第一部分為第一薄膜電晶體提供第一源極/汲極電極，其中源極線包含銅合金，且其中銅合金包含不同於銅的第一金屬。位元線的第一部分為第一薄膜電晶體提供第二源極/汲極電極，且其中位元線包含銅合金。第二記憶胞位於第一記憶胞之上。
本揭露一實施例的半導體裝置的製造方法。圖案化出延伸穿過第一導電線的第一溝渠。沿著第一溝渠的側壁及底表面沈積記憶體膜。在記憶體膜之上沈積氧化物半導體(OS)層，氧化物半導體層沿著第一溝渠的側壁及底表面延伸。在氧化物半導體 層之上沈積接觸氧化物半導體層的第一介電材料。圖案化出延伸穿過第一介電材料的第二溝渠。在第二溝渠中沈積第一導電材料。對第一導電材料及氧化物半導體層進行退火，以在氧化物半導體層與第一導電材料之間的介面處形成多晶區。
30C’-30C’:線
50:基板
52、52A、52B、52C、224:介電層
54:導電層/下部導電層/上部導電層
54A、54B、54C、54D:導電層
56、82:光阻
58:多層堆疊
60、62、64:區
61、122:開口
68:階梯結構
70:金屬間電介質(IMD)
72:導電線/下部導電線/上部導電線/最頂部導電線/最底部導電線
72A、72B、72C、72D、106、108、116A、116B、116C:導電線
80:硬遮罩層/硬遮罩
86、100、154、158:溝渠
90:記憶體膜
92:氧化物半導體(OS)層
92’:多晶區
98、98A、98B:介電材料
102:介電材料/介電層
110:接觸件/導電接觸件
112、114:導電接觸件
118:導通孔
120:光阻
150、156:導電材料
152:介面
200、220、250:記憶體陣列
202:記憶胞/閘極介電層
204:薄膜電晶體(TFT)/閘極電極
206:箭頭/源極/汲極區
208:閘極間隔件
210:第一層間電介質(ILD)
212:第二ILD
214:源極/汲極接觸件
216:閘極接觸件
220:內連結構
222:導電特徵
300:帶隙圖
B-B’、C-C’:橫截面/參考橫截面/線
D-D’:橫截面/線
EC:導帶
EF:費米能級
EV:價能帶
EVAC:真空能級
結合附圖閱讀以下詳細說明，將最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A、圖1B及圖1C示出根據一些實施例的記憶體陣列的透視圖、電路圖及俯視圖。
圖2、圖3A、圖3B、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12A、圖12B、圖13、圖14、圖15、圖16、圖17A、圖17B、圖18A、圖18B、圖19A、圖19B、圖20、圖21、圖22、圖23A、圖23B、圖23C、圖24A、圖24B、圖25A、圖25B、圖26A、圖26B、圖27A、圖27B、圖28、圖29A、圖29B、圖30A、圖30B、圖30C及圖30D示出製造根據一些實施例的記憶體陣列的不同視圖。
圖27C示出根據一些實施例的裝置的特性。
圖31A、圖31B、圖31C示出根據一些實施例的記憶體陣列的不同視圖。
圖32A、圖32B、圖32C、圖33A、圖33B、圖33C、 圖34A、圖34B、圖34C、圖35A、圖35B及圖35C示出根據一些實施例的記憶體陣列。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可使用例如「在...之下(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
各種實施例提供具有多個垂直堆疊的記憶胞的三維 (three dimension，3D)記憶體陣列。每一記憶胞包括薄膜電晶體(thin film transistor，TFT)，所述TFT具有用作閘極電極的字元線區、用作第一源極/汲極電極的位元線區、及用作第二源極/汲極電極的源極線區。每一TFT更包括絕緣記憶體膜(例如，作為閘極電介質)及氧化物半導體(oxide semiconductor，OS)通道區。
圖1A、圖1B及圖1C示出根據一些實施例的記憶體陣列的實例。圖1A以三維視圖示出記憶體陣列200的一部分的實例；圖1B示出記憶體陣列200的電路圖；以及圖1C示出根據一些實施例的記憶體陣列200的俯視圖。記憶體陣列200包括多個記憶胞202，記憶胞202可被排列成列與行的柵格。記憶胞202可進一步垂直堆疊以提供三維記憶體陣列，藉此增大裝置密度。記憶體陣列200可設置於半導體晶粒的後段製程(back end of line，BEOL)中。舉例而言，記憶體陣列可設置於半導體晶粒的內連層中，例如設置於形成於半導體基板上的一或多個主動裝置(例如電晶體)上方。在一些實施例中，記憶體陣列可設置於內連層的頂部金屬層(例如位於半導體晶粒中的所有其他內連層上方)中。在其他實施例中，記憶體陣列可設置於內連層的中間金屬層中，且半導體晶粒可包括例如位於記憶體陣列上方及下方的附加內連層。
在一些實施例中，記憶體陣列200是快閃記憶體陣列，例如非或(Not or，NOR)快閃記憶體陣列或類似記憶體陣列。每一記憶胞202可包括薄膜電晶體(TFT)204，薄膜電晶體(TFT)204具有絕緣的記憶體膜90作為閘極電介質。在一些實施例中， 每一TFT 204的閘極電性耦合至相應的字元線，每一TFT 204的第一源極/汲極區電性耦合至相應的位元線，且每一TFT 204的第二源極/汲極區電性耦合至相應的源極線，源極線將第二源極/汲極區電性耦合至地。記憶體陣列200的同一水平列中的記憶胞202可共享共用字元線，而記憶體陣列200的同一垂直行中的記憶胞202可共享共用源極線及共用位元線。
記憶體陣列200包括多個垂直堆疊的導電線72(例如，字元線)以及設置於導電線72的相鄰導電線之間的介電層52。導電線72在平行於下伏基板(在圖1A及圖1B中未明確示出)的主表面的方向上延伸。導電線72可具有階梯配置，以使得下部導電線72長於上部導電線72且在側向上延伸超過上部導電線72的端點。舉例而言，在圖1A中，導電線72的多個堆疊層被示出為最頂部導電線72是最短的且最底部導電線72是最長的。導電線72各自的長度可在朝向下伏基板的方向上增大。以此種方式，可自記憶體陣列200上方觸及導電線72中的每一者的一部分，且可製成到導電線72中的每一者的暴露部分的導電接觸件。
記憶體陣列200更包括多條導電線106(例如，位元線)及導電線108(例如，源極線)。導電線106及108可各自在垂直於導電線72的方向上延伸。介電材料98設置於相鄰的導電線106中的一者與導電線108中的一者之間且將相鄰的導電線106中的一者與導電線108中的一者隔離。
成對的導電線106及108與相交的導電線72一起界定 每一記憶胞202的邊界，且介電材料102設置於相鄰的成對的導電線106與導電線108之間且將相鄰的成對的導電線106與導電線108隔離。在一些實施例中，導電線108電性耦合至地。儘管圖1A示出導電線106相對於導電線108的特定放置，但應理解在其他實施例中導電線106及108的放置可被翻轉。
在一些實施例中，導電線106及108可由減小記憶胞202中的接觸電阻的材料形成。舉例而言，在一些實施例中，導電線106及108可包括低功函數材料(例如，小於4.6)。作為形成導電線106及108的一部分，可執行退火製程，以在OS層92與導電線106及108之間的邊界處在通道區中形成多晶的、包含金屬的區。因此，觸及導電線106及108的多晶區可為低電阻率區，而與OS層92的其餘部分的相(例如，結晶或非結晶)無關，藉此減小TFT 204中的接觸電阻。在一些實施例中，導電線106及108可包含具有低電阻率的銅系合金，所述銅系合金具有降低的氧化趨勢(例如，較純銅更不易氧化)。在其中導電線106及108包含具有低電阻率的銅系合金的實施例中，可進一步改善TFT 204中的電流驅動。
在一些實施例中，導電線106及108與OS層92接觸的至少部分可為能夠引起OS層92的表面金屬化以減小OS層92與導電線106/108之間的介面處的接觸電阻的低功函數材料。在一些實施例中，導電線106及108可在與OS層92的介面處包含合金，且所述合金可具有低電阻率以及降低的氧化趨勢(例如，較純銅 更不易氧化)。各種實施例可達成各種優點。舉例而言，作為形成導電線106/108的一部分，可執行退火製程以在OS層92與導電線106/108之間的邊界處在OS層92中形成多晶金屬氧化物區。多晶區可藉由低功函數材料與OS層92之間的相互作用(此由退火製程觸發)來形成。因此，觸及導電線106/108的多晶區可為低電阻率區，而與OS層92的其餘部分的相(例如，結晶或非結晶)無關，藉此減小接觸電阻。在其中導電線106及108包含具有低電阻率的銅系合金的實施例中，可進一步改善電流驅動。
如上所述，記憶體陣列200亦可包括氧化物半導體(OS)層92。OS層92可為記憶胞202的TFT 204提供通道區。舉例而言，當藉由對應的導電線72施加適當電壓(例如，高於對應的TFT 204的相應臨限電壓(Vth))時，OS層92的與導電線72交叉的區可使得電流能夠自導電線106流動至導電線108(例如，在由箭頭206指示的方向上)。OS層92可具有相對低的氫濃度，例如處於藉由飛行時間二次離子質譜法(Time-of-Flight Secondary Ion Mass Spectrometry，ToF-SIMS)分析量測的每立方公分約1020個原子至約1022個原子的範圍內。因此，相較於具有較高氫濃度的OS層的TFT，TFT 204的穩定性可得到改善。
記憶體膜90設置於導電線72與OS層92之間，且記憶體膜90可為TFT 204提供閘極電介質。在一些實施例中，記憶體膜90包含鐵電材料，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿或類似材料。因此，記憶體陣列200亦可被稱為鐵電式隨機存取記 憶體(ferroelectric random access memory，FERAM)陣列。作為另外一種選擇，記憶體膜90可為多層結構，所述多層結構包括位於兩個SiOx層之間的SiNx層(例如，ONO結構)、不同的鐵電材料、不同類型的記憶體層(例如，能夠儲存位元)或類似層。
在其中記憶體膜90包含鐵電材料的實施例中，記憶體膜90可在兩個不同方向中的一者上極化，且可藉由在記憶體膜90兩端施加適當電壓差並產生適當電場來改變極化方向。極化可相對局部化(例如，一般而言局限在記憶胞202的每一邊界內)，且記憶體膜90的連續區可跨越多個記憶胞202延伸。依據記憶體膜90的特定區的極化方向而定，對應的TFT 204的臨限電壓會發生變化，且可儲存數位值(例如0或1)。舉例而言，當記憶體膜90的區具有第一電性極化方向時，對應的TFT 204可具有相對低的臨限電壓，而當記憶體膜90的區具有第二電性極化方向時，對應的TFT 204可具有相對高的臨限電壓。所述兩個臨限電壓之間的差可被稱為臨限電壓偏移(threshold voltage shift)。較大的臨限電壓偏移有助於更容易讀取儲存於對應的記憶胞202中的數位值(例如，不易出錯)。
在此種實施例中，為了對記憶胞202執行寫入操作，在記憶體膜90的與記憶胞202對應的一部分的兩端施加寫入電壓。舉例而言，可藉由對對應導電線72(例如，字元線)及對應導電線106/108(例如，位元線/源極線)施加適當電壓來施加寫入電壓。藉由在記憶體膜90的所述一部分的兩端施加寫入電壓，可改 變記憶體膜90的區的極化方向。因此，對應TFT 204的對應臨限電壓亦可自低臨限電壓切換至高臨限電壓，或者反之，且數位值可被儲存於記憶胞202中。由於導電線72與導電線106及108交叉，因此可選擇各別記憶胞202來進行寫入操作。
為了對記憶胞202執行讀取操作，對對應的導電線72(例如，TFT 204的字元線/閘極電極)施加讀取電壓，且對對應的導電線106(例如，位元線)施加電流。讀取電壓可處於TFT 204的低臨限電壓與高臨限電壓之間。依據記憶體膜90的對應區的極化方向而定，可接通或可不接通記憶胞202的TFT 204。因此，可藉由或可不藉由導電線108(例如，耦合至地的源極線)對導電線106放電，且可確定儲存於記憶胞202中的數位值。由於導電線72與導電線106及108交叉，因此可選擇各別記憶胞202來進行讀取操作。
圖1A進一步示出在後面的圖中使用的記憶體陣列200的參考橫截面。橫截面B-B’是沿著導電線72的縱軸且處於例如平行於TFT 204的電流流動方向的方向上。橫截面C-C’垂直於橫截面B-B’且平行於導電線72的縱軸。橫截面C-C’延伸穿過導電線106。橫截面D-D’平行於橫截面C-C’且延伸穿過介電材料102。為了清晰起見，隨後的附圖是指該些參考橫截面。
在圖2中，提供基板50。基板50可以是可經摻雜(例如，摻雜有p型摻雜劑或n型摻雜劑)或未經摻雜的半導體基板，例如塊體半導體、絕緣體上半導體(semiconductor-on-insulator， SOI)基板或類似基板。基板50可為晶圓，例如矽晶圓。一般而言，SOI基板是形成於絕緣體層上的半導體材料層。絕緣體層可為例如隱埋式氧化物(buried oxide，BOX)層、氧化矽層或類似層。絕緣體層設置於基板(通常是矽基板或玻璃基板)上。亦可使用其他基板，例如多層式基板或梯度基板。在一些實施例中，基板50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦；或其組合。
圖2進一步示出可形成於基板50之上的電路。所述電路包括位於基板50的頂表面處的主動裝置(例如電晶體)。電晶體可包括位於基板50的頂表面之上的閘極介電層202及位於閘極介電層202之上的閘極電極204。在閘極介電層202與閘極電極204的相對的側上在基板50中設置源極/汲極區206。沿著閘極介電層202的側壁形成閘極間隔件208，且閘極間隔件208將源極/汲極區206與閘極電極204隔開適當的側向距離。在一些實施例中，電晶體可為平面場效電晶體(field effect transistor，FET)、鰭場效電晶體(fin field effect transistor，finFET)、奈米場效電晶體(nano-field effect transistors，nanoFET)或類似電晶體。
第一層間電介質(inter layer dielectric，ILD)210環繞源極/汲極區206、閘極介電層202及閘極電極204並將源極/汲極區206、閘極介電層202及閘極電極204隔離，且第二ILD 212位 於第一ILD 210之上。源極/汲極接觸件214延伸穿過第二ILD 212及第一ILD 210且電性耦合至源極/汲極區206，且閘極接觸件216延伸穿過第二ILD 212且電性耦合至閘極電極204。舉例而言，內連結構220位於第二ILD 212、源極/汲極接觸件214及閘極接觸件216之上，內連結構220包括堆疊的一或多個介電層224及形成於所述一或多個介電層224中的導電特徵222。儘管圖2示出兩個堆疊的介電層224，但應理解，內連結構220可包括任意數目的其中設置有導電特徵222的介電層224。內連結構220可電性連接至閘極接觸件216及源極/汲極接觸件214，以形成功能電路。在一些實施例中，由內連結構220形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似電路或其組合。儘管圖2論述形成於基板50之上的電晶體，但其他主動裝置(例如，二極體或類似裝置)及/或被動裝置(例如，電容器、電阻器或類似裝置)亦可形成為功能電路的一部分。
在圖3A及圖3B中，在圖2的結構之上形成多層堆疊58。出於簡潔及清晰的目的，自後續圖式中可省略基板50、電晶體、ILD及內連結構220。儘管多層堆疊58被示出為接觸內連結構220的介電層224，但可在基板50與多層堆疊58之間設置任何數目的中間層。舉例而言，多層堆疊58可位於內連結構220上方，且在基板50與多層堆疊58之間設置包括位於絕緣層(例如，低介電常數介電層)中的導電特徵的一或多個附加內連層。在一些 實施例中，可將導電特徵圖案化以為基板50上的主動裝置及/或記憶體陣列200(參見圖1A及圖1B)提供電源線、接地線及/或訊號線。
多層堆疊58包括導電線72A至導電線72D(統稱為導電層54)與介電層52A至介電層52C(統稱為介電層52)的交替層。可在後續步驟中將導電層54圖案化以界定導電線72(例如，字元線)。導電層54可包含導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合或類似材料，且介電層52可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合或類似材料。導電層54及介電層52可各自使用例如以下製程來形成：化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)、物理氣相沈積(physical vapor deposition，PVD)、電漿增強型化學氣相沈積(plasma enhanced CVD，PECVD)或類似製程。儘管圖3A及圖3B示出特定數目的導電層54及介電層52，但是其他實施例可包括不同數目的導電層54及介電層52。
圖4至圖12B是製造根據一些實施例的記憶體陣列200的階梯結構的中間階段的視圖。沿著圖1所示的參考橫截面B-B’對圖4至圖11及圖12B示出。圖12A是以三維視圖示出。
在圖4中，在多層堆疊58之上形成光阻56。如上所述，多層堆疊58可包括導電層54(標記為54A、54B、54C及54D)與介電層52(標記為52A、52B及52C)的交替層。可藉由使用旋轉塗佈技術(spin-on technique)形成光阻56。
在圖5中，將光阻56圖案化以暴露出區60中的多層堆疊58，同時掩蔽多層堆疊58的其餘部分。舉例而言，可在區60中暴露出多層堆疊58的最頂部層(例如，導電層54D)。可使用可接受的光微影技術將光阻56圖案化。
在圖6中，使用光阻56作為遮罩來刻蝕多層堆疊58在區60中的暴露部分。刻蝕可以是任何可接受的刻蝕製程，例如藉由濕式刻蝕或乾式刻蝕、反應性離子刻蝕(RIE)、中性束刻蝕(NBE)、類似刻蝕或其組合。刻蝕可以是非等向性的。刻蝕可移除導電層54D及介電層52C的在區60中的部分並界定開口61。由於導電層54D及介電層52C具有不同的材料組成，因此用於移除該些層的暴露部分的刻蝕劑可不同。在一些實施例中，當刻蝕導電層54D時介電層52C充當刻蝕停止層，且當刻蝕介電層52C時導電層54C充當刻蝕停止層。因此，可選擇性地移除導電層54E的部分及導電層54D的部分而不移除多層堆疊58的其餘層，且開口61可延伸至所期望的深度。作為另外一種選擇，在開口61達到所期望的深度之後，可使用定時刻蝕製程停止對開口61的刻蝕。在所得結構中，導電層54C在區60中被暴露出。
在圖7中，對光阻56進行修整以暴露出多層堆疊58的額外部分。可使用可接受的光微影技術對光阻進行修整。由於修整，光阻56的寬度減小且可暴露出多層堆疊58的在區60及62中的部分。舉例而言，可在區60中暴露出導電層54C的頂表面，且可在區62中暴露出導電層54D的頂表面。
在圖8中，藉由可接受的刻蝕製程使用光阻56作為遮罩來移除導電層54D的、介電層52C的、導電層54C的及介電層52B的在區60及62中的部分。刻蝕可以是任何可接受的刻蝕製程，例如藉由濕式刻蝕或乾式刻蝕、反應性離子刻蝕(RIE)、中性束刻蝕(NBE)、類似刻蝕或其組合。刻蝕可以是非等向性的。刻蝕可使開口61進一步延伸至多層堆疊58中。由於導電層54D/54C及介電層52C/52B具有不同的材料組成，因此用於移除該些層的暴露部分的刻蝕劑可不同。在一些實施例中，當刻蝕導電層54D時介電層52C充當刻蝕停止層；當刻蝕介電層52C時導電層54C充當刻蝕停止層；當刻蝕導電層54C時介電層52B充當刻蝕停止層；且當刻蝕介電層52B時導電層54B充當刻蝕停止層。因此，可選擇性地移除導電層54D/54C及介電層52C/52B的部分，而不移除多層堆疊58的其餘層，且開口61可延伸至所期望的深度。此外，在刻蝕製程期間，導電層54及介電層52的未刻蝕部分充當下伏層的遮罩，且因此導電層54D及介電層52C(參見圖7)的先前圖案可被轉移至下伏的導電層54C及介電層52B。在所得結構中，導電層54B在區60中被暴露出，且導電層54C在區62中被暴露出。
在圖9中，對光阻56進行修整以暴露出多層堆疊58的附加部分。可使用可接受的光微影技術對光阻進行修整。由於修整，光阻56的寬度減小且可暴露出多層堆疊58的在區60、62及64中的部分。舉例而言，可在區60中暴露出導電層54B的頂表 面；可在區62中暴露出導電層54C的頂表面；且可在區64中暴露出導電層54D的頂表面。
在圖10中，藉由可接受的刻蝕製程使用光阻56作為遮罩來移除導電層54D、54C及54B的在區60、62及64中的部分。刻蝕可以是任何可接受的刻蝕製程，例如藉由濕式刻蝕或乾式刻蝕、反應性離子刻蝕(RIE)、中性束刻蝕(NBE)、類似刻蝕或其組合。刻蝕可以是非等向性的。刻蝕可使開口61進一步延伸至多層堆疊58中。在一些實施例中，當刻蝕導電層54D時介電層52C充當刻蝕停止層；當刻蝕導電層54C時介電層52B充當刻蝕停止層；且當刻蝕導電層54B時介電層52A充當刻蝕停止層。因此，可選擇性地移除導電層54D、54C及54B的部分而不移除多層堆疊58的其餘層，且開口61可延伸至所期望的深度。此外，在刻蝕製程期間，介電層52中的每一者充當下伏層的遮罩，且因此介電層52C/52B的先前圖案(參見圖9)可轉移至下伏導電層54C/54B。在所得結構中，介電層52A在區60中被暴露出；介電層52B在區62中被暴露出；且介電層52C在區64中被暴露出。
在圖11中，可例如藉由可接受的灰化製程或濕式剝離製程移除光阻56。因此，形成階梯結構68。階梯結構包括導電層54與介電層52的交替層的堆疊。在下方的導電層54更寬且在側向上延伸超過上方的導電層54，且導電層54中的每一者的寬度在朝向基板50的方向上增加。舉例而言，導電層54A可長於導電層54B；導電層54B可長於導電層54C；且導電層54C可長於導電層 54D。因此，在隨後的製程步驟中，可自階梯結構68上方至導電層54中的每一者形成導電接觸件。
在圖12中，在多層堆疊58之上沈積金屬間電介質(inter-metal dielectric，IMD)70。IMD 70可由介電材料形成，且可藉由任何合適的方法(例如CVD、電漿增強型CVD(PECVD)或可流動CVD(flowable CVD，FCVD))來沈積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)或類似材料。可使用藉由任何可接受的製程形成的其他絕緣材料。IMD 70沿著導電層54的側壁以及介電層52的側壁延伸。此外，IMD 70可接觸介電層52中的每一者的頂表面。
如圖12中進一步所示，然後對IMD 70施加移除製程，以移除多層堆疊58之上的多餘介電材料。在一些實施例中，可利用平坦化製程，例如化學機械拋光(chemical mechanical polish，CMP)、回蝕製程、其組合或類似製程。平坦化製程暴露出多層堆疊58，以使得在平坦化製程完成之後多層堆疊58的頂表面與IMD 70的頂表面處於同一水平高度。
圖13至圖17B是製造根據一些實施例的記憶體陣列200的中間階段的視圖。在圖13至圖17B中，形成多層堆疊58且在多層堆疊58中形成溝渠，藉此界定導電線72。導電線72可對應 於記憶體陣列200中的字元線，且導電線72可進一步為記憶體陣列200的所得TFT提供閘極電極。圖17A以三維視圖示出。圖13至圖16及圖17B是沿著圖1A中所示的參考橫截面C-C’示出。
在圖13中，在多層堆疊58之上沈積硬遮罩80及光阻82。硬遮罩層80可包含例如氮化矽、氮氧化矽或類似材料，硬遮罩層80可藉由CVD、PVD、ALD、PECVD或類似製程來沈積。舉例而言，可藉由使用旋轉塗佈技術形成光阻82。
在圖14中，將光阻82圖案化以形成溝渠86。光阻可使用可接受的光微影技術來圖案化。舉例而言，將光阻82曝光以進行圖案化。在曝光製程之後，可依據是使用負型光阻亦或正型光阻而定來對光阻82進行顯影以移除光阻的受曝部分或未受曝部分，藉此界定形成溝渠86的圖案。
在圖15中，使用可接受的刻蝕製程(例如藉由濕式刻蝕或乾式刻蝕、反應性離子刻蝕(RIE)、中性束刻蝕(NBE)、類似刻蝕或其組合)將光阻82的圖案轉移至硬遮罩80。刻蝕可以是非等向性的。因此，形成延伸穿過硬遮罩80的溝渠86。舉例而言，可藉由灰化製程移除光阻82。
在圖16中，使用一或多種可接受的刻蝕製程(例如藉由濕式刻蝕或乾式刻蝕、反應性離子刻蝕(RIE)、中性束刻蝕(NBE)、類似刻蝕或其組合)將硬遮罩80的圖案轉移至多層堆疊58。刻蝕製程可以是非等向性的。因此，溝渠86穿過多層堆疊58延伸，且導電線72(例如，字元線)由導電層54形成。藉由 刻蝕溝渠86穿過導電層54，可將相鄰的導電線72彼此隔開。隨後，在圖17A及圖17B中，然後可藉由可接受的製程(例如濕式刻蝕製程、乾式刻蝕製程、平坦化製程、其組合或類似製程)移除硬遮罩80。由於多層堆疊58的階梯形狀(例如，參見圖12)，導電線72可具有在朝向基板50的方向上增加的不同長度。舉例而言，導電線72A可長於導電線72B；導電線72B可長於導電線72C；且導電線72C可長於導電線72D。
圖18A至圖23C示出在溝渠86中為TFT 204(參見圖1A)形成通道區並將通道區圖案化。圖18A、圖19A及圖23A以三維視圖示出。在圖18B、圖19B、圖20、圖21、圖22A、圖22B及圖23B中，沿著圖1A的線C-C’提供橫截面圖。圖23C示出TFT結構的對應俯視圖。
在圖18A及圖18B中，在溝渠86中共形地沈積記憶體膜90。記憶體膜90可具有能夠儲存位元的材料，例如能夠藉由在記憶體膜90兩端施加適當的電壓差來在兩個不同的極化方向之間進行切換的材料。舉例而言，記憶體膜90的極化可能由於施加電壓差產生的電場而改變。
舉例而言，記憶體膜90可以是高介電常數介電材料，例如鉿(Hf)系介電材料或類似材料。在一些實施例中，記憶體膜90包含鐵電材料，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿或類似材料。在其他實施例中，記憶體膜90可為包括位於兩個SiOx層之間的SiNx層(例如，ONO結構)的多層結構。在又一些其他 實施例中，記憶體膜90可包含不同的鐵電材料或不同類型的記憶體材料。記憶體膜90可藉由CVD、PVD、ALD、PECVD或類似製程進行沈積，以沿著溝渠86的側壁及底表面延伸。在沈積記憶體膜90之後，可執行退火步驟(例如，在約300℃至約600℃的溫度範圍)，以獲得期望的晶相、改善膜品質，並減少記憶體膜90的與膜相關的缺陷/雜質。在一些實施例中，退火步驟可進一步低於400℃，以滿足BEOL熱預算且減少可能由於高溫退火製程導致的其他特徵的缺陷。
在圖19A及圖19B中，在記憶體膜90之上在溝渠86中共形地沈積OS層92。OS層92包括適於為TFT(例如，TFT 204，參見圖1A)提供通道區的材料。在一些實施例中，OS層92包含含銦材料(例如InxGayZnzMO)，其中M可為Ti、Al、Ag、Si、Sn或類似材料。X、Y及Z可各自為0與1之間的任何值。在其他實施例中，不同的半導體材料可用於OS層92。OS層92可藉由CVD、PVD、ALD、PECVD或類似製程來沈積。OS層92可在記憶體膜90之上沿著溝渠86的側壁及底表面延伸。在沈積OS層92之後，可在與氧相關的環境中執行退火步驟(例如，在約300℃至約450℃的溫度範圍)，以激活OS層92的電荷載子。
在圖20中，在溝渠86的側壁及底表面上及在OS層92之上沈積介電材料98A。介電材料98A可包括例如氧化矽、氮化矽、氮氧化矽或類似材料，介電材料98A可藉由CVD、PVD、ALD、PECVD或類似製程來沈積。
在圖21中，例如使用光微影與刻蝕的組合來移除介電材料98A在溝渠86中的底部部分。刻蝕可以是任何可接受的刻蝕製程，例如藉由濕式刻蝕或乾式刻蝕、反應性離子刻蝕(RIE)、中性束刻蝕(NBE)、類似刻蝕或其組合。刻蝕可以是非等向性的。
隨後，亦如圖21所示，介電材料98A可用作刻蝕遮罩，以刻蝕穿過OS層92在溝渠86中的底部部分。刻蝕可以是任何可接受的刻蝕製程，例如藉由濕式刻蝕或乾式刻蝕、反應性離子刻蝕(RIE)、中性束刻蝕(NBE)、類似刻蝕或其組合。刻蝕可以是非等向性的。對OS層92進行刻蝕可暴露出記憶體膜90在溝渠86的底表面上的部分。因此，OS層92在溝渠86的相對側壁上的部分可彼此隔開，此改善記憶體陣列200的記憶胞202之間的隔離(參見圖1A)。
在圖22A及圖22B中，可沈積額外的介電材料98B來填充溝渠86的其餘部分。介電材料98B可包括例如氧化矽、氮化矽、氮氧化矽或類似材料，介電材料98B可藉由CVD、PVD、ALD、PECVD或類似製程來沈積。在一些實施例中，介電材料98B可具有相同的材料組成，並使用與介電材料98A相同的製程形成。作為另外一種選擇，介電材料98B可具有不同的材料組成及/或藉由與介電材料98A不同的製程形成。
在圖23A至圖23C中，然後對介電材料98、OS層92及記憶體膜90施加移除製程，以移除多層堆疊58之上的多餘材料。在一些實施例中，可利用平坦化製程，例如化學機械拋光 (CMP)、回蝕製程、其組合或類似製程。平坦化製程暴露出多層堆疊58，以使得在平坦化製程完成之後多層堆疊58的頂表面是水平的。圖23C示出圖23A中所示結構的對應俯視圖。
圖24A至圖29B示出製造記憶體陣列200中的導電線106及108(例如，源極線及位元線)的中間步驟。導電線106及108可進一步為記憶體陣列中的TFT 204提供源極/汲極電極(參見圖1A至圖1C)。導電線106及108可包括具有相對低功函數的材料，所述材料能夠引起OS層92的表面金屬化，以減小TFT 204中的接觸電阻。導電線106及108可沿著垂直於導電線72的方向延伸，以使得記憶體陣列200的各別胞元可被選擇用於進行讀取及寫入操作。圖24A、圖25A、圖26A及圖27A示出沿著圖1A的橫截面C-C’的橫截面圖；圖24B、圖25B、圖26B、圖27B、圖28及圖29B示出對應的俯視圖；以及圖29A示出沿著圖1A的橫截面D-D’的橫截面圖。
在圖24A及圖24B中，穿過介電材料98(包括介電材料98A及介電材料98B)圖案化出溝渠100。舉例而言，圖案化溝渠100可藉由光微影與刻蝕的組合來執行。溝渠100可設置於OS層92的相對側壁之間，並藉由OS層92暴露出記憶體膜90的頂表面。
在圖25A及圖25B中，在OS層92側壁上在溝渠100中形成導電材料150。導電材料150可具有相對低的功函數，例如小於約4.6的功函數。舉例而言，導電材料150可包括鈦、銥、釕、 導電氧化物(例如，陶瓷(例如LaNiO、InSnO、InZnO、CdSnO、摻雜鋁的ZnO、F-SnO或類似材料)或類似材料。已觀察到，當導電材料150具有低功函數(例如，在上述範圍內)時，導電材料150能夠引起OS層92的表面金屬化，以減小OS層92與導電材料150之間的介面處的接觸電阻。已進一步觀察到，藉由提供具有低功函數(例如，小於4.6)的導電材料150，可減小導電材料150與OS層92之間的障壁高度，且可提高電子隧穿速度。導電材料150可藉由CVD、PVD、ALD、PECVD或類似製程來沈積。
在沈積導電材料150之後，可執行退火製程以在OS層92與導電材料150之間的介面152處引起OS層92的表面金屬化。在一些實施例中，退火製程可為至少約300℃的溫度，此溫度足以引起OS層92的表面金屬化。由於退火製程，可在OS層92與導電材料150之間的介面152處形成多晶區92’。舉例而言，多晶區92’可藉由OS層92的InOa組分與導電材料150的金屬組分(在下面表示為M’)之間的反應形成。所述反應可根據等式(1)及等式(2)來表示，其中a及b各自是0與1之間的整數，且Vo表示膜產生的缺陷(例如，膜中的氧空位及/或不足)。
InOa+M’→M’Ob+InOa-b+Vo (1)
Vo→Vo2++2e- (2)
如上所述，多晶區可包含金屬氧化物，且金屬氧化物的金屬元素可與導電材料150的金屬元素相同。在一些實施例中，多晶區92’的厚度(例如，多晶區92’延伸至OS層92中的深度) 可處於約1奈米至約10奈米的範圍內、或者處於約1奈米至約5奈米的範圍內。已觀察到，藉由具有相對薄的多晶區(例如，在上述範圍內)，電子可更容易地隧穿跨越導電材料150與OS層92之間的邊界。在其他實施例中，多晶區可具有不同的厚度。OS層92的其餘部(例如，多晶區92’的外部)可保持在與退火製程之前相同的結晶階段。舉例而言，OS層92的其餘部可保持非結晶。
同樣如圖25A及圖25B中所示，然後對導電材料150施加移除製程，以移除多層堆疊58之上的多餘材料。在一些實施例中，可利用平坦化製程，例如CMP、回蝕製程、其組合或類似製程。平坦化製程暴露出多層堆疊58，以使得在平坦化製程完成之後，多層堆疊58的頂表面、記憶體膜90的頂表面、OS層92的頂表面及導電材料150的頂表面處於同一水平高度。
圖26A至圖27B示出其中導電材料的中心部分被不同的導電材料替代的製造步驟。因此，導電線106及108(參見圖28)可包含兩種不同的材料(例如，導電材料150及導電材料156，如下所述)。圖26A至圖27B中所示的步驟是可選的，且在一些實施例中可省略。在此種實施例中，導電線106及108可僅包含導電材料150，如由圖31A至圖31C所示。
在圖26A及圖26B中，穿過導電材料150圖案化出溝渠154。舉例而言，圖案化溝渠154可藉由光微影與刻蝕的組合來執行。溝渠100可設置於導電材料150的相對側壁之間，且導電材料150的其餘部分可設置於溝渠100與OS層92之間。溝渠154 延伸穿過導電材料150及OS層92，以暴露出下伏的記憶體膜90。
在圖27A及圖27B中，沈積導電材料156以填充溝渠154。導電材料156可設置於導電材料150的相對部分上並接觸導電材料150的相對部分。在一些實施例中，導電材料156可具有相對低的功函數，例如小於約5電子伏特(electron volt，eV)的功函數。舉例而言，導電材料156可包括TiN、W、Ti、MoTi、CuMgAl、Ru、Al、Ta、TaN、CuMn、CuAlZn、其組合或類似材料。導電材料156可藉由CVD、PVD、ALD、PECVD或類似製程來沈積。已觀察到，藉由提供具有低功函數(例如，在上述範圍內)的導電材料156，可減小導電材料156與導電材料150/OS層92之間的障壁高度，且可提高電子穿隧速度。在沈積後，可利用平坦化製程，例如CMP、回蝕製程、其組合或類似製程。平坦化製程暴露出多層堆疊58，以使得在平坦化製程完成之後，多層堆疊58的頂表面、記憶體膜90的頂表面、OS層92的頂表面、導電材料150的頂表面及導電材料156的頂表面處於同一水平高度。
由於在OS層92中形成低功函數(例如，小於約4.6)、導電材料150及多晶區92’，電子可自導電材料156直接隧穿穿過導電材料150，並跨越OS層92的通道區。舉例而言，由於根據各種實施例形成導電材料，OS層92可包括低電阻率區(例如，多晶區92’)，而不管OS層92的相(例如，結晶或非結晶)如何。因此，可減小接觸電阻。此種降低的電阻率及改善的電子隧穿由 圖27C的帶隙圖300示出，帶隙圖300示出導電材料156、導電材料150及OS層92的導帶(EC)、價能帶(EV)、費米能級(EF)及真空能級(EVAC)。價能帶及導帶是最接近費米能級的帶且決定材料的電導率。此外，價能帶是其中電子通常在絕對零溫度下存在的電子能量的最高範圍，而導帶是空位電子態的最低範圍。此外，導電材料150及/或導電材料156可能較例如純銅更不容易受到不期望的氧化。因此，可避免由於氧化導致的裝置效能劣化。
在圖28中，穿過導電材料150、導電材料156及OS層92圖案化出溝渠158。舉例而言，圖案化溝渠158可藉由光微影與刻蝕的組合來執行。溝渠158可設置於記憶體膜90的相對側壁之間。因此，導電線106及108由導電材料150及導電材料156的剩餘部分界定。導電線106中的每一者藉由介電材料98而與相鄰的導電線108隔開，且成對的導電線106/108藉由溝渠158隔開。OS層92的離散部分自相應的導電線106連續地延伸至相應的導電線108。導電線106可對應於記憶體陣列中的位元線，且導電線108可對應於記憶體陣列200中的源極線。此外，導電線106/108可為記憶體陣列200中的TFT 204(參見圖29A及圖29B)提供源極/汲極電極。
在圖29A及圖29B中，在溝渠158中沈積介電材料102並填充溝渠158。圖29B示出圖29A中線D-D’的橫截面圖。介電層102可包含例如氧化矽、氮化矽、氮氧化矽或類似材料，可藉由CVD、PVD、ALD、PECVD或類似材料來沈積。介電層102可 在記憶體膜90之上沿著溝渠86的側壁及底表面延伸。在沈積之後，可執行平坦化製程(例如，CMP、回蝕或類似製程)以移除介電材料102的多餘部分。在所得結構中，多層堆疊58的頂表面、記憶體膜90的頂表面、OS層92的頂表面、介電材料102的頂表面及導電線106/108的頂表面可實質上處於同一水平高度(例如，在製程變化內)。
因此，可在記憶體陣列200中形成堆疊的TFT 204。每一TFT 204包括閘極電極(例如，對應的導電線72的一部分)、閘極電介質(例如，對應的記憶體膜90的一部分)、通道區(例如，對應的OS層92的一部分)、以及源極電極及汲極電極(例如，對應的導電線106及108的一部分)。介電材料102將同一行中的相鄰的TFT 204隔離在相同的垂直水平高度處。TFT 204可設置於垂直堆疊的列與行的陣列中。
在圖30A、圖30B、圖30C及圖30D中，製作到達導電線72、導電線106及導電線108的接觸件110。圖30A示出記憶體陣列200的透視圖；圖30B示出記憶體陣列200的俯視圖；圖30C示出沿著圖28A的線30C’-30C’處的裝置及下伏基板的橫截面圖；以及圖30D示出所述裝置沿著圖1A的線B-B’的橫截面圖。在一些實施例中，導電線72的階梯形狀可在導電線72中的每一者上提供用於導電接觸件110設置的表面。形成接觸件110可包括例如使用光微影與刻蝕的組合在IMD 70及介電層52中圖案化出開口，以暴露出導電層54的部分。在開口中形成例如擴散障壁 層、黏合層或類似物等襯層(未示出)及導電材料。襯層可包含鈦、氮化鈦、鉭、氮化鉭或類似材料。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似材料。可執行平坦化製程(例如CMP)以自IMD 70的表面移除多餘材料。剩餘的襯層及導電材料在開口中形成接觸件110。
同樣如圖30A的透視圖所示，亦可分別對導電線106及導電線108製作導電接觸件112及114。導電接觸件110、112及114可分別電性連接至導電線116A、116B及116C，導電線116A、116B及116C將記憶體陣列連接至半導體晶粒中的下伏/上覆電路系統(例如，控制電路系統)及/或訊號線、電源線及接地線。舉例而言，導通孔118可延伸穿過IMD 70，以將導電線116C電性連接至內連結構220的下伏電路系統及基板50上的主動裝置，如圖30C所示。可穿過IMD 70形成其他導通孔，以將導電線116A及116B電性連接至內連結構220的下伏電路系統。在替代實施例中，除了內連結構220之外或代替內連結構220，可藉由形成於記憶體陣列200之上的內連結構來提供往來於記憶體陣列的佈線及/或電源線。因此，可完成記憶體陣列200。
圖31A、圖31B及圖31C示出根據替代實施例的記憶體陣列220的橫截面圖。圖31A示出沿著圖1A及圖31B的橫截面C-C’的剖視圖；圖31B示出對應的俯視圖，且圖31C示出沿著圖1A及圖31B的橫截面D-D’的橫截面圖。記憶體陣列200可實質上與記憶體陣列相似，其中相同的參考編號指示由相同製程形成 的相同元件。然而，在記憶體陣列220中，省略了導電材料156(參見圖29B)及圖26A至圖27B中所示的步驟。因此，導電線106及108由低功函數的導電材料150製成。導電材料150可與上文所述相似，具有低功函數(例如，小於4.6)用於降低導電線106/108與OS層92之間的電阻率。此外，例如可藉由退火製程在OS層92與導電材料150的邊界處在OS層92中形成多晶區92’。
圖32A至圖35C示出根據一些替代實施例在記憶體陣列250中形成導電線106及108的中間步驟。除非另有說明，否則記憶體陣列250可與記憶體陣列200相似，其中相同的參考編號指示由相同製程形成的相同元件。在圖32A至圖35C中，以「A」結尾的圖示出3D視圖；以「B」結尾的圖示出俯視圖，且以「C」結尾的圖示出平行於圖1A的線C-C’的對應的橫截面圖。
在圖32A、圖32B及圖32C中，穿過OS層92及介電材料98(包括介電材料98A及介電材料98B)圖案化出溝渠100。圖32C示出圖32B中線C-C’的橫截面圖。舉例而言，圖案化溝渠100可藉由光微影與刻蝕的組合來執行。溝渠100可設置於記憶體膜90的相對側壁之間，且溝渠100可在實體上將記憶體陣列200中的相鄰的記憶胞堆疊隔開(參見圖1A)。此外，溝渠100在俯視圖中可具有交錯的配置(參見圖32B)。作為另外一種選擇，溝渠100可以與以上針對記憶體陣列200所示的方式相似的方式對準。
在圖33A、圖33B及圖33C中，在溝渠100中沈積介電 材料102並填充溝渠100。圖33C示出圖33B中線C-C’的橫截面圖。介電層102可包含例如氧化矽、氮化矽、氮氧化矽或類似材料，介電層102可藉由CVD、PVD、ALD、PECVD或類似製程來沈積。介電層102可在OS層92之上沿著溝渠86的側壁及底表面延伸。在沈積之後，可執行平坦化製程(例如，CMP、回蝕或類似製程)以移除介電材料102的多餘部分。在所得結構中，多層堆疊58的頂表面、記憶體膜90的頂表面、OS層92的頂表面及介電材料102的頂表面可實質上處於同一水平高度(例如，在製程變化內)。在一些實施例中，可選擇介電材料98及102的材料，以使得它們可相對於彼此被選擇性地刻蝕。舉例而言，在一些實施例中，介電材料98是氧化物而介電材料102是氮化物。在一些實施例中，介電材料98是氮化物而介電材料102是氧化物。其他材料亦是可能的。
在圖34A、圖34B及圖34C中，針對導電線106及108圖案化出溝渠104。圖34C示出圖34B中線C-C’的橫截面圖。藉由使用例如光微影與刻蝕的組合對介電材料98(包括介電材料98A及介電材料98B)進行圖案化來圖案化出溝渠104。
舉例而言，可在多層堆疊58、介電材料98、介電材料102、OS層92及記憶體膜90之上沈積光阻120。舉例而言，可藉由使用旋轉塗佈技術形成光阻120。將光阻120圖案化以界定開口122。開口122中的每一者可與介電材料102的對應區重疊，且開口122中的每一者可進一步部分地暴露出介電材料98的兩個單獨 的區。舉例而言，每一開口122可暴露出介電材料102的區；部分地暴露出介電材料98的第一區；且部分地暴露出介電材料98的第二區，所述第二區藉由介電材料102的區而與介電材料98的第一區隔開。如此一來，開口122中的每一者可界定由介電材料102隔開的導電線106與相鄰導電線108的圖案。可使用可接受的光微影技術將光阻圖案化。舉例而言，光阻82可被暴露至光用於圖案化。在曝光製程之後，可依據使用的是負性抗蝕劑亦或正性抗蝕劑而定來對光阻82進行顯影以移除光阻的暴露部分或未暴露部分，藉此界定形成開口122的圖案。
隨後，介電材料98被開口122暴露出的部分可例如藉由刻蝕來移除。刻蝕可以是任何可接受的刻蝕製程，例如藉由濕式刻蝕或乾式刻蝕、反應性離子刻蝕(RIE)、中性束刻蝕(NBE)、類似刻蝕或其組合。刻蝕可以是非等向性的。刻蝕製程可使用刻蝕介電材料98而不顯著刻蝕介電材料102的刻蝕劑。因此，即使開口122暴露出介電材料102，介電材料102亦不會被顯著移除。溝渠104的圖案可對應於導電線106及108(參見圖35A、圖35B及圖35C)。舉例而言，介電材料98的一部分可保留在溝渠104的每一對之間，且介電材料102可設置於溝渠104的相鄰對之間。在將溝渠104圖案化之後，光阻120可藉由例如灰化來移除。
在圖35A、圖35B及圖35C中，使用導電材料填充溝渠104以形成導電線106及108。圖35C示出圖35B中線C-C’的橫截面圖。導電線106及108可各自包含具有高氧化性的次要金屬 (minor metal)(例如，Zn、Si、Mg、Ca、Ni、Co、Mo、Ti、W)的導電材料(例如銅系合金或銅-鋁系合金)。舉例而言，在一些實施例中，導電線106及108可包含Cu(或CuAl)及Zn、Si、Mg、Ca、Ni、Co、Mo、Ti、W或類似材料的合金。導電線106及108中次要金屬的百分比可處於約0.1原子%至約10原子%的範圍內。已觀察到，藉由包含上述量的次要金屬，即使在氮氣(N2)環境中在約300℃至約500℃的溫度下退火達一小時後，導電線106及108亦可保持低電阻率(例如，小於約10毫歐每公分)。如此一來，由於導電線106及108的材料較純金屬更不容易氧化或銅擴散，因此導電線106及108可能更堅固且能夠承受後續處理。銅系合金可進一步改善TFT 204中的電流驅動。
在沈積導電線106及108後，可執行平坦化(例如，CMP、回蝕或類似製程)以移除導電材料的多餘部分，藉此形成導電線106及108。在所得結構中，多層堆疊58的頂表面、記憶體膜90的頂表面、OS層92的頂表面、導電線106的頂表面及導電線108的頂表面可實質上處於同一水平高度(例如，在製程變化內)。導電線106可對應於記憶體陣列中的位元線，且導電線108可對應於記憶體陣列200中的源極線。儘管圖35C示出僅顯示導電線106的橫截面圖，但導電線108的橫截面圖可為相似的。
因此，可在記憶體陣列250中形成堆疊的TFT 204。每一TFT 204包括閘極電極(例如，對應的導電線72的一部分)、閘極電介質(例如，對應的記憶體膜90的一部分)、通道區(例 如，對應的OS層92的一部分)、以及源極電極及汲極電極(例如，對應的導電線106及108的一部分)。介電材料102將同一行中的相鄰的TFT 204隔離在相同的垂直水平高度處。TFT 204可設置於垂直堆疊的列與行的陣列中。可執行與上述處理相似的後續處理，以形成自導電線72、106及108至裝置的下伏電路系統的內連線，且到達如上述圖30A至圖30D中所述般相似結構。
各種實施例提供具有垂直堆疊的記憶胞的3D記憶體陣列。記憶胞各自包括具有記憶體膜、閘極介電材料及氧化物半導體通道區的TFT。TFT包括源極/汲極電極，所述源極/汲極電極亦是記憶體陣列中的源極線及位元線。在一些實施例中，記憶體陣列中的源極線及位元線可由能夠減小記憶胞中的接觸電阻的材料形成。
舉例而言，在一些實施例中，源極線及位元線可包括低功函數材料(例如，小於4.6)。作為形成源極線及位元線的一部分，可執行退火製程以在通道區與源極/位元線之間的邊界處在通道區中形成多晶的、包含金屬的區。因此，觸及源極/位元線的多晶區可為低電阻率區，而不管通道區的其餘部分的相(例如，結晶或非結晶)如何，藉此減小TFT中的接觸電阻。在一些實施例中，源極/位元線可包含具有低電阻率的銅系合金，所述銅系合金具有降低的氧化趨勢(例如，較純銅更不易氧化)。在其中源極及位元線包含具有低電阻率的銅系合金的實施例中，可進一步改善電流驅動。
在一些實施例中，一種記憶胞包括位於半導體基板之上的薄膜電晶體，所述薄膜電晶體包括：記憶體膜，接觸字元線；及氧化物半導體(OS)層，接觸源極線及位元線，其中所述記憶體膜設置於所述OS層與所述字元線之間，其中所述源極線及所述位元線各自包含觸及所述OS層的第一導電材料，且其中所述第一導電材料具有小於4.6的功函數。所述記憶胞更包括介電材料，所述介電材料將所述源極線與所述位元線隔開。可選地，在一些實施例中，所述第一導電材料包括LaNiO、InSnO、InZnO、CdSnO、摻雜Al的ZnO、或F-SnO。可選地，在一些實施例中，所述源極線及所述位元線各自包含第二導電材料，所述第二導電材料位於所述第一導電材料的與所述OS層相對的側上，其中所述第二導電材料不同於所述第一導電材料。可選地，在一些實施例中，所述第二導電材料包括TiN、W、Ti、MoTi、CuMgAl、Ru、Al、Ta、TaN、CuMn、或CuAlZn。可選地，在一些實施例中，所述OS層包括：第一多晶區，位於所述OS層與所述源極線之間的介面處；以及第二多晶區，位於所述OS層與所述位元線之間的介面處。可選地，在一些實施例中，所述第一多晶區包含金屬氧化物，且其中所述第一多晶區的金屬元素與所述第一導電材料的金屬元素相同。可選地，在一些實施例中，所述第一多晶區的厚度處於1奈米至10奈米的範圍內。可選地，在一些實施例中，所述第一導電材料自所述OS層至第二OS層連續地延伸，所述第二OS層位於所述第一導電材料的與所述OS層相對的側上。
在一些實施例中，一種裝置包括：半導體基板；第一記憶胞，位於所述半導體基板之上，所述第一記憶胞包括第一薄膜電晶體。所述第一薄膜電晶體包括：閘極電極，包括第一字元線的一部分；鐵電材料的第一部分，所述鐵電材料的所述第一部分位於所述第一字元線的側壁上；及第一通道區，位於所述鐵電材料的側壁上；源極線，其中所述源極線的第一部分為所述第一薄膜電晶體提供第一源極/汲極電極，其中所述源極線包含銅合金，且其中所述銅合金包含不同於銅的第一金屬；位元線，其中所述位元線的第一部分為所述第一薄膜電晶體提供第二源極/汲極電極，且其中所述位元線包含所述銅合金；以及第二記憶胞，位於所述第一記憶胞之上。可選地，在一些實施例中，所述第一金屬為Zn、Si、Mg、Ca、Ni、Co、Mo、Ti、或W。可選地，在一些實施例中，所述銅合金中的所述第一金屬的量處於0.1原子%至10原子%的範圍內。可選地，在一些實施例中，所述銅合金更包含鋁。可選地，在一些實施例中，所述銅合金的電阻率小於10毫歐每公分。
在一些實施例中，一種方法包括：圖案化出延伸穿過第一導電線的第一溝渠；沿著所述第一溝渠的側壁及底表面沈積記憶體膜；在所述記憶體膜之上沈積氧化物半導體(OS)層，所述OS層沿著所述第一溝渠的所述側壁及所述底表面延伸；在所述OS層之上沈積接觸所述OS層的第一介電材料；圖案化出延伸穿過所述第一介電材料的第二溝渠；在所述第二溝渠中沈積第一導電材料；以及對所述第一導電材料及所述OS層進行退火，以在所 述OS層與所述第一導電材料之間的介面處形成多晶區。可選地，在一些實施例中，所述第一導電材料包括TiN、W、Ti、MoTi、CuMgAl、Ru、Al、Ta、TaN、CuMn、或CuAlZn。可選地，在一些實施例中，對所述第一導電材料及所述OS層進行退火包括在至少300℃的溫度下對所述第一導電材料及所述OS層進行退火。可選地，在一些實施例中，對所述第一導電材料及所述OS層進行退火使得所述OS層的氧化銦組分與所述第一導電材料的金屬組分之間發生反應，以使所述多晶區包含金屬氧化物。可選地，在一些實施例中，所述方法更包括：在對所述第一導電材料進行退火之後，穿過所述第一導電材料圖案化出第三溝渠，其中所述第一導電材料的其餘部分設置於所述第三溝渠的相對側壁上；以及使用不同於所述第一導電材料的第二導電材料對所述第三溝渠進行填充。可選地，在一些實施例中，所述第二導電材料包括TiN、W、Ti、MoTi、CuMgAl、Ru、Al、Ta、TaN、CuMn、CuAlZn。可選地，在一些實施例中，所述方法更包括：穿過所述第一導電材料圖案化出第四溝渠；以及使用第二介電材料對所述第四溝渠進行填充。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造 並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
52:介電層
72:導電線/下部導電線/上部導電線/最頂部導電線/最底部導電線
72A、72B、72C、72D:導電線
90:記憶體膜
92:氧化物半導體(OS)層
98、98A:介電材料
106、108:導電線
200:記憶體陣列
202:記憶胞/閘極介電層
204:薄膜電晶體(TFT)/閘極電極
206:箭頭/源極/汲極區
B-B’、C-C’:橫截面/參考橫截面/線
D-D’:橫截面/線

Claims (10)

  1. 一種記憶胞，包括：薄膜電晶體，位於半導體基板之上，所述薄膜電晶體包括：記憶體膜，接觸字元線；及氧化物半導體(OS)層，接觸源極線及位元線，其中所述記憶體膜設置於所述氧化物半導體層與所述字元線之間，其中所述源極線及所述位元線各自包含觸及所述氧化物半導體層的第一導電材料，且其中所述第一導電材料包括鈦、銥、釕或導電氧化物且具有小於4.6的功函數；以及介電材料，將所述源極線與所述位元線隔開。
  2. 如請求項1所述的記憶胞，其中所述源極線及所述位元線各自包含第二導電材料，所述第二導電材料位於所述第一導電材料的與所述氧化物半導體層相對的側上，其中所述第二導電材料不同於所述第一導電材料。
  3. 如請求項1所述的記憶胞，其中所述氧化物半導體層包括：第一多晶區，位於所述氧化物半導體層與所述源極線之間的介面處；以及第二多晶區，位於所述氧化物半導體層與所述位元線之間的介面處，其中所述第一多晶區包含金屬氧化物，且其中所述第一多晶區的金屬元素與所述第一導電材料的金屬元素相同，且其中所述第一多晶區的厚度處於1奈米至10奈米的範圍內。
  4. 如請求項1所述的記憶胞，其中所述第一導電材料自所述氧化物半導體層至第二氧化物半導體層連續地延伸，所述第二氧化物半導體層位於所述第一導電材料的與所述氧化物半導體層相對的側上。
  5. 一種半導體裝置，包括：半導體基板；第一記憶胞，位於所述半導體基板之上，所述第一記憶胞包括第一薄膜電晶體，其中所述第一薄膜電晶體包括：閘極電極，包括第一字元線的一部分；鐵電材料的第一部分，所述鐵電材料的所述第一部分位於所述第一字元線的側壁上；及第一通道區，位於所述鐵電材料的側壁上；源極線，其中所述源極線的第一部分為所述第一薄膜電晶體提供第一源極/汲極電極，其中所述源極線包含銅合金，且其中所述銅合金包含不同於銅的第一金屬；位元線，其中所述位元線的第一部分為所述第一薄膜電晶體提供第二源極/汲極電極，且其中所述位元線包含所述銅合金；以及第二記憶胞，位於所述第一記憶胞之上。
  6. 一種半導體裝置的製造方法，包括：圖案化出延伸穿過第一導電線的第一溝渠；沿著所述第一溝渠的側壁及底表面沈積記憶體膜； 在所述記憶體膜之上沈積氧化物半導體(OS)層，所述氧化物半導體層沿著所述第一溝渠的所述側壁及所述底表面延伸；在所述氧化物半導體層之上沈積接觸所述氧化物半導體層的第一介電材料；圖案化出延伸穿過所述第一介電材料的第二溝渠；在所述第二溝渠中沈積第一導電材料；以及對所述第一導電材料及所述氧化物半導體層進行退火，以在所述氧化物半導體層與所述第一導電材料之間的介面處形成多晶區。
  7. 如請求項6所述的半導體裝置的製造方法，其中對所述第一導電材料及所述氧化物半導體層進行退火包括在至少300℃的溫度下對所述第一導電材料及所述氧化物半導體層進行退火。
  8. 如請求項6所述的半導體裝置的製造方法，其中對所述第一導電材料及所述氧化物半導體層進行退火使得所述氧化物半導體層的氧化銦組分與所述第一導電材料的金屬組分之間發生反應，以使所述多晶區包含金屬氧化物。
  9. 如請求項6所述的半導體裝置的製造方法，更包括：在對所述第一導電材料進行退火之後，穿過所述第一導電材料圖案化出第三溝渠，其中所述第一導電材料的其餘部分設置於所述第三溝渠的相對側壁上；以及使用不同於所述第一導電材料的第二導電材料對所述第三溝渠進行填充。
  10. 如請求項6所述的半導體裝置的製造方法，更包括：穿過所述第一導電材料圖案化出第四溝渠；以及使用第二介電材料對所述第四溝渠進行填充。
TW110107361A 2020-06-30 2021-03-02 記憶胞、半導體裝置及其製造方法 TWI776411B (zh)

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