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TW201843811A - 半導體記憶體 - Google Patents

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TW201843811A
TW201843811A TW106131740A TW106131740A TW201843811A TW 201843811 A TW201843811 A TW 201843811A TW 106131740 A TW106131740 A TW 106131740A TW 106131740 A TW106131740 A TW 106131740A TW 201843811 A TW201843811 A TW 201843811A
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oxide semiconductor
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勉
荒井史
池田圭司
上田知正
藤信美
田中千加
三浦健太郎
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日商東芝記憶體股份有限公司
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Abstract

依照一實施例，一種半導體記憶體，包含：位元線；源極線；柱，延伸於第一方向且包含氧化物半導體層；第一、第二及第三層，沿著該第一方向配置且與該柱之側面相對；記憶胞，位在該第一層與該柱之間的相交處，該記憶胞包含在該氧化物半導體層中之電荷儲存層；第一電晶體，位在該第二層與該柱之間的相交處；及第二電晶體，配置在該第三層與該柱之間的相交處。該氧化物半導體層之第一端在該第一方向中與該源極線相接觸，且該氧化物半導體層之第二端在該第一方向中與該位元線電性不連接。

Description

半導體記憶體
在本文中所述之實施例整體而言係關於半導體記憶體。
近年來，由資訊終端、網際網路及雲端服務所使用的資料量急劇地增加。根據此點，記憶體裝置需要具有增加的容量且降低位元成本。 　　理想的記憶體裝置係以高速來運作之非揮發性半導體裝置，其具有高儲存密度，且具有降低的位元成本。然而，在該情況下，不存在任何滿足所有這些要求的記憶體裝置，以及為用戶提供了適合於特定目的之記憶體裝置。
及
通常，依照一實施例，半導體記憶體係包含：位元線；源極線；沿著第一方向從該位元線向該源極線延伸且包含氧化物半導體層的柱；第一、第二及第三導電層，其沿著該第一方向來配置且與該柱之側面相對；記憶胞，其被配置於該第一導電層與該柱之間的第一相交處，該記憶胞包含位於該氧化物半導體層中的電荷儲存層；第一電晶體，其被配置於該第二導電層與該柱之間的第二相交處；及第二電晶體，其被配置於該第三導電層與該柱之間的第三相交處，其中，該氧化物半導體層在該第一方向上之第一端係與該源極線相接觸，而該氧化物半導體層在該第一方向上之第二端係與該位元線電性不連接。 [實施例] 　　將參照圖1至圖37來描述依照實施例之半導體記憶體。在以下的描述中，具有相同功能及組態之元件將由相同的元件標號來表示。在以下所描述之實施例中，在藉由於結尾處具有用於區分之數字或字母之元件標號(例如，字線WL、位元線BL、各種電壓及信號)來表示之結構元件不需要彼此區分的情況下，係省略於結尾處之數字或字母。 [1]第一實施例 　　將參照圖1至17來描述依照第一實施例之半導體記憶體。 (1)基本實例 　　將參照圖1至圖7來描述依照本實施例之半導體記憶體之基本實例。 ＜結構＞ 　　將參照圖1至圖3來描述依照本實施例之半導體記憶體之基本實例之組態。 　　圖1係繪示本實施例之半導體記憶體之控制單元的鳥瞰圖。 　　本實施例之半導體記憶體係包含複數個控制單元(基本元件)MU。在本實施例之半導體記憶體1中，於圖1中所展示之控制單元MU係被使用為用於儲存資料之基本結構元件。每個控制單元MU被組態成用以儲存(保存)不小於1位元的資料。在以下所給出之描述中，控制單元MU將被稱之為記憶體單元。 　　如在圖1中所展示的，記憶體單元MU係包含複數個導電層(互連件)SGX、SGY及WL以及柱PLR。 　　記憶體單元MU係被設置於用作源極線SL之導電層與用作位元線BL之導電層之間。在位於記憶體單元MU之Z方向上的一端處，源極線SL被設置在柱PLR之上方部分上。在位於記憶體單元MU之Z方向上的另一端處，位元線BL被設置在柱PLR之下方部分處。記憶體單元MU之一端被連接至位元線BL，而記憶體單元MU之另一端被連接至源極線SL。 　　導電層SGX、SGY及WL在Z方向上被堆疊於基板90之表面上。在Z方向上鄰近之導電層SL、SGX、SGY、WL及BL之各別的鄰近層之間設置有絕緣層(未圖示)。絕緣層將導電層SL、SGX、SGY、WL及BL電性分離。 　　源極線SL(最上層)被定位於包含導電層SGX、SGY及WL(及絕緣層)之堆疊的上端處，而位元線BL(最下層)被定位於堆疊的下端處。導電層SGX係比源極線SL低一層的層。導電層WL係比位元線BL高一層的層。導電層SGY被定位於導電層SGX與導電層WL之間。 　　導電層SGX係例如在X方向上延伸。導電層SGY及WL係在大致上垂直於X方向之Y方向上延伸。Z方向係大致上垂直於由X方向及Y方向所界定之二維平面的方向。 　　導電層WL被使用為記憶體單元MU中的字線WL。導電層SGX及SGY被使用為記憶體單元MU中的截止閘極線。如稍後將描述的，除了位元線BL、源極線SL及字線WL之外，係藉由控制截止閘極線SGX及SGY來控制記憶體單元MU之資料寫入及資料保存。 　　柱PLR係被設置於導電層SGX、SGY及WL之堆疊內部。柱PLR係被定位於導電層SL與BL之間且沿著Z方向來延伸。柱PLR沿著Z方向穿透導電層SGX、SGY及WL。柱PLR之上端與導電層SL之底部表面相接觸。柱PLR之下端與導電層BL之上方表面相接觸。支柱PLR具有其中沿著平行於X-Y平面之方向(橫截面)而從柱PLR之中心向外部周圍(X方向或Y方向)堆疊有複數個層之結構。 　　記憶體單元MU係包含複數個元件MC、SX及SY。 　　元件MC、SX及SY被設置在柱PLR與導電層WL、SGX及SGY之間的各別相交處。 　　元件MC被設置於柱PLR與沿著Y方向延伸之導電層WL之間之相交處。元件MC作用為記憶體單元MU之資料保存部分。元件MC使用被包括在柱PLR中之氧化物半導體層來保存(儲存)資料。例如，元件MC係具有堆疊閘極結構之場效電晶體。 　　在以下之描述中，元件MC將被稱之為記憶胞MC。 　　元件SX被設置於柱PLR與沿著X方向延伸之導電層SGX之間之相交處。元件SX係由柱PLR及導電層SGX所形成的場效電晶體。元件SX係作用為用於在X方向上控制在記憶胞MC中之資料保存狀態的元件。元件SX係作用為用於在資料寫入時相對於X方向來選擇記憶體單元MU之選擇元件。 　　元件SY被設置於柱PLR與沿著Y方向延伸之導電層SGY之間之相交處。元件SY係由柱PLR及導電層SGY所形成之場效電晶體。元件SY係作用為用於在Y方向上控制在記憶胞MC中之資料保存狀態的元件。元件SY係作用為用於在資料寫入時相對於Y方向來選擇記憶體單元MU之選擇元件。 　　在以下之描述中，元件SX及SY將被稱之為截止電晶體SX及SY。在記憶體單元MU中，截止電晶體SX及SY以及記憶胞MC係沿著Z方向而被配置在柱PLR之側面上。 　　圖2及圖3係本實施例之半導體記憶體之記憶體單元MU的截面圖。 　　圖2係繪示記憶體單元MU之平面結構的俯視圖。圖3係展示記憶體單元MU之截面結構。在圖2中，係展示由X方向及Y方向所界定之平面的截面。 　　如在圖2及圖3中所展示的，柱PLR被設置在導電層SGX、SGY及WL(以及絕緣層)中所形成的孔(穿孔)中。例如，柱PLR具有圓柱形結構。 　　在此種情況下，如在圖2中所展示的，柱PLR係包含以Z方向為中心軸而同心地配置的複數個層(薄膜)。在導電層WL(及導電層SGX及SGY以及絕緣層)與柱PLR之中心部分(軸向部分)60之間提供複數個層61、62、63及64。 　　層(軸向部分)60具有圓柱形結構。層60係由絕緣材料所形成。例如，層60之材料係氧化矽。 　　層61係被設置在層60之側面上(側面係與X-Y平面平行的表面，且亦將被稱之為外部周圍表面)。層61被定位於層60與層62之間。層61具有圓柱形結構。 　　層61係半導體層。在以下之描述中，層61將稱之為半導體層61。 　　半導體層61之材料係從多晶矽(Si)、多晶鍺(Ge)、多晶矽鍺(SiGe)、氧化物半導體(例如，InGaZnO)、二維半導體材料(例如，MoS2 或WSe2 )等等中選擇。半導體層61可包括包含這些材料之至少兩個薄膜的層壓薄膜，例如，具有矽及鍺的層壓薄膜或具有兩個或更多個二維半導體材料的層壓薄膜。 　　層62係被設置在層61之側面(外部周圍表面)上。層62係被設置在層61與層63之間。層62具有圓柱形結構。 　　層62係由絕緣材料所形成。在以下之描述中，層62亦將被稱之為絕緣層。例如，絕緣層62之材料係從氧化矽、氮氧化矽、高介電常數材料(例如，氧化鋁、氧化鉿或氧化鋯)等等中選擇。絕緣層62可以係這些材料的混合物薄膜或其之層壓薄膜。 　　絕緣層62之薄膜厚度係被設定在1奈米(nm)至10奈米(nm)的範圍內。理想的是，絕緣層62之薄膜厚度係被設定在例如3奈米(nm)至7奈米(nm)的範圍內。 　　層63係被設置在層62之側面(外部周圍表面)上。層63係被設置在層62與層64之間。層63具有圓柱形結構。 　　層63係由氧化物半導體所形成。在以下之描述中，層63將被稱之為氧化物半導體層63。 　　氧化物半導體層63之材料係具有銦(In)、鎵(Ga)、鋅(Zn)或錫(Sn)之氧化物，或此種氧化物的混合物(化合物)。例如，氧化物半導體層63之材料係InGaZnO或InGaSnO。氧化物半導體層63之材料可被使用為半導體層61。 　　氧化物半導體層63之薄膜厚度被設定在1奈米(nm)至15奈米(nm)的範圍內。理想的是，氧化物半導體層63之薄膜厚度係被設定在例如3奈米(nm)至10奈米(nm)的範圍內。 　　層64係被設置在層63之側面(外部周圍表面)上。層64係被設置在層63與導電層WL(及導電層SGX及SGY以及絕緣層)之間。 　　層64係由絕緣材料所形成。在以下之描述中，層64亦將被稱之為絕緣層。 　　絕緣層64係由與絕緣層62相同的材料所形成。絕緣層64之薄膜厚度係與絕緣層62之薄膜厚度相等或接近相等。絕緣層64之材料可不同於絕緣層62之材料。絕緣層64之薄膜厚度可與絕緣層62之薄膜厚度不同。 　　層61、62、63及64之厚度係如以平行於X-Y平面之方向所測量之厚度。 　　如在圖3中所展示的，在基板90上設置有用作為位元線BL之導電層80。 　　用作為字線WL之導電層81、用作為截止閘極線SGY之導電層82及用作為截止閘極線SGX之導電層83被堆疊在位元線BL上方。 　　導電層81、​​82及83被各自的絕緣層(未圖示)所覆蓋。 　　用作為源極線SL之導電層84係被設置在導電層83上方，其中插置一絕緣層。 　　柱PLR之半導體層61在Z方向上的一端(底部部分)係與導電層80直接接觸。半導體層61在Z方向上之另一端(頂部部分)係與導電層84直接接觸。例如，在柱PLR之底部部分中，半導體層61被設置在導電層80與絕緣層60之間。絕緣層60在Z方向上之底部部分係與半導體層61相接觸。 　　導電層80、83及84沿著X方向延伸，而導電層81及82沿著Y方向延伸。 　　在柱PLR之氧化物半導體層63(OS)中，氧化物半導體層63(OS)在Z方向上之底部部分係與形成在導電層80上的絕緣層89接觸。絕緣層89被設置在導電層80與氧化物半導體層63之間。氧化物半導體層63藉由絕緣層89而與導電層80分離。氧化物半導體層63在Z方向上之上方部分係與導電層84直接接觸。 　　在絕緣層89中設置有穿孔(開口部分)。絕緣層60及半導體層61被設置在絕緣層89之孔的內部。例如，在絕緣層89之孔中，絕緣層62被設置在絕緣層89之側面與半導體層61之側面之間。在絕緣層89之孔中不設置氧化物半導體層63或絕緣層64。 　　絕緣層62在Z方向上之底部部分係與例如導電層80相接觸。絕緣層64在Z方向上之底部部分係與例如絕緣層89相接觸。絕緣層62及64在Z方向上之上方部分係與導電層84相接觸。 　　記憶胞MC係由定位於導電層81與柱PLR之間之相交處附近的構件所形成。例如，記憶胞MC係具有包含由氧化物半導體層63所構成之電荷儲存層之堆疊閘極結構之場效電晶體。 　　導電層81係被使用為字線WL，且亦被使用為電晶體(記憶胞)MC之控制閘極電極。例如，字線WL亦被稱之為控制閘極線。 　　氧化物半導體層63之與導電層81相對的部分CS係被使用為記憶胞MC之電荷儲存層CS(電荷儲存層亦將被稱之為浮動閘極)。氧化物半導體層63之部分CS係作用為記憶胞MC之資料保存部分。 　　半導體層61係被使用為電晶體MC之通道區域。絕緣層62係被使用為電晶體MC之閘極絕緣薄膜。絕緣層64係作用為用於從導電層81分離氧化物半導體層63之阻擋層。絕緣層64可被使用為定位於導電層(閘極電極)81與氧化物半導體層(電荷儲存層)63之間之閘極絕緣薄膜。 　　例如，記憶胞MC係被組態成用以在氧化物半導體層63係空乏的狀態下呈現常導通電晶體之性質。由此，半導體層61係n型半導體層或高濃度n型半導體層(n+ 型半導體層)。 　　在以下之描述中，記憶胞MC之半導體層61可被稱之為感測部分或讀取部分。使用記憶胞MC之半導體層61作為通道區域之電晶體部分可被稱之為感測電晶體或讀取電晶體。 　　截止電晶體SY係由定位於導電層82與柱PLR之間之相交處附近的構件所形成。 　　導電層82係被使用為截止閘極線SGY，且亦被使用為電晶體SY之閘極電極。位於電晶體SY中之氧化物半導體層63係被使用為源極線SL與電荷儲存層CS之間之通道區域。電晶體SY之絕緣層64係被使用為用於氧化物半導體層63之通道區域的閘極絕緣薄膜。 　　位於電晶體SY中之半導體層61係被使用為源極線SL與位元線BL之間之通道區域。電晶體SY之絕緣層62係被使用為用於半導體層61之閘極絕緣薄膜。 　　截止電晶體SX係由定位於導電層81與柱PLR之間之相交處附近的構件所形成。 　　導電層83係被使用為截止閘極線SGX，且亦被使用為電晶體SX之閘極電極。位於電晶體SX中之氧化物半導體層63係被使用為源極線SL與電荷儲存層CS之間之通道區域。位於電晶體SX中之絕緣層64係被使用為用於氧化物半導體層63之通道區域的閘極絕緣薄膜。 　　位於電晶體SX中之半導體層61係被使用為源極線SL與位元線BL之間之通道區域。位於電晶體SX中之絕緣層62係被使用為用於半導體層61之閘極絕緣薄膜。 　　在本實施例之半導體記憶體中，記憶體單元MU之氧化物半導體層63係在記憶胞MC與源極線SL之間連續的薄膜。 　　在以下之描述中，為了簡化的目的，使用電晶體SX及SY中之半導體層61之通道區域(電流路徑)可被稱之為第一電流路徑，而使用電晶體SX及SY中之氧化物半導體層63之通道區域(電流路徑)可被稱之為第二電流路徑。取決於電晶體SX及SY的操作，形成於電晶體SX及SY中之半導體層61中之通道可以係寄生通道。 　　當資料被寫入於記憶胞MC中時，截止電晶體SX及SY被組態成係處於導通狀態中。截止電晶體SX及SY在寫入操作中係選擇記憶體單元MU(記憶胞)，且亦用作為源極線SL與電荷儲存層CS之間的電荷沿著其移動的路徑。 　　當資料被保存在記憶胞MC中或從記憶胞MC讀取資料時，截止電晶體SX及SY被組態成係處於斷開狀態中。當資料被保存或讀取時，截止電晶體SX及SY係截止記憶胞MC之電荷儲存層CS與源極線SL之間的電荷移動。結果，電荷儲存層CS可被設定處於電浮動狀態。 　　截止電晶體SX及SY可被稱之為胞電晶體、轉移閘極電晶體或選擇電晶體。截止閘極線SGX及SGY可被稱之為字線、轉移閘極線或選擇閘極線。 　　例如，本實施例之半導體記憶體之記憶胞(記憶體單元)係具有大約4F2 的胞尺寸(在X-Y平面中的區域)。｢F｣係可藉由微影來形成的最小尺寸(最小線寬)。 　　本實施例之半導體記憶體之上述記憶體單元MU可使用已知的薄膜沈積技術、微影技術及蝕刻技術來形成。 　　圖4係繪示本實施例之半導體記憶體之記憶體單元的電路。 　　如在圖4中所展示的，記憶胞MC之一端(亦即，源極/汲極中之一者)係被連接至位元線BL。記憶胞MC之另一端係被連接至源極線SL。 　　記憶胞之電荷儲存層CS係經由用作為電晶體SX及SY之電流路徑的氧化物半導體層OS而被連接至源極線SL。利用此種組態，藉由導通或關斷電晶體SX及SY來控制電荷儲存層CS與源極線SL之間之電傳導。 ＜原理及操作＞ 　　將參照圖5至圖7來描述構成本實施例之半導體記憶體之記憶體單元(記憶胞)的原理。 　　圖5係繪示本實施例之半導體記憶體之記憶體單元(記憶胞)的特性。 　　在圖5中，圖之橫軸係表示記憶胞(電晶體)之閘極電壓，而圖之縱軸係表示記憶胞之汲極電流。在圖5中，實線A1係表示當電子在記憶胞之電荷儲存層中累積時，電晶體之V-I特性。虛線A2係表示當電子在記憶胞之電荷儲存層中係空乏的狀態下時，電晶體之V-I特性。 　　如上所述，記憶胞MC係在位於電荷儲存層(氧化物半導體層)63中之電子係空乏的狀態下之常導通電晶體。因此，如由特性曲線A2所指示的，記憶胞MC具有在位於電荷儲存層63中之電子係空乏的狀態下之負臨限電壓Va1。 　　當常導通記憶胞MC之閘極電壓係為0V時，記憶胞MC係處於導通狀態中。在此種情況下，記憶胞MC輸出電流值為I1的汲極電流。 　　如由特性曲線A1所指示的，記憶胞MC之臨限電壓在電子累積於電荷儲存層63中的狀態下增加。藉由控制位於電荷儲存層63中之電荷量，記憶胞MC被改變成常斷開電晶體。 　　例如，當常斷開記憶胞MC之閘極電壓係0V時，記憶胞MC係處於斷開狀態中。在此種情況下，記憶胞之汲極電流係大致上為0。當向其施加高於正臨限電壓Va2的閘極電壓時，其之電荷儲存層處於累積狀態中之記憶胞MC係被導通。由此，其之電荷儲存層處於累積狀態中之記憶胞MC係輸出汲極電流。 　　藉由將汲極電流之量值(記憶胞之導通/斷開狀態)與資料相聯結，其可區分記憶胞MC係儲存｢1｣資料或｢0｣資料。 　　例如，當電荷儲存層63係處於空乏狀態中時，認為｢0｣資料被儲存在記憶胞MC中，而當電荷儲存層63係處於累積狀態中時，認為｢1｣資料被儲存在記憶胞MC中。 　　在此種情況下，具有0V之閘極電壓被施加至記憶胞MC之控制閘極電極(字線WL)作為讀取電壓。藉由如此做，可基於汲極電流的量值來區分位於記憶胞MC中的資料係｢1｣資料或｢0｣資料。 　　如上所述，記憶胞MC之臨限電壓係根據在記憶胞MC之氧化物半導體層63之電荷儲存層CS中是否存在電荷(電子)而變化。結果，在將大於預定值之讀取電壓施加至記憶胞MC之閘極的情況下，汲極電流之量值係根據電荷儲存層CS中的電荷量而改變。 　　藉由利用上述之特性，本實施例之半導體記憶體的記憶胞MC可儲存1位元或更多的資料。 　　圖6係繪示如何對本實施例之半導體記憶體之記憶體單元(記憶胞)執行寫入操作之示意圖。 　　如在圖6中所展示的，當執行寫入操作時，電荷被儲存在記憶胞MC之電荷儲存層CS中。 　　在本實施例之半導體記憶體中，電子(e- )經由形成於處於導通狀態中之截止電晶體SX及SY中之氧化物半導體層63中的通道(儲存層)而從源極線SL被供應至電荷儲存層CS。 　　在本實施例中，電子以平行於電荷儲存層CS之層表面(氧化物半導體膜63之薄膜表面)的方向被供應至記憶胞MC之電荷儲存層CS(或從其被釋放)。在本實施例中，電荷儲存層CS之層表面係大致上平行於Z方向。 　　為了在電荷儲存層63中儲存(累積)電荷，記憶胞MC之控制閘極電極81(字線WL)被施加有例如正電壓VWR。結果，記憶胞MC係被設定處於導通狀態中。 　　在本實施例之半導體記憶體中，當對選定的記憶體單元MU執行寫入操作時，截止電晶體SX及SY之閘極電極82及83係被施加有電晶體SX及SY的導通電壓Von。 　　結果，在電晶體SX及SY之氧化物半導體層63中形成通道。 　　記憶胞MC之電荷儲存層CS係經由形成於電晶體SX及SY之氧化物半導體層63中的通道電而被電連接至源極線SL。源極線SL被施加有具有電壓值VX(例如，0V或低於電壓VWR的正電壓)之電壓。例如，位元線BL被施加有與源極線SL之電壓相同的電壓。 　　因為源極線SL與電荷儲存層63之間的連接，所以在與記憶胞MC之控制閘極電極81相對的電荷儲存層63中引致了電子(e- )。 　　在控制閘極電極81被施加有電壓VWR的狀態下，截止電晶體SX及SY之閘極電極82及83係被施加有電晶體SX及SY之截止電壓(例如，具有0V的電壓)。因為向閘極電極82及83施加0V電壓，所以通道從氧化物半導體層63之與閘極電極82及83相對的那些部分消失。因此，在截止電晶體SX及SY中，氧化物半導體層63之通道區域被設定為處於空乏狀態中。 　　結果，其中累積記憶胞MC之電荷的電荷儲存層CS係與源極線SL電性不連接。 　　由於截止電晶體SX及SY係處於斷開狀態中，所以防止電子從電荷儲存層CS洩漏至源極線SL。 　　在電荷儲存層CS與源極線SL電性不連接之後，記憶胞MC之控制閘極電極81被設置為處於電浮動狀態中或被設置為0V。此外，對源極線SL及位元線BL施加0V之電壓。 　　因此，記憶胞MC係保持處於其中電子被儲存(累積)於電荷儲存層CS中之狀態中。 　　由於電荷被儲存在電荷儲存層CS中，所以記憶胞MC被改變成常斷開電晶體。 　　為了將記憶胞MC之電荷儲存層CS設定為處於空乏狀態中，當在截止電晶體SX及SY之氧化物半導體層63中產生通道時，則將0V之電壓VWR施加至記憶胞MC之控制閘極電極(字線)。 　　因此，電子從電荷儲存層CS釋放，而沒有在記憶胞MC之電荷儲存層CS中引致電子。結果，記憶胞MC之電荷儲存層63被設定為處於空乏狀態中。 　　以上述之方式，資料被寫入於本實施例之半導體記憶體中的記憶胞MC中。 　　如上所述，電荷儲存層CS在電子被儲存的狀態與沒有任何電子被儲存的狀態之間切換，且因此，記憶胞MC可保存1位元資料。 　　將參照圖7來給出關於記憶胞如何在本實施例之半導體記憶體中保存資料之說明。 　　圖7係繪示當資料被保存於本實施例之半導體記憶體中之記憶胞中時能帶隙狀態係為如何的示意圖。在圖7中，係基於記憶胞MC與截止電晶體SX及SY之間之位置關係來展示位於被使用於電荷儲存層之氧化物半導體之導帶之下端處的能量Ec及位於價帶之上端處的能量Ev。 　　如在圖7中所展示的，在連續的氧化物半導體層OS上係設置有記憶胞MC及截止電晶體SX及SY。 　　當電子(e- )被累積在電荷儲存層CS中時，在記憶胞MC中之氧化物半導體層OS之能量位階Ec係低於費米位階Ef。 　　被使用於電荷儲存層CS之氧化物半導體之能帶隙(即，能量Ec與能量Ev之間之差值)係大約為矽之能帶隙的三倍。例如，InGaZnO之能帶隙係大約為3.5 eV。 　　因此，即使當電子(e- )被儲存在記憶胞之電荷儲存層CS中時，由於氧化物半導體之導帶與價帶之間之帶間隧穿所導致之電子的洩漏係可忽略的。 　　因此，除非截止電晶體SX及SY兩者皆被導通，否則記憶胞MC之電荷儲存層CS中的電子係被保存在氧化物半導體層OS中，且不被釋放至源極線SL。 　　即使記憶胞MC之電荷儲存層CS不是與其他構件隔離的浮動閘極，本實施例之半導體記憶體之記憶胞MC亦可以大致上非揮發性的方式來保存資料。 (2)具體實例 　　將參照圖8至圖13來描述依照本實施例之半導體記憶體的具體實例。 ＜電路配置＞ 　　圖8係繪示本實施例之半導體記憶體之組態實例的方塊圖。 　　如在圖8中所展示的，本實施例之半導體記憶體1係被電連接至主機裝置9。主機裝置9係例如記憶體控制器或處理器(例如，CPU)。 　　半導體記憶體1係回應於從主機裝置9所供應之請求或指令而操作。主機裝置9被設置在半導體記憶體1之外部。若如此需要的話，則半導體記憶體1可被設置在主機裝置9的內部。 　　當操作半導體記憶體1時，主機裝置9將命令、位址及各種控制信號傳送至半導體記憶體1。 　　當對半導體記憶體1執行寫入操作時，主機裝置9與寫入命令一起將欲被寫入的資料(欲被記錄的資料)傳送至半導體記憶體1。當對半導體記憶體1執行讀取操作時，主機裝置9接收從半導體記憶體1所讀取的資料，以作為對讀取命令的回應。 　　本實施例之半導體記憶體1係包含記憶胞陣列10、解碼器11、列控制電路12、行控制電路13、寫入/讀取電路14、輸入/輸出電路15、電壓產生電路16及定序器17。 　　記憶胞陣列10係包含複數個記憶體單元MU。 　　記憶胞陣列10係包含一或多個子陣列。每個子陣列係包含複數個位元線(例如，256至4096個位元線)、複數個源極線SL(例如，256至4096個源極線)及複數個字線(例如，8至512個字線)。 　　在記憶胞陣列10係包含一或多個子陣列的情況下，子陣列或每個子陣列係包含複數個第一截止閘極線SGX(例如，256至4096個線)及複數個截止閘極線SGY(例如，8至512個線)。 　　解碼器11係解碼從主機裝置9所供應之位址。記憶胞陣列10之行位址及記憶胞陣列10之列地址係由解碼器11來進行解碼。 　　列控制電路12係基於由解碼器11所獲得之解碼位址結果來控制記憶胞陣列10之列。列控制電路12選擇相對應於相對於記憶胞陣列10之X方向來解碼之列位址之記憶體單元MU。例如，列控制電路12係包含字線驅動器(字線選擇電路)。 　　行控制電路13係基於由解碼器11所獲得之解碼位址結果來控制記憶胞陣列10之行。行控制電路13選擇相對應於相對於記憶胞陣列10之Y方向來解碼之行位址之記憶體單元MU。例如，行控制電路13係包含位元線驅動器(位元線選擇電路)。 　　寫入/讀取電路14係基於寫入命令及讀取命令而對在記憶胞陣列10中所選定的記憶體單元MU執行資料寫入操作及資料讀取操作。例如，寫入/讀取電路14係包含寫入驅動器(及吸收器)、讀取驅動器及感應放大器。 　　輸入/輸出電路15係作用為半導體記憶體1之內部介面。輸入/輸出電路15接收從主機裝置9所供應之資料、命令、控制信號及位址。輸入/輸出電路15將從記憶胞陣列10所接收到的資料供應至主機裝置9。例如，輸入/輸出電路15係包含可暫時地儲存資料、命令、信號及位址的鎖存電路。 　　電壓產生電路16產生被使用於寫入操作及讀取操作之各種電壓。電壓產生電路16將產生的電壓供應至列控制電路12、行控制電路13及寫入/讀取電路14。 　　基於命令及控制信號，定序器17係控制半導體記憶體1之電路10至16的操作，使得可執行由主機裝置9所請求或指示之操作。 　　例如，本實施例之半導體記憶體1係採用氧化物半導體作為電荷儲存層(記憶體薄膜)之隨機存取記憶體。 　　圖9係依照本實施例之隨機存取記憶胞陣列的等效電路圖。關於圖9，將省略與那些參照圖4來說明之內容大致上相似之內容之描述。 　　在圖9中，為了簡單的目的，僅繪示以2×2矩陣配置之記憶體單元MU，其被包括在以記憶胞陣列之m×n矩陣配置之記憶體單元中。標號m及n係不小於2之自然數。 　　如在圖9中所展示的，在記憶胞陣列10中，複數個記憶體單元MU(在此實例中係四個記憶體單元)係沿著X方向及沿著Y方向配置。 　　根據記憶體單元MU之數量，在記憶胞陣列10中係配置複數個源極線SL(SL＜0＞及SL＜l＞)(在此實例中係兩個源極線)。沿著X方向配置之複數個記憶體單元MU(在此實例中係兩個記憶體單元)在一端處係被連接至每個源極線SL。 　　根據記憶體單元MU的數量，在記憶胞陣列10中係配置複數個位元線BL(BL＜0＞及BL＜l＞)(在此實例中係兩個位元線)。沿著X方向配置之複數個記憶體單元MU(在此實例中係兩個記憶體單元)在另一端處係被連接至每個位元線BL。 　　根據記憶體單元MU之數量，在記憶胞陣列10中係配置複數個截止閘極線SGX(SGX＜0＞及SGX＜1＞)(在此實例中係兩個截止閘極線)。每個截止閘極線SGX係被連接至沿著X方向配置之複數個記憶體單元MU(在此實例中係兩個記憶體單元)之截止電晶體SX之閘極。 　　根據記憶體單元MU之數量，在記憶胞陣列10中係配置複數個截止閘極線SGY(SGY＜0＞及SGY＜1＞)(在此實例中係兩個截止閘極線)。每個截止閘極線SGY被連接至沿著Y方向配置之複數個記憶體單元MU(在此實例中係兩個記憶體單元)之截止電晶體SY之閘極。 　　根據記憶體單元MU的數量，在記憶胞陣列10中係配置複數個字線WL(WL＜0＞及WL＜1＞)(在此實例中係兩個字線)。每個字線WL係被連接至沿著Y方向配置之複數個記憶體單元MU(在此實例中係兩個記憶體單元)之記憶胞MC之閘極。 　　如從以上可看出的，記憶胞MC之電荷儲存層(氧化物半導體層)CS係經由電晶體SX及SY之氧化物半導體層63之通道區域而被連接至源極線SL。 ＜配置實例＞ 　　將參照圖10至圖12來描述本實施例之半導體記憶體(例如，隨機存取記憶體)之記憶胞陣列之組態實例。 　　圖10係繪示本實施例之半導體記憶體之記憶胞陣列之組態實例的鳥瞰圖。 　　圖11及圖12係繪示本實施例之半導體記憶體之記憶胞陣列之組態實例的截面圖。圖11係展示記憶胞陣列之X-方向的截面結構。圖12係展示記憶胞陣列之Y-方向的截面結構。 　　在圖10至圖12中，僅繪示以2×2矩陣配置之記憶體單元，其被包括在如在圖9中以m×n矩陣配置之記憶體單元中。 　　在參照圖10至圖12所給出之描述中，將省略與那些參照圖1至圖3來說明之內容大致上相似之內容之描述。 　　如在圖10至圖12中所展示的，在記憶胞陣列10中，複數個記憶體單元MU沿著X方向及Y方向而被配置在半導體基板91上的基板(絕緣層)90上方。 　　在基板(絕緣層)90上配置複數個位元線BL(BL＜0＞及BL＜1＞)。各位元線BL係沿著X方向來延伸。位元線BL係沿著Y方向配置。 　　沿著X方向配置之複數個記憶體單元MU(在此實例中係兩個記憶體單元)係被配置在一個位元線BL上。 　　複數個源極線SL(SL＜0＞及SL＜l＞)被配置在記憶體單元MU上方。 　　各源極線SL被配置在沿著X方向配置之記憶體單元MU上。 　　例如，各源極線SL係經由源極線接點87而被連接至柱PLR之半導體層(例如，n+ 型多晶矽層)61。 　　半導體層61從源極線SL延伸至位元線BL。 　　氧化物半導體層(例如，InGaZnO層)63係從絕緣層89之上方表面沿著Z方向而延伸至源極線SL。氧化物半導體層63係藉由絕緣層89而與位元線BL隔離。 　　氧化物半導體層63與源極線SL直接接觸。例如，氧化物半導體層63係被設置在絕緣層(層間絕緣薄膜)99A之上方表面與源極線SL之底部表面之間。源極線SL之底部表面與絕緣層99A上方之氧化物半導體層63相接觸。藉由此組態，與在僅氧化物半導體層63之端部部分與源極線SL相接觸之情況下相比，源極線SL與氧化物半導體層63之間之接觸區域係增加。結果，本實施例之記憶體裝置的特徵在於，源極線SL與氧化物半導體層63之間的電阻可減小，且在寫入操作中允許電子在源極線SL與電荷儲存層CS之間以高速來移動。 　　例如，氧化物半導體層63在鄰近於X方向之記憶體單元MU之間係連續的。氧化物半導體層63在鄰近於Y方向之記憶體單元MU之間係不連接的。氧化物半導體層63可在鄰近於Y方向之記憶體單元MU之間係連續的。例如，在氧化物半導體層63與絕緣層99A之上方表面之間設置絕緣層64。 　　用作為字線WL(WL＜0＞及WL＜l＞)之導電層81及用作為截止閘極線SGY(SGY＜0＞及SGY＜l＞)之導電層82係沿著Y方向來延伸。導電層81及導電層82與沿著Y方向配置之複數個柱PLR相交。 　　用作為截止閘極線SGX(SGX＜0＞及SGX＜1＞)之導電層83係沿著X方向來延伸。導電層83係與沿著X方向配置之複數個柱相交。 　　例如，可在被設置於記憶胞陣列10下方的半導體基板(半導體區域)91上配置複數個場效電晶體(例如，MOS電晶體)Tr及金屬互連INT。場效電晶體Tr係被使用為半導體記憶體1之電路11至17。 　　各電晶體Tr係被配置在半導體基板91中之井區域910上。 　　電晶體Tr之閘極電極911係被設置在其中插置有閘極絕緣薄膜912的兩個源極/汲極區域913與914之間的通道區域上。 　　例如，每個金屬互連INT係經由形成於電晶體Tr之源極/汲極區域913、914上的接點CP而電連接至電晶體Tr。金屬互連INT將複數個電晶體Tr電連接在一起，且將電晶體Tr與記憶體單元MU電連接在一起。 　　在圖11及圖12中，每個電晶體Tr係平面型的電晶體。取而代之，可在半導體基板91上之位於記憶胞陣列10下方的位置處設置三維場效電晶體(諸如FinFET)或埋設式閘極結構電晶體。 ＜操作實例＞ 　　將參照圖13來描述本實施例之半導體記憶體(例如，隨機存取記憶體)之操作實例。 　　圖13係繪示本實施例之隨機存取記憶體之操作實例的時序圖。 　　在以下之描述中，截止電晶體之截止電壓係具有在氧化物半導體層中不產生通道的電壓值。截止電晶體之導通電壓係具有在氧化物半導體層中產生通道之電壓值。截止電晶體之導通電壓及截止電壓係根據截止電晶體的特性而變化。 　　在以下之描述中，被選定為操作目標之記憶體單元及記憶胞將分別地被稱之為選定的單元及選定的胞。相反地，未被選定的記憶體單元及記憶胞將分別地被稱之為未選定的單元及未選定的胞。 (a)寫入操作 　　在寫入操作中，主機裝置9向隨機存取記憶體1傳送寫入命令、各種控制信號、指示資料寫入目標之位址及欲被寫入於記憶胞中的資料(在下文中被稱之為寫入資料)。 　　隨機存取記憶體1係基於命令及控制信號而對由位址所指示之選定的單元(選定的胞)執行資料寫入操作。 　　基於命令及控制信號，定序器17係控制隨機存取記憶體1之電路。基於由解碼器11所獲得之解碼位址結果，列控制電路12及行控制電路13係啟用及停用記憶胞陣列10之互連件。寫入/讀取電路14基於從輸入/輸出電路15所供應之寫入資料來判定欲被施加至記憶胞陣列10之互連件(例如，選定的字線)的電壓。例如，在寫入/讀取電路14中驅動寫入驅動器。 　　結果，用於寫入操作之各種電壓被施加至記憶胞陣列10之互連件。 　　如在圖13中所展示的，在寫入操作中，將0V之電壓施加至未選定的字線WLx、未選定的源極線SLx、未選定的位元線BLx及未選定的截止閘極線SGXx及SGYx。 　　結果，未選定的記憶體單元MU係被停用。在每個未選定的記憶體單元MU中，兩個截止電晶體SX及SY中之至少一者係被設定為處於斷開狀態中。因此，在未選定的單元MU中，未選定的胞MC之電荷儲存層CS係藉由處於斷開狀態之截止電晶體SX及SY而與源極線SL電性不連接。 　　例如，在連接至選定的源極線SLs及選定的截止閘極線SGXs之未選定的單元MU中，連接至未選定的截止閘極線SGYx之電晶體SY係處於斷開狀態中。因此，即使選定的源極線SLs被施加有電壓，且選定的截止閘極線SGXs被施加有導通電壓，未選定的胞之電荷儲存層CS亦藉由處於斷開狀態之截止電晶體SY而與選定的源極線SLs電性不連接。 　　例如，在連接至選定的字線WLs及選定的截止閘極線SGYs之未選定的單元MU中，連接至未選定的截止閘極線SGXx之電晶體SX係處於斷開狀態中。因此，即使選定的截止閘極線SGYs被施加有導通電壓，未選定的胞之電荷儲存層CS亦藉由處於斷開狀態中之截止電晶體SX而與選定的源極線SLs電性不連接。 　　如上所述，在本實施例之隨機存取記憶體中，藉由控制截止閘極線SGX及SGY來確保相對於列方向及行方向之可靠的選擇及非選擇，且未選定的單元係被防止執行不需要的操作。 　　為了抑制位於截止電晶體SX及SY之半導體層61中之附加通道，負電壓Vng可被施加至未選定的截止閘極線SGXx及SGYx。為了防止資料被錯誤地寫入於未選定的胞中，例如，未選定的字線WLx可保持為處於電浮動狀態中。 　　在時間t1，在選定的單元(選定的胞)中，導通電壓Von係被施加至選定的截止閘極線SGXs及SGYs。結果，在選定的單元中，通道係形成於截止電晶體SX及SY之通道區域中。藉由連續的氧化物半導體層63，記憶胞MC之電荷儲存層CS係經由通道而被電連接至源極線SL。 　　具有電壓值VX之源極線電壓VSL係被施加至選定的源極線SLs。例如，電壓值VX係被施加至選定的位元線BLs。 　　在寫入操作中，選定的位元線BLs之電位係等於選定的源極線SLs之電位，以便於防止電流在選定的源極線SL5與選定的位元線BLs之間流動。其亦係最佳的，未選定的位元線BLx之電位係等於未選定的源極線SLx之電位。 　　具有預定電壓值之寫入電壓VWL係被施加至選定的字線WLs。例如，在儲存1-位元資料之記憶胞中，為了寫入｢0｣資料而將寫入電壓VWR之電壓值設定在0V。藉由施加0V之電壓VWR，電子從記憶胞MC之氧化物半導體層63的電荷儲存層CS放電且流動至源極線SL。 　　寫入電壓VWR係被設定在充分地高於0V的電壓值V1以便寫入｢1｣資料。藉由施加具有電壓值V1之寫入電壓VWR，來自於選定的源極線SL之電子係流動通過位於導通狀態的電晶體SG及SY之氧化物半導體層63中之通道，且被供應(引致)至記憶胞MC之氧化物半導體層63之電荷儲存層CS。 　　在將寫入電壓VWR施加至選定的字線WLs之後的時刻t2，0V的電壓(亦即，電晶體SX及SY之截止電壓Voff)被施加至選定的截止閘極線SGXs及SGYs。位於氧化物半導體層63中之通道係從電晶體SX及SY消失。由於電晶體SX及SY係處於斷開狀態中，所以電荷儲存層CS係與源極線SL電性不連接。 　　因此，維持選定的胞MC之電荷儲存層CS之空乏狀態或累積狀態。 　　如上所述，選定的胞之臨限電壓(導通電壓)係根據儲存在記憶胞MC之電荷儲存層CS中的電子量而改變。具有其中儲存電子之電荷儲存層之記憶胞MC的臨限電壓係高於具有其中不儲存電子之電荷儲存層之記憶胞的臨限電壓。例如，在電子被儲存在電荷儲存層CS中的情況下，記憶胞MC係用作為常斷開電晶體。在電子不被儲存在電荷儲存層CS中的情況下，記憶胞MC係用作為常導通電晶體。 　　以上述之方式，係在本實施例之隨機存取記憶體中來完成對選定的胞之寫入操作。 　　例如，定序器17通知主機裝置9寫入操作的完成。 (b)資料保存操作 　　在本實施例之隨機存取記憶體中，在完成寫入操作之後，選定的單元所執行的操作係資料保存操作。 　　如在圖13中所展示的，在資料保存操作中，選定的截止閘極線SGXs及SGYs之電位在時間t2係被設定在0V。選定的字線WLs係被設定為處於電浮動狀態中。結果，防止了電子從電荷儲存層CS擴散(洩漏)或電子流動至電荷儲存層CS中。 　　以此種方式，維持記憶胞MC之資料保存條件。 (c)讀取操作 　　在讀取操作中，主機裝置9將讀取命令、各種控制信號以及指示資料讀取目標的位址傳送至隨機存取記憶體1。 　　隨機存取記憶體1係基於命令及控制信號而對由位址所指示之記憶體單元(記憶胞)來執行資料讀取操作。 　　基於命令及控制信號，定序器17係控制隨機存取記憶體1之電路。基於解碼的位址結果，列控制電路12及行控制電路13啟用及停用記憶胞陣列10之互連件。寫入/讀取電路14係啟用感應放大器、讀取驅動器等等。 　　結果，用於讀取操作之各種電壓係被施加至記憶胞陣列10之互連件。 　　如在圖13中所展示的，在讀取操作中，將0V的電壓施加至未選定的字線WLx、未選定的源極線SLx、未選定的位元線BLx及未選定的位元線BLx。 　　例如，在n+ 型半導體層61變成位於截止電晶體SX及SY中之附加通道的情況下，預定值之負電壓Vng可被施加至未選定的單元MU之未選定的截止閘極線SGXx及SGYx。 　　因為施加電壓，所以與截止電晶體SX及SY之閘極電極82及83相對之n+ 型半導體層61的那些部分係空乏的。結果，實際上防止了電流流動至未選定的單元MU之位元線與源極線之間之區域中。0V的電壓可被施加至未選定的截止閘極線SGXx及SGYx。 　　在未選定的單元MU中，如同在寫入操作中，兩個截止電晶體SX及SY中之至少一者係被設定為處於斷開狀態中。因此，在讀取操作中，防止未選定的單元及未選定的胞非所需地操作。 　　如上所述，在資料讀取操作中，停用未選定的單元MU及未選定的胞MC。 　　在時刻t3，將0V之電壓施加至位於選定的記憶體單元MU中之選定的截止閘極線SGXs及SGYs。結果，選定的單元MU之截止電晶體SX及SY係相對於氧化物半導體層63之通道區域而被設定為處於斷開狀態中。因此，在讀取操作中，選定的胞MC之電荷儲存層CS係藉由處於斷開狀態中之截止電晶體SX及SY而與選定的源極線SLs電性不連接。 　　具有預定電壓值VY(例如，正電壓值)之位元線電壓VBL被施加至選定的位元線BLs。選定的源極線SLs被設定為處於電浮動狀態中。 　　具有正電壓值V2之字線電壓VRD被施加至選定的字線WLs。電壓VRD被施加至選定的胞MC之控制閘極電極。讀取電壓VR之電壓值V2可以係0V。 　　結果，根據由被施加讀取電壓VRD之選定的胞MC所執行的操作，電流(讀取電流)係流動至位於選定的源極線SL與選定的位元線BL之間之n+ 型半導體層。 　　針對給定的讀取電壓VDR之讀取電流之量值係根據儲存於選定的胞MC之電荷儲存層CS中之電子的量而改變。 　　例如，在電子被儲存於選定的胞MC之電荷儲存層CS中的情況下，讀取電流之電流值比在電子未被儲存於選定的胞MC之電荷儲存層CS中的情況下更小。讀取電壓VRD之電壓值V2被適當地設定，使得讀取電流之電流值可根據位於電荷儲存層中的電子量而具有適當的餘量。 　　寫入/讀取電路14之感應放大器感應讀取電流(或選定的源極線SLs之電位)，且將其與預定參考值進行比較。或者，感應放大器感應讀取電流是否存在。 　　藉由此操作，區分位於選定的胞MC中之資料係｢1｣資料或｢0｣資料。 　　如上所述，在本實施例之隨機存取記憶體中，基於在選定的源極線SLs與選定的位元線BLs之間流動之電流的量值(或在源極線與位元線之間之電阻的值)，可讀取儲存在選定的胞中之資料。 　　在時間t4，將0V之電壓施加至選定的字線WLs、選定的截止閘極線SGXs及SGYs、未選定的截止閘極線SGXx及SGYx、選定的源極線SLs及選定的位元線BLs。 　　定序器17將從記憶胞所讀取之資料傳送至主機裝置9。 　　以上述之方式，在本實施例之隨機存取記憶體中完成對選定的胞之讀取操作。 (3)修飾例 　　將參照圖14至圖17來描述本實施例之半導體記憶體的修飾例。 ＜修飾例1＞ 　　將參照圖14及圖15來描述本實施例之半導體記憶體(例如，隨機存取記憶體)之修飾例的實例。 　　圖14係繪示本實施例之隨機存取記憶體之修飾例之組態的截面圖。 　　如在圖14中所展示的，可在包含導電層81至83及絕緣層之堆疊結構之孔中設置源極線接點87x。例如，源極線接點87係延伸通過柱PLR(在由絕緣層62所形成之圓柱體內部)。 　　例如，源極線接點87x之底部係被定位於導電層(截止閘極線)82之底部與導電層(字線)81之頂部之間的位置(高度)處。 　　導電層82及83係與源極線接點87x之側面相對。導電層81係不與源極線接點87x相對。 　　在源極線接點87x與導電層82及83之間設置由兩個絕緣層62及64所夾置的氧化物半導體層63。在導電層82與源極線接點87x之間或在導電層83與源極線接點87x之間可能存在或不存在半導體層61x。 　　絕緣層60x之上方部分係被定位於導電層82之底部部分與導電層81之上方部分之間。絕緣層60x之上方部分係與源極線接點87x之底部部分相接觸。半導體層61x之內側表面或上方部分係與源極線接點87x之底部部分相接觸。 　　具有在圖14中所展示之組態之記憶體單元MU可採用常斷開電晶體以作為記憶胞MC。在此種情況下，低濃度n型半導體層(n- 型半導體層)或p型半導體層係被使用作為半導體層61x。 　　圖15係繪示在圖14中所展示之記憶胞之特性的圖。 　　在圖15中，圖之橫軸係表示電晶體(記憶胞)之閘極電壓，而圖之縱軸係表示電晶體之汲極電流。在圖15中，實線B1係表示當電子被儲存於記憶胞之電荷儲存層中時(累積狀態)，電晶體之V-I特性。虛線B2係表示當電子在記憶胞之電荷儲存層中係空乏的時(空乏狀態)，電晶體之V-I特性。 　　如在圖15中所展示的，當施加0V之閘極電壓時，則常斷開記憶胞MC係處於斷開狀態中。當高於電壓Vz2的正電壓被施加至閘極電極時，則常斷開記憶胞MC係被導通。 　　如在圖15中由特性線B1及B2所指示的，即使在圖14之組態之記憶體單元MU採用常斷開電晶體作為記憶胞MC的情況下，記憶胞MC之臨限電壓Vz1及Vz2以及其之汲極電流係根據在電荷儲存層CS中是否儲存電荷(累積狀態或空乏狀態)而變化。 　　由此，記憶胞MC可保存1位元或以上的資料。 　　因此，採用本修飾例之記憶體單元之隨機存取記憶體不需要用於產生及控制負電壓的電路且可簡化隨機存取記憶體之晶片的電路組態。 　　結果，本實施例之隨機存取記憶體可以低成本來製造。 ＜修飾例2＞ 　　將參照圖16來描述本實施例之半導體記憶體(例如，隨機存取記憶體)之修飾例的實例。 　　圖16係繪示本實施例之隨機存取記憶體之修飾例之組態的截面圖。 　　如在圖16中所展示的，複數個記憶胞單元MU可在記憶胞陣列10中沿著Z方向來堆疊。 　　在圖16中所展示之記憶胞陣列10係包含第一陣列層100及第二陣列層101。 　　在第一陣列層100中，複數個記憶體單元MUA係以二維配置。在第二陣列層101中，複數個記憶體單元MUB係以二維配置。第二陣列層101係沿著Z方向而被設置在第一陣列層100上。 　　堆疊的兩個記憶體單元MUA及MUB係共用一個源極線SL。 　　記憶體單元MUB之記憶胞MCb及電晶體SXb及SYb係被堆疊在源極線SL上。記憶體單元MUB之位元線BLb被設置在記憶胞MCb及電晶體SXb及SYb上方。被使用於記憶體單元MUA之位元線BLa係被設置在絕緣層90上。 　　記憶體單元MUB之元件MCb、SXb及SYb沿著Z方向來堆疊之堆疊順序係與記憶體單元MUA之元件MCa、SXa及SYa沿著Z方向來堆疊之順序相反。 　　在記憶體單元MUB中，兩個截止電晶體SXb及SYb係被設置在記憶胞MC下方(在基板側面上)。在記憶胞MCb與截止電晶體SXb之間設置截止電晶體SYb。 　　在記憶體單元MUB中，氧化物半導體層63係藉由絕緣層89Z而與位元線BLb電性不連接。 　　在記憶體單元MUB中，半導體層61之上方部分係經由位元線接點87Z而電連接至位元線BLb。在記憶體單元MUB中，半導體層61之底部部分係與源極線SL相接觸。 　　記憶體單元MUA及元件MCa、SXa及SYa係具有與參照圖3、圖12及圖13所描述的那些組態大致上相似的組態。 　　複數個記憶體層可被堆疊於彼此上，使得沿著Z方向堆疊之記憶體單元可共用一個位元線。在此種情況下，源極線係被設置在每個記憶體層中。 　　在本修飾例之隨機存取記憶體中，複數個記憶體單元係沿著z方向來堆疊。利用此種組態，記憶胞陣列可具有高記錄密度，且可減少每位元之製造成本(位元成本)。 ＜修飾例3＞ 　　將參照圖17來描述本實施例之半導體記憶體(例如，隨機存取記憶體)之修飾例的實例。 　　在包含其之電荷儲存層係由氧化物半導體層所構成之記憶胞之半導體記憶體中，可控制在寫入操作中之寫入電壓，使得記憶胞MC可儲存2位元或更多位元的資料。 　　圖17係繪示在實施例之隨機存取記憶體中保存2位元或更多位元的資料之記憶胞。在圖17中，圖之橫軸係表示儲存在電荷儲存層中之電荷量，而圖之縱軸係表示記憶胞保持一定量的電荷的頻率或概率。 　　圖17係繪示記憶胞MC儲存2位元之資料的實例。 　　在記憶胞MC儲存2-位元資料(｢00｣、｢01｣、｢10｣及｢11｣)的情況下，與位於電荷儲存層CS中的電荷量相對應之四個分佈(電荷儲存狀態)D1、D2、D3及D4係與2-位元資料相關聯。 　　藉由使用四個電壓值作為寫入電壓VWR，將2-位元資料寫入於記憶胞MC中。記憶胞MC可根據寫入電壓VWR之值而被設定為處於四個狀態之一者中。 　　在電荷儲存層CS中所引致之電荷量係根據寫入電壓VWR之值而改變。在寫入電壓VWR係0V的情況下，位於電荷儲存層CS中的電子量係被設定為與儲存｢00｣資料的狀態相對應之分布D1。 　　在寫入電壓VWR具有電壓值V1的情況下，位於電荷儲存層CS中的電子量係被設定為與儲存｢11｣資料的狀態相對應之分布D4。 　　在使寫入電壓VWR之電壓值小於被使用於寫入｢11｣資料之電壓值V1的情況下，在電荷儲存層CS中所累積的電子量可被設定為大於與分布D1相對應的電子量而小於與分布D4相對應的電子量。 　　例如，在寫入電壓VWR之值係大約為電壓值V1的三分之一的情況下，位於電荷儲存層CS中的電子量係被設定為與儲存｢01｣資料的狀態相對應之分布D2。 　　在寫入電壓VWR之值係大約為電壓值V1的三分之二的情況下，位於電荷儲存層CS中的電子量係被設定為與儲存｢10｣資料的狀態相對應之分布D3。 　　在讀取操作中，當施加讀取電壓VR時，記憶胞MC之汲極電流改變。被儲存於記憶胞MC中之2-位元資料可藉由比較汲極電流與參考值來進行識別。 　　被供應至記憶胞的電子量可藉由在寫入操作中控制選定的源極線SL之電壓值VX來加以控制。 　　被儲存於記憶胞MC中之資料可藉由在讀取操作中檢查記憶胞MC是否回應於施加至控制閘極電極之複數個電壓值而被導通來進行識別。 　　在3-位元資料被寫入於記憶胞MC中的情況下，係使用8個電壓值作為寫入電壓。 　　由此可知，記憶胞MC係藉由增加被使用為寫入電壓之電壓值的數量，而能夠儲存2位元或更多位元的資料。 (4)結論 　　第一實施例之半導體記憶體係記憶體(例如，隨機存取記憶體)，其包含其中將氧化物半導體層使用於電荷儲存層之記憶胞。 　　在讀取操作之後以及當保存資料時，使用電容器之DRAM係執行再新操作以維持資料的可靠性。DRAM具有由於再新操作而導致的功率消耗增加的問題。 　　在使用DRAM的系統中，當系統被設定為處於睡眠模式時，由於DRAM係揮發性記憶體的事實，所以執行額外的操作，諸如將資料從DRAM儲存至非揮發性記憶體之操作或在恢復時再次加載資料。結果，系統的成本可能會增加。 　　本實施例之半導體記憶體係藉由在具有較寬能帶隙之氧化物半導體層中累積電荷來儲存資料。因此，本實施例之半導體記憶體可防止電子從記憶胞洩漏，且可提高記憶胞之資料保存特性。本實施例之半導體記憶體可消除再新操作或可降低再新操作之頻率。結果，本實施例之半導體記憶體可降低功率消耗。 　　本實施例之半導體記憶體可減小被使用於儲存資料之控制單元的區域。此外，本實施例之半導體記憶體使得記憶胞能夠儲存多值資料。結果，本實施例之半導體記憶體可降低位元成本。 　　再者，由於本實施例之半導體記憶體使得寫入/讀取操作能夠在沒有高電壓的情況下被執行，因此可抑制記憶胞之薄膜的劣化。 　　如上所述，本實施例之半導體記憶體係具有高性能的半導體記憶體。此外，本實施例之半導體記憶體可降低記憶體成本。 [2]第二實施例 　　將參照圖18至圖37來描述依照第二實施例之半導體記憶體。 (1)第一實例 　　將參照圖18至圖23來描述第二實施例之半導體記憶體(例如，隨機存取記憶體)之第一實例。 ＜基本實例＞ 　　將參照圖18來描述本實施例之隨機存取記憶體之基本實例。 　　圖18係繪示本實施例之隨機存取記憶體之基本組態的截面圖。在圖18中，省略了覆蓋記憶體單元之層間絕緣薄膜之繪示。 　　如在圖18中所展示的，在本實施例之隨機存取記憶體中，記憶體單元MUZ之組成元件MCZ及SZ係以二維配置於基板90上。 　　半導體層61Z係被設置於基板(例如，半導體基板)90上方。半導體層61Z係例如沿著Y方向來延伸。半導體層61Z係被使用為堆疊閘極結構之記憶胞MCZ的通道區域。 　　氧化物半導體層(例如，InGaZnO層)63Z係被設置於半導體層61Z上方，其中插置絕緣層62Z。氧化物半導體層63Z係例如沿著Y方向來延伸。 　　氧化物半導體層63Z係經由接點85C而被電連接至半導體層61Z。 　　記憶胞MCZ之控制閘極電極(導電層)81Z及截止閘極電晶體SZ之閘極電極(導電層)82Z係被設置於氧化物半導體層63Z上方，其中插置絕緣層64Z。例如，絕緣層64Z係作用為控制閘極電極81Z與電荷儲存層CS之間的阻擋絕緣膜。絕緣層64Z係作用為閘極電極82Z與氧化物半導體層63Z之間的閘極絕緣薄膜。 　　控制閘極電極81Z及閘極電極82Z係沿著Y方向並排地配置。控制閘極電極81Z及閘極電極82Z係例如沿著X方向來延伸。控制閘極電極81Z係被使用為字線WL。閘極電極82Z係被使用為截止閘極線SZ。X方向係平行於基板表面且垂直於Y方向的方向。 　　用作為位元線BL之導電層80Z係經由位元線接點85A而被電連接至氧化物半導體層63Z沿著X方向之一端。位元線接點85A係被設置在氧化物半導體層63Z之上方表面上。位元線BL係經由氧化物半導體層63Z及接點85C而被電連接至半導體層61Z。位元線接點85A可延伸穿過氧化物半導體層63Z直到半導體層61Z。在此種情況下，位元線接點85A係被電連接至氧化物半導體層63Z及半導體層61Z。 　　用作為源極線SL之導電層84Z係經由源極線接點85B而被電連接至半導體層61Z沿著X方向之一端。 　　源極線接點85B係被設置在半導體層61Z之上方表面上。源極線接點85B係被配置在從位元線接點85A沿著X方向之位置偏離之位置處。 　　源極線接點85B係藉由層間絕緣薄膜(未圖示)而與氧化物半導體層63Z隔離。 　　例如，後閘極電極65係被設置於半導體層61Z下方，其中插置絕緣薄膜60Z。後閘極電極65係例如沿著X方向來延伸。絕緣薄膜60Z係被使用為後閘極電極65與半導體層61Z之間的閘極絕緣薄膜(絕緣薄膜60Z亦可被稱之為閘極絕緣薄膜)。 　　由於設置了後閘極電極65，所以能夠以穩定的方式來控制形成於位於記憶胞(感測電晶體)MCZ中之半導體層61Z中之通道的電位。 　　結果，可提高從記憶胞MCZ所讀取之資料的精確度。 　　後閘極電極65對通道電位的穩定對於記憶胞MCZ保存2位元或更多位元之資料的情況係特別地有利。 　　在圖18中所展示之記憶體單元MUZ中，記憶胞MCZ之第一尾端(源極)被連接至源極線SL，而記憶胞MCZ之第二尾端(汲極)被連接至位元線BL。 　　截止電晶體SZ之一端被連續地連接至記憶胞MCZ之電荷儲存層CS，而沒有插置電極或互連件。截止電晶體SZ之另一端被連接至位元線BL。例如，包含電荷儲存層CS之氧化物半導體層63Z係被使用為截止電晶體SZ之通道區域。 　　半導體層61Z之材料可係與第一實施例之半導體層61相同。半導體層61Z係例如n型多晶矽層。 　　氧化物半導體層63Z之材料可係與第一實施例之氧化物半導體層63相同。 　　在半導體層61Z及氧化物半導體層63Z係由與第一實施例之層61及層63相同之材料來形成的情況下，層61Z及層63Z可具有從與層61及層63大致上相同的範圍中所選定的厚度。 ＜具體實例＞ 　　將參照圖19至圖22來描述本實施例之隨機存取記憶體之具體實例(其比第一實例更具體)。 (a)電路實例 　　圖19係本實施例之隨機存取記憶體之記憶胞陣列的等效電路圖。在圖19中，為了簡單，僅繪示包括在記憶胞陣列之m×n個記憶體單元中的2×2記憶體單元。 　　如在圖19中所展示的，在沿著X方向配置之複數個記憶體單元MUZ中，複數個記憶胞MCZ之控制閘極電極係被連接至共用字線WL(WL＜0＞，WL＜1＞)。 　　在沿著X方向配置之記憶體單元MUZ中，複數個截止電晶體SZ之閘極係被連接至共用截止閘極線SGZ(SGZ＜0＞，SGZ＜1＞)。 　　在沿著X方向配置之記憶體單元MUZ中，後閘極電極係被連接至共用後閘極線BGL(BGL＜0＞，BGL＜l＞)。 　　沿著Y方向配置之記憶體單元MUZ係在一端處被連接至共用位元線BL(BL＜0＞，BL＜1＞)。沿著Y方向配置之記憶體單元MUZ係在另一端處被連接至共用源極線SL (SL＜0＞，SL＜l＞)。例如，在X方向上鄰近之兩個記憶體單元MUZ係被連接至相同的源極線SL。 　　記憶胞MCZ之第一尾端係被連接至源極線SL。記憶胞MCZ之第二尾端及截止電晶體SZ之尾端(亦即，通道區域之一端)係被連接至位元線BL。 　　在每個記憶體單元MUZ中，記憶胞MCZ之電荷儲存層CS係經由截止電晶體SZ之通道區域而被連接至位元線BL。 　　例如，在圖19中所展示之構成一個單元之2×2記憶體單元MUZ，係以二維被配置在記憶胞陣列10中。 (b)組態實例 　　圖20至圖22係繪示本實施例之隨機存取記憶體之記憶胞陣列的組態實例。 　　圖20係繪示本實施例之隨機存取記憶體之記憶胞陣列的俯視圖。圖21係本實施例之隨機存取記憶體之記憶胞陣列的Y方向截面圖。圖22係本實施例之隨機存取記憶體之記憶胞陣列的X方向截面圖。 　　在圖20至圖22中，為了簡單起見，僅繪示包括在記憶胞陣列之m×n個記憶體單元中的2×2記憶體單元。 　　如在圖20至圖22中所展示的，在Y方向上鄰近的記憶體單元MUZ係共用一個半導體層61Z。半導體層61Z係在兩個記憶體單元MUZ之間沿著Y方向連續。在X方向上鄰近之半導體層61Z係彼此電隔離。 　　兩個氧化物半導體層63Z係被設置在一個半導體層61Z上方。在各氧化物半導體層63Z與半導體層61Z之間設置絕緣層62Z。 　　源極線接點85B係被設置在兩個氧化物半導體層63Z之間之區域中。位元線接點85A及源極線接點85B係相對於Y方向而被配置在相同的線上。 　　用作為字線WL之導電層81Z、用作為截止閘極線SGZ之導電層82Z及用作為後閘極線BGL之導電層65係沿著X方向來延伸，使得這些導電層可被沿著X方向配置之記憶體單元MUZ共用。後閘極線BGL係與複數個半導體層61Z相交，其中沿著Z方向插置絕緣層50Z。 　　在Y方向上鄰近的兩條字線WL係被佈置在兩條截止閘極線SGZ之間。源極線接點85B係被配置在兩條字線WL之間。沿著X方向來延伸之字線WL係與複數個氧化物半導體層63Z相交，其中插置絕緣層62Z。 　　在Y方向上鄰近的記憶體單元MUZ(亦即，共用半導體層61Z之記憶體單元MUZ)中，記憶胞MCZ及截止電晶體SZ之配置係對稱的。 　　用作為位元線BL之導電層80Z及用作為源極線SL之導電層84Z係主要地沿著Y方向來延伸，使得這些導電層可被沿著Y方向配置之複數個記憶體單元MUZ所共用。 　　源極線SL係被配置於在X方向上鄰近的兩條位元線BL之間。 　　例如，位元線BL及源極線SL係處於相同的互連高度。在本實施例中，｢互連高度｣係旨在指於垂直方向(Z方向)上至基板之表面的位置(高度)。 　　位元線BL及源極線SL係被配置在不與半導體層61Z或氧化物半導體層63A垂直地重疊之位置處。 　　位元線BL及源極線SL係被引導至不與氧化物半導體層63Z在半導體層61Z上從接點85A及85B之上表面沿著X方向延伸的部分垂直地重疊的位置。 　　如在圖14中所展示之半導體記憶體般，形成半導體記憶體1之電路的電晶體可被設置在基板90下方的半導體基板(未圖示)上。 (c)操作實例 　　將參照圖23來描述本實施例之隨機存取記憶體之操作實例。 　　圖23係展示本實施例之隨機存取記憶體之操作實例的時序圖。 　　例如，本實施例之隨機存取記憶體使得能夠對沿著X方向配置的複數個記憶體單元(亦即，共同地連接至選定的字線之記憶胞)同時地來執行寫入操作。 　　如在圖23中所展示的，電晶體之導通電壓Von係被施加至選定的字線WLs及選定的截止閘極線SGZs。例如，將0V的電壓施加至後閘極線BGLs及BGLx。 　　例如，0V的截止電壓Voff係被施加至未選定的截止閘極線SGZx。結果，未選定的單元之截止電晶體SZ係被設定為處於斷開狀態中。未選定的胞MCZ之電荷儲存層CS係藉由處於斷開狀態中之截止電晶體SZ而從位元線BLs電性不連接。為了防止資料被錯誤地寫入於未選定的胞中，例如，未選定的字線WLx可保持為處於電浮動狀態中。 　　在本實施例中，根據欲寫入的資料來控制選定的位元線BLs之電位。結果，可將資料個別地寫入於共同地連接至選定的字線WLs之記憶胞MCZ之各者中。 　　在電子被累積於電荷儲存層CS中的情況下，0V之電壓係被施加至選定的位元線BLs而作為寫入電壓VWR。相反地，在從電荷儲存層CS釋放電子的情況下，具有大於0V之電壓值VA(亦即，正電壓值)的電壓係被施加至選定的位元線BLs而作為寫入電壓VWR。電壓值VA係大約在1V至5V的範圍內。 　　之後，截止電壓Voff係被施加至選定的截止閘極線SGZs，且截止電晶體SZ係被設定為處於斷開狀態中。 　　隨後，選定的字線WLs係被設定為處於電浮動狀態中。由此，選定的胞MCZ係被設定為處於資料保存狀態中，且選定的胞MCZ維持電荷儲存層CS之累積狀態或空乏狀態。 　　在本實施例中，如在參照圖17所描述之實例般，一個記憶胞MC可藉由控制施加至選定的位元線BL之寫入電壓的電壓值來儲存2位元或更多位元的資料。例如，在使用四個電壓值(例如，0V、(1/3)xVA、(2/3)xVA及VA)作為施加至位元線BL之寫入電壓VWR的情況下，一個記憶胞MC可儲存2位元的資料。 　　一個記憶胞MC可藉由進一步增加被使用為寫入電壓VWR之電壓值的數量來儲存3位元或更多位元的資料。 　　在讀取操作中，將0V之電壓施加至選定的截止閘極線SGZs。結果，選定的單元MU之截止電晶體SZ係被設定為處於斷開狀態中。 　　選定的字線WLs係被設定為處於電浮動狀態中。0V之電壓可被施加至選定的字線WLs。 　　0V之電壓係被施加至未選定的字線WLx、未選定的截止閘極線SGZs、未選定的位元線BLx、未選定的後閘極線BGLx及未選定的源極線SLx。負電壓Vng可被施加至未選定的截止閘極線SGZx。 　　具有電壓值VB之讀取電壓VRD係被施加至選定的位元線BLs及選定的後閘極線BGLs。選定的源極線SL係被設定至0V。 　　感測到在選定的位元線BLS與選定的源極線SL之間流動之電流。結果，在選定的胞MCZ中之資料係被識別。 　　在選定的胞MCZ中之資料可藉由將讀取電壓VR施加至選定的字線WL而被讀取。在此種情況下，被施加至選定的字線WLs之讀取電壓VRD之電壓值係保持在一定的電壓值。 (2)第二實例 　　將參照圖24至圖28來描述第二實施例之半導體記憶體(例如，隨機存取記憶體)之第二實例。 　　關於此實例，將省略與上述之第一實例重複的描述。 ＜基本實例＞ 　　將參照圖24來描述本實施例之隨機存取記憶體之第二實例之基本實例。 　　如在圖24中所展示的，在此實例之記憶體單元MU中，互連(注入線)IL係經由接點85D而被連接至氧化物半導體層63Z。 　　接點85D係被設置在氧化物半導體層63Z之上方表面上。 　　電荷儲存層CS係經由截止電晶體SZ之通道區域而被連接至注入線IL。 　　在圖24中所展示之記憶體單元MUZ中，位元線BL係不被連接至氧化物半導體層63Z。絕緣層(未圖示)係被設置於位元線BL與氧化物半導體層63Z之間。位元線BL係藉由絕緣層而與氧化物半導體層63Z隔離。 　　在此一實例中，使用注入線IL而非位元線BL(或源極線)將電子供應至電荷儲存層CS且從其釋放。 　　用作為注入線IL之導電層86Z係以比導電層80Z及84Z之互連高度更高的互連高度來設置。 ＜具體實例＞ 　　將參照圖25及圖28來描述本實施例之隨機存取記憶體的具體實例(其比第二實例更具體)。 (a)電路組態 　　圖25係本實施例之隨機存取記憶體之記憶胞陣列的等效電路圖。 　　如在圖25中所展示的，注入線IL(IL＜0＞，IL＜1＞)係共同地被連接至沿著Y方向配置之複數個記憶體單元MUZ。 　　沿著X方向配置之複數個記憶體單元MUZ係被連接至不同的注入線IL。 　　位元線BL係被連接至沿著Y方向配置之記憶胞MCZ。位元線係未連接至截止電晶體SZ。 (b)組態 　　圖26至圖28係繪示本實施例之隨機存取記憶體之記憶胞陣列的組態實例。 　　圖26係繪示本實施例之隨機存取記憶體之記憶胞陣列的俯視圖。圖27係繪示本實施例之隨機存取記憶體之記憶胞陣列的Y方向截面圖。圖28係繪示本實施例之隨機存取記憶體之記憶胞陣列的X方向截面圖。 　　如在圖26至圖28中所展示的，用作為注入線IL之導電層86Z係沿著Y方向來延伸。導電層86Z係以比導電層80Z及84Z之互連高度更高的互連高度來設置。 　　注入線IL係被設置在與半導體層61Z及氧化物半導體層63Z在Z方向上垂直地重疊之位置處。注入線IL係被佈置於位元線BL與源極線SL之間之區域中。 　　注入線IL係經由接點85D而被連接至氧化物半導體層63Z。接點85D係被設置在氧化物半導體層63Z之上方表面上。 　　注入線IL係經由截止電晶體SZ之通道區域而被電連接至電荷儲存層CS。 　　例如，接點85D係在Y方向上鄰近於位元線接點85A。 　　位元線接點85B係被設置在半導體層61Z之上方表面上。位元線BL係經由位元線接點85A而被連接至半導體層61Z。 　　接點85D、位元線接點85A及源極線接點85B係相對於Y方向而被配置在同一條線上。 (c)操作 　　將參照圖29來描述本實施例之隨機存取記憶體的操作實例。 　　圖29係展示本實施例之隨機存取記憶體之操作實例的時序圖。 　　如在圖29中所示，在寫入操作中，選定的位元線BLs之電位係被設定為與選定的源極線SLs相同的電位(例如，0V)。 　　記憶胞MCZ及電晶體SZ之導通電壓Von係被施加至選定的字線WLs及選定的截止電晶體SGZ。 　　為了在選定的胞之電荷儲存層CS中累積電荷或從其釋放電荷，所以控制選定的注入線IL之電位。在電子被累積於電荷儲存層CS中的情況下，0V之寫入電壓VWR係被施加至選定的注入線ILs。在從電荷儲存層CS釋放電子的情況下，具有電壓值VA(例如，1V至5V)的寫入電壓VWR係被施加至選定的注入線ILs。 　　在寫入操作中，0V之電壓係被施加至未選定的注入線ILx。 　　之後，電晶體SZ之截止電壓(例如，0V)係被施加至選定的截止閘極線SGZs。選定的字線WLs係被設定為處於電浮動狀態中。0V之電壓係被施加至選定的注入線ILs。 　　在本實施例中，資料之保存及資料之讀取係以與圖23中所展示之實例的方式大致上相似的方式來執行。在資料之保存及資料之讀取期間，選定的胞及未選定的胞之注入線ILs及ILx之電位係被設定為0V。 (3)修飾例 　　將參照圖30至圖37來描述本實施例之隨機存取記憶體的修飾例。 ＜修飾例1＞ 　　圖30係繪示本實施例之隨機存取記憶體之修飾例之實例的截面圖。 　　如在圖30中所展示的，不需要為記憶體單元MUZ設置後閘極電極(及後閘極線)。 　　在圖24中所展示之半導體記憶體中，亦可省略後閘極電極(及後閘極線)。 　　在未形成後閘極電極的情況下，在圖30中所展示之隨機存取記憶體可以較低的成本來製造。在圖30中所展示之隨機存取記憶體中，可減小用於記憶胞之區域。 ＜修飾例2＞ 　　圖31係繪示本實施例之隨機存取記憶體之修飾例之實例的截面圖。 　　如在圖31中所展示的，基板90A(例如，半導體基板)之半導體區域92可被使用為記憶胞之通道區域，而不使用絕緣層上之半導體層作為記憶胞之通道區域。 　　半導體區域92係例如p型矽區域(井區域)。 　　在半導體區域92與氧化物半導體層63Z之間設置有絕緣層(閘極絕緣薄膜)62X。 　　記憶胞(感測電晶體)MC之源極/汲極區域67A及67B係被設置在半導體區域92中。源極/汲極區域67A及67B係例如高濃度n型矽區域(n+ 型矽區域)。 　　一個源極/汲極區域67A係經由接點85A及85C以及氧化物半導體層63Z而被連接至位元線BL。源極/汲極區域67A係延伸至截止電晶體SZ下方之區域。閘極電極82Z係被配置在源極/汲極區域67A上方。 　　另一個源極/汲極區域67B係經由接點85B而被連接至源極線SL。 　　控制閘極電極81Z係被配置在被定位於兩個源極/汲極區域67A與67B之間的半導體區域(通道區域)上方。 　　例如，在基板90A之元件隔離區域中設置絕緣層98。半導體區域92係被絕緣層98所分隔。藉由此組態，不共用半導體區域92之記憶體單元MUZ係被電性分離。 　　例如，藉由向半導體區域92施加電壓，而能夠將反偏壓(基板偏壓)施加至記憶胞MCZ之通道區域。 　　其中在圖24中所展示之注入線IL被連接至氧化物半導體層63Z之半導體記憶體可採用半導體基板90A之半導體區域92。 　　如在此實例中的情況下，藉由採用半導體基板90A之半導體區域92來形成記憶體單元MUZ，可減少用於形成記憶體單元之構成元件之步驟的數量。結果，在圖31中所展示之隨機存取記憶體可以低成本來製造。 ＜修飾例3＞ 　　圖32至圖34係繪示本實施例之隨機存取記憶體的修飾例。 　　圖32係繪示本實施例之隨機存取記憶體之修飾例之實例的等效電路圖。 　　如在圖32中所展示的，在本實施例之隨機存取記憶體中，源極線SL之延伸方向可與字線WL(及截止閘極線)之延伸方向(在此實例中係X方向)平行。在X-Y平面中，源極線SL係在與位元線BL延伸之方向(在此實例中係Y方向)相交之方向上延伸。 　　圖33係繪示本實施例之隨機存取記憶體之修飾例之實例的俯視圖。 　　圖34係在圖33中所展示之隨機存取記憶體之Y方向截面圖。 　　如在圖33及圖34中所展示的，源極線SL係共同地被連接至沿著X方向配置之複數個記憶體單元MUZ。 　　例如，源極線SL係以比位元線BL之互連高度更低的互連高度來設置。用作為源極線SL之導電層84A係被設置在與用作為字線WL之導電層81Z(記憶胞之控制閘極電極)及用作為截止閘極線SGZ之導電層82Z(電晶體SZ之閘極電極)相同之互連高度處。源極線SL可以比位元線BL之互連高度高的互連高度來設置。 　　位元線BL係被設置在與半導體層61Z在Z方向上垂直地重疊之位置處。記憶胞MCZ及截止電晶體SZ係被配置於位元線BL下方。 　　在圖32至圖34中所展示之隨機存取記憶體係有利於在讀取操作中，防止在未選定的胞(胞電晶體)之源極及汲極之間所洩漏之洩漏電流不利地影響供應至選定的胞之讀取電流。 　　結果，本修飾例之隨機存取記憶體係在資料讀取精確度及資料可信度方面得到改善。 　　在本實施例之隨機存取記憶體中，可將位元線BL配置在記憶胞(感測電晶體)MCZ及截止電晶體SZ上方。結果，可在X方向上減小記憶體單元MUZ之區域。 ＜修飾例4＞ 　　圖35至圖37係繪示本實施例之隨機存取記憶體的修飾例。 　　圖35係繪示本實施例之隨機存取記憶體之修飾例之實例的等效電路圖。 　　如在圖35中所展示的，在本實施例之隨機存取記憶體中，即使設置了注入線，源極線SL之延伸方向亦可與字線WL(及截止閘極線)之延伸方向(在此實例中係X方向)平行來延伸。 　　在X-Y平面中，源極線SL係在與注入線IL延伸之方向相交之方向上延伸。 　　圖36係繪示本實施例之隨機存取記憶體之修飾例之實例的俯視圖。 　　圖37係在圖36中所展示之隨機存取記憶體之Y方向截面圖。 　　例如，源極線SL係以比位元線BL及注入線IL之互連高度更低的互連高度來設置。用作為注入線IL之導電層86Z係以與用作為位元線BL之導電層80Z相同的互連高度來設置。 　　注入線IL係被設置在與半導體層63Z在Z方向上垂直地重疊之位置處。位元線BL係被設置在不與半導體層63Z在Z方向上垂直地重疊之位置處。 　　像在圖32至圖34中所展示之隨機存取記憶體，本實施例之隨機存取記憶體可抑制在未選定的胞之源極及汲極之間所洩漏之洩漏電流可能具有之不利影響。因此，可提高資料讀取精確度及資料可信度。 (4)結論 　　在第二實施例之半導體記憶體中，記憶體單元MUZ之記憶胞MCZ及截止電晶體SZ係以二維被配置在基板90上。 　　本實施例之半導體記憶體可產生與第一實施例之那些半導體記憶體相似的優點。 　　在記憶體單元MUZ之記憶胞MC及截止電晶體SZ係以二維被配置在基板上的情況下，如在此實施例般，半導體記憶體可以比較簡單的程序來形成。 　　結果，本實施例之半導體記憶體可降低位元成本。 　　儘管已經描述某些實施例，但是這些實施例僅經由實例來呈現，而不旨在限制本發明的範圍。實際上，在本文中所述之新穎的實施例可以各種其他形式來實施，此外，在不脫離本發明之精神的情況下，可在本文中所述之實施例的形式中來進行各種省略、替換及改變。隨附申請專利範圍及其等效件係旨在涵蓋落入本發明之範圍及精神內的此種形式或修飾例。
1‧‧‧半導體記憶體
9‧‧‧主機裝置
10‧‧‧記憶胞陣列
11‧‧‧解碼器
12‧‧‧列控制電路
13‧‧‧行控制電路
14‧‧‧寫入/讀取電路
15‧‧‧輸入/輸出電路
16‧‧‧電壓產生電路
17‧‧‧定序器
50Z‧‧‧絕緣層
60‧‧‧絕緣層
60Z‧‧‧絕緣薄膜
60x‧‧‧絕緣層
61‧‧‧半導體層
61Z‧‧‧半導體層
61x‧‧‧半導體層之部分
62‧‧‧絕緣層
62X‧‧‧絕緣層(閘極絕緣薄膜)
62Z‧‧‧絕緣層
63‧‧‧氧化物半導體層
63A‧‧‧氧化物半導體層
63Z‧‧‧氧化物半導體層
64‧‧‧絕緣層
64Z‧‧‧絕緣層
65‧‧‧後閘極電極
67A‧‧‧源極/汲極區域
67B‧‧‧源極/汲極區域
80‧‧‧導電層
80Z‧‧‧導電層
81‧‧‧導電層
81Z‧‧‧控制閘極電極
82‧‧‧導電層
82Z‧‧‧閘極電極
83‧‧‧導電層
84‧‧‧導電層
84A‧‧‧導電層
84Z‧‧‧導電層
85A‧‧‧位元線接點
85B‧‧‧源極線接點
85C‧‧‧接點
85D‧‧‧接點
86Z‧‧‧導電層
87‧‧‧源極線接點
87Z‧‧‧位元線接點
87x‧‧‧源極線接點
89‧‧‧絕緣層
89Z‧‧‧絕緣層
90‧‧‧基板
90A‧‧‧基板
91‧‧‧半導體基板
92‧‧‧半導體區域
98‧‧‧絕緣層
99A‧‧‧絕緣層
100‧‧‧第一陣列層
101‧‧‧第二陣列層
910‧‧‧井區域
911‧‧‧閘極電極
912‧‧‧閘極絕緣薄膜
913‧‧‧源極/汲極區域
914‧‧‧源極/汲極區域
MU‧‧‧控制單元
SL‧‧‧源極線
SX‧‧‧截止電晶體
SY‧‧‧截止電晶體
PLR‧‧‧柱
SGX‧‧‧截止閘極線
SGY‧‧‧截止閘極線
WL‧‧‧字線
MC‧‧‧記憶胞
BL‧‧‧位元線
CS‧‧‧電荷儲存層
OS‧‧‧氧化物半導體層
VX‧‧‧電壓值
Ec‧‧‧能量位階
Ef‧‧‧費米位階
Ev‧‧‧能量
CP‧‧‧接點
INT‧‧‧金屬互連
Tr‧‧‧電晶體
B1‧‧‧特性線
B2‧‧‧特性線
MUA‧‧‧記憶體單元
MUB‧‧‧記憶體單元
MCb‧‧‧記憶胞
BLb‧‧‧位元線
BLa‧‧‧位元線
SXb‧‧‧截止電晶體
SYb‧‧‧截止電晶體
MCa‧‧‧元件
SXa‧‧‧元件
SYa‧‧‧元件
MUZ‧‧‧記憶體單元
BGL‧‧‧後閘極線
SGZ‧‧‧選定的截止電晶體
VWR‧‧‧寫入電壓
SZ‧‧‧電晶體
IL‧‧‧注入線
ILs‧‧‧選定的注入線
ILx‧‧‧未選定的注入線
VB‧‧‧電壓值
VRD‧‧‧讀取電壓
VA‧‧‧電壓值
圖1係繪示第一實施例之半導體記憶體之基本實例的鳥瞰圖。 　　圖2係繪示第一實施例之半導體記憶體之基本實例的俯視圖。 　　圖3係繪示第一實施例之半導體記憶體之基本實例的截面圖。 　　圖4係繪示第一實施例之半導體記憶體之基本實例的電路圖。 　　圖5、圖6及圖7係繪示由第一實施例之半導體記憶體所執行之基本操作。 　　圖8係繪示第一實施例之半導體記憶體之具體實例的方塊圖。 　　圖9係繪示第一實施例之半導體記憶體之具體實例的等效電路圖。 　　圖10係繪示第一實施例之半導體記憶體之具體實例的鳥瞰圖。 　　圖11及圖12係繪示第一實施例之半導體記憶體之具體實例的截面圖。 　　圖13係繪示第一實施例之半導體記憶體之具體實例的波形圖。 　　圖14係繪示第一實施例之半導體記憶體之修飾例的截面圖。 　　圖15係繪示第一實施例之半導體記憶體之修飾例。 　　圖16係繪示第一實施例之半導體記憶體之修飾例的截面圖。 　　圖17係繪示第一實施例之半導體記憶體之修飾例。 　　圖18係繪示第二實施例之半導體記憶體之基本實例的截面圖。 　　圖19係繪示第二實施例之半導體記憶體之組態實例的電路圖。 　　圖20係繪示第二實施例之半導體記憶體之組態實例的俯視圖。 　　圖21及圖22係繪示第二實施例之半導體記憶體之組態實例的截面圖。 　　圖23係繪示第二實施例之半導體記憶體之操作實例的波形圖。 　　圖24係繪示第二實施例之半導體記憶體之基本實例的截面圖。 　　圖25係繪示第二實施例之半導體記憶體之組態實例的電路圖。 　　圖26係繪示第二實施例之半導體記憶體之組態實例的俯視圖。 　　圖27及圖28係繪示第二實施例之半導體記憶體之組態實例的截面圖。 　　圖29係繪示第二實施例之半導體記憶體之操作實例的波形圖。 　　圖30及圖31係繪示第二實施例之半導體記憶體之修飾例的截面圖。 　　圖32係繪示第二實施例之半導體記憶體之修飾例的電路圖。 　　圖33係繪示第二實施例之半導體記憶體之組態實例的俯視圖。 　　圖34係繪示第二實施例之半導體記憶體之修飾例的截面圖。 　　圖35係繪示第二實施例之半導體記憶體之修飾例的電路圖。 　　圖36係繪示第二實施例之半導體記憶體之組態實例的俯視圖。 　　圖37係繪示第二實施例之半導體記憶體之修飾例的截面圖。

Claims (20)

  1. 一種半導體記憶體，包括： 　　位元線； 　　源極線； 　　柱，沿著第一方向從該位元線延伸至該源極線且包含氧化物半導體層； 　　第一、第二及第三導電層，沿著該第一方向配置且與該柱之側面相對； 　　記憶胞，配置在該第一導電層與該柱之間的第一相交處，該記憶胞包含在該氧化物半導體層中之電荷儲存層； 　　第一電晶體，配置在該第二導電層與該柱之間的第二相交處；及 　　第二電晶體，配置在該第三導電層與該柱之間的第三相交處， 　　其中 　　該氧化物半導體層之第一端在該第一方向中與該源極線相接觸，且 　　該氧化物半導體層之第二端在該第一方向中與該位元線電性不連接。
  2. 如申請專利範圍第1項之半導體記憶體，其中 　　該氧化物半導體層經由該第二相交處與該第三相交處從該第一相交處延伸至該源極線， 　　該第一電晶體包含在該氧化物半導體層中之第一通道區域，且 　　該第二電晶體包含在該氧化物半導體層中之第二通道區域。
  3. 如申請專利範圍第1項之半導體記憶體，其中 　　該柱包含延伸在該第一方向中之半導體層， 　　該記憶胞包含在該半導體層中之第三通道區域， 　　該半導體層之第三端在該第一方向中與該源極線相接觸；且 　　該半導體層之第四端在該第一方向中與該位元線相接觸。
  4. 如申請專利範圍第1項之半導體記憶體，其中 　　該源極線被設置在覆蓋該第一、第二及第三導電層之絕緣層上，且 　　該氧化物半導體層被設置在該源極線之底部部分與該絕緣層之上方部分之間。
  5. 如申請專利範圍第1項之半導體記憶體，其進一步包括： 　　接點，被連接至該源極線；及 　　半導體層，被設置在該柱中。
  6. 如申請專利範圍第5項之半導體記憶體，其中 　　該第二導電層被定位在該第一導電層與該第三導電層之間， 　　該接點被定位在該柱內部且經由該第二相交處與該第三相交處而從該源極線延伸至介於該第一導電層與該第二導電層之間的區域，且 　　該半導體層經由該第一相交處從該位元線延伸至該接點。
  7. 如申請專利範圍第1項之半導體記憶體，其中 　　該記憶胞之臨限電壓係隨著在該電荷儲存層中之電荷量而改變， 　　該記憶胞保存其中該記憶胞之該臨限電壓為第一值之第一資料，且 　　該記憶胞保存其中該記憶胞之該臨限電壓為不同於該第一值之第二值的不同於該第一資料之第二資料。
  8. 如申請專利範圍第7項之半導體記憶體裝置，其中 　　該電荷係從該源極線供應至該氧化物半導體層。
  9. 一種半導體記憶體，包括： 　　半導體層，被配置在基板上且延伸於第一方向中； 　　氧化物半導體層，被配置在該半導體層上方且具有插置的第一絕緣層； 　　第一閘極電極，被配置在該氧化物半導體層上方且具有插置的第二絕緣層； 　　第二閘極電極，被配置在該氧化物半導體層上方且在該第一方向中鄰近於該第一閘極電極； 　　電荷儲存層，被配置在該第一閘極電極下方之該氧化物半導體層中； 　　位元線，被連接至在該第一方向中之該半導體層之一端，且被連接至在該第一方向中之該氧化物半導體層之一端；及 　　源極線，被連接至在該第一方向中之該半導體層之另一端。
  10. 如申請專利範圍第9項之半導體記憶體，其進一步包括： 　　記憶胞，包含該第一閘極電極及該電荷儲存層；及 　　電晶體，包含該第二閘極電極及該氧化物半導體層之通道區域。
  11. 如申請專利範圍第10項之半導體記憶體，其中 　　該記憶胞之臨限電壓係隨著在該電荷儲存層中之電荷量而改變， 　　該記憶胞保存其中該記憶胞之該臨限電壓為第一值之第一資料，且 　　該記憶胞保存其中該記憶胞之該臨限電壓為不同於該第一值之第二值的不同於該第一資料之第二資料。
  12. 如申請專利範圍第9項之半導體記憶體，其進一步包括： 　　後閘極電極，被配置在該半導體層下方。
  13. 如申請專利範圍第9項之半導體記憶體，其中 　　該位元線延伸於該第一方向中，且該源極線延伸於與該第一方向相交之第二方向中。
  14. 如申請專利範圍第9項之半導體記憶體，其中 　　該位元線與該源極線延伸於該第一方向。
  15. 一種半導體記憶體，包括： 　　半導體層，被配置在基板上且延伸於第一方向中； 　　氧化物半導體層，被配置在該半導體層上方且具有插置的第一絕緣層； 　　第一閘極電極，被配置在該氧化物半導體層上方且具有插置的第二絕緣層； 　　第二閘極電極，被配置在該氧化物半導體層上方且在該第一方向中鄰近於該第一閘極電極； 　　電荷儲存層，被配置在該第一閘極電極下方之該氧化物半導體層中； 　　位元線，被連接至在該第一方向中之該半導體層之第一端； 　　源極線，被連接至在該第一方向中之該半導體層之第二端；及 　　注入線，被連接至在該氧化物半導體層中且被定位成靠近該第二閘極電極之第三端。
  16. 如申請專利範圍第15項之半導體記憶體，其進一步包括： 　　記憶胞，包含該第一閘極電極及該電荷儲存層；及 　　電晶體，包含該第二閘極電極及該氧化物半導體層中之通道區域。
  17. 如申請專利範圍第16項之半導體記憶體，其中 　　該記憶胞之臨限電壓係隨著在該電荷儲存層中之電荷量而改變， 　　該記憶胞保存其中該記憶胞之該臨限電壓為第一值之第一資料，且 　　該記憶胞保存其中該記憶胞之該臨限電壓為不同於該第一值之第二值的不同於該第一資料之第二資料。
  18. 如申請專利範圍第15項之半導體記憶體，其進一步包括： 　　後閘極電極，被配置在該半導體層下方。
  19. 如申請專利範圍第15項之半導體記憶體，其中 　　該位元線延伸於該第一方向中，且該源極線延伸於與該第一方向相交之第二方向中。
  20. 如申請專利範圍第15項之半導體記憶體，其中 　　該位元線與該源極線延伸於該第一方向。
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