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KR102239166B1 - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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KR102239166B1
KR102239166B1 KR1020140044205A KR20140044205A KR102239166B1 KR 102239166 B1 KR102239166 B1 KR 102239166B1 KR 1020140044205 A KR1020140044205 A KR 1020140044205A KR 20140044205 A KR20140044205 A KR 20140044205A KR 102239166 B1 KR102239166 B1 KR 102239166B1
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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 표시부 및 비표시부를 포함하는 기판이 배치되고, 표시부에는 산화물 반도체층을 포함하는 박막 트랜지스터와 박막 트랜지스터와 연결된 화소 전극이 형성된다. 비표시부에는 박막 트랜지스터 또는 화소 전극으로 신호를 전달하는 패드부를 포함하는 패널 구동부가 배치된다. 또한, 비표시부에는 제1 도전층, 제2 도전층 및 제3 도전층이 형성되고, 제1 도전층과 제2 도전층이 접촉하는 제1 영역과 제2 도전층과 제3 도전층이 접촉하는 제2 영역이 형성된다. 본 발명의 일 실시예에 따라 제1 도전층, 제2 도전층 및 제3 도전층이 패널 구동부의 패드부와 접촉하는 배선 컨택부로서 기능하며, 제2 도전층과 제3 도전층이 접촉하는 제2 영역이 패널 구동부의 패드부와 중첩되어 형성됨으로써 배선 컨택부와 패드부의 접촉 면적을 증가시킬 수 있는 표시 장치를 제공한다.

Description

표시 장치 및 이의 제조 방법 {DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 비표시부에 형성된 배선 컨택부와 패드부의 접촉 면적을 증가시켜 신호 전달을 용이하게 할 수 있는 표시 장치 및 이의 제조 방법을 제공하는 것이다.
표시 장치는 영상을 표시하는 표시부와 표시부의 주변 영역인 비표시부로 구성된다. 비표시부에는 표시부로 신호를 제공하는 패널 구동부와 연결되는 배선이 형성되며, 패널 구동부의 패드부가 배선 컨택부에 연결되어 표시부에 다양한 신호를 공급하게 된다. 패널 구동부는 패널 구조에 따라서 드라이버 집적회로(Driver IC)나 FPC(Flexible Printed Circuit) 일 수 있다.
일반적으로, 배선 및 배선 컨택부는 표시부에 박막 트랜지스터 및 화소 전극을 형성하는 과정에서 함께 형성된다. 즉, 기판 상에 도전층 또는 절연층을 증착한 후 패턴을 하게 되면, 표시부에는 화소 전극이나 박막 트랜지스터의 전극 또는 박막 트랜지스터의 절연층이 형성되고, 비표시부에는 배선 또는 배선 컨택부가 형성된다. 따라서, 박막 트랜지스터의 종류 및 구조에 따라 배선 컨택부의 적층 구조도 함께 달라지게 된다. 예를 들어, 비결정 실리콘(Amorphous Silicon; a-Si)을 반도체층으로 사용하고, 인버티드 스태거드(Inverted staggered) 구조로 형성된 박막 트랜지스터로 자세히 설명하면 다음과 같다. 인버티드 스태거드 구조의 박막 트랜지스터는 기판 상에 게이트 전극, 게이트 절연층, 반도체층, 소스 전극 및 드레인 전극이 차례로 적층되어 형성된다. 또한, 박막 트랜지스터의 소스 전극 또는 드레인 전극은 박막 트랜지스터의 보호막 기능을 하는 패시베이션층의 컨택홀을 통해서 화소 전극과 연결된다. 이 구조의 적층 순서에 따라서, 비표시부의 배선 컨택부는, 게이트 전극과 동일한 물질의 도전층과 화소 전극과 동일한 물질의 도전층이 그 사이에 있는 게이트 절연층 및 패시베이션층과 동일한 물질의 절연층들의 컨택홀을 통해서 접촉되어 형성될 수 있다.컨택홀 형성 시에, 게이트 절연층과 패시베이션층은 동일한 절연층 물질을 사용하기 때문에 컨택홀 형성 시 한번에 식각(Etching)이 가능하다. 일반적으로, 절연층 물질은 절연 특성 및 수분 투습 방지에 유리한 실리콘 질화물(SiNx)이 사용될 수 있다.
1. [평판표시장치] (특허출원번호 제 10-2006-0128418호)
최근에는 고화질 및 3D 구현에 대한 관심이 높아지면서 비정질 실리콘을 반도체층으로 사용한 박막 트랜지스터 보다 산화물 반도체층의 박막 트랜지스터가 주목받고 있다. 산화물 반도체층의 박막 트랜지스터는 비정질 실리콘의 박막 트랜지스터 대비 전하 이동도가 높고 광 누설 전류(Leakage current)가 낮아 저 소비전력에 유리하다. 또한, 크로스 토크(Cross-talk)나 플리커(flicker) 개선에도 기여하여 고화질 구현 및 빠른 구동에 유리하다.
그러나, 산화물 반도체층은 수소에 민감하기 때문에 소자 특성을 확보하기 위해서는 박막 트랜지스터에 사용되는 절연층의 물질에 제한이 따른다. 기존 비정질 실리콘 반도체층의 박막 트랜지스터의 절연층으로 사용했던 실리콘 질화물(SiNx)의 경우, 수소 함유량이 높아 산화물 반도체층에 영향을 주게 되므로, 산화물 반도체층의 박막 트랜지스터는 절연 특성이 우수한 절연층과 수소 함유량이 낮은 절연층을 함께 사용하는 것이 바람직하다.
그리고, 산화물 반도체층을 포함하는 박막 트랜지스터의 구조에서는 비표시부에 위치하는 배선 컨택부의 구조도 영향을 받게 된다. 배선 컨택부에 위치하는 게이트 절연층 또는 패시베이션층과 같은 다양한 절연층들이 서로 다른 물질로 구성이 되므로, 컨택홀 형성 시 한번에 식각하는 것이 어려운 문제가 있다. 즉, 게이트 전극과 동일한 물질의 도전층이 화소 전극과 동일한 물질의 도전층과 하나의 컨택홀로 접촉되는 구조로 형성하는 것이 어렵기 때문에 그 사이에 소스 및 드레인 전극과 동일한 물질의 도전층을 두어 이중 접촉 구조로 형성하는 것이 필요하게 되었다. 다시 말해서, 비표시부에 위치하는 배선 컨택부의 구조가, 게이트 전극과 동일한 물질의 도전층과 소스 및 드레인 전극과 동일한 물질의 도전층이 접촉하는 부분 및 소스 및 드레인 전극과 동일한 물질의 도전층이 화소 전극과 동일한 물질의 도전층과 접촉하는 부분으로 구성되는 이중 접촉 구조를 갖게 된다. 이러한 구조는 패널 구동부의 패드부 면적이 동일하다고 했을 때, 종래 비정질 실리콘의 박막 트랜지스터를 적용한 경우에는, 하나의 컨택홀로 배선 컨택부와 패드부의 접촉이 가능했다. 반면에, 산화물 반도체층의 박막 트랜지스터를 적용한 경우에는, 이중 접촉 구조에 따른 적어도 두 개의 컨택홀 형성이 필요하게 되므로 결과적으로 배선 컨택부와 패드부의 접촉 면적이 감소하게 된다. 이로 인해, 컨택 저항의 감소에 의한 표시부로의 신호 전달에 문제가 발생될 수 있고, 이에 따라 라인 결함(Line Defect)과 같은 화면 이상의 불량으로 표시 장치의 신뢰성을 떨어뜨릴 수 있다.
이에 본 발명의 발명자는 위에서 언급한 문제점들을 인식하고, 산화물 반도체층을 포함하는 박막 트랜지스터를 적용한 표시 장치에 있어서 비표시부에 위치하는 배선 컨택부의 구조에 대해 고민함으로써,배선 컨택부와 패드부 간의 접촉 면적을 증가시킬 수 있는 새로운 구조의 표시 장치를 발명하였다.
본 발명의 일 실시예에 따른 해결 과제는 배선 컨택부와 패드부 간의 접촉 면적을 증가시킴으로써 컨택 저항을 개선하고, 나아가 화면 이상 불량을 개선함으로써 표시 장치의 신뢰성을 향상 시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 해결 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 표시부 및 비표시부를 포함하는 기판이 배치되고, 표시부에는 산화물 반도체층을 포함하는 박막 트랜지스터와 박막 트랜지스터와 연결된 화소 전극이 형성된다. 비표시부에는 박막 트랜지스터 또는 화소 전극으로 신호를 전달하는 패드부를 포함하는 패널 구동부가 배치된다. 또한, 비표시부에는 제1 도전층, 제2 도전층 및 제3 도전층이 형성되고, 제1 도전층과 제2 도전층이 접촉하는 제1 영역과 제2 도전층과 제3 도전층이 접촉하는 제2 영역이 형성된다. 본 발명의 일 실시예에 따라 제1 도전층, 제2 도전층 및 제3 도전층이 패널 구동부의 패드부와 접촉하는 배선 컨택부로서 기능하며, 제2 도전층과 제3 도전층이 접촉하는 제2 영역이 패드부와 중첩되어 형성됨으로써 배선 컨택부와 패드부의 접촉 면적을 증가시킬 수 있는 표시 장치를 제공한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따라 산화물 반도체층의을 포함하는 박막 트랜지스터를 적용한 표시 장치에서, 비표시부에 위치하는 배선 컨택부와 패드부 간의 접촉 면적을 증가시킴으로써 컨택 저항을 개선할 수 있는 효과가 있다.
또한, 표시부와 패널 구동부의 신호 전달을 용이하게 함으로써, 화면 이상 불량을 감소시킬 수 있는 효과가 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 발명의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 것으로, 도 1의 A와 B 부분의 단면도이다.
도 3a는 도 1에 도시된 B 부분에 대한 일 실시예를 나타내는 개략적인 평면도이다.
도 3b는 도 1에 도시된 B 부분에 대한 다른 실시예를 나타내는 개략적인 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 것으로, 도 1의 A와 B 부분의 단면도이다.
도 5a는 도 4에 도시된 본 발명의 다른 실시예에 따른 B 부분에 대한 일 실시예를 나타내는 개략적인 평면도이다.
도 5b는 도 4에 도시된 본 발명의 다른 실시예에 따른 B 부분에 대한 다른 실시예를 나타내는 개략적인 평면도이다.
도 6은 본 발명의 일 실시예와 비교예에 있어서, 배선 컨택부와 패드부 간의 접촉 면적과 불량률의 관계를 나타내는 표이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 것으로, 표시부에 위치하는 박막 트랜지스터와 화소 전극 및 비표시부에 위치하는 배선 컨택부의 제조 공정을 도시하는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
신호의 흐름 관계에 대한 설명일 경우, 예를 들어, 'A 노드에서 B 노드로 신호가 전달된다'는 경우에도 '바로' 또는 '직접'이 사용되지 않은 이상, A 노드에서 다른 노드를 경유하여 B 노드로 신호가 전달되는 경우를 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 표시 장치를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참고하면, 표시 장치는 영상을 표시하는 표시부(100A)와 표시부(100A)의 주변 영역인 비표시부(100B)를 포함하는 기판(100)으로 구성된다.
비표시부(100B)에는 표시부(100A)로 신호를 제공하는 패널 구동부(Panel Driver Unit; PDU), 게이트 구동부(Gate Driver Unit; GDU) 및 배선(Line; L)이 형성된다. 패널 구동부(PDU)는 패널 구조에 따라서 소스 드라이버 집적회로(Source Driver IC)나 FPC(Flexible Printed Circuit) 일 수 있고, 게이트 구동부(GDU)는 GIP(Gate Driver IC In Panel) 또는 게이트 드라이버 집적회로(Gate Driver IC) 일 수 있다.
도 1에는 도시되지 않았지만, 표시부에는 복수의 화소들이 형성되고, 패널 구동부(PDU)와 연결된 배선(L)과 게이트 구동부(GDU)와 연결된 배선(L)이 매트릭스 형태로 구성되어 각 화소로 신호를 전달하게 된다.
도 2는 본 발명의 일 실시예에 따른 것으로, 도 1의 A와 B 부분의 단면도이다. 보다 자세히 설명하면, 도 1의 표시부(100A)의 일부분인 A와 비표시부(100B)에서 패널 구동부(PDU)와 배선(L)이 접촉하는 부분인 B의 단면도를 나타낸다.
도 2를 참고하여, 기판(100)의 표시부(100A)의 일부분인 A에 대해 먼저 설명한다.
기판(100)의 표시부(100A)에는 박막 트랜지스터(TFT)와 화소 전극(170A)이 형성된다.
박막 트랜지스터(TFT)는 게이트 전극(110A), 중간 절연층(120A), 산화물 반도체층(130A), 소스 전극(142A) 및 드레인 전극(144A)으로 구성된다. 도 2는 인버티드 스태거드 구조의 박막 트랜지스터(TFT)이며, 기판(100) 상에 게이트 전극(110A)이 형성되고, 게이트 전극(110A) 상에 중간 절연층(120A)이 형성된다. 중간 절연층(120A) 상에는 액티브층으로서 산화물 반도체층(130A)이 형성되고, 산화물 반도체층(130A) 상에는 소스 전극(142A)과 드레인 전극(144A)이 형성된다.
게이트 전극(110A), 소스 전극(142A) 및 드레인 전극(144A)은 도전 물질로 형성된다. 예를 들어, 몰리브덴 (Mo), 알루미늄 (Al), 크롬 (Cr), 금 (Au), 티타늄 (Ti), 니켈 (Ni), 네오디뮴 (Nd) 및 구리 (Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다.
중간 절연층(120A)은, 도 2에는 도시되지 않았지만, 복수의 절연층으로 구성될 수 있다. 보다 자세히는, 게이트 전극(110A) 상에 형성된 하부 중간 절연층과 하부 중간 절연층 상에 형성된 상부 중간 절연층으로 구성될 수 있고, 상부 중간 절연층은 산화물 반도체층(130A)과 접하여 형성될 수 있다. 산화물 반도체층(130A)은 수소에 민감하므로, 산화물 반도체층(130A)으로 수소가 유입될 경우, 박막 트랜지스터(TFT)의 특성에 영향을 주게 된다. 즉, 산화물 반도체층(130A) 내에서 도너(Donor) 역할을 하는 수소 이온이 박막 트랜지스터(TFT)의 산화물 반도체층(130A)으로 유입되면, 박막 트랜지스터(TFT)의 문턱 전압이 시프트되어 정상적인 소자 구동이 어렵게 된다. 이와 같은 이유로, 산화물 반도체층(130A)과 접하여 형성된 상부 중간 절연층은 하부 중간 절연층보다 수소 함유량이 적은 절연층으로 구성될 수 있다. 예를 들어, 하부 중간 절연층은 절연 특성 및 수분 투습 방지에 유리한 실리콘 질화물(SiNx)로 구성되고, 산화물 반도체층(130A)과 접하여 형성되는 상부 중간 절연층은 실리콘 질화물(SiNx) 보다 수소 함유량이 적은 실리콘 산화물(SiOx)로 구성될 수 있다.
박막 트랜지스터(TFT) 상에는 박막 트랜지스터(TFT)와 연결된 화소 전극(170A)이 형성된다. 도 2에 도시된 바와 같이, 박막 트랜지스터(TFT)의 소스 전극(142A) 상에 패시베이션층(150A)과 평탄화층(160A)이 형성되고, 패시베이션층(150A)과 평탄화층(160A)의 컨택홀을 통해서 소스 전극(142A)과 화소 전극(170A)이 연결된다. 도 2에서는, 박막 트랜지스터(TFT)의 소스 전극(142A)이 화소 전극(170A)과 연결되어 도시되었으나, 박막 트랜지스터(TFT)의 종류에 따라서 화소 전극(170A)은 드레인 전극(144A)과 연결될 수도 있다.
화소 전극(170A)은 ITO 또는 IZO 등의 투명한 도전 물질로 형성되거나 금속 또는 금속 합금 등과 같은 불투명한 도전 물질로 형성될 수 있다.
도 2에서는, 화소 전극(170A)의 상부 구조가 구체적으로 도시되지 않았지만, 표시 장치에 따라서 액정 표시 장치의 화소 전극일 수도 있고, 유기 발광 표시 장치의 애노드 전극일 수도 있다.
패시베이션층(150A)은 소스 전극(142A)과 드레인 전극(144A) 상에 형성되어 산화물 반도체층(130A)과 접하는 제1 패시베이션층(152A)과 평탄화층(160A) 상에 형성된 제2 패시베이션층(154A)으로 구성된다. 앞서 언급하였듯이, 산화물 반도체층(130A)은 수소에 민감하기 때문에 산화물 반도체층(130A)과 접하는 제1 패시베이션층(152A)은 제2 패시베이션층(154A)보다 수소 함유량이 적은 절연층으로 구성될 수 있다. 예를 들어, 제1 패시베이션층(152A)는 실리콘 산화물(SiOx), 제2 패시베이션층(154A)은 실리콘 질화물(SiNx)로 구성될 수 있다. 또한, 도 2에서는 제1 패시베이션층(152A) 상에 평탄화층(160A), 평탄화층(160A) 상에 제2 패시베이션층(154A)이 형성된 것으로 도시되었으나, 제1 패시베이션층(152A) 상에 제2 패시베이션층(154A), 제2 패시베이션층(154A) 상에 평탄화층(160A)이 형성될 수도 있다.
도 2를 참고하여, 기판(100)의 비표시부(100B)에서 패널 구동부(PDU)와 배선(L)이 접촉하는 부분인 B에 대해 설명하면 다음과 같다.
기판(100)의 비표시부(100B)에는 패널 구동부(PDU)와 도 1에서 언급한 배선(L)의 일부분인 제1 도전층(110B), 제2 도전층(140B) 및 제3 도전층(170B)이 형성된다. 보다 자세히 설명하면, 비표시부에 위치하는 배선(L)은 표시부(100A)로 신호를 전달하기 위해서 패널 구동부(PDU)의 패드부(190B)와 연결되고, 제1 도전층(110B), 제2 도전층(140B) 및 제3 도전층(170B)으로 구성된 배선 컨택부(180B)를 포함한다. 배선 컨택부(180B)는 제1 도전층(110B)과 제2 도전층(140B)이 접촉하는 제1 영역 및 제2 도전층(140B)과 제3 도전층(170B)이 접촉하는 제2 영역으로 구성된다. 정리하면, 패널 구동부(PDU)의 패드부(190B)로부터 패드부(190B)와 연결되는 배선 컨택부(180B)의 제2 영역으로 신호가 전달되고, 전달된 신호는 배선 컨택부(180B)의 제1 영역을 거쳐서 표시부(100A)의 박막 트랜지스터(TFT) 또는 화소 전극(170A)으로 전달된다.
제1 도전층(110B)과 제2 도전층(140B) 사이에는 제1 절연층(120B)이 형성되고, 제1 절연층(120B)의 컨택홀을 통해서 제1 도전층(110B)과 제2 도전층(140B)이 접촉하는 제1 영역이 형성된다. 또한, 제2 도전층(140B)과 제3 도전층(170B) 사이에는 제2 절연층(150B)이 형성되고, 제2 절연층(150B)의 컨택홀을 통해서 제2 도전층(140B)과 제3 도전층(170B)이 접촉하는 제2 영역이 형성된다.
도 2에서는 패드부(190B)와 배선 컨택부(180B)의 제2 영역이 서로 이격된 것으로 도시되었으나, 실제로는 패드부(190B)와 제 2영역은 ACF(Anisotropic Conductive Film) 등과 같은 접착 물질을 통해서 서로 접촉된다. 구체적으로, 배선 컨택부(180B)의 제 2영역에 해당하는 제3 도전층(170B)의 표면이 접착 물질을 통해서 패드부(190B)와 연결되고, 제3 도전층(170B)은 패드부(190B)와 중첩되어 형성되며, 제1 영역(194B) 상에는 형성되지 않을 수도 있다.
본 발명의 일 실시예에 따라 표시부(100A)의 박막 트랜지스터(TFT) 및 화소 전극(170A)을 형성할 때, 비표시부(100B)의 배선 컨택부(180B)를 동시에 형성함으로써, 공정을 단순화할 수 있다. 이에 대해 자세히 설명하면 다음과 같다.
박막 트랜지스터(TFT)의 게이트 전극(110A) 형성 시 제1 도전층(110B)을 게이트 전극(110A)과 동시에 형성하므로, 제1 도전층(110B)과 게이트 전극(110A)은 동일한 물질로 형성될 수 있다.
보다 상세하게, 기판(100) 상에 도전 물질을 증착한 후 마스크를 이용하여 패터닝한 경우, 패터닝 후에 표시부(100A)에 남은 도전 물질의 일부는 게이트 전극(110A)이 되고, 비표시부(100B)에 남은 도전 물질의 일부는 제1 도전층(110B)이 될 수 있다. 이에 따라, 게이트 전극(110A)과 제1 도전층(110B)은 동일한 공정을 통해서 동일한 물질로 형성될 수 있다.
마찬가지로, 박막 트랜지스터(TFT)의 소스 전극(142A) 또는 드레인 전극(144A) 형성 시 제2 도전층(140B)을 동시에 형성하므로, 제2 도전층(140B)과 소스 전극(142A) 또는 드레인 전극(144A)은 동일한 물질로 형성될 수 있다. 또한, 화소 전극(170A) 형성 시 제3 도전층(170B)을 동시에 형성하므로, 제3 도전층(170B)과 화소 전극(170A)은 동일한 물질로 형성될 수 있다.
이와 비슷하게, 비표시부(100B)에 형성되는 제1 절연층(120B)과 제2 절연층(150B)도 마찬가지로 표시부(100A)의 절연층을 형성할 때 동시에 형성함으로써 공정을 단순화할 수 있다.
즉, 표시부(100A)의 박막 트랜지스터(TFT)의 중간 절연층(120A)을 형성할 때 제1 절연층(120B)을 동시에 형성하므로, 제1 절연층(120B)과 중간 절연층(120A)은 동일한 물질로 이루어질 수 있다.
보다 상세하게는, 게이트 전극(110A) 상에 절연 물질을 증착한 후 패터닝한 경우, 패터닝 후에 표시부(100A)에 남은 절연 물질의 일부는 중간 절연층(120A)이 되고, 비표시부(100B)에 남은 절연 물질의 일부는 제1 절연층(120B)이 될 수 있다. 이에 따라, 중간 절연층(120A)과 제1 절연층(120B)은 동일한 공정을 통해서 동일한 물질로 형성될 수 있다.
앞서 언급하였듯이, 중간 절연층(120A)은 복수 개의 절연층으로 구성될 수 있고, 복수 개의 절연층 중에서 산화물 반도체층(130A)에 접하여 형성된 절연층의 경우, 다른 절연층보다 수소 함유량이 적은 물질로 구성될 수 있다. 이와 마찬가지로, 제1 절연층(120B)도 중간 절연층(120A)과 동일한 공정을 통해서 동시에 진행되므로, 복수 개의 절연층으로 구성될 수 있다. 그리고, 복수 개의 절연층 중 하나의 절연층의 수소 함유량이 다른 절연층의 수소 함유량 보다 적은 물질로 구성될 수 있다.
마찬가지로, 표시부(100A)의 패시베이션층(150A)이 형성될 때 제2 절연층(150B)을 동시에 형성하므로, 제2 절연층(150B)과 패시베이션층(150A)은 동일한 물질로 이루어질 수 있다. 앞서 언급하였듯이, 패시베이션층(150A)은 제1 패시베이션층(152A)과 제2 패시베이션층(154A)으로 구성되므로, 제2 절연층(150B)도 복수 개의 절연층(152B, 154B)으로 형성될 수 있다. 특히, 복수 개의 절연층(152B, 154B)에는 제2 도전층(140B)과 제3 도전층(170B)이 접촉하는 제2 영역을 형성하기 위한 컨택홀이 형성되는데, 복수 개의 절연층(152B, 154B) 중 하나의 절연층(152B)의 컨택홀의 측면 경사각과, 다른 절연층(154B)의 측면 경사각이 서로 다르게 형성될 수 있다.
보다 구체적으로, 제1 패시베이션층(152A)과 동일한 물질로 형성되는 절연층(152B)은 제2 패시베이션층(154B)과 동일한 물질로 형성되는 절연층(154B)보다 수소 함유량이 적은 물질로 형성된다. 즉, 복수 개의 절연층(152B, 154B)은 서로 다른 물질로 구성되므로, 각각의 식각 공정을 통해서 컨택홀이 형성되는 데, 이때 절연층의 물질에 따른 식각액(Etchant) 및 공정 조건 등의 차이로 컨택홀의 측면 경사각에 차이가 발생하게 된다.
예를 들어, 제1 패시베이션층(152A)과 동일한 물질로 형성되는 절연층(152B)이 실리콘 산화물(SiOx)이고, 제2 패시베이션층(154B)과 동일한 물질로 형성되는 절연층(154B)이 실리콘 질화물(SiNx)로 형성될 경우, 제1 패시베이션층(152A)과 동일한 물질로 형성되는 절연층(152B)의 측면 경사각(1)은 약 5도 내지 15도로 형성될 수 있다.
또한, 제2 패시베이션층(154A)과 동일한 물질로 형성되는 절연층(154B)의 측면 경사각(2)은 약 40도 내지 50도로 형성될 수 있다. 그러나, 이에 반드시 한정되는 것은 아니며, 절연층 물질의 종류에 따른 식각액 및 공정 조건 등에 따라 달라질 수 있다.
도 2는 박막 트랜지스터(TFT)가 인버티드 스태거드 구조로 형성된 것이 도시되었으나, 박막 트랜지스터(TFT)는 코플라나(Coplanar) 구조로 형성될 수도 있다. 박막 트랜지스터(TFT)가 코플라나 구조로 형성되면, 기판 상에 산화물 반도체층, 게이트 절연층, 게이트 전극, 중간 절연층, 소스 전극 및 드레인 전극이 차례로 형성된다.
박막 트랜지스터(TFT)의 설계에 따라서 게이트 절연층과 중간 절연층이 산화물 반도체층과 직접 접촉하여 형성될 수 있는데, 이 경우 게이트 절연층 또는 중간 절연층은 복수 개의 절연층으로 구성될 수 있고, 복수 개의 절연층 중에서 산화물 반도체층에 접하여 형성된 절연층의 수소 함유량은 다른 절연층의 수소 함유량 보다 적을 수 있다.
이에 따라, 비표시부의 배선 컨택부의 구조 또한 달라질 수 있다. 예를 들어, 제1 도전층과 제2 도전층 사이의 제1 절연층은 게이트 전극과 소스 또는 드레인 전극을 절연하는 중간 절연층과 동일한 물질로 형성될 수 있고, 중간 절연층이 복수 개의 층으로 형성되면 마찬가지로 제1 절연층도 복수 개의 층으로 형성될 수 있다.
박막 트랜지스터가 인버티드 스태거드 구조일 때, 중간 절연층이 하부 절연층과 상부 절연층을 포함하는 복수 개의 절연층인 경우, 산화물 반도체층이 중간 절연층보다 상부에 있기 때문에, 산화물 반도체층과 접하는 상부 절연층의 수소 함유량이 하부 절연층의 수소 함유량보다 적을 수 있다.
그러나, 박막 트랜지스터가 코플라나 구조인 경우에는 산화물 반도체층이 중간 절연층보다 하부에 있기 때문에, 하부 절연층의 수소 함유량이 상부 절연층의 수소 함유량보다 적은 물질로 이루어질 수 있다. 이에 따라서 비표시부의 배선 컨택부의 절연층의 적층 순서도 동일하게 영향을 받게 됨을 충분히 예상할 수 있다.
도 3a는 도 1에 도시된 B 부분에 대한 일 실시예를 나타내는 개략적인 평면도이다.
도 3a의 평면도를 참고하면, 앞서 언급하였듯이, 패널 구동부(PDU)는 표시부(100A)로 신호를 전달하는 패드부(190B)를 포함하고, 배선(L)은 패드부(190B)와 연결되어 표시부(100A)로 신호를 전달하는 배선 컨택부(180B)를 포함한다. 배선 컨택부(180B)는 제1 영역과 제2 영역으로 구성되며, 도 2를 참고하면, 배선 컨택부(180B)는 제1 영역과 제2 영역 모두 중첩하여 배치되는 제2 도전층(150B)의 영역으로 정의될 수 있다. 패널 구동부(PDU)의 패드부(190B)는 배선 컨택부(180B)의 제2 영역과 중첩되고, 제1 영역과는 중첩되지 않는다. 즉, 패널 구동부(PDU)의 패드부(190B)로부터 패드부(190B)와 연결된 배선 컨택부(180B)의 제2 영역으로 신호가 전달되고, 전달된 신호는 배선 컨택부(180B)의 제1 영역을 거쳐서 표시부(100A)로 전달된다.
앞서 언급하였듯이, 패드부(190B)는 배선 컨택부(180B)의 제2 영역과 중첩되어 연결되고, 패널 구동부(PDU)와 배선(L)의 접촉 면적은 배선 컨택부(180B)의 제2 영역의 면적에 해당된다. 즉, 패드부(190B)와 배선 컨택부(180B)의 제2 영역만 중첩하여 형성되고, 배선 컨택부(180B)의 제1 영역은 패드부(190B)와 중첩되지 않게 형성하여 제 1 영역의 면적만큼 제2 영역의 면적을 증가시킴으로써, 패널 구동부(PDU)와 배선(L)의 접촉 면적을 증가시킬 수 있다. 또한, 배선 컨택부(180B) 내에서 제2 영역의 면적을 제1 영역의 면적보다 크게 형성함으로써 패널 구동부(PDU)와 배선(L)의 접촉 면적을 증가시킬 수 있다.
패널 구동부(PDU)의 패드부(190B)와 배선 컨택부(180B)의 접촉 면적의 증가는 컨택 저항을 감소시키고, 표시부(100A)로 흐르는 신호의 전달을 용이하게 하며, 라인 결함 등과 같은 화면 이상 불량을 감소시키는 데 기여할 수 있다. 보다 바람직하게는, 배선 컨택부(180B)의 제2 영역의 면적이, 패널 구동부(PDU)의 패드부(190B)의 면적을 기준으로 봤을 때, 약 40% 이상 차지하도록 형성할 수 있다. 보다 자세한 내용은 도 6에서 후술한다.
도 3b는 도 1에 도시된 B 부분에 대한 다른 실시예를 나타내는 개략적인 평면도이다. 보다 자세히, 도 3b는 패널 구동부(PDU)의 패드부(190B)와 중첩하여 형성된 배선 컨택부(180B)의 제2 영역이 복수 개인 경우를 도시한 것으로, 도 3a와 동일 또는 대응되는 구성요소에 대한 설명은 생략하기로 한다.
도 3b를 참고하면, 배선 컨택부(180B)의 제1 영역과 제2 영역이 복수 개 형성되며, 복수 개의 제2 영역은 패널 구동부(PDU)의 패드부(190B)와 중첩되어 형성된다. 이때, 복수 개의 제2 영역의 면적의 합이, 패드부(190B)의 면적을 기준으로 봤을 때, 약 40% 이상 차지하도록 형성하는 것이 바람직하며, 이에 따라 표시부(100A)로 흐르는 신호의 전달을 용이하게 하여 화면 이상 불량을 감소시키는 데 효과적일 수 있다. 보다 자세한 내용은 도 6에서 후술한다.
표시 장치의 비표시부(100B)의 설계에 따라서 배선 컨택부(180B)의 설계 면적이 충분한 경우에는, 배선 컨택부(180B)의 제2 영역의 면적이 패드부(190B)의 면적과 동일하거나 더 크도록 설계할 수도 있다. 그러나, 제2 영역의 면적과 패드부(190B)의 면적이 동일하면 접촉 면적이 이미 최대가 되므로, 제2 영역의 면적이 패드부(190B)의 면적을 기준으로 봤을 때, 약 40% 내지 약 100%가 되도록 형성하는 것이 비표시부(100B)의 설계 면적 및 컨택 저항의 효율을 고려하였을 때, 더욱 바람직하다.
도 4는 본 발명의 다른 실시예에 따른 것으로, 도 1의 A와 B 부분의 단면도이며, 보다 자세히, 도 1의 표시부(100A)의 일부분인 A와 비표시부(100B)에서 패널 구동부(PDU)와 배선(L)이 접촉하는 부분인 B의 단면도를 나타낸다.
본 실시예를 설명함에 있어, 도 2의 표시부(100A)의 구성요소와 동일 또는 대응되는 구성요소에 대한 설명은 생략하기로 한다. 보다 구체적으로, 도 4의 표시부(200A)의 기판(200), 게이트 전극(210A), 중간 절연층(220A), 산화물 반도체층(230A), 소스 전극(242A), 드레인 전극(244A), 패시베이션층(250A), 평탄화층(260A) 및 화소 전극(270A)은 도 2의 표시부(100A)의 기판(100), 게이트 전극(110A), 중간 절연층(120A), 산화물 반도체층(130A), 소스 전극(142A), 드레인 전극(144A), 패시베이션층(150A), 평탄화층(160A) 및 화소 전극(170A)과 대응되며, 자세한 설명은 생략하기로 한다.
도 4의 기판(200)의 비표시부(200B)에서 패널 구동부(PDU)와 배선(L)이 접촉하는 부분인 B에 대해 설명하면 다음과 같다.
기판(200)의 비표시부(200B)에는 패드부(290B)를 포함하는 패널 구동부(PDU)와 제1 도전층(210B), 제2 도전층(240B) 및 제3 도전층(270B)으로 구성된 배선 컨택부(280B)가 형성된다. 보다 구체적으로 설명하면, 제1 도전층(210B) 상에 제2 도전층(240B)이 형성되고, 제2 도전층(240B) 상에 제3 도전층(270B)이 형성되며, 제1 도전층(210B)과 제2 도전층(240B)의 접촉하는 제1 영역과 제2 도전층(240B)과 제3 도전층(270B)이 접촉하는 제2 영역이 형성된다.
제2 영역은 패널 구동부(PDU)의 패드부(290B)와 중첩되어 형성되고, 제2 영역은 제1 영역과 중첩되어 형성된다. 즉, 제1 도전층(210B), 제2 도전층(240B) 및 제3 도전층(270B)이 차례로 접촉하여 형성되며, 신호는 패널 구동부(PDU)의 패드부(290B)로부터 패드부(290B)와 중첩하여 형성된 제2 영역 및 제1 영역을 거쳐서 표시부(200A)의 박막 트랜지스터(TFT) 또는 화소 전극(270A)로 전달된다.
도 4에서는 패드부(290B)와 제2 영역이 서로 이격된 것으로 도시되었으나, 실제 패드부(290B)와 제2 영역은 ACF(Anisotropic Conductive Film) 등과 같은 접착 물질을 통해서 서로 접촉된다. 구체적으로 제 2 영역에 해당하는 제3 도전층(270B)의 표면이 접착 물질을 통해서 패드부(290B)와 연결된다.
도 2에서 설명한 것과 마찬가지로, 비표시부(200B)의 제1 도전층(210B), 제2 도전층(240B) 및 제3 도전층(270B)은 각각 표시부(200A)의 박막 트랜지스터(TFT)의 게이트 전극(210B), 소스 또는 드레인 전극(242A, 244A) 및 화소 전극(270A)과 동일한 공정을 통해서 동일한 물질로 형성될 수 있다.
또한, 제1 도전층(210B)과 제2 도전층(240B) 사이에 형성된 제1 절연층(220B)은 표시부(200A)의 중간 절연층(220A)과 동일한 공정을 통해 동일한 물질로 형성될 수 있고, 제2 도전층(240B)과 제3 도전층(270B) 사이에 형성된 제2 절연층(250B)은 표시부(220A)의 패시베이션층(250A)과 동일한 공정을 통해 동일한 물질로 형성될 수 있다.
도 4에는 도시되지 않았지만, 표시부(200A)의 중간 절연층(220A)이 복수 개의 절연층으로 구성될 경우, 제1 절연층(220B)도 동일하게 복수 개의 절연층으로 구성될 수 있다.
또한, 표시부(200A)의 패시베이션층(250A)이 복수 개의 절연층(252A, 254A)으로 구성될 경우, 제2 절연층(250A)도 복수 개의 절연층(252B, 254B)으로 동일하게 구성될 수 있다. 이와 같이, 표시부(200A)의 구성요소와 비표시부(200B)의 구성요소를 동시에 형성함으로써, 공정을 단순화할 수 있다.
도 5a는 도 4에 도시된 본 발명의 다른 실시예에 따른 B 부분에 대한 일 실시예를 나타내는 개략적인 평면도이다.
도 5a의 평면도를 참고하면, 패널 구동부(PDU)는 표시부(200A)로 신호를 전달하는 패드부(290B)를 포함하고, 배선(L)은 패널 구동부(PDU)의 패드부(290B)와 연결되어 표시부(200A)로 신호를 전달하는 배선 컨택부(280B)를 포함한다.
배선 컨택부(280B)는 서로 중첩되어 형성된 제1 영역과 제2 영역으로 구성되며, 도 4를 참고하였을 때, 제1 영역과 제2 영역 모두 중첩하여 배치되는 제2 도전층(250B)의 영역 또는 제3 도전층(270B)의 영역으로 정의될 수 있다.
패널 구동부(PDU)의 패드부(290B)는 배선 컨택부(280B)의 제1 영역 및 제2 영역과 동시에 중첩되어 형성된다. 실제 패널 구동부(PDU)와 배선(L) 사이의 접촉 면적은 패드부(290B)와 직접 접촉되는 제2 영역의 면적에 해당된다. 즉, 제1 영역과 제2 영역을 중첩하여 형성함으로써, 비표시부(200B)의 배선 설계 시, 제1 영역에 해당하는 부분의 면적을 줄일 수 있으므로 설계의 자유도가 확보될 수 있다.
또한, 패드부(290B)의 면적을 자유롭게 조절할 수 있다면, 제1 영역의 면적을 줄인 만큼 제2 영역의 면적과 패드부(290B)의 면적을 증가시키므로, 패널 구동부(PDU)와 배선(L)의 접촉 면적을 크게 증가시킬 수 있다.
앞서 설명한 바와 같이, 패널 구동부(PDU)와 배선(L) 간의 접촉 면적의 증가는 패널 구동부(PDU)와 배선(L) 사이의 컨택 저항을 감소시켜 보다 신호 전달을 용이하게 하며, 라인 결함 등과 같은 화면 이상 불량을 감소시키는 데 기여할 수 있다. 보다 바람직하게는, 제2 영역의 면적이, 패널 구동부(PDU)의 패드부(290B)의 면적을 기준으로 봤을 때, 약 40% 이상 차지하도록 형성할 수 있다. 보다 자세한 설명은 도 6에서 후술한다.
도 5b는 도 4에 도시된 본 발명의 다른 실시예에 따른 B 부분에 대한 다른 실시예를 나타내는 개략적인 평면도이다. 보다 구체적으로, 도 5b는 패널 구동부(PDU)의 패드부(290B)와 중첩하여 형성된 배선 컨택부(280B)의 제2 영역이 복수 개인 경우를 도시한 것으로, 도 5a와 동일 또는 대응되는 구성요소에 대한 설명은 생략하기로 한다.
도 5b를 참고하면, 배선 컨택부(280B)에서 제1 영역과 중첩하여 형성된 제2 영역이 복수 개 형성되며, 복수 개의 제2 영역은 패널 구동부(PDU)의 패드부(290B)와 중첩되어 형성된다. 이때, 복수 개의 제2 영역의 면적의 합이, 패드부(290B)의 면적을 기준으로 봤을 때, 약 40% 이상 차지하도록 형성하는 것이 바람직하며, 이에 따라 표시부(200A)로 흐르는 신호의 전달을 용이하게 하여 화면 이상 불량을 감소시키는 데 효과적일 수 있다. 마찬가지로, 보다 자세한 내용은 도 6에서 후술한다.
앞서 언급하였듯이, 표시 장치의 비표시부(200B)의 설계에 따라서 배선 컨택부(280B)의 설계 면적이 충분한 경우에는, 배선 컨택부(280B)의 제2 영역의 면적이 패드부(290B)의 면적과 동일하거나 더 크도록 설계할 수도 있다. 보다 바람직하게는, 제2 영역의 면적을 패드부(190B)의 면적을 기준으로 봤을 때, 약 40% 내지 약 100%가 되도록 형성하는 것이 비표시부(200B)의 설계 면적 및 컨택 저항의 효율을 고려하였을 때, 더욱 효과적일 수 있다.
도 2 내지 도 5에서는, 배선 컨택부와 패널 구동부의 패드부의 접촉 구조에 대해서 설명하였으나, 게이트 구동부가 게이트 드라이버 집적회로(Gate Driver IC)인 경우, 게이트 구동부의 패드부와 배선 컨택부 또한 앞서 언급한 일 실시예들의 구조로 구성될 수 있다.
도 6은 본 발명의 일 실시예와 비교예에 있어서, 배선 컨택부와 패드부 간의 접촉 면적과 불량률의 관계를 나타내는 표이다.
도 6의 표를 참고하면, 비교예는 산화물 반도체층의 박막 트랜지스터를 적용한 표시 장치에서 제1 도전층과 제2 도전층의 접촉 영역인 제1 영역과 제2 도전층과 제3 도전층의 접촉 영역인 제2 영역을 패널 구동부의 패드부와 중첩하여 형성한 것으로, 제1 영역과 제2 영역은 서로 중첩하지 않는 구조인 경우에 해당한다. 이때, 패드부와 실제 접촉하는 부분은 제2 영역으로, 패드부의 면적 대비 배선 컨택부의 제2 영역의 면적이 약 20.5%인 경우, 라인 결함의 화면 이상 불량률이 약 28% 정도 발생하였다.
실시예 1은 산화물 반도체층의 박막 트랜지스터를 적용한 표시 장치에서 제1 도전층과 제2 도전층의 접촉 영역인 제1 영역과 제2 도전층과 제3 도전층의 접촉 영역인 제2 영역 중 제2 영역만 패널 구동부의 패드부와 중첩하여 형성한 구조로, 앞서 설명한 도 2의 구조에 해당된다. 이때, 패드부와 실제 접촉하는 부분인 제2 영역의 면적을 패드부와 중첩하지 않게 형성된 제1 영역의 면적만큼 증가시킬 수 있게 된다. 패드부의 면적 대비 배선 컨택부의 제2 영역의 면적을 약 40.4% 수준으로 형성한 경우, 라인 결함의 화면 이상 불량률이 0%로 비교예 대비 표시 장치의 화면 이상 불량률 개선에 따른 신뢰성이 향상됨을 확인할 수 있다.
또한, 실시예 2는 산화물 반도체층의 박막 트랜지스터를 적용한 표시 장치에서 제1 도전층과 제2 도전층의 접촉 영역인 제1 영역, 제2 도전층과 제3 도전층의 접촉 영역인 제2 영역 및 패널 구동부의 패드부를 모두 중첩하여 형성한 구조로, 앞서 설명한 도 4의 구조에 해당된다. 마찬가지로, 패드부와 실제 접촉하는 부분인 제2 영역의 면적을 패드부의 면적 대비 약 40.1% 수준으로 형성한 경우, 라인 결함의 화면 이상 불량률이 0%로 비교예 대비 개선됨을 확인할 수 있다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 것으로, 표시부에 위치하는 박막 트랜지스터와 화소 전극 및 비표시부에 위치하는 배선 컨택부의 제조 공정을 도시하는 단면도이다. 보다 구체적으로, 앞서 언급한 도 4의 구조에 따른 제조 공정을 도시한 단면도이다.
도 7a를 참고하면, 기판(300) 상에 게이트 전극용 도전 물질을 증착한 후 마스크를 이용하여 패터닝한다. 패터닝 이후에 기판(300)의 표시부(300A)에는 게이트 전극(310A)이 형성되고, 비표시부(300B)에는 제1 도전층(310B)이 형성된다. 게이트 전극(310A)과 제1 도전층(310B)은 동일한 공정을 통해 동일한 물질로 형성 된다.
도 7b를 참고하면, 게이트 전극(310A)과 제1 도전층(310B) 상에 절연 물질을 증착한 후 패터닝하며, 절연 물질의 패터닝 시, 습식 식각(Wet Etch)을 이용할 수 있다. 패터닝 이후에 기판(300)의 표시부(300A)에는 중간 절연층(320A)이 형성되고, 비표시부(300B)에는 제1 절연층(320B)이 형성된다. 비표시부(300B)에 형성된 제1 절연층(320B)은 제1 도전층(310B) 상에서 컨택홀을 가지며, 컨택홀의 측면 경사각은 약 30도 내지 40도로 형성될 수 있다. 중간 절연층(320A)과 제1 절연층(320B)은 동일한 공정을 통해 동일한 물질로 형성 된다.
이후에, 표시부(300A)의 중간 절연층(320A) 상에 산화물 반도체층(330A)를 증착하여 패터닝한다.
도 7c를 참고하면, 중간 절연층(320A), 제1 절연층(320B) 및 산화물 반도체층(330A) 상에 소스 및 드레인 전극용 도전 물질을 증착한 후 마스크를 이용하여 패터닝한다. 패터닝 이후에 표시부(300A)에는 소스 전극(342A) 및 드레인 전극(344A)이 형성됨으로써 박막 트랜지스터(TFT)가 형성되고, 비표시부(300B)에는 제2 도전층(340B)이 형성된다. 비표시부(300B)의 제2 도전층(340B)은 제1 절연층(320B)의 컨택홀을 통해서 제1 도전층(310B)과 접촉된다. 마찬가지로, 소스 전극(342A) 및 드레인 전극(344A)과 제2 도전층(340B)은 동일한 공정을 통해 동일한 물질로 형성 된다.
도 7d를 참고하면, 박막 트랜지스터(TFT) 및 제2 도전층(340B) 상에 절연 물질을 증착하여 패터닝하며, 절연 물질의 패터닝 시, 건식 식각(Dry Etch)을 이용함으로써 박막 트랜지스터(TFT)의 산화물 반도체층(310A)이 받는 영향을 최소화할 수 있다. 패터닝 이후에 표시부(300A)에는 박막 트랜지스터를 보호하는 제1 패시베이션층(352A)이 형성되고, 비표시부(300B)에는 제2 절연층(350B) 중 하나(352B)가 형성된다.
그 후에 평탄화 물질을 증착하여 박막 트랜지스터(TFT) 상부의 표면을 평탄화한 후 패터닝하여 평탄화층(360A)을 형성한다. 평탄화층(360A)은 유기물로 형성되며, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly-phenylenethers resin), 폴리페닐렌설파이드계 수지(poly-phenylenesulfides resin) 및 벤조사이클로부텐(benzocyclobutene) 중 하나 이상의 물질로 형성될 수 있으나, 이에 제한되지는 않는다.
평탄화층(360A) 상부에 절연 물질을 다시 증착하여 패터닝하면, 표시부(300A)에는 제2 패시베이션층(354A)이 형성되고, 비표시부(300B)에는 제2 절연층(350B) 중 다른 하나(354B)가 형성 된다. 마찬가지로, 절연 물질의 패터닝 시, 건식 식각(Dry Etch)을 이용할 수 있다. 이후에, 제2 패시베이션층(354A) 상부에 화소 전극용 도전 물질을 증착하여 패터닝하면, 표시부(300A)에는 화소 전극(370A)이 형성되고, 비표시부(300B)에는 제3 도전층(370B)이 형성된다.
표시부(300A)에서 화소 전극(370A)은 패시베이션층(350A)과 평탄화층(360A)의 컨택홀을 통해서 박막 트랜지스터(TFT)의 소스 전극(342A)과 연결된다. 또한, 비표시부(300B)에서 제3 도전층(370B)은 제2 절연층(350B)의 컨택홀을 통해서 제2 도전층(340B)과 접촉된다.
도 7a 내지 도 7d에서 설명한 바와 같이, 표시부(300A)의 박막 트랜지스터(TFT) 및 화소 전극(370A)을 형성할 때, 비표시부(300B)의 배선 컨택부를 동시에 형성함으로써 공정을 단순화하는 데 기여할 수 있다.
본 발명의 일 실시예에 따른 표시 장치에서 상기 제1 영역은 상기 패널 구동부의 패드부와 중첩되지 않을 수 있다.
본 발명의 일 실시예에 따른 표시 장치에서 상기 제2 영역의 면적은 상기 제1 영역의 면적보다 클 수 있다.
본 발명의 일 실시예에 따른 표시 장치에서 상기 제3 도전층은 상기 제1 영역 상에 형성되지 않을 수 있다.
본 발명의 일 실시예에 따른 표시 장치에서 상기 제2 영역의 면적은 상기 패널 구동부의 패드부의 면적을 기준으로 40% 이상일 수 있다.
본 발명의 일 실시예에 따른 표시 장치에서 상기 제2 영역이 복수 개 형성된 경우, 상기 복수 개의 제2 영역은 상기 패널 구동부의 패드부와 중첩되어 형성되고, 상기 복수 개의 제2 영역의 면적의 합은, 상기 패널 구동부의 패드부의 면적을 기준으로 40% 이상일 수 있다.
본 발명의 일 실시예에 따른 표시 장치에서 상기 제1 영역이 상기 제2 영역과 중첩될 수 있다.
본 발명의 일 실시예에 따른 표시 장치에서 상기 제1 도전층, 제2 도전층 및 제3 도전층이 차례로 접촉하여 형성될 수 있다.
본 발명의 일 실시예에 따른 표시 장치에서 상기 박막 트랜지스터는 게이트 전극, 소스 또는 드레인 전극 및 중간 절연층을 포함하고, 상기 제1 도전층은 상기 게이트 전극과 동일한 물질로 형성되고, 상기 제2 도전층은 상기 소스 전극 또는 상기 드레인 전극과 동일한 물질로 형성되며, 상기 제3 도전층은 상기 화소 전극과 동일한 물질로 형성될 수 있다.
본 발명의 일 실시예에 따른 표시 장치에서 상기 제1 도전층과 상기 제2 도전층 사이에 형성되는 제1 절연층과 상기 제2 도전층과 상기 제3 도전층 사이에 형성되는 제2 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치에서 상기 제1 절연층은 상기 박막 트랜지스터의 중간 절연층과 동일한 물질로 이루어질 수 있다.
본 발명의 일 실시예에 따른 표시 장치에서 상기 중간 절연층은 복수 개의 절연층으로 구성되며, 상기 복수 개의 절연층 중 하나의 절연층의 수소 함유량이 다른 절연층의 수소 함유량보다 적을 수 있다.
본 발명의 일 실시예에 따른 표시 장치에서 상기 복수 개의 절연층 중 수소 함유량이 적은 절연층은 상기 박막 트랜지스터의 산화물 반도체층과 접하여 형성될 수 있다.
본 발명의 일 실시예에 따른 표시 장치에서 상기 제2 절연층은 상기 제2 영역을 형성하기 위한 컨택홀을 포함하는 복수 개의 절연층으로 구성되며, 상기 복수 개의 절연층 중 하나의 절연층의 컨택홀의 측면 경사각과 다른 절연층의 컨택홀의 측면 경사각이 다를 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200, 300: 기판
100A, 200A, 300A: 표시부
110A, 210A, 310A: 게이트 전극
120A, 220A, 320A: 중간 절연층
130A, 230A, 330A: 산화물 반도체층
142A, 242A, 342A: 소스 전극
144A, 244A, 344A: 드레인 전극
150A, 250A, 350A: 패시베이션층
152A, 252A, 352A: 제1 패시베이션층
154A, 254A, 354A: 제2 패시베이션층
170A, 270A, 370A: 화소 전극
100B, 200B, 300B: 비표시부
110B, 210B, 310B: 제1 도전층
120B, 220B, 320B: 제1 절연층
140B, 240B, 340B: 제2 도전층
150B, 250B, 350B: 제2 절연층 (152B, 154B, 252B, 254B, 352B, 354B)
170B, 270B, 370B: 제3 도전층
PDU: 패널 구동부
GDU: 게이트 구동부
L: 배선
TFT: 박막 트랜지스터
180B, 280B: 배선 컨택부
190B, 290B: 패드부

Claims (17)

  1. 표시부 및 비표시부를 포함하는 기판;
    상기 표시부에 형성되고, 산화물 반도체층을 포함하는 박막 트랜지스터;
    상기 표시부에 형성되고, 상기 박막 트랜지스터와 연결된 화소 전극;
    상기 비표시부에 연결되고, 상기 박막 트랜지스터 또는 화소 전극으로 신호를 전달하는 패드부를 포함하는 패널 구동부; 및
    상기 비표시부에 형성되는 제1 도전층, 제2 도전층 및 제3 도전층을 포함하고,
    상기 제1 도전층과 상기 제2 도전층이 접촉하는 제1 영역과 상기 제2 도전층과 상기 제3 도전층이 접촉하는 제2 영역이 형성되며,
    상기 제2 영역은 상기 패널 구동부의 패드부와 중첩하고,
    상기 제1 영역은 상기 패널 구동부의 패드부와 중첩하지 않고,
    상기 제2영역의 면적은 상기 패널 구동부의 패드부의 면적을 기준으로 40% 이상인 표시 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제2 영역의 면적은 상기 제1 영역의 면적보다 큰 표시 장치.
  4. 제3 항에 있어서,
    상기 제3 도전층은 상기 제1 영역 상에 형성되지 않는 표시 장치.
  5. 삭제
  6. 제1 항에 있어서,
    상기 제2 영역은 복수 개로 형성되는 표시 장치.
  7. 표시부 및 비표시부를 포함하는 기판;
    상기 표시부에 형성되고, 산화물 반도체층을 포함하는 박막 트랜지스터;
    상기 표시부에 형성되고, 상기 박막 트랜지스터와 연결된 화소 전극;
    상기 비표시부에 연결되고, 상기 박막 트랜지스터 또는 화소 전극으로 신호를 전달하는 패드부를 포함하는 패널 구동부; 및
    상기 비표시부에 형성되는 제1 도전층, 제2 도전층 및 제3 도전층을 포함하고,
    상기 제1 도전층과 상기 제2 도전층이 접촉하는 제1 영역과 상기 제2 도전층과 상기 제3 도전층이 접촉하는 제2 영역이 형성되며,
    상기 제2 영역은 상기 패널 구동부의 패드부와 중첩하고,
    상기 제1 영역은 상기 제2 영역과 중첩하고,
    상기 제2 영역의 면적은 상기 패널 구동부의 패드부의 면적을 기준으로 40% 이상인 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 도전층, 제2 도전층 및 제3 도전층이 차례로 접촉하여 형성된 표시 장치.
  9. 삭제
  10. 제7 항에 있어서,
    상기 제2 영역은 복수 개로 형성되는 표시 장치.
  11. 제1 항 또는 제7 항에 있어서,
    상기 박막 트랜지스터는 게이트 전극, 소스 또는 드레인 전극 및 중간 절연층을 포함하고,
    상기 제1 도전층은 상기 게이트 전극과 동일한 물질로 형성되고,
    상기 제2 도전층은 상기 소스 전극 또는 상기 드레인 전극과 동일한 물질로 형성되며,
    상기 제3 도전층은 상기 화소 전극과 동일한 물질로 형성된 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 도전층과 상기 제2 도전층 사이에 형성되는 제1 절연층; 및
    상기 제2 도전층과 상기 제3 도전층 사이에 형성되는 제2 절연층을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 절연층은 상기 박막 트랜지스터의 중간 절연층과 동일한 물질로 이루어지는 표시 장치.
  14. 제13 항에 있어서,
    상기 중간 절연층은 복수 개의 절연층으로 구성되며, 상기 복수 개의 절연층 중 하나의 절연층의 수소 함유량이 다른 절연층의 수소 함유량보다 적은 표시 장치.
  15. 제14 항에 있어서,
    상기 복수 개의 절연층 중 수소 함유량이 적은 절연층은 상기 박막 트랜지스터의 산화물 반도체층과 접하여 형성된 표시 장치.
  16. 제12 항에 있어서,
    상기 제2 절연층은 상기 제2 영역을 형성하기 위한 컨택홀을 포함하는 복수 개의 절연층으로 구성되며, 상기 복수 개의 절연층 중 하나의 절연층의 컨택홀의 측면 경사각과 다른 절연층의 컨택홀의 측면 경사각이 다른, 표시 장치.








  17. 제12 항에 있어서,
    상기 제2절연층은 상기 박막트랜지스터 상부에 배치되는 패시베이션층과 동일한 물질로 이루어지고,
    상기 패시베이션층은 복수 개의 절연층으로 구성되며, 상기 복수 개의 절연층 중 하나의 절연층의 수소 함유량이 다른 절연층의 수소 함유량보다 적고,
    상기 복수 개의 절연층 중 수소 함유량이 적은 절연층은 상기 박막트랜지스터의 산화물 반도체층과 접하여 형성되는 표시 장치.
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