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TWI770770B - 積體電路晶片及其形成方法 - Google Patents

積體電路晶片及其形成方法 Download PDF

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TWI770770B
TWI770770B TW110101624A TW110101624A TWI770770B TW I770770 B TWI770770 B TW I770770B TW 110101624 A TW110101624 A TW 110101624A TW 110101624 A TW110101624 A TW 110101624A TW I770770 B TWI770770 B TW I770770B
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semiconductor
layer
semiconductor substrate
cavity
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黃信華
陳奎銘
喻中一
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台灣積體電路製造股份有限公司
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Abstract

本揭露的各種實施例涉及一種包括半導體元件的積體電路（IC）晶片，所述半導體元件經倒置且上覆於嵌入至半導體基底的頂部中的介電區。內連線結構上覆於半導體基底及介電區，且更包括金屬間介電（IMD）層。金屬間介電層接合至半導體基底的頂部且容納接墊。半導體層上覆於內連線結構，且半導體元件位於半導體層中，介於半導體層與內連線結構之間。半導體元件包括第一源極/汲極電極，第一源極/汲極電極上覆於介電區且進一步上覆於接墊且電耦接至接墊。介電區減小基底電容以降低基底功率損耗，且可例如為凹穴或介電層。接觸件延伸穿過半導體層至接墊。

Description

積體電路晶片及其形成方法
本揭露是有關於一種積體電路晶片及其形成方法。
過去幾十年一直以基於矽的半導體元件作為標準。然而，基於替代性材料的半導體元件由於優於矽類半導體元件的優勢而受到愈來愈多的關注。舉例而言，基於III-V族半導體材料的半導體元件歸因於相較於矽類半導體元件的高電子遷移率及寬能帶間隙而受到愈來愈多的關注。此類高電子遷移率及能帶間隙允許提高效能及高溫應用。
本揭露的一個態樣提供一種積體電路晶片，包括：半導體基底；第一介電區，凹入至所述半導體基底的頂部中；金屬間介電層，上覆於所述半導體基底及所述第一介電區，其中所述金屬間介電層接合至所述半導體基底的所述頂部；半導體層，上覆於所述金屬間介電層；以及半導體元件，經倒置且位於所述半導體層中，介於所述半導體層與所述金屬間介電層之間，其中所述半導體元件包括上覆於所述第一介電區的第一源極/汲極電極。
本揭露的另一態樣提供一種積體電路晶片，包括：半導體基底；半導體層，上覆於所述半導體基底；半導體元件，位於所述半導體層的下側，介於所述半導體層與所述半導體基底之間；以及內連線結構，位於所述半導體元件與所述半導體基底之間，其中所述內連線結構電耦接至所述半導體元件；其中所述半導體基底具有第一厚度及大於所述第一厚度的第二厚度，且其中所述半導體元件上覆於所述半導體基底的第一部分，在所述第一部分處，所述半導體基底具有所述第一厚度。
本揭露的又一態樣提供一種用於形成積體電路晶片的方法，包括：在第一半導體基底上方沈積半導體層；在所述半導體層上方形成半導體元件；在所述半導體元件上方形成內連線結構且電耦接至所述半導體元件；圖案化第二半導體基底以在所述第二半導體基底中形成第一凹穴；將所述第二半導體基底接合至所述內連線結構，使得所述第一凹穴上覆於所述半導體元件；以及移除所述第一半導體基底。
100、300A、300B、400A、400B、400C、500A、500B、700A、700B、700C、800A、800B、800C、800D、900、1000、1100A、、1100B、1200、1300、1400、1500、1600、1700、1800、2000A、2000B、2100、2200、2300、2400、2500、2600、2700、2800、3000、3100A、3100B、3200、3800、4000A、4000B、4100、4800、4900:橫截面圖
102:半導體元件
104、104s:凹穴
106:第二半導體基底
108:半導體層
110:內連線結構
112:主動半導體區
114:源極/汲極電極
116:閘極電極
118:接墊
118g:閘極接墊
118s/d:源極/汲極接墊
120:通孔
122:金屬間介電層
124:層間介電層
126:界面
128:鈍化層
130:接觸件
130g:閘極接觸件
130s/d:源極/汲極接觸件
132:接觸襯裡層
200、600:頂部佈局圖
302:緩衝層
304:通道層
306:障壁層
308:二維載氣
402:凹穴填充介電層
802:頂蓋層
804:閘極介電層
902:第一半導體基底
1102、1604、1802、3104:罩幕
1602:接觸開口
1702:導電層
1900、2900、3900:方塊圖
1902、1904、1906、1908、1908a、1908b、1910、1912、1914、1918、2902、2904:步驟
3102:凹陷
A、B、C:線
CCAV:電容器
CIMD:電容器
D1:第一深度
D2:第二深度
T1:第一厚度
T2:第二厚度
T3:第三厚度
Tfs、TILD、TIMD:厚度
結合附圖閱讀自以下詳細描述會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1示出包括半導體元件的積體電路(integrated circuit；IC)晶片的一些實施例的橫截面圖，所述半導體元件經倒置且上覆於嵌入至半導體基底中的凹穴。
圖2示出圖1的IC晶片的一些實施例的頂部佈局圖。
圖3A及圖3B示出圖1的IC晶片的一些實施例的正交橫截面圖，其中半導體層包括多個個別層。
圖4A至圖4C示出圖3A及圖3B的IC晶片的一些不同替代性實施例的橫截面圖，其中凹穴的底部具有凹陷及/或以凹穴填充介電層填充凹穴。
圖5A及圖5B示出圖3A及圖3B的IC晶片的一些替代性實施例的正交橫截面圖，其中多個較小凹穴取代凹穴。
圖6示出圖5A及圖5B的IC晶片的一些實施例的頂部佈局圖。
圖7A至圖7C示出圖5A及圖5B的IC晶片的一些不同替代性實施例的橫截面圖，其中凹穴的底部具有凹陷及/或以凹穴填充介電層填充凹穴。
圖8A至圖8D示出圖3A及圖3B的半導體元件的一些不同替代性實施例的橫截面圖。
圖9、圖10、圖11A、圖11B以及圖12至圖18示出用於形成包括半導體元件的IC晶片的方法的一些實施例的一系列橫截面圖，所述半導體元件經倒置且上覆於嵌入至半導體基底中的至少一個凹穴。
圖19示出圖9、圖10、圖11A、圖11B以及圖12至圖18的方法的一些實施例的方塊圖。
圖20A、圖20B以及圖21至圖28示出圖9、圖10、圖11A、圖11B以及圖12至圖18的方法的一些替代性實施例的一系列橫截面圖，其中以凹穴填充介電層填充至少一個凹穴。
圖29示出圖20A、圖20B以及圖21至圖28的方法的一些 實施例的方塊圖。
圖30、圖31A、圖31B以及圖32至圖38示出圖9、圖10、圖11A、圖11B以及圖12至圖18的方法的一些替代性實施例的一系列橫截面圖，其中凹陷位於至少一個凹穴的底部處。
圖39示出圖30、圖31A、圖31B以及圖32至圖38的方法的一些實施例的方塊圖。
圖40A、圖40B以及圖41至圖48示出圖30、圖31A、圖31B以及圖32至圖38的方法的一些替代性實施例的一系列橫截面圖，其中以凹穴填充介電層填充至少一個凹穴。
圖49示出圖40A、圖40B以及圖41至圖48的方法的一些實施例的方塊圖。
本揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。下文描述組件及佈置的具體實例用以簡化本揭露。當然，這些組件及佈置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包括第一特徵及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。
此外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及其類似者的空間相對術 語，以描述如諸圖中所示出的一個部件或特徵相對於另一部件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
一些積體電路(IC)晶片包括上覆於第一矽基底且在第一矽基底上磊晶生長的III-V族半導體堆疊，且更包括上覆於III-V族半導體堆疊且形成於III-V族半導體堆疊上的高電子遷移率電晶體(high-electron-mobility transistor；HEMT)。然而，伴隨IC晶片的一挑戰為HEMT的功率附加效率(power added efficiency；PAE)可由於高基底功率損耗(substrate power loss)而較低。基底功率損耗可由於較低基底電阻而較高。基底電阻可由於第一矽基底的低矽電阻、第一矽基底與III-V族半導體堆疊之間的低界面電阻以及自HEMT的源極/汲極電極至第一矽基底的高基底電容而較低。矽電阻可由於III-V族半導體堆疊在第一矽基底上的磊晶成長而較低。若矽電阻較高，則III-V族半導體堆疊可能是以不適合於HEMT的不良結晶品質磊晶生長。界面電阻可由於能帶彎曲而較低，所述能帶彎曲可誘使二維電洞氣(two-dimensional hole gas；2-DHG)的形成。
為了增加HEMT的PAE，可將HEMT轉移至相較於第一矽基底具有較高電阻的第二矽基底。特定而言，內連線結構可形成於HEMT上方且電耦接至HEMT，且第二矽基底可佈置於內連線結構上方並且接合至內連線結構。可接著移除第一矽基底。藉由轉移HEMT，矽電阻可較高，此是因為第二矽基底具有高電阻。因 而，可增加基底電阻且可降低基底功率損耗。此繼而可增加HEMT的PAE。然而，HEMT的PAE的增加可能是有限的。舉例而言，提高可為僅5%或更小。此是因為界面電阻可能仍是較低及/或基底電容可能仍是較高。
本揭露的各種實施例涉及一種包括半導體元件的IC晶片及用於形成IC晶片的方法，其中半導體元件具有低基底損耗及高PAE。在IC晶片的一些實施例中，半導體層上覆於半導體基底。半導體層可例如為或包括一或多種III-V族半導體材料及/或一些其他其他合適的半導體材料。半導體基底可例如為或包括矽及/或一些其他其他合適的半導體材料。內連線結構位於半導體基底與半導體堆疊之間且包括金屬間介電(intermetal dielectric；IMD)層及IMD層中的源極/汲極接墊。半導體元件位於半導體層的下側，介於半導體層與內連線結構之間且包括分別地電耦接至源極/汲極接墊的源極/汲極電極。半導體元件可例如為HEMT或一些其他合適類型的半導體元件。介電區下伏於源極/汲極接墊，介於半導體基底與內連線結構之間且嵌入至半導體基底的頂部中。介電區獨立於內連線結構且可例如為凹穴或介電層。
源極/汲極接墊經由IMD層與半導體基底電容性耦接以介定基底電容。由於介電區下伏於源極/汲極接墊，因此亦可經由介電區進行電容性耦接。此外，由於IMD層及介電區為獨立的，因此基底電容可經模擬為兩個串聯地耦接且分別地位於IMD層及介電區中的電容器。串聯的多個電容器產生比個別電容器的電容更小的電容，使得相較於無介電區的情況，介電區可減小基底電容。由於可減小基底電容，因此可增加基底電阻且可降低基底功率 損耗。此可繼而增加PAE。
由於介電區嵌入至半導體基底中，因此半導體基底與IMD層之間以及半導體基底與介電區之間的界面可為不平坦的，且可從而相比於平坦的情況具有增加的長度。由於增加長度，因此可增加界面電阻。由於界面電阻增加，因此可增加基底電阻且可降低基底功率損耗。此可繼而增加PAE。
參考圖1，提供包括半導體元件102的積體電路(IC)晶片的一些實施例的橫截面圖，其中半導體元件102經豎直地倒置且上覆於嵌入至半導體基底106中的凹穴104。此外，半導體元件102位於半導體層108的下側，所述半導體層108藉由內連線結構110在半導體基底106的上方間隔開。半導體元件102為HEMT且包括主動半導體區112、一對源極/汲極電極114以及閘極電極116。
主動半導體區112由半導體層108介定，且源極/汲極電極114及閘極電極116下伏於主動半導體區112。由於源極/汲極電極114及閘極電極116下伏於主動半導體區112而非上覆於主動半導體區112，因此半導體元件102被稱為「豎直倒置」。源極/汲極電極114分別地位於主動半導體區112的相對側上且電耦接至主動半導體區112的相對側，且閘極電極116位於源極/汲極電極114之間。
內連線結構110包括多個接墊118及多個通孔120。接墊118位於與半導體基底106介接且進一步介定凹穴104的頂部表面的IMD層122中。通孔120位於層間介電(interlayer dielectric；ILD)層124中，所述層間介電層124包圍源極/汲極電極114及 閘極電極116且進一步將IMD層122與半導體層108分離。接墊118獨立於且分別地藉由通孔120分別地電耦接至源極/汲極電極114及閘極電極116。
獨立於且分別地電耦接至源極/汲極電極114的源極/汲極接墊118s/d經由IMD層122及凹穴104與半導體基底106進行電容性耦接，以介定個別源極/汲極電容。此外，凹穴104為電絕緣的，使得源極/汲極電容可各自經模擬為串聯地耦接且分別地位於IMD層122及凹穴104中的兩個電容器。出於清楚起見，分別位於IMD層122及凹穴104處的電容器分別地標記為電容器CIMD及電容器CCAV。
串聯的多個電容器產生比單獨電容器的電容更小的電容，使得相較於無凹穴104的情況，凹穴104可減小源極/汲極電容。舉例而言，源極/汲極電容可等於
Figure 110101624-A0305-02-0011-2
。因此，假設IMD電容器CIMD及凹穴電容器CCAV分別為1微法拉及0.25微法拉，則源極/汲極電容可達成80%的減小(例如
Figure 110101624-A0305-02-0011-3
)。應注意，這些電容為非限制性實例且其他電容亦為適合的。由於可藉由凹穴104減小源極/汲極電容，因此可減小基底電容且因此可增加基底電阻。由於可增加基底電阻，因此可降低基底功率損耗。此可繼而增加半導體元件102的PAE。PAE在用於5G行動通信及其他合適的射頻(radiofrequency；RF)應用中為一重要參數。
如上文所描述，凹穴104為電絕緣的。因此可將凹穴104視為介電區。在一些實施例中，凹穴104的介電常數小於IMD層122的介電常數。凹穴104的介電常數愈小，凹穴電容器CCAV的電容愈低且源極/汲極電容的減小更顯著。此外，在一些實施例中， 凹穴104為氣密密封的及/或以空氣或一些其他合適的氣體填充。
由於凹穴104嵌入至半導體基底106中，因此半導體基底106在下伏於凹穴104的部分處具有第一厚度T1，且進一步在自凹穴104橫向地偏移及/或藉由凹穴104露出的部分處具有大於第一厚度T1的第二厚度T2。另外，半導體基底106與IMD層122之間及半導體基底106與凹穴104之間的界面126的長度自半導體元件102的汲極側至半導體元件102的源極側增加。藉由增加長度，界面電阻自汲極側至源極側增加。由於界面電阻增加，因此可增加基底電阻且可降低基底功率損耗。此可繼而增加半導體元件102的PAE。
在一些實施例中，半導體基底106具有高電阻以進一步增加半導體元件102的PAE。高電阻可例如為大於約5千歐姆/公分(kΩ/cm)、7.5千歐姆/公分或10千歐姆/公分的電阻，或一些其他合適電阻。此外，高電阻可例如為約5千歐姆/公分至10千歐姆/公分、約5千歐姆/公分至7.5千歐姆/公分或約7.5千歐姆/公分至10千歐姆/公分的電阻。然而，其他合適的電阻亦為適合的。由於高電阻，因此可增加基底電阻且可降低基底功率損耗。此可繼而增加PAE。半導體基底106可例如為或包括單晶矽的塊狀基底、碳化矽的塊狀基底或一些其他合適類型的半導體基底。
鈍化層128上覆於半導體層108。鈍化層128可例如為或包括氮化矽、氧化鋁、一些其他合適的介電質或前述的任何組合。
多個接觸件130分別地延伸穿過鈍化層128、半導體層108以及ILD層124至接墊118。接觸件130個別對應於接墊118且提供從IC晶片外部至接墊118(且因此至源極/汲極電極114及 閘極電極116)的電耦接。此外，接觸件130藉由個別接觸襯裡層132與鈍化層128、半導體層108以及ILD層124分離。接觸件130可例如為或包括鋁銅、鋁、一些其他合適的金屬及/或導電材料或前述的任何組合。接觸襯裡層132可例如為或包括氧化矽及/或一些其他合適的介電質。
在一些實施例中，IMD層122為或包括介電氧化物及/或一些其他合適的介電質。在一些實施例中，IMD層122具有約3至4.2的介電常數，但其他合適的值亦為適合的。在一些實施例中，IMD層122的厚度為約1微米至2微米、約1微米至1.5微米、約1.5微米至2微米或一些其他合適的值。在一些實施例中，ILD層124為或包括介電氧化物及/或一些其他合適的介電質。在一些實施例中，ILD層124的厚度為約2微米至3微米、約2微米至2.5微米、約2.5微米至3微米或一些其他合適的值。在一些實施例中，接墊118及通孔120為金屬及/或一些其他合適的導電材料。
在一些實施例中，半導體層108為單獨層或包括多個個別層。在一些實施例中，半導體層108包括對應於多個個別層的多種不同半導體材料。在替代性實施例中，半導體層108由單一材料組成或主要由單一材料組成。在一些實施例中，半導體層108為或包括III-V族半導體材料、II-VI族半導體材料、IV-IV族半導體材料、一些其他合適的半導體材料或前述的任何組合。
在一些實施例中，半導體元件102為耗盡型HEMT、增強型HEMT、耗盡型金屬氧化物半導體(metal-oxide-semiconductor；MOS)HEMT、增強型MOS HEMT或一些其他合 適類型的HEMT。在替代性實施例中，半導體元件102為MOS場效應電晶體(MOS field-effector transistor；MOSFET)或一些其他合適類型的半導體元件。
參考圖2，提供圖1的IC晶片的一些實施例的頂部佈局圖200。圖1的橫截面圖100可例如沿著線A截取，但其他合適的位置亦為適合的。半導體元件102與凹穴104交疊(繪示於模型中)以促進如上文所描述的基底電容的減小。凹穴104具有長方形形狀，但可替代地具有正方形形狀、圓形形狀、橢圓形狀或一些其他合適的形狀。源極/汲極電極114分別地位於凹穴104的相對側上，且閘極電極116位於源極/汲極電極114之間。此外，主動半導體區112(以虛線表示)在源極/汲極電極114之間延伸。
接觸件130位於凹穴104的周邊，其中源極/汲極接觸件130s/d部分地與凹穴104交疊且閘極接觸件130g自凹穴104橫向地偏移。應注意，閘極接觸件130g在圖1的橫截面圖100中不可見。在替代性實施例中，接觸件130中無一者與凹穴104交疊。在替代性實施例中，所有接觸件130與凹穴104交疊。在替代性實施例中，閘極接觸件130g部分地與凹穴104交疊，但源極/汲極接觸件130s/d自凹穴104橫向地偏移。閘極接觸件130g電耦接至閘極電極116。源極/汲極接觸件130s/d各自獨立於且電耦接至源極/汲極電極114中的鄰近一個。
參考圖3A及圖3B，提供圖1的IC晶片的一些實施例的正交橫截面圖300A、正交橫截面圖300B，其中半導體層108包括多個個別層。在一些實施例中，IC晶片具有如圖2中的頂部佈局。在此類實施例中，圖3A的橫截面圖300A可沿著圖2中的線A截 取，且圖3B的橫截面圖300B可沿著圖2中的線B截取。在替代性實施例中，IC晶片具有一些其他合適的頂部佈局。半導體層108包括緩衝層302、下伏於緩衝層302的通道層304以及下伏於通道層304的障壁層306。
緩衝層302補償通道層304與其上形成半導體層108的半導體基底(未示出)之間的晶格常數、結晶結構、熱膨脹係數或前述的任何組合的差異。在一些實施例中，緩衝層302由多個個別層(例如晶種緩衝層、分級緩衝層等等)製成。
障壁層306經極化，因此正電荷朝向障壁層306的頂部表面移位，且負電荷朝向障壁層306的底部表面移位，或反之亦然。極化可例如由自發極化效應及/或壓電極化效應引起。通道層304的能帶間隙不等於障壁層306的能帶間隙且直接接觸障壁層306。因而，通道層304在異質接面處直接接觸障壁層306。
由於障壁層306經極化，因此具有高濃度的行動載子的二維載氣308沿著異質接面形成於通道層304中。在極化障壁層306使正電荷處於障壁層306的頂部表面的情況下，二維載氣308可為二維電子氣體(two-dimensional electron gas；2-DEG)。在極化障壁層306使負電荷處於障壁層306的頂部表面的情況下，二維載氣308可為2-DHG。由於行動載子的高濃度，因此二維載氣308為導電的且允許半導體元件102以耗盡模式操作。
在一些實施例中，半導體層108為III-V族半導體層。緩衝層302可例如為或包括氮化鋁、氮化鋁鎵、一些其他合適的III-V族材料或前述的任何組合。通道層304可例如為或包括氮化鎵及/或一些其他合適的III-V族材料。障壁層306可例如為或包括 (例如)氮化鋁鎵及/或一些其他合適的III-V族材料。在替代性實施例中，半導體層108為II-VI族半導體層、IV-IV族半導體層或一些其他合適類型的半導體層。
參考圖4A至圖4C，提供圖3A及圖3B的IC晶片的一些不同替代性實施例的橫截面圖400A至橫截面圖400C。應注意，圖4A至圖4C的橫截面圖400A至橫截面圖400C對應於圖3A的橫截面圖300A，且因此示出圖3A的橫截面圖300A的變化。
在圖4A中，凹穴填充介電層402填充凹穴104，以增加半導體基底106與內連線結構110之間的接合強度。此外，前已述及，凹穴104引入與IMD層122的電容串聯的電容，以減小基底電容且增加基底電阻。凹穴填充介電層402提供與凹穴104相同的目的，但允許對與IMD層122的電容串聯進行更大程度的控制，此是因為凹穴填充介電層402的介電常數可比凹穴104的介電常數更易於進行調整。一般而言，凹穴填充介電層402的電容愈低，基底電容的減小愈大且基底電阻的增加愈大。
在一些實施例中，凹穴填充介電層402為或包括介電氧化物及/或一些其他合適的介電質。在一些實施例中，凹穴填充介電層402為低介電常數(10w-k)介電材料或極低介電常數介電材料。低介電常數介電材料可例如為具有約2至3.9或一些其他合適的值的介電常數的介電材料。另一方面，極低介電常數介電材料可例如為具有小於約2或一些其他合適的值的介電常數的介電材料。在一些實施例中，凹穴填充介電層402具有比IMD層122及/或ILD層124更低的介電常數。
在圖4B中，凹穴104自凹穴104的第一側至與第一側相 對的凹穴104的第二側在第一深度D1與第二深度D2之間重複交替。在一些實施例中，凹穴104自第一側至第二側在第一深度D1與第二深度D2之間週期性地交替。在替代性實施例中，凹穴104自第一側至第二側在第一深度D1與第二深度D2之間隨機地或偽隨機地(pseudo randomly)交替。在替代性實施例中，凹穴104自第一側至第二側在多於兩個深度之間交替。
由於凹穴104自凹穴104的第一側至凹穴104的第二側在第一深度D1與第二深度D2之間交替，因此半導體基底106自第一側至第二側在第一厚度T1與小於第一厚度T1的第三厚度T3之間交替。此外，凹穴104的底部輪廓為不平坦的且取決於吾人如何觀看底部輪廓而具有多個向上突起或向下凹陷。因而，半導體基底106與IMD層122之間及半導體基底106與凹穴104之間的界面126的長度自半導體元件102的汲極側至半導體元件102的源極側增加。藉由增加長度，界面電阻自汲極側至源極側增加。由於界面電阻增加，因此可增加基底電阻且可降低基底功率損耗。此可繼而增加PAE。
在圖4C中，凹穴104如圖4B中所示且藉由如圖4A中的凹穴填充介電層402填充。由於凹穴104如圖4B中所示，因此增加界面126的長度且因此增加基底電阻。由於凹穴104藉由如圖4A中的凹穴填充介電層402填充，因此增加半導體基底106與內連線結構110之間的接合強度。此外，可較佳地控制凹穴104處的介電區的電容。如上所解釋，此允許對基底電容進行較佳地控制且因此對基底電阻進行較佳地控制。
儘管圖4A至圖4C的橫截面圖400A至橫截面圖400C示 出圖3A的橫截面圖300A的變化，但變化可應用於圖3B的橫截面圖300B。舉例而言，圖3B的凹穴104可以如所圖4A及圖4C中所示出的凹穴填充介電層402填充。
參考圖5A及圖5B，提供圖3A及圖3B的IC晶片的一些替代性實施例的正交橫截面圖500A、正交橫截面圖500B，其中凹穴104用多個較小凹穴104s替代。較小凹穴104s獨立於且分別地下伏於源極/汲極電極114。此外，較小凹穴104s獨立於且分別地下伏於源極/汲極接墊118s/d。除較小尺寸外，較小凹穴104s亦可例如各自作為圖3A及圖3B的凹穴104。
較小凹穴104s增加半導體基底106與內連線結構110之間的接合區域。此增加接合強度且降低IC晶片沿著接合界面機械失效的機率。另外，較小凹穴104s以與凹穴104相同的方式減小自源極/汲極接墊118s/d至半導體基底106的源極/汲極電容。因而，較小凹穴減小基底電容、增加基底電阻以及降低基底功率損耗。此繼而增加半導體元件102的PAE。在一些實施例中，相較於圖3A及圖3B，較小凹穴104s進一步減少第二半導體基底106與源極/汲極接墊118s/d之間的電容性耦接。藉由減少電容性耦接，進一步減小源極/汲極電容且進一步增加PAE。
參考圖6，提供圖5A及圖5B的IC晶片的一些實施例的頂部佈局圖600。圖5A的橫截面圖500A可例如沿著線C截取，但其他合適的位置亦為適合的。此外，圖5B的橫截面圖500B可例如沿著線D截取，但其他合適的位置亦為適合的。頂部佈局圖600如在圖2處所描述，但凹穴104已由多個較小凹穴104s(以虛線表示)置換。
參考圖7A至圖7C，提供圖5A及圖5B的IC晶片的一些不同替代性實施例的橫截面圖700A至橫截面圖700C。應注意，圖7A至圖7C的橫截面圖700A至橫截面圖700C對應於圖5A的橫截面圖500A，且因此示出圖5A的橫截面圖500A的變化。圖5B對於圖7A至圖7C中的IC晶片的實施例是相同的。
在圖7A中，凹穴填充介電層402填充較小凹穴104s以增加半導體基底106與內連線結構110之間的接合強度。此外，如關於圖4A所描述，凹穴填充介電層402允許對較小凹穴104s處的介電常數進行較佳地控制，從而允許對基底電容及基底電阻進行較佳地控制。
在圖7B中，每一較小凹穴104s自較小凹穴的第一側至與第一側相對的較小凹穴的第二側在第一深度D1與第二深度D2之間重複交替，如關於圖4B所描述。此外，半導體基底106的厚度在每一較小凹穴104s處在第一厚度T1與第三厚度T3之間交替。因此，半導體基底106與IMD層122之間及半導體基底106與較小凹穴104s之間的界面126的長度自半導體元件102的汲極側至半導體元件102的源極側增加。藉由增加長度，可增加基底電阻且可降低基底功率損耗。
在圖7C中，較小凹穴104s如圖7B中所示且由如圖7A中的凹穴填充介電層402填充。由於較小凹穴104s(如圖7B中所示)，因此增加界面126的長度且因此增加基底電阻。由於較小凹穴104s由如圖7A中的凹穴填充介電層402填充，因此增加半導體基底106與內連線結構110之間的接合強度。此外，可較佳地控制較小凹穴104s處的介電區的電容。
參考圖8A至圖8D，提供圖3A及圖3B的半導體元件102的一些不同替代性實施例的橫截面圖800A至橫截面圖800D。
在圖8A中，頂蓋層802定位於閘極電極116與半導體層108之間。此外，頂蓋層802分散在二維載氣308中上覆於頂蓋層802的行動載子。因而，在不存在外部電場(例如由閘極電極116施加的外部電場)的情況下，二維載氣308在頂蓋層802處是非連續的，且半導體元件102可以增強模式操作。分散可例如由頂蓋層802的極化、頂蓋層802的摻雜或頂蓋層802的一些其他合適的屬性引起。在一些實施例中，頂蓋層802為或包括摻雜III-V族半導體材料。舉例而言，頂蓋層802可為或包括摻雜氮化鎵。在替代性實施例中，頂蓋層802為或包括一些其他合適類型的半導體材料。
在圖8B中，頂蓋層802如圖8A中所示，但頂蓋層802毯覆障壁層306。此外，接觸件130及源極/汲極電極114延伸穿過頂蓋層802。因而，在不存在外部電場的情況下，二維載氣308定位於源極/汲極電極114上方，且半導體元件102可以增強模式操作。
在圖8C中，閘極介電層804將閘極電極116與障壁層306分離。因而，半導體元件102可為以耗盡模式操作的MOS HEMT。閘極介電層804可例如為或包括氧化鋁、氧化矽、一些其他合適的介電質或前述的任何組合。
在圖8D中，閘極介電層804將閘極電極116與障壁層306及通道層304分離。此外，閘極介電層804及閘極電極116延伸穿過障壁層306。因而，在不存在外部電場的情況下，二維載氣 308在閘極電極116處是非連續的，且半導體元件102可為以增強模式操作的MOS HEMT。
儘管圖8A至圖8D使用圖3A及圖3B中的IC晶片的實施例示出半導體元件102的不同實施例，但半導體元件102的不同實施例亦適用於圖4A至圖4C、圖5A、圖5B以及圖7A至圖7C中的任一者中的IC晶片的實施例。換言之，圖4A至圖4C、圖5A、圖5B以及圖7A至圖7C中的任一者的半導體元件102可由圖8A至圖8D中的任一者中的半導體元件102替換。
參考圖9、圖10、圖11A、圖11B以及圖12至圖18，提供用於形成IC晶片的方法的一些實施例的一系列橫截面圖900、橫截面圖1000、橫截面圖1100A、橫截面圖1100B、橫截面圖1200至橫截面圖1800，其中半導體元件經倒置且上覆於嵌入半導體基底中的至少一個凹穴。方法可例如用於形成圖3A及圖3B的IC晶片、圖5A及圖5B的IC晶片或一些其他合適的IC晶片。
如由圖9的橫截面圖900所示出，在第一半導體基底902上方磊晶沈積半導體層108。半導體層108包括緩衝層302、上覆於緩衝層302的通道層304以及上覆於通道層304的障壁層306。在替代性實施例中，半導體層108具有一些其他合適的組成物。半導體層108依據此後在半導體層108上形成的半導體元件而變化。
緩衝層302補償通道層304與第一半導體基底902之間的晶格常數、結晶結構、熱膨脹係數或前述的任何組合的差異。在一些實施例中，緩衝層302由未個別地繪示的多個個別層製成。障壁層306經極化，因此正電荷朝向障壁層306的頂部表面移位， 且負電荷朝向障壁層306的底部表面移位，或反之亦然。通道層304的能帶間隙不等於障壁層306的能帶間隙且在異質接面處直接接觸障壁層306。由於障壁層306經極化，因此具有高濃度的行動載子的二維載氣308(例如2-DHG或2-DEG)沿著異質接面形成於通道層304中。
半導體層108可例如為或包括一種或多種III-V族半導體材料、一種或多種II-VI族半導體材料、一種或多種IV-IV族半導體材料或一些其他合適類型的半導體材料。在半導體層108為或包括III-V族半導體材料的一些實施例中，緩衝層302為或包括氮化鋁、氮化鋁鎵、一些其他合適的III-V族材料或前述的任何組合。在半導體層108為或包括III-V族半導體材料的一些實施例中，通道層304為或包括氮化鎵及/或一些其他合適的III-V族材料。在半導體層108為或包括III-V族半導體材料的一些實施例中，障壁層306為或包括氮化鋁鎵及/或一些其他合適的III-V族材料。
第一半導體基底902可例如為或包括單晶矽的塊狀基底、碳化矽的塊狀基底或一些其他合適類型的半導體基底。在一些實施例中，第一半導體基底902具有低電阻。低電阻可例如為小於約1千歐姆/公分、1.5千歐姆/公分、2千歐姆/公分的電阻或一些其他合適的電阻。此外，低電阻可例如為約1千歐姆/公分至1.5千歐姆/公分或約1.5千歐姆/公分至2千歐姆/公分的電阻。然而，其他合適的電阻亦為適合的。若第一半導體基底902具有高電阻，則半導體層108可能是以不合適於此後形成的半導體元件102的不良結晶品質進行磊晶沈積。
亦藉由圖9的橫截面圖900所示出，在半導體層108上 形成半導體元件102。半導體元件102為耗盡型HEMT，但可替代地為增強型HEMT、耗盡型MOS HEMT、增強型MOS HEMT或一些其他合適類型的HEMT。這些替代方案的非限制性實例如在圖8A至圖8D處示出及描述。在替代性實施例中，半導體元件102為除HEMT外的MOSFET或一些其他合適類型的半導體元件。
半導體元件102包括主動半導體區112、一對源極/汲極電極114以及閘極電極116。主動半導體區112由半導體層108介定，且源極/汲極電極114及閘極電極116上覆於主動半導體區112。源極/汲極電極114分別地位於主動半導體區112的相對側上且電耦接至主動半導體區112的相對側，且閘極電極116位於源極/汲極電極114之間。在一些實施例中，半導體元件102具有如圖2及/或圖6中所示的頂部佈局。
如由圖10的橫截面圖1000所示出，在半導體元件102上方形成內連線結構110且將內連線結構110電耦接至半導體元件102。內連線結構110包括多個接墊118及多個通孔120。接墊118位於IMD層122中，且獨立對應於且分別地藉由通孔120分別地電耦接至源極/汲極電極114及閘極電極116。接墊118包括對應於源極/汲極電極114的源極/汲極接墊118s/d且更包括對應於閘極電極116的閘極接墊118g。在一些實施例中，接墊118具有如圖2及/或圖6中所示的頂部佈局，但其他合適的頂部佈局亦為適合的。在替代性實施例中，閘極接墊118g在橫截面圖1000中不可見。通孔120位於ILD層124中，所述ILD層124包圍源極/汲極電極114及閘極電極116且進一步將IMD層122與半導體層108分離。
在一些實施例中，IMD層122為或包括介電氧化物及/或一些其他合適的介電質。在一些實施例中，IMD層122具有約3至4.2的介電常數，但其他合適的值亦為適合的。在一些實施例中，IMD層122的厚度TIMD為約1微米至2微米、約1微米至1.5微米、約1.5微米至2微米或一些其他合適的值。在一些實施例中，ILD層124為或包括介電氧化物及/或一些其他合適的介電質。在一些實施例中，ILD層124的厚度TILD為約2微米至3微米、約2微米至2.5微米、約2.5微米至3微米或一些其他合適的值。
如由圖11A的橫截面圖1100A所示出，圖案化第二半導體基底106以形成凹穴104。如在下文所見，第二半導體基底106隨後佈置於圖10的結構上方且接合至結構。凹穴104經設定尺寸且定向使得在完成接合後，凹穴104與半導體元件102交疊，且更特定地，當自頂部向下觀看時，凹穴104與源極/汲極接墊118s/d交疊。此可有助於減小如在下文詳細描述的基底電容。
由於凹穴104，因此第二半導體基底106在下伏於凹穴104的部分處具有第一厚度T1。此外，第二半導體基底106在自凹穴104橫向地偏移的部分處具有大於第一厚度T1的第二厚度T2。在一些實施例中，第二厚度T2為約950微米至1050微米、約950微米至1000微米、約1000微米至1050微米或一些其他合適的值。
在一些實施例中，第二半導體基底106相較於第一半導體基底902具有較高電阻(參見例如圖10)。如在下文所見，半導體元件102隨後轉移至第二半導體基底106。高電阻降低基底損耗且增加半導體元件102的PAE。高電阻可例如為大於約5千歐姆/ 公分、7.5千歐姆/公分或10千歐姆/公分的電阻，或一些其他合適的電阻。此外，高電阻可例如為約5千歐姆/公分至10千歐姆/公分、約5千歐姆/公分至7.5千歐姆/公分或約7.5千歐姆/公分至10千歐姆/公分的電阻。然而，其他合適的電阻亦為適合的。
圖案化可例如包括：1)在第二半導體基底106上方形成罩幕1102；2)在適當位置用罩幕1102蝕刻第二半導體基底106以形成凹穴104；3)移除罩幕1102。然而，其他合適的用於圖案化的製程亦為適合的。罩幕1102可例如為由微影形成的光阻罩幕或一些其他合適類型的罩幕。蝕刻可例如藉由乾式蝕刻執行，但其他合適類型的蝕刻亦為適合的。
如由圖11B的橫截面圖1100B所示出，替代地圖案化第二半導體基底106以形成多個較小凹穴104s。如在下文及上文所提及所見，第二半導體基底106隨後佈置於圖10的結構上方且接合至圖10的結構。較小凹穴104s經設定尺寸且定向使得在完成接合後，當自頂部向下觀看時，較小凹穴104s與半導體元件102交疊，且更特定地，當自頂部向下觀看時，較小凹穴104s分別地與源極/汲極接墊118s/d交疊。此可有助於減小如在下文詳細描述的基底電容。另外，較小凹穴在接合期間增加第二半導體基底106與圖10的結構之間的接合區域。此增加接合強度且降低IC晶片沿著接合界面機械失效的機率。第二半導體基底106及圖案化可例如如關於圖11A所描述。
如由圖12的橫截面圖1200所示出，豎直地翻轉第二半導體基底106且將第二半導體基底106佈置於內連線結構110上方且接合至內連線結構110。在一些實施例中，凹穴104為氣密密 封的及/或以空氣或一些其他合適的氣體填充。如上所指出，圖11A及圖11B為彼此的替代方案。圖12示出自圖11A進行的方法，同時跳過圖11B，且因此使用圖11A中的第二半導體基底106的實施例。在替代性實施例中，方法自圖11B進行，而跳過圖11A，且因此使用圖11B中的第二半導體基底106的實施例。接合可例如藉由融熔接合或藉由一些其他合適類型的接合來執行。
如由圖13的橫截面圖1300所示出，豎直地翻轉圖12的結構且薄化第一半導體基底902以減小第一半導體基底902的厚度Tfs。在一些實施例中，厚度Tfs減小至約4微米、約3微米至5微米或一些其他合適的值。薄化可例如藉由機械研磨、化學機械平坦化(chemical mechanical planarization；CMP)或一些其他合適的薄化製程來執行。
如由圖14的橫截面圖1400所示出，移除第一半導體基底902的剩餘物。移除可例如藉由蝕刻或藉由一些其他合適類型的移除製程來執行。
如由圖15的橫截面圖1500所示出，在半導體層108上方沈積鈍化層128。鈍化層128可例如為或包括氮化矽、氧化鋁、一些其他合適的介電質或前述的任何組合。
如由圖16的橫截面圖1600所示出，圖案化鈍化層128、半導體層108以及ILD層124以形成接觸開口1602。接觸開口1602獨立對應於接墊118且分別地暴露出接墊118。在一些實施例中，接觸開口1602具有與圖2及/或圖6中的接觸件130相同的頂部佈局。圖案化可例如包括：1)在鈍化層128上方形成罩幕1604；2)在適當位置用罩幕1604蝕刻鈍化層128、半導體層108 以及ILD層124以形成接觸開口1602；以及3)移除罩幕1604。然而，其他合適的用於圖案化的製程亦為適合的。罩幕1604可例如為由微影形成的光阻罩幕或一些其他合適類型的罩幕。蝕刻可例如藉由乾式蝕刻執行，但其他合適類型的蝕刻亦為適合的。
如由圖17的橫截面圖1700所示出，形成襯於接觸開口1602的側壁的接觸襯裡層132。接觸襯裡層132獨立對應於接觸開口1602且分別地定位於接觸開口1602的側壁。接觸襯裡層132是介電質且可為或包括例如氧化矽及/或一些其他合適的介電質。用於形成接觸襯裡層132的製程可例如包括：1)沈積覆蓋鈍化層128且襯於接觸開口1602的介電層；及2)回蝕介電層以自鈍化層128頂上移除介電層且將介電層劃分成接觸襯裡層132。然而，其他合適的製程亦為適合的。
亦由圖17的橫截面圖1700所示出，導電層1702沈積於鈍化層128及接觸襯裡層132上方且進一步襯於接觸開口1602。導電層1702直接接觸且電耦接至接墊118，且可例如為或包括銅、鋁銅、鋁、一些其他合適的導電材料或前述的任何組合。
如由圖18的橫截面圖1800所示出，圖案化導電層1702以形成獨立於且分別地電耦接至接墊118的接觸件130。圖案化可例如包括：1)在導電層1702上方形成罩幕1802；2)在適當位置用罩幕1802蝕刻導電層1702以形成接觸件130；以及3)移除罩幕1802。然而，其他合適的用於圖案化的製程亦為適合的。罩幕1802可例如為由微影形成的光阻罩幕或一些其他合適類型的罩幕。蝕刻可例如藉由乾式蝕刻執行，但其他合適類型的蝕刻亦為適合的。
在半導體元件102的操作期間，源極/汲極接墊118s/d與第二半導體基底106之間的電容性耦接可減少基底電阻、增加基底功率損耗以及降低PAE。然而，由於凹穴104，因此可減輕此電容性耦接的消極影響。
凹穴104為電絕緣的且因此充當介電區，所述介電區將第二半導體基底106與IMD層122及源極/汲極接墊118s/d分離。因而，可將源極/汲極接墊118s/d中的每一者處的源極/汲極電容模擬為串聯地耦接且分別地位於IMD層122及凹穴104中的兩個電容器。出於清楚起見，分別位於IMD層122及凹穴104處的電容器分別地標記為電容器CIMD及電容器CCAV。串聯的多個電容器產生比個別電容器的電容更小的電容，使得相較於無凹穴104的情況，凹穴104可減小源極/汲極電容。舉例而言，源極/汲極電容可等於
Figure 110101624-A0305-02-0028-4
。因此，假設IMD電容器CIMD及凹穴電容器CCAV分別為1微法拉及0.25微法拉，則源極/汲極電容可達成80%的減小(例如
Figure 110101624-A0305-02-0028-5
)。應注意，這些電容為非限制性實例且其他電容亦為適合的。由於可藉由凹穴104減小源極/汲極電容，因此可減小基底電容且因此可增加基底電阻。由於可增加基底電阻，因此可降低基底功率損耗。此可繼而增加半導體元件102的PAE。PAE尤其在用於5G行動通信及其他合適的RF應用中為一重要參數。
如上文所描述，可將凹穴104視為介電區。在一些實施例中，凹穴104的介電常數小於IMD層122的介電常數。介電常數愈低，凹穴電容器CCAV的電容愈低且源極/汲極電容的減小越顯著。
為了進一步提高半導體元件102的PAE，凹穴104嵌入 至第二半導體基底106中，且在一些實施例中，第二半導體基底106具有高電阻。第二半導體基底106的高電阻增加基底電阻且因此降低基底功率損耗。此繼而增加PAE。將凹穴104嵌入至第二半導體基底106中增加半導體基底106與IMD層122之間以及半導體基底106與凹穴104之間的界面126的長度。此增加自半導體元件102的汲極側至半導體元件102的源極側的界面電阻，這增加基底電阻且因此降低基底功率損耗。此繼而增加PAE。
儘管參考方法描述了圖9、圖10、圖11A、圖11B以及圖12至圖18，但應瞭解，圖9、圖10、圖11A、圖11B以及圖12至圖18中所示出的結構並不限於所述方法而是可個別獨立於所述方法。儘管將圖9、圖10、圖11A、圖11B以及圖12至圖18描述為一系列動作，但應瞭解，在其他實施例中可更改動作的次序。儘管圖9、圖10、圖11A、圖11B以及圖12至圖18示出且描述為特定動作集，但在其他實施例中，可省略所示出及/或描述的一些動作。此外，在其他實施例中可包括未示出及/或描述的動作。
參考圖19，提供圖9、圖10、圖11A、圖11B以及圖12至圖18的方法的一些實施例的方塊圖1900。
在步驟1902處，在第一半導體基底上方沈積半導體層。參見例如圖9。在一些實施例中，半導體層為III-V族半導體層、II-VI族半導體層、IV-IV族半導體層或一些其他合適類型的半導體層。在一些實施例中，半導體層由多個不同層製成。
在步驟1904處，在半導體層上形成半導體元件。參見例如圖9。半導體元件可例如為HEMT、MOSFET或一些其他合適類型的半導體元件。
在步驟1906處，在半導體元件及半導體層上方形成內連線結構，其中內連線結構包括電耦接至半導體元件的電極的接墊。參見例如圖10。
在步驟1908處，圖案化第二半導體基底以在第二半導體基底中形成凹穴。參見例如圖11A及圖11B。在一些實施例中，第二半導體基底具有比第一半導體基底更高的電阻。
在步驟1910處，將第二半導體基底接合至內連線結構，使得凹穴上覆於內連線結構與第二半導體基底之間的半導體元件。參見例如圖12。
在步驟1912處，移除第一半導體基底。參見例如圖13及圖14。
在步驟1914處，在半導體層上方沈積鈍化層。參見例如圖15。
在步驟1916處，圖案化鈍化層及半導體層以形成暴露出接墊的接觸開口。參見例如圖16。
在1918處，在接觸開口中形成接觸件。參見例如圖17及圖18。
儘管在本文中將圖19的方塊圖1900示出及描述為一系列動作或事件，但應瞭解，不應以限制性意義來解譯此類動作或事件的所示出次序。舉例而言，除了本文中所示出及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時發生。此外，並非可需要所有所示出的動作來實施本文中描述的一個或多個態樣或實施例，且本文中所描繪的動作中的一者或多者可在一個或多個個別動作及/或階段中執行。
參考圖20A、圖20B以及圖21至圖28，提供圖9、圖10、圖11A、圖11B以及圖12至圖18的方法的一些替代性實施例的一系列橫截面圖2000A、橫截面圖2000B、橫截面圖2100至橫截面圖2800，其中以凹穴填充介電層填充至少一個凹穴。方法可例如用於形成圖4A的IC晶片、圖7A的IC晶片或一些其他合適的IC晶片。
如由圖20A的橫截面圖2000A所示出，圖案化第二半導體基底106以形成凹穴104，如關於圖11A所描述。此外，沈積覆蓋第二半導體基底106且填充凹穴104的凹穴填充介電層402。
在一些實施例中，凹穴填充介電層402為或包括介電氧化物及/或一些其他合適的介電質。在一些實施例中，凹穴填充介電層402為低介電常數介電材料或極低介電常數介電材料。低介電常數介電材料可例如為具有約2至3.9或一些其他合適的值的介電常數的介電材料。極低介電常數介電材料可例如為具有小於約2或一些其他合適的值的介電常數的介電材料。在一些實施例中，凹穴填充介電層402具有比在此後接合第二半導體基底106的IMD層更低的介電常數。
如由圖20B的橫截面圖2000B所示出，替代地圖案化第二半導體基底106以形成多個較小凹穴104s，如關於圖11B所描述。此外，沈積覆蓋第二半導體基底106且填充較小凹穴104s的凹穴填充介電層402。
如由圖21的橫截面圖2100所示出，對凹穴填充介電層402執行平坦化以自第二半導體基底106的頂部表面頂上移除凹穴填充介電層402。如上所指出，圖20A及圖20B為彼此的替代 方案。圖21示出方法自圖20A進行，同時跳過圖20B，且因此圖21至圖28使用圖20A中的第二半導體基底106的實施例。在替代性實施例中，方法自圖20B進行，同時跳過圖20A，且因此圖21至圖28使用圖20B中的第二半導體基底106的實施例。平坦化可例如藉由CMP或某一其他合適的平坦化製程來執行。
如藉由圖22的橫截面圖2200所示出，執行圖9及圖10處的動作。在第一半導體基底902上方磊晶沈積半導體層108，且在半導體層108上形成半導體元件102，如關於圖9所描述。在半導體元件102上方形成內連線結構110且將內連線結構110電耦接至半導體元件102，如關於圖10所描述。
亦由圖22的橫截面圖2200所示出，豎直地翻轉圖21的結構且將圖21的結構佈置於內連線結構110上方並且接合至內連線結構110。由於存在凹穴填充介電層402，因此圖21的結構與內連線結構110之間的接合區域較大。若省略凹穴填充介電層402，則接合區域將較小。由於接合區域較大，因此接合強度較強且沿著接合界面的機械失效的機率較低。接合可例如藉由融熔接合或藉由一些其他合適類型的接合來執行。
如由圖23至圖28的橫截面圖2300至橫截面圖2800所示出，執行圖13至圖18處的動作。在圖23處，豎直地翻轉圖22的結構且薄化第一半導體基底902，如關於圖13所描述。在圖24處，移除第一半導體基底902的剩餘物，如關於圖14所描述。在圖25處，在半導體層108上方沈積鈍化層128，如關於圖15所描述。在圖26處，圖案化鈍化層128、半導體層108以及ILD層124以形成接觸開口1602，如關於圖16所描述。在圖27處，形成襯 於接觸開口1602的側壁的接觸襯裡層132，且沈積襯於接觸開口1602的導電層1702，如關於圖17所描述。在圖28處，圖案化導電層1702以在接觸開口1602中形成接觸件130，如關於圖18所描述。
儘管參考方法描述了圖20A、圖20B以及圖21至圖28，但應瞭解，圖20A、圖20B、圖21至圖28中所示出的結構並不限於所述方法而是可個別獨立於所述方法。儘管將圖20A、圖20B以及圖21至圖28描述為一系列動作，但應瞭解，在其他實施例中，可更改動作的次序。儘管圖20A、圖20B以及圖21至圖28示出且描述為特定動作集，但在其他實施例中，可省略所示出及/或描述的一些動作。此外，在其他實施例中可包括未示出及/或描述的動作。
參考圖29，提供圖20A、圖20B以及圖21至圖28的方法的一些實施例的方塊圖2900。
在步驟1902處，在第一半導體基底上方沈積半導體層。參見例如圖22。
在步驟1904處，在半導體層上形成半導體元件。參見例如圖22。
在步驟1906處，在半導體元件及半導體層上方形成內連線結構，其中內連線結構包括電耦接至半導體元件的電極的接墊。參見例如圖22。
在步驟1908處，圖案化第二半導體基底以在第二半導體基底中形成凹穴。參見例如圖20A及圖20B。
在步驟2902處，沈積填充凹穴的介電層。參見例如圖20A 及圖20B。
在步驟2904處，對介電層執行平坦化以自第二半導體基底的頂部表面頂上移除介電層。參見例如圖21。
在步驟1910處，將第二半導體基底接合至內連線結構，使得凹穴上覆於內連線結構與第二半導體基底之間的半導體元件。參見例如圖22。
在步驟1912處，移除第一半導體基底。參見例如圖23及圖24。
在步驟1914處，在半導體層上方沈積鈍化層。參見例如圖25。
在步驟1916處，圖案化鈍化層及半導體層以形成暴露出接墊的接觸開口。參見例如圖26。
在步驟1918處，在接觸開口中形成接觸件。參見例如圖27及圖28。
儘管圖29的方塊圖2900在本文中示出且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解釋此類動作或事件的所示出次序。舉例而言，除了本文中所示出及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時發生。此外，並非可需要所有所示出的動作來實施本文中描述的一個或多個態樣或實施例，且本文中所描繪的動作中的一者或多者可在一個或多個個別動作及/或階段中執行。
參考圖30、圖31A、圖31B以及圖32至圖38，提供圖9、圖10、圖11A、圖11B以及圖12至圖18的方法的一些替代性實施例的一系列橫截面圖3000、橫截面圖3100A、橫截面圖3100B、 橫截面圖3200至橫截面圖3800，其中以凹穴填充介電層填充至少一個凹穴。方法可例如用於形成圖4B的IC晶片、圖7B的IC晶片或一些其他合適的IC晶片。
如由圖30的橫截面圖3000所示出，圖案化第二半導體基底106以形成凹穴104，所述凹穴104延伸至第二半導體基底106中至第一深度D1。由於圖案化，第二半導體基底106在下伏於凹穴104的部分處具有第一厚度T1且進一步在自凹穴104橫向偏移的部分處具有大於第一厚度T1的第二厚度T2。第二半導體基底106、凹穴104以及圖案化可例如如關於圖11A所描述。
如由圖31A的橫截面圖3100A所示出，進一步圖案化第二半導體基底106以在凹穴104的底部處形成凹陷3102，且因此在凹陷3102處將凹穴104延伸至大於第一深度D1的第二深度D2。在一些實施例中，自凹穴104的第一側至與第一側相對的凹穴104的第二側使凹陷3102均勻地間隔開。
藉由形成凹陷3102，第二半導體基底106自第一側至第二側在第一厚度T1與小於第一厚度T1的第三厚度T3之間交替。此外，凹穴104自第一側至第二側在第一深度D1與第二深度D2之間交替且因此具有不平坦的底部輪廓。此增加基底界面(例如圖38中的基底界面126)的長度，這增加界面電阻及基底電阻。此降低基底功率損耗且增加PAE。
圖案化可例如包括：1)在第二半導體基底106上方形成罩幕3104；2)在適當位置用罩幕3104蝕刻第二半導體基底106以形成凹陷3102；以及3)移除罩幕3104。然而，其他合適的用於圖案化的製程亦為適合的。罩幕3104可例如為由微影形成的光 阻罩幕或一些其他合適類型的罩幕。蝕刻可例如藉由乾式蝕刻執行，但其他合適類型的蝕刻亦為適合的。
如由圖31B的橫截面圖3100B所示出，第二半導體基底106替代地具有多個較小凹穴104s，所述較小凹穴104s延伸至第二半導體基底106中至第一深度D1。較小凹穴104s可例如如關於圖11B所描述。此外，圖案化第二半導體基底106以在每一較小凹穴104s的底部處形成凹陷3102且因此將每一較小凹穴104s延伸至大於第一深度D1的第二深度D2。
如藉由圖32的橫截面圖3200所示出，執行圖9及圖10處的動作。在第一半導體基底902上方磊晶沈積半導體層108，且在半導體層108上形成半導體元件102，如關於圖9所描述。在半導體元件102上方形成內連線結構110且將內連線結構110電耦接至半導體元件102，如關於圖10所描述。
亦由圖32的橫截面圖3200所示出，豎直地翻轉圖31A的結構且將圖31A的結構佈置於內連線結構110上方並且接合至內連線結構110。如上文所指出，圖31A及圖31B為彼此的替代方案。圖32示出方法自圖31A進行，同時跳過圖31B，且因此圖32至圖38使用圖31A中的第二半導體基底106的實施例。在替代性實施例中，方法自圖31B進行，同時跳過圖31A，且因此圖32至圖38使用圖31B中的第二半導體基底106的實施例。
如由圖33至圖38的橫截面圖3300至橫截面圖3800所示出，執行圖13至圖18處的動作。在圖33處，豎直地翻轉圖32的結構且薄化第一半導體基底902，如關於圖13所描述。在圖34處，移除第一半導體基底902的剩餘物，如關於圖14所描述。在 圖35處，在半導體層108上方沈積鈍化層128，如關於圖15所描述。在圖36處，圖案化鈍化層128、半導體層108以及ILD層124以形成接觸開口1602，如關於圖16所描述。在圖37處，形成襯於接觸開口1602的側壁的接觸襯裡層132，且沈積襯於接觸開口1602的導電層1702，如關於圖17所描述。在圖39處，圖案化導電層1702以在接觸開口1602中形成接觸件130，如關於圖18所描述。
儘管參考方法描述了圖30、圖31A、圖31B以及圖32至圖38，但應瞭解，圖30、圖31A、圖31B以及圖32至圖38中所示出的結構並不限於所述方法而是可個別獨立於所述方法。儘管將圖30、圖31A、圖31B以及圖32至圖38描述為一系列動作，但應瞭解，在其他實施例中，可更改動作的次序。儘管圖30、圖31A、圖31B以及圖32至圖38示出且描述為特定動作集，但在其他實施例中，可省略所示出及/或描述的一些動作。此外，在其他實施例中可包括未示出及/或描述的動作。
參考圖39，提供圖30、圖31A、圖31B以及圖32至圖38的方法的一些實施例的方塊圖3900。
在步驟1902處，在第一半導體基底上方沈積半導體層。參見例如圖32。
在步驟1904處，在半導體層上形成半導體元件。參見例如圖32。
在步驟1906處，在半導體元件及半導體層上方形成內連線結構，其中內連線結構包括電耦接至半導體元件的電極的接墊。參見例如圖32。
在步驟1908a處，圖案化第二半導體基底以形成凹穴，所述凹穴延伸至第二基底中至第一深度。參見例如圖30。
在步驟1908b處，圖案化第二基底以在凹穴的底部處形成凹陷，且所述凹穴延伸至第二半導體基底中至大於第一深度的第二深度。參見例如圖31A及31B。
在步驟1910處，將第二半導體基底接合至內連線結構，使得凹穴上覆於內連線結構與第二半導體基底之間的半導體元件。參見例如圖32。
在步驟1912處，移除第一半導體基底。參見例如圖33及圖34。
在步驟1914處，在半導體層上方沈積鈍化層。參見例如圖35。
在步驟1916處，圖案化鈍化層及半導體層以形成暴露出接墊的接觸開口。參見例如圖36。
在步驟1918處，在接觸開口中形成接觸件。參見例如圖37及圖38。
儘管在本文中將圖39的方塊圖3900示出及描述為一系列動作或事件，但應瞭解，不應以限制性意義來解譯此類動作或事件的所示出次序。舉例而言，除了本文中所示出及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時發生。此外，並非可需要所有所示出的動作來實施本文中描述的一個或多個態樣或實施例，且本文中所描繪的動作中的一者或多者可在一個或多個個別動作及/或階段中執行。
參考圖40A、圖40B以及圖41至圖48，提供圖30、圖 31A、圖31B以及圖32至圖38的方法的一些替代性實施例的一系列橫截面圖4000A、橫截面圖4000B、橫截面圖4100至橫截面圖4800，其中以凹穴填充介電層填充至少一個凹穴。方法可例如用於形成圖4C的IC晶片、圖7C的IC晶片或一些其他合適的IC晶片。
如由圖40A的橫截面圖4000A所示出，圖案化第二半導體基底106以形成凹穴104，如關於圖30及圖31A所描述。此外，沈積覆蓋第二半導體基底106且填充凹穴104的凹穴填充介電層402。凹穴填充介電層可例如如關於圖20A及圖20B所描述。
如由圖40B的橫截面圖4000B所示出，替代地圖案化第二半導體基底106以形成如關於圖31B所描述的多個較小凹穴104s。此外，沈積覆蓋第二半導體基底106且填充較小凹穴104s的凹穴填充介電層402。
如由圖41的橫截面圖4100所示出，對凹穴填充介電層402執行平坦化以自第二半導體基底106的頂部表面頂上移除凹穴填充介電層402。如上文所指出，圖40A及圖40B為彼此的替代方案。圖41示出方法自圖40A進行，同時跳過圖40B，且因此圖41至圖48使用圖40A中的第二半導體基底106的實施例。在替代性實施例中，方法自圖40B進行，同時跳過圖40A，且因此圖41至圖48使用圖40B中的第二半導體基底106的實施例。平坦化可例如藉由CMP或某一其他合適的平坦化製程來執行。
如藉由圖42的橫截面圖4200所示出，執行圖9及圖10處的動作。在第一半導體基底902上方磊晶沈積半導體層108，且在半導體層108上形成半導體元件102，如關於圖9所描述。在半 導體元件102上方形成內連線結構110且將內連線結構110電耦接至半導體元件102，如關於圖10所描述。
亦由圖42的橫截面圖4200所示出，豎直地翻轉圖41的結構且將圖41的結構佈置於內連線結構110上方並且接合至內連線結構110。由於存在凹穴填充介電層402，因此圖41的結構與內連線結構110之間的接合區域較大。若省略凹穴填充介電層402，則接合區域將較小。由於接合區域較大，因此接合強度較強。接合可例如藉由融熔接合或藉由一些其他合適類型的接合來執行。
如由圖43至圖48的橫截面圖4300至橫截面圖4800所示出，執行圖13至圖18處的動作。在圖43處，豎直地翻轉圖42的結構且薄化第一半導體基底902，如關於圖13所描述。在圖44處，移除第一半導體基底902的剩餘物，如關於圖14所描述。在圖45處，在半導體層108上方沈積鈍化層128，如關於圖15所描述。在圖46處，圖案化鈍化層128、半導體層108以及ILD層124以形成接觸開口1602，如關於圖16所描述。在圖47處，形成襯於接觸開口1602的側壁的接觸襯裡層132，且沈積襯於接觸開口1602的導電層1702，如關於圖17所描述。在圖48處，圖案化導電層1702以在接觸開口1602中形成接觸件130，如關於圖18所描述。
儘管參考方法描述了圖40A、圖40B以及圖41至圖48，但將瞭解，圖40A、圖40B以及圖41至圖48所示出的結構並不限於所述方法而是可個別獨立於所述方法。儘管將圖40A、圖40B以及圖41至圖48描述為一系列動作，但應瞭解，在其他實施例中，可更改動作的次序。儘管圖40A、圖40B以及圖41至圖48 示出且描述特定動作集，但在其他實施例中，所示出及/或描述的一些動作可省略。此外，在其他實施例中可包括未示出及/或描述的動作。
參考圖49，提供圖40A、圖40B以及圖41至圖48的方法的一些實施例的方塊圖4900。
在步驟1902處，在第一半導體基底上方沈積半導體層。參見例如圖42。
在步驟1904處，在半導體層上形成半導體元件。參見例如圖42。
在步驟1906處，在半導體元件及半導體層上方形成內連線結構，其中內連線結構包括電耦接至半導體元件的電極的接墊。參見例如圖42。
在步驟1908a處，圖案化第二半導體基底以形成凹穴，所述凹穴延伸至第二基底中至第一深度。參見例如圖30、圖40A以及圖40B。
在步驟1908b處，圖案化第二基底以在凹穴的底部處形成凹陷且所述凹穴延伸至第二半導體基底中至大於第一深度的第二深度。參見例如圖31A、圖31B、圖40A以及圖40B。
在步驟2902處，沈積填充凹穴的介電層。參見例如圖40A及圖40B。
在步驟2904處，對介電層執行平坦化以自第二半導體基底頂上移除介電層。參見例如圖41。
在步驟1910處，將第二半導體基底接合至內連線結構，使得凹穴上覆於內連線結構與第二半導體基底之間的半導體元 件。參見例如圖42。
在步驟1912處，移除第一半導體基底。參見例如圖43及圖44。
在步驟1914處，在半導體層上方沈積鈍化層。參見例如圖45。
在步驟1916處，圖案化鈍化層及半導體層以形成暴露出接墊的接觸開口。參見例如圖46。
在步驟1918處，在接觸開口中形成接觸件。參見例如圖47及圖48。
儘管在本文中將圖49的方塊圖4900示出且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解釋此類動作或事件的所示出的次序。舉例而言，除了本文中所示出及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時發生。此外，並非可需要所有所示出的動作來實施本文中描述的一個或多個態樣或實施例，且本文中所描繪的動作中的一者或多者可在一個或多個個別動作及/或階段中執行。
在一些實施例中，本揭露提供一種IC晶片，包括：半導體基底；第一介電區，凹入至半導體基底的頂部中；IMD層，上覆於半導體基底及第一介電區，其中IMD層接合至半導體基底的頂部；半導體層，上覆於IMD層；以及半導體元件，經倒置且位於半導體層中，介於半導體層與IMD層之間，其中半導體元件包括上覆於第一介電區的第一源極/汲極電極。在一些實施例中，第一介電區為凹穴。在一些實施例中，第一介電區為介電層。在一些實施例中，第一介電區具有比IMD層更低的介電常數。在一些實 施例中，第一介電區的底部輪廓為不平坦的。在一些實施例中，IC晶片更包括：第一接墊，位於IMD層中且上覆於第一介電區，其中第一接墊電耦接至第一源極/汲極電極；以及通孔，自第一接墊延伸至第一源極/汲極電極。在一些實施例中，半導體元件包括在半導體元件的第一源極/汲極電極的相對側上的第二源極/汲極電極，其中第一介電區為連續的且下伏於第一源極/汲極電極及第二源極/汲極電極兩者。在一些實施例中，半導體元件包括在半導體元件的第一源極/汲極電極的相對側上的第二源極/汲極電極，其中IC晶片更包括：第二介電區，凹入至半導體基底的頂部中，獨立於第一介電區且下伏於第二源極/汲極電極。
在一些實施例中，本揭露提供另一IC晶片，包括：半導體基底；半導體層，上覆於半導體基底；半導體元件，位於半導體層的下側上，介於半導體層與半導體基底之間；以及內連線結構，位於半導體元件與半導體基底之間，其中內連線結構電耦接至半導體元件；其中半導體基底具有第一厚度及大於第一厚度的第二厚度，且其中半導體元件上覆於半導體基底的第一部分，在所述第一部分處，半導體基底具有第一厚度。在一些實施例中，半導體基底進一步具有小於第一厚度的第三厚度，其中半導體基底在半導體元件正下方處在第一厚度與第三厚度之間交替。在一些實施例中，半導體元件具有第一源極/汲極電極及第二源極/汲極電極，其中半導體基底的第一部分自第一源極/汲極電極的正下方至第二源極/汲極電極的正下方為連續的。在一些實施例中，半導體元件具有第一源極/汲極電極及第二源極/汲極電極，其中半導體基底的第一部分下伏於第一源極/汲極電極，其中半導體基底進一步具有具 備第一厚度的第二部分，且其中第二部分與第一部分間隔開並且下伏於第二源極/汲極電極。在一些實施例中，半導體基底及內連線結構介定凹穴的個別表面，所述凹穴在半導體基底的第一部分處凹入至半導體基底的頂部中。在一些實施例中，內連線結構包括導電特徵的多個層級，所述多個層級包括最接近半導體基底的層級，其中最接近半導體基底的層級包括電耦接至半導體元件的源極/汲極電極的接墊，且其中接墊下伏於源極/汲極電極並且上覆於半導體基底的第一部分。
在一些實施例中，本揭露提供一種用於形成IC晶片的方法，方法包括：在第一半導體基底上方沈積半導體層；在半導體層上方形成半導體元件；在半導體元件上方形成內連線結構且電耦接至半導體元件；圖案化第二半導體基底以在第二半導體基底中形成第一凹穴；將第二半導體基底接合至內連線結構，使得第一凹穴上覆於半導體元件；以及移除第一半導體基底。在一些實施例中，內連線結構包括接墊，其中接墊位於內連線結構的頂部處且電耦接至半導體元件，且其中方法更包括：形成分別地延伸穿過半導體層至接墊的接觸件。在一些實施例中，第二半導體基底具有比第一半導體基底更高的電阻。在一些實施例中，圖案化進一步在第二半導體基底中形成第二凹穴，其中半導體元件一對一對源極/汲極電極，且其中接合使得第一凹穴及第二凹穴分別地上覆於此一對源極/汲極電極。在一些實施例中，方法更包括：沈積覆蓋第二半導體基底的頂部表面且填充第一凹穴的凹穴填充介電層；及對凹穴填充介電層執行平坦化以自第二半導體基底的頂部表面移除凹穴填充介電層。在一些實施例中，方法更包括：在圖案化以形成第 一凹穴之後且獨立於圖案化以形成第一凹穴，圖案化第二半導體基底以在第一凹穴的底部處形成凹陷。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可較佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於實施本文中所引入的實施例的相同目的及/或達成相同優點的其他製程以及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中進行作出改變、替代以及更改。
100:橫截面圖
102:半導體元件
104:凹穴
106:第二半導體基底
108:半導體層
110:內連線結構
112:主動半導體區
114:源極/汲極電極
116:閘極電極
118:接墊
118s/d :源極/汲極接墊
120:通孔
122:金屬間介電層
124:層間介電層
126:界面
128:鈍化層
130:接觸件
132:接觸襯裡層
T1 :第一厚度
T2 :第二厚度
CCAV :電容器
CIMD :電容器

Claims (15)

  1. 一種積體電路晶片，包括：半導體基底；第一介電區，自所述半導體基底的頂部中延伸至所述半導體基底的最頂面；金屬間介電層，上覆於所述半導體基底及所述第一介電區，其中所述金屬間介電層接合至所述半導體基底的所述頂部；半導體層，上覆於所述金屬間介電層；以及半導體元件，經倒置且位於所述半導體層中，介於所述半導體層與所述金屬間介電層之間，其中所述半導體元件包括上覆於所述第一介電區的第一源極/汲極電極。
  2. 如請求項1所述的積體電路晶片，其中所述第一介電區為凹穴。
  3. 如請求項1所述的積體電路晶片，其中所述第一介電區為介電層。
  4. 如請求項1所述的積體電路晶片，其中所述第一介電區具有比所述金屬間介電層更低的介電常數。
  5. 如請求項1所述的積體電路晶片，其中所述第一介電區的底部輪廓為不平坦的。
  6. 如請求項1所述的積體電路晶片，其中所述半導體元件包括位於所述半導體元件的所述第一源極/汲極電極的相對側上的第二源極/汲極電極，且其中所述第一介電區為連續的並且下伏於所述第一源極/汲極電極及所述第二源極/汲極電極兩者。
  7. 如請求項1所述的積體電路晶片，其中所述半導體 元件包括位於所述半導體元件的所述第一源極/汲極電極的相對側上的第二源極/汲極電極，且其中所述積體電路晶片更包括：第二介電區，凹入至所述半導體基底的頂部中，獨立於所述第一介電區且下伏於所述第二源極/汲極電極。
  8. 一種積體電路晶片，包括：半導體基底；半導體層，上覆於所述半導體基底；半導體元件，位於所述半導體層的下側，介於所述半導體層與所述半導體基底之間；以及內連線結構，位於所述半導體元件與所述半導體基底之間，其中所述內連線結構電耦接至所述半導體元件；其中所述半導體基底具有第一厚度及大於所述第一厚度的第二厚度，且其中所述半導體元件上覆於所述半導體基底的第一部分，在所述第一部分處，所述半導體基底具有所述第一厚度。
  9. 如請求項8所述的積體電路晶片，其中所述半導體基底進一步具有小於所述第一厚度的第三厚度，且其中所述半導體基底在所述半導體元件正下方處在所述第一厚度與所述第三厚度之間交替。
  10. 如請求項8所述的積體電路晶片，其中所述半導體元件具有第一源極/汲極電極及第二源極/汲極電極，且其中所述半導體基底的所述第一部分自所述第一源極/汲極電極的正下方至所述第二源極/汲極電極的正下方為連續的。
  11. 如請求項8所述的積體電路晶片，其中所述半導體元件具有第一源極/汲極電極及第二源極/汲極電極，其中所述半導 體基底的所述第一部分下伏於所述第一源極/汲極電極，其中所述半導體基底進一步具有具備所述第一厚度的第二部分，且其中所述第二部分與所述第一部分間隔開並且下伏於所述第二源極/汲極電極。
  12. 一種用於形成積體電路晶片的方法，包括：在第一半導體基底上方沈積半導體層；在所述半導體層上方形成半導體元件；在所述半導體元件上方形成內連線結構且電耦接至所述半導體元件；圖案化第二半導體基底以在所述第二半導體基底中形成第一凹穴；將所述第二半導體基底接合至所述內連線結構，使得所述第一凹穴上覆於所述半導體元件；以及移除所述第一半導體基底。
  13. 如請求項12所述的用於形成積體電路晶片的方法，其中所述圖案化進一步在所述第二半導體基底中形成第二凹穴，其中所述半導體元件具有一對源極/汲極電極，且其中所述接合使得所述第一凹穴及所述第二凹穴分別地上覆於所述一對源極/汲極電極。
  14. 如請求項12所述的用於形成積體電路晶片的方法，更包括：沈積覆蓋所述第二半導體基底的頂部表面且填充所述第一凹穴的凹穴填充介電層；以及對所述凹穴填充介電層執行平坦化，以自所述第二半導體基 底的所述頂部表面移除所述凹穴填充介電層。
  15. 如請求項12所述的用於形成積體電路晶片的方法，更包括：在圖案化以形成所述第一凹穴之後，獨立地圖案化所述第二半導體基底以在所述第一凹穴的底部處形成凹陷。
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