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CN111987092A - 半导体装置 - Google Patents

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CN111987092A
CN111987092A CN202010436421.4A CN202010436421A CN111987092A CN 111987092 A CN111987092 A CN 111987092A CN 202010436421 A CN202010436421 A CN 202010436421A CN 111987092 A CN111987092 A CN 111987092A
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drain
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Samsung Electronics Co Ltd
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Abstract

一种半导体装置包括有源图案，其包括沟道区。沟道区布置在第一方向上彼此间隔开的第一源极/漏极图案与第二源极/漏极图案之间以及所述第一方向上彼此间隔开的第二源极/漏极图案之间。所述沟道区被构造为将所述第一源极/漏极图案彼此连接以及将所述第二源极/漏极图案彼此连接。栅电极布置在有源图案的底表面上，并且布置在第一源极/漏极图案之间以及第二源极/漏极图案之间。上互连线布置在与有源图案的底表面相对的有源图案的顶表面上，并且连接至第一源极/漏极图案。

Description

半导体装置
相关申请的交叉引用
该申请要求于2019年5月21日在韩国知识产权局提交的韩国专利申请No.10-2019-0059390的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本公开涉及一种半导体装置，并且具体地说，涉及一种包括场效应晶体管的半导体装置及其制造方法。
背景技术
对高可靠性、高性能和/或多功能半导体装置的需求越来越大。半导体装置的结构复杂度和/或集成密度已经提高，以满足这些技术要求。
发明内容
本发明构思的示例性实施例提供了一种具有高集成密度和提高的可靠性的半导体装置。
根据本发明构思的示例性实施例，一种半导体装置包括有源图案，其包括沟道区。沟道区布置在第一方向上彼此间隔开的第一源极/漏极图案和第二源极/漏极图案之间。所述沟道区被构造为将所述第一源极/漏极图案和所述第二源极/漏极图案彼此连接。栅电极布置在有源图案的底表面上，并且布置在第一源极/漏极图案之间以及第二源极/漏极图案之间。上互连线布置在与有源图案的底表面相对的有源图案的顶表面上，并且连接至第一源极/漏极图案。
根据本发明构思的示例性实施例，一种半导体装置包括在第一方向上彼此间隔开的第一源极/漏极图案和第二源极/漏极图案。有源图案布置在第一源极/漏极图案和第二源极/漏极图案的相对的侧壁之间。栅电极布置在有源图案的底表面上。绝缘层布置在有源图案的顶表面上。上互连线布置在绝缘层上，并且电连接至第一源极/漏极图案。第一源极/漏极图案包括邻近于有源图案的侧表面的第一部分和从第一部分延伸至绝缘层中的第二部分。第一部分在第一方向上的最大宽度小于第二部分在第一方向上的最大宽度。
根据本发明构思的示例性实施例，一种半导体装置包括衬底，其包括PMOS区和NMOS区。多个第一有源区设置在PMOS区上。所述多个第一有源区在第一方向上延伸。多个第二有源区设置在NMOS区上。所述多个第二有源区在第一方向上延伸。栅电极与所述多个第一有源区和所述多个第二有源区交叉，并且在与第一方向交叉的第二方向上延伸。栅电极的一部分位于第一有源区的底表面与衬底的顶表面之间。第一源极/漏极图案在第一方向上彼此间隔开，并且栅电极介于它们之间。第一源极/漏极图案连接至所述多个第一有源区。上互连线布置在与第一有源区的底表面相对的第一有源区的顶表面上。上互连线连接至第一源极/漏极图案的至少一部分。
附图说明
结合附图，从以下简要描述中将更清楚地理解示例性实施例。附图表示如本文所述的非限制性示例性实施例。
图1是示出根据本发明构思的示例性实施例的半导体装置的顶部平面图；
图2A至图2C是根据本发明构思的示例性实施例的分别沿着图1的线A-A'、B-B'和C-C'截取的截面图；
图3是示出根据本发明构思的示例性实施例的半导体装置的沿着图1的线A-A'截取的截面图；
图4A和图4B是示出根据本发明构思的示例性实施例的半导体装置的沿着图1的线A-A'截取的截面图；
图5是示出根据本发明构思的示例性实施例的半导体装置的沿着图1的线A-A'截取的截面图；
图6、图8、图10、图12、图14和图16是示出根据本发明构思的示例性实施例的制造半导体装置的方法的顶部平面图；
图7A、图9A、图11A、图13A、图15A和图17A是根据本发明构思的示例性实施例的分别沿着图6、图8、图10、图12、图14和图16的线A-A'截取的截面图；
图7B、图9B、图11B、图13B、图15B和图17B是根据本发明构思的示例性实施例的分别沿着图6、图8、图10、图12、图14和图16的线B-B'截取的截面图。
应该注意，这些附图旨在示出在特定示例实施例中利用的方法、结构和/或材料的一般特征以及补充下面提供的撰写的说明。然而，这些附图不一定按照比例，并且可不准确反映任何给出的实施例的准确结构或性能特征，并且不应被解释为局限或限制通过示例性实施例包含的值或特性的范围。例如，为了清楚，可缩小或夸大分子、层、区和/或结构性元件的相对厚度和定位。在各个附图中使用相似或相同的标号旨在指示存在相似或相同的元件或特征。
具体实施方式
现在将参照其中示出了示例性实施例的附图更完全地描述本发明构思的示例性实施例。
图1是示出根据本发明构思的示例性实施例的半导体装置的顶部平面图。图2A至图2C是根据本发明构思的示例性实施例的分别沿着图1的线A-A'、B-B'和C-C'截取的截面图。
参照图1和图2A至图2C，下衬底102可包括p沟道金属氧化物场效应晶体管("PMOSFET")区PR和n沟道金属氧化物场效应晶体管("NMOSFET")区NR。下衬底102可为半导体衬底，其由硅、锗或硅-锗形成或包括它们，或者为化合物半导体衬底。例如，下衬底102可为硅晶圆。然而，本发明构思的示例性实施例不限于此。
在示例性实施例中，PMOSFET区PR和NMOSFET区NR可为逻辑单元区，其上形成有构成半导体装置的逻辑电路的逻辑晶体管。例如，构成处理器核或I/O端子的逻辑晶体管可布置在下衬底102的逻辑单元区上。PMOSFET区PR和NMOSFET区NR可包括一些逻辑晶体管。PMOSFET区PR和NMOSFET区NR可在第一方向D1上彼此间隔开。PMOSFET区PR和NMOSFET区NR中的每一个可在垂直于第一方向D1的第二方向D2上延伸。
在第二方向D2上延伸的多个有源图案AP1和AP2可设置在PMOSFET区PR和NMOSFET区NR上。例如，如图1的示例性实施例中所示，有源图案AP1和AP2可包括PMOSFET区PR上的第一有源图案AP1和NMOSFET区NR上的第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可(例如，在第三方向D3上)设置在下衬底102的顶表面上，并且可具有在垂直于下衬底102的顶表面的第三方向D3上突出的鳍形结构。第一有源图案AP1和第二有源图案AP2中的每一个可包括面对下衬底102的顶表面的底表面APb和(例如，在第三方向D3上)与底表面APb相对的顶表面APa。
在本说明书中，为了方便描述，可使用诸如“在……下方”、“在……之下”、“下”、“底”、“顶”、“在……上方”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另一元件或特征的关系。应该理解，空间相对术语旨在涵盖装置在使用或操作时的除图中所示的取向之外的不同取向。例如，如图6至图11B所示，如果图中的装置颠倒，则被描述为“在其它元件之下”或“在其它元件下方”的元件将因此被取向为“在其它元件或特征之上”。因此，示例性术语“在……之下”可涵盖在……之上和在……之下这两个取向。类似地，在第一方向D1上延伸的半导体可旋转，以将半导体的方向改变为第二方向D2、第三方向D3等。根据本发明构思的示例性实施例的半导体装置可取向为其它方向，并且相应地解释本文所用的空间相对描述语。
栅电极GE可与第一有源图案AP1和第二有源图案AP2交叉，并且在第一方向D1上延伸。栅电极GE可在第二方向D2上彼此间隔开。当在平面图中看时，栅电极GE可与沟道区CH1重叠。栅电极GE中的每一个可布置为面对沟道区CH中的每一个的底表面和沟道区中的每一个的两个侧表面，沟道区彼此相对并且在第三方向D3上延伸并且在第一方向D1上间隔开(见图2C)。例如，栅电极GE可由导电金属氮化物(例如氮化钛或氮化钽)或金属材料(例如钛、钽、钨、铜或铝)中的至少一个形成或包括它们中的至少一个。然而，本发明构思的示例性实施例不限于此。一部分栅电极GE可位于第一有源图案AP1和第二有源图案AP2的底表面APb与下衬底102的顶表面之间(例如，在它们之间在第三方向D3上间隔开)，如图2A所示。此外，栅电极GE的最上面的表面可位于不高于第一有源图案AP1和第二有源图案AP2的顶表面APa的水平高度的水平高度处。例如，下衬底102的顶表面至栅电极的最上面的表面之间(例如，在第三方向D3上)的距离可小于或等于下衬底102的顶表面与第一有源图案AP1和第二有源图案AP2的顶表面APa之间(例如，在第三方向D3上)的距离。
一对栅极间隔件GS可分别布置在栅电极GE中的每一个的两个相对的侧壁上。栅极间隔件GS可在第一方向D1上沿着栅电极GE延伸。栅极间隔件GS的底表面可位于低于栅电极GE的底表面的水平高度处。例如，下衬底102的顶表面至栅极间隔件GS的底表面之间(例如，在第三方向D3上)的距离可小于下衬底102的顶表面至栅电极GE的底表面之间(例如，在第三方向D3上)的距离。栅极间隔件GS的底表面可与下面将描述的第一下绝缘层112的底表面共面。栅极间隔件GS可由SiCN、SiCON和SiN中的至少一个形成或包括它们中的至少一个。在示例性实施例中，栅极间隔件GS可具有包括至少两层的多层结构，每一层由SiCN、SiCON或SiN制成。然而，本发明构思的示例性实施例不限于此。
栅极电介质图案GI可介于栅电极GE与第一有源图案AP1和第二有源图案AP2之间。栅极电介质图案GI中的每一个可沿着对应的一个栅电极GE的顶表面(例如，在第三方向D3上)延伸。栅极电介质图案GI中的每一个可(例如，在第三方向D3上)覆盖沟道区CH1中的每一个的底表面和两个侧表面，沟道区CH1在第三方向D3上延伸并且在第一方向D1上隔开。栅极电介质图案GI可由至少一种高k电介质材料形成或包括至少一种高k电介质材料。高k电介质材料的示例可包括选自下列物质中的至少一个：氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物和铅锌铌酸盐。然而，本发明构思的示例性实施例不限于此。
栅极封盖图案GP可(例如，在第三方向D3上)布置在栅电极GE中的每一个的底表面上。栅极封盖图案GP可在第一方向D1上沿着栅电极GE延伸。栅极封盖图案GP可包括相对于下面将描述的第一下绝缘层112和第二下绝缘层114具有蚀刻选择性的材料。例如，栅极封盖图案GP可由SiON、SiCN、SiCON和SiN中的至少一个形成或包括它们中的至少一个。然而，本发明构思的示例性实施例不限于此。
第一源极/漏极图案SD1可设置在第一有源图案AP1的侧表面上。第一源极/漏极图案SD1可包括第一导电类型(例如，p型)的杂质。第一沟道区CH1可介于一对第一源极/漏极图案SD1之间。第二源极/漏极图案SD2可布置在第二有源图案AP2的侧表面上。第二源极/漏极图案SD2可包括第二导电类型(例如，n型)的杂质。第二沟道区CH2可介于一对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可为通过选择性外延生长工艺形成的外延图案。第一源极/漏极图案SD1和第二源极/漏极图案SD2的底表面可布置在低于第一沟道区CH1和第二沟道区CH2的底表面的水平高度处。例如，下衬底102的顶表面至第一源极/漏极图案SD1和第二源极/漏极图案SD2的底表面之间(例如，在第三方向D3上)的距离可小于下衬底102的顶表面至第一沟道区CH1和第二沟道区CH2的底表面之间(例如，在第三方向D3上)的距离。第一源极/漏极图案SD1和第二源极/漏极图案SD2可具有布置在比第一沟道区CH1和第二沟道区CH2的顶表面更高的水平高度的顶表面。例如，下衬底102的顶表面至第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面之间(例如，在第三方向D3上)的距离可大于下衬底102的顶表面至第一沟道区CH1和第二沟道区CH2的顶表面之间(例如，在第三方向D3上)的距离。第一源极/漏极图案SD1可包括半导体材料(例如，SiGe)，其晶格常数大于下衬底102的晶格常数。在该示例性实施例中，第一源极/漏极图案SD1可对第一沟道区CH1施加压应力。在示例性实施例中，第二源极/漏极图案SD2可包括与下衬底102的材料相同的半导体材料(例如，Si)。
第一源极/漏极图案SD1可穿过下面将描述的第一上绝缘层120，并且可延伸以覆盖第一上绝缘层120的顶表面的一部分。第一源极/漏极图案SD1中的每一个可包括第一部分SDB和从第一部分SDB(例如，在第三方向D3上)延伸的第二部分SDE。第一源极/漏极图案SD1的第一部分SDB可布置在第一有源图案AP1(例如，在第二方向D2上)的相对侧壁之间。第一源极/漏极图案SD1的第二部分SDE可位于比第一有源图案AP1的顶表面APa更高的竖直水平高度处。例如，下衬底102的顶表面至第一源极/漏极图案SD1的第二部分SDE之间(例如，在第三方向D3上)的距离可大于下衬底102的顶表面至第一有源图案AP1的顶表面APa之间(例如，在第三方向D3上)的距离。如图2A所示，第一源极/漏极图案SD1的第二部分SDE的最大宽度W2(例如，在第二方向D2上的长度)可大于第一源极/漏极图案SD1的第一部分SDB的最大宽度W1(例如，在第二方向D2上的长度)。例如，第一源极/漏极图案SD1可在比第一有源图案AP1的顶表面APa(例如，在第三方向D3上)更高的水平高度处具有最大宽度。
第一上绝缘层120、第二上绝缘层122和第三上绝缘层124可按次序堆叠在第一有源图案AP1的顶表面APa上。例如，如图2A所示，第二上绝缘层122(例如，在第三方向D3上)可直接布置在第一上绝缘层120的顶表面上。第三上绝缘层124(例如，在第三方向D3上)可直接布置在第二上绝缘层122的顶表面上。
第一上绝缘层至第三上绝缘层120、122和124中的每一个可包括氧化硅层或者氮氧化硅层。然而，本发明构思的示例性实施例不限于此。
上接触件UAC可穿过第二上绝缘层122并且可电连接至第一源极/漏极图案SD1和第二源极/漏极图案SD2。上接触件UAC可具有在第一方向D1上延伸的条形图案。例如，如图2A的示例性实施例中所示，上接触件UAC(例如，在第三方向D3上)可直接布置在第一源极/漏极图案SD1和第二源极/漏极图案SD2的第二部分SDE的顶表面上。
第一上互连线POR1、第二上互连线POR2和上过孔UV可设置在第三上绝缘层124中。例如，如图2A所示，上过孔UV的底表面(例如，在第三方向D3上)可直接接触上接触件UAC的顶表面(例如，在第三方向D3上)。第一上互连线POR1的底表面可接触上过孔UV的顶表面。上过孔UV可将第一上互连线POR1和第二上互连线POR2连接至上接触件UAC。第一上互连线POR1和第二上互连线POR2可为电力轨，诸如埋置的电力轨。例如，第一上互连线POR1和第二上互连线POR2可被施有电源电压或地电压。第一上互连线POR1可通过上过孔UV连接至第一源极/漏极图案SD1中的至少一个。第二上互连线POR2可通过上过孔UV连接至第二源极/漏极图案SD2中的至少一个。第一上互连线POR1可用于将电源电压施加至第一源极/漏极图案SD1，第二上互连线POR2可用于将地电压施加至第二源极/漏极图案SD2。
第一上互连线POR1和第二上互连线POR2可在第二方向D2上延伸。第一上互连线POR1的宽度(例如，第一方向D1上的长度)可大于第一有源图案AP1的宽度(例如，第一方向D1上的长度)。当在平面图中看时，第一上互连线POR1(例如，在第三方向D3上)可与布置于其下的第一源极/漏极图案SD1中的每一个至少部分地重叠。相似地，第二上互连线POR2的宽度(例如，第一方向D1上的长度)可大于第二有源图案AP2的宽度(例如，第一方向D1上的长度)。当在平面图中看时，第二上互连线POR2(例如，在第三方向D3上)可与布置于其下的第二源极/漏极图案SD2中的每一个至少部分地重叠。
第一下绝缘层112、第二下绝缘层114和第三下绝缘层116可布置在第一有源图案AP1和第二有源图案AP2与下衬底102之间。
第一下绝缘层112可布置在第一有源图案AP1和第二有源图案AP2的底表面APb上。例如，第一下绝缘层112的顶表面(例如，在第三方向D3上)可直接布置在第一有源图案AP1和第二有源图案AP2的底表面APb上。第一下绝缘层112可覆盖栅极间隔件GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一下绝缘层112的底表面(例如，在第三方向D3上)可与栅极封盖图案GP的底表面和栅极间隔件GS的底表面基本共面。第二下绝缘层114可形成在第一下绝缘层112的底表面上，并且可覆盖栅极封盖图案GP。例如，第二下绝缘层114的顶表面(例如，在第三方向D3上)可直接布置在第一下绝缘层112的底表面上。例如，第一下绝缘层112和第二下绝缘层114可包括氧化硅层。然而，本发明构思的示例性实施例不限于此。
下接触件LAC可布置为穿过第一下绝缘层112和第二下绝缘层114，并且可电连接至第一源极/漏极图案SD1和第二源极/漏极图案SD2。例如，接触孔可形成在第一下绝缘层112和第二下绝缘层114中，以穿过第一下绝缘层112和第二下绝缘层114和暴露出第一源极/漏极图案SD1或第二源极/漏极图案SD2。下接触件LAC可设置在接触孔中。下接触件LAC可布置在一对栅电极GE之间。下接触件LAC可从第一源极/漏极图案SD1的第一部分SDB(例如，在第三方向D3上)延伸至第二下绝缘层114的底表面。
下互连线LML和下过孔LV可设置在第三下绝缘层116中。例如，如图2A的示例性实施例中所示，下接触件LAC的底表面(例如，在第三方向D3上)可布置在第三下绝缘层116的顶表面上，并且可直接接触第三下绝缘层116的顶表面。然而，本发明构思的示例性实施例不限于此。下过孔LV可将下接触件LAC连接至下互连线LML。例如，如图2A所示，下过孔LV的顶表面(例如，在第三方向D3上)可接触下接触件LAC的底表面(例如，在第三方向D3上)。下互连线LML的顶表面(例如，在第三方向D3上)可接触下过孔LV的底表面(例如，在第三方向D3上)。
如图2C所示，栅极接触件GC可设为穿过第二下绝缘层114和栅极封盖图案GP，并且可电连接至栅电极GE。在示例性实施例中，当在平面图中看时，栅极接触件GC可布置在PMOSFET区PR和NMOSET区NR之间。例如，栅极接触件GC可在第一方向D1上与PMOSFET区PR和NMOSET区NR间隔开。栅极接触件GC可穿过栅极封盖图案GP，并且可与栅电极GE的底表面接触。栅极接触件GC的底表面(例如，在第三方向D3上)可与第二下绝缘层114的底表面(例如，在第三方向D3上)共面。与向上延伸至第一上互连线POR1和第二上互连线POR2的上接触件UAC的方向相反，栅极接触件GC在向下的方向上延伸至下互连线LML。
图3是根据本发明构思的示例性实施例的沿着图1的线A-A'截取的截面图。
参照图3，与图2A所示的示例性实施例不同，图3中的示例性实施例包括第一有源图案AP1，其顶表面位于高于第一源极/漏极图案SD1的第一部分SDB和第二部分SDE之间的界面的水平高度处。例如，下衬底102的顶表面(例如，在第三方向D3上)至第一有源图案AP1的顶表面(例如，在第三方向D3上)之间的距离大于下衬底的顶表面至第一源极/漏极图案SD1的第一部分SDB和第二部分SDE之间的界面之间的距离。
图4A和图4B是示出根据本发明构思的示例性实施例的半导体装置的沿着图1的线A-A'截取的截面图。
参照图4A，第一源极/漏极图案SD1的第二部分SDE可包括在第一方向D1上彼此间隔开的第一构件SDE-1和第二构件SDE-2。第一构件SDE-1和第二构件SDE-2中的每一个可穿过第一上绝缘层120，并且可连接至第一源极/漏极图案SD1的第一部分SDB。穿过第一上绝缘层120的第二部分SDE的第一构件SDE-1和第二构件SDE-2的一些部分可具有比布置在第一上绝缘层120上方的第一构件SDE-1和第二构件SDE-2的那部分更窄的宽度(例如，第一方向D1上的长度)。
参照图4B所示的示例性实施例，第一源极/漏极图案SD1的第二部分SDE可通过形成在第一上绝缘层120中的一个开口连接至第一源极/漏极图案SD1的第一部分SDB。因此，第一源极/漏极图案SD1的第一部分SDB和第二部分SDE可彼此无缝连接，而没有第一上绝缘层120或第一下绝缘层112介于它们之间。
图5是示出根据本发明构思的示例性实施例的半导体装置的沿着图1的线A-A'截取的截面图。
参照图5，根据本发明构思的示例性实施例的半导体装置可具有环绕式栅极结构。例如，第一有源图案AP1可包括介于邻近的第一源极漏极图案SD1之间的多个沟道区CHP。沟道区CHP可堆叠并且彼此竖直地间隔开。绝缘图案ILL可介于第一源极漏极图案SD1与栅电极GE之间。绝缘图案ILL可介于沟道区CHP之间。绝缘图案ILL可将栅电极GE与第一源极漏极图案SD1电隔离。
图6、图8、图10、图12、图14和图16是示出根据本发明构思的示例性实施例的制造半导体装置的方法的顶部平面图。图7A、图9A、图11A、图13A、图15A和图17A分别是沿着图6、图8、图10、图12、图14和图16的线A-A'截取的截面图。图7B、图9B、图11B、图13B、图15B和图17B分别是沿着图6、图8、图10、图12、图14和图16的线B-B'截取的截面图。
为了便于说明根据本发明构思的示例性实施例的制造半导体装置的方法，图6至图11B示出了半导体装置的翻转的(capsized)形状。然而，本发明构思的示例性实施例不限于此。
参照图6、图7A和图7B，可形成包括第一有源图案AP1和第二有源图案AP2的衬底100。衬底100可包括蚀刻停止层ESL。
在示例性实施例中，可在半导体层上执行离子注入工艺和/或外延生长工艺，以形成蚀刻停止层ESL。然后，可通过在蚀刻停止层ESL上生长半导体层形成包括蚀刻停止层ESL的衬底100。在示例性实施例中，衬底100可由硅和硅锗形成或包括它们。然而，本发明构思的示例性实施例不限于此。
可将包括蚀刻停止层ESL的衬底100图案化以形成第一有源图案AP1和第二有源图案AP2。蚀刻停止层ESL可位于第一有源图案AP1和第二有源图案AP2下方。
器件隔离层ST可形成在衬底100上，以填充第一有源图案AP1和第二有源图案AP2之间的间隙区域。器件隔离层ST可由诸如氧化硅的绝缘材料形成或包括该绝缘材料。然而，本发明构思的示例性实施例不限于此。
参照图8、图9A和图9B，第一源极/漏极图案SD1和第二源极/漏极图案SD2以及栅极结构GST可形成在第一有源图案AP1上。
例如，第一源极/漏极图案SD1的第一部分SDB可形成在第一有源图案AP1上。如图9A的示例性实施例中所示，第一源极/漏极图案SD1的第一部分SDB可直接形成在第一有源图案AP1上。第二源极/漏极图案SD2的第一部分SDB可形成在第二有源图案AP2上。例如，第二源极/漏极图案SD2的第一部分SDB可直接形成在第二有源图案AP2上。第一源极/漏极图案SD1的第一部分SDB可掺有p型杂质，并且第二源极/漏极图案SD2的第一部分SDB可掺有n型杂质。然而，本发明构思的示例性实施例不限于此。例如，在其它示例性实施例中，第一源极/漏极图案SD1的第一部分SDB可掺有n型杂质，并且第二源极/漏极图案SD2的第一部分SDB可掺有p型杂质。
第一源极/漏极图案SD1和第二源极/漏极图案SD2的第一部分SDB可为通过选择性外延生长工艺形成的外延图案。例如，第一有源图案AP1和第二有源图案AP2可部分凹进。随后可在第一有源图案AP1和第二有源图案AP2的凹进部分上执行外延生长工艺。第一下绝缘层112可形成为覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2的第一部分SDB。
然后，栅电极GE可形成为与第一有源图案AP1和第二有源图案AP2交叉，并且在第一方向D1上延伸。栅极电介质图案GI可分别形成在栅电极GE与第一有源图案AP1和第二有源图案AP2之间。栅极间隔件GS可形成在栅电极GE中的每一个的两个侧表面上。栅极封盖图案GP可分别形成在栅电极GE上。
参照图10、图11A和图11B，可形成下互连线LML以电连接至第一源极/漏极图案SD1和第二源极/漏极图案SD2的第一部分SDB。例如，第二下绝缘层114可形成在第一下绝缘层112上。下接触件LAC可形成为穿过第一下绝缘层112和第二下绝缘层114，并且可耦接至第一源极/漏极图案SD1和第二源极/漏极图案SD2的第一部分SDB。
第三下绝缘层116可形成在第二下绝缘层114上。例如，第三下绝缘层116的底表面可直接形成在第二下绝缘层114的顶表面上。下互连线LML和将下互连线LML连接至下接触件LAC的下过孔LV可形成在第三下绝缘层116中。
参照图12、图13A和图13B，可形成下衬底102。可执行晶圆键合工艺，以使得第三下绝缘层116的底表面(例如，在第三方向D3上)面对下衬底102的顶表面。下衬底102可为载体衬底或者互连衬底。在其中下衬底102是互连衬底的示例性实施例中，下衬底102中的互连线可电连接至下互连线LML。
参照图14、图15A和图15B，可去除一部分衬底100以暴露出第一源极/漏极图案SD1和第二源极/漏极图案SD2的第一部分SDB。
例如，衬底100的部分去除可包括：执行蚀刻工艺以暴露出蚀刻停止层ESL；以及执行CMP工艺以暴露出第一源极/漏极图案SD1和第二源极/漏极图案SD2的第一部分SDB的顶表面。
在示例性实施例中，作为部分去除衬底100的结果，可将第一有源图案AP1划分为在第二方向D2上排列的多个图案。例如，如图15A所示，包括一个沟道区CH1的一个第一有源图案AP1可布置在第一源极/漏极图案SD1和第二源极/漏极图案SD2的相对侧壁之间。
参照图16、图17A和图17B，第一源极/漏极图案SD1和第二源极/漏极图案SD2的第二部分SDE可形成在第一源极/漏极图案SD1和第二源极/漏极图案SD2的第一部分SDB上。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2的第二部分SDE的底表面(例如，在第三方向D3上)可直接形成在第一源极/漏极图案SD1和第二源极/漏极图案SD2的第一部分SDB的顶表面(例如，在第三方向D3上)上。第一源极/漏极图案SD1和第二源极/漏极图案SD2的第二部分SDE可为从第一源极/漏极图案SD1和第二源极/漏极图案SD2的第一部分SDB生长的外延图案。
例如，第一上绝缘层120可形成在第一有源图案AP1和第二有源图案AP2以及第一源极/漏极图案SD1和第二源极/漏极图案SD2上。然后，可对第一上绝缘层120执行图案化工艺，以形成暴露出第一源极/漏极图案SD1和第二源极/漏极图案SD2的第一部分SDB的顶表面的开口。接着，可执行外延生长工艺以形成第一源极/漏极图案SD1和第二源极/漏极图案SD2的第二部分SDE。可执行外延生长工艺，以使得第一源极/漏极图案SD1和第二源极/漏极图案SD2的第二部分SDE的宽度W2大于第一源极/漏极图案SD1和第二源极/漏极图案SD2的第一部分SDB的宽度W1。
返回参照图1、图2A和图2B，第二上绝缘层122可形成在第一上绝缘层120上。例如，第二上绝缘层122(例如，在第三方向D3上)的底表面可直接布置在第一上绝缘层120的顶表面上。上接触件UAC可形成为穿过第二上绝缘层122。上接触件UAC可分别耦接至第一源极/漏极图案SD1和第二源极/漏极图案SD2的第二部分SDE。
第三上绝缘层124可形成在第二上绝缘层122上，以覆盖上接触件UAC。第一上互连线POR1和第二上互连线POR2以及上过孔UV可形成在第三上绝缘层124中。上过孔UV可形成为将第一上互连线POR1和第二上互连线POR2电连接至至少一个上接触件UAC。
在根据本发明构思的示例性实施例的半导体装置中，在半导体衬底的第二表面上稳定地形成电力传输网络。结果，可增大半导体装置的可靠性和集成密度。
虽然具体示出和描述了本发明构思的示例性实施例，但是本领域普通技术人员之一将理解，可在不脱离所附权利要求的精神和范围的前提下，在其中作出形式和细节上的改变。

Claims (20)

1.一种半导体装置，包括：
有源图案，其包括沟道区，所述沟道区布置在第一方向上彼此间隔开的第一源极/漏极图案之间以及所述第一方向上彼此间隔开的第二源极/漏极图案之间，所述沟道区被构造为将所述第一源极/漏极图案和第二源极/漏极图案彼此连接；
栅电极，其在所述有源图案的底表面上，并且布置在所述第一源极/漏极图案和所述第二源极/漏极图案之间；以及
上互连线，其布置在与所述有源图案的底表面相对的所述有源图案的顶表面上，并且连接至所述第一源极/漏极图案。
2.根据权利要求1所述的装置，其中，所述第一源极/漏极图案和所述第二源极/漏极图案在高于所述有源图案的顶表面的水平高度的水平高度处在所述第一方向上具有最大宽度。
3.根据权利要求1所述的装置，还包括：
上接触件，其耦接至所述第一源极/漏极图案的顶表面；以及
下接触件，其耦接至所述第二源极/漏极图案的底表面。
4.根据权利要求3所述的装置，其中，邻近于所述第一源极/漏极图案的顶表面的上接触件的底表面在所述第一方向上的宽度大于邻近于所述第二源极/漏极图案的底表面的下接触件的顶表面在所述第一方向上的宽度。
5.根据权利要求1所述的装置，其中，所述第一源极/漏极图案包括：
第一部分，其邻近于所述有源图案的侧表面；以及
第二部分，其从所述第一部分延伸，并且突出至所述有源图案的顶表面上方，
其中，所述第二部分在所述第一方向上的宽度大于所述第一部分在所述第一方向上的宽度。
6.根据权利要求1所述的装置，还包括：
所述栅电极侧壁上的栅极间隔件，
其中，当在平面图中看时，所述第一源极/漏极图案和所述第二源极/漏极图案与所述栅极间隔件重叠。
7.根据权利要求1所述的装置，其中，所述上互连线包括电力轨。
8.根据权利要求1所述的装置，其中，所述上互连线在所述第一方向上延伸。
9.根据权利要求1所述的装置，其中，当在平面图中看时，所述上互连线与所述第一源极/漏极图案和所述第二源极/漏极图案重叠。
10.根据权利要求1所述的装置，还包括：
半导体衬底，其设置在所述栅电极下方；
所述栅电极与所述半导体衬底之间的层间绝缘层；以及
下互连线，其布置在所述层间绝缘层中，并且连接至所述第一源极/漏极图案和所述第二源极/漏极图案中的至少一个。
11.根据权利要求1所述的装置，其中，所述有源图案包括彼此竖直间隔开的多个堆叠的半导体图案。
12.一种半导体装置，包括：
在第一方向上彼此间隔开的第一源极/漏极图案和第二源极/漏极图案；
有源图案，其布置在所述第一源极/漏极图案和所述第二源极/漏极图案的相对的侧壁之间；
所述有源图案的底表面上的栅电极；
所述有源图案的顶表面上的绝缘层；以及
上互连线，其布置在所述绝缘层上，并且电连接至所述第一源极/漏极图案，
其中，所述第一源极/漏极图案包括邻近于所述有源图案的侧表面的第一部分和从所述第一部分延伸至所述绝缘层中的第二部分，并且
所述第一部分在所述第一方向上的最大宽度小于所述第二部分在所述第一方向上的最大宽度。
13.根据权利要求12所述的装置，其中，所述上互连线在所述第一方向上延伸，并且与所述第一源极/漏极图案和所述第二源极/漏极图案中的每一个至少部分地重叠。
14.根据权利要求12所述的装置，还包括：
所述栅电极的侧壁上的栅极间隔件，
其中，当在平面图中看时，所述第一源极/漏极图案和所述第二源极/漏极图案与所述栅极间隔件重叠。
15.根据权利要求12所述的装置，其中，所述上互连线包括电力轨。
16.一种半导体装置，包括：
衬底，其包括PMOS区和NMOS区；
多个第一有源区，其设置在所述PMOS区上，所述多个第一有源区在第一方向上延伸；
多个第二有源区，其设置在所述NMOS区上，所述多个第二有源区在所述第一方向上延伸；
栅电极，其与所述多个第一有源区和所述多个第二有源区交叉，并且在与所述第一方向交叉的第二方向上延伸，所述栅电极的一部分位于所述第一有源区的底表面与所述衬底的顶表面之间；
第一源极/漏极图案，其在所述第一方向上彼此间隔开，并且所述栅电极介于它们之间，所述第一源极/漏极图案连接至所述多个第一有源区；以及
上互连线，其布置在与所述第一有源区的底表面相对的所述第一有源区的顶表面上，
其中，所述上互连线连接至所述第一源极/漏极图案的至少一部分。
17.根据权利要求16所述的装置，其中，所述上互连线在所述第一方向上延伸，并且
当在平面图中看时，所述第一源极/漏极图案中的每一个与所述上互连线至少部分地重叠。
18.根据权利要求16所述的装置，还包括：
层间绝缘层，其介于所述栅电极与所述衬底之间；以及
下互连线，其布置在所述层间绝缘层中，并且连接至所述第一源极/漏极图案的至少一部分。
19.根据权利要求16所述的装置，还包括：
所述栅电极的侧表面上的栅极间隔件；以及
所述栅极间隔件之间的栅极封盖图案，所述栅极封盖图案布置在所述栅电极的底表面上。
20.根据权利要求16所述的装置，其中，所述多个第一有源区具有在与所述第一方向和所述第二方向交叉的第三方向上突出的鳍形，并且
所述多个第一有源区在所述第三方向上的长度小于所述第一源极/漏极图案在所述第三方向上的长度。
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