TWI765111B - 場效電晶體及其製造方法 - Google Patents
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Abstract
公開了一種場效電晶體及其製造方法,包括:基板;第一井區,位於基板上;第二井區、位於第一井區內;體接觸區、源極區和汲極區,位於第一井區內,源極區位於體接觸區與汲極區之間,所述源極區與汲極區之間形成通道;閘極導體,位於源極區與汲極區之間的通道上;基板、第一井區和體接觸區為第一摻雜類型,源極區和汲極區為第二摻雜類型,第二井區的摻雜濃度高於第一井區的摻雜濃度,汲極區位於第一井區內。場效電晶體中存在寄生三極體,藉由調節第二井區的摻雜濃度或者範圍來控制寄生三極體的電流大小。藉由在第一井區內形成第二井區,增大場效電晶體的維持電壓,最終減小場效電晶體的寄生三極體電流對場效電晶體的影響。
Description
本發明涉及半導體技術領域,更具體地涉及一種場效電晶體及其製造方法。
在積體電路中,N型場效電晶體通常作為功率電晶體普遍使用,如圖1a所示,在N型場效電晶體中存在寄生的一個NPN三極體,其中場效電晶體的汲極區910、源極區920、P井區930分別相當於寄生NPN三極體的集電區、發射區、基區。由於其寄生NPN三極體的存在,當場效電晶體發生擊穿時會發生遲滯現象,從而會存在一個遲滯電壓,發生遲滯現象時其寄生NPN三極體開啟。此時,在N型場效電晶體的源極區920和汲極區910只需較低的電壓就能維持大的寄生NPN三極體的電流,此電壓稱作N型場效電晶體的維持電壓,如圖1b所示。維持電壓產生的電流會流入場效電晶體的基板940,導致場效電晶體功能失效甚至將場效電晶體燒毀。因此,N型場效電晶體維持電壓過低,會大大降低場效電晶體的安全工作區,從而限制著晶片的安全工作區。現有技術的解決上述問題的一種方法是直接限制晶片的應用電壓,顯然這樣會降低晶片的競爭力。另一種方法是加長N型場效電晶體的通道。當加長N型場效電晶體的通道後,雖然能藉由增加寄生NPN三極體的基區寬度來降低寄生NPN三極體的放大作用,從而增加維持電壓。但是加長通道會大大增加N型場效電晶體的電阻同時也增加了場效電晶體面積,增加了其製造成本。此外,加長通道對維持電壓的增加效果並不是非常明顯。
綜上所述,如何有效提高N型場效電晶體的維持電壓,成為提高場效電晶體安全工作區以及晶片安全工作區的關鍵問題之一。
本發明的所解決的問題在於提供一種場效電晶體及其製造方法,藉由在第一井區內形成第二井區,使得寄生NPN三極體基區的濃度增大,減小了寄生NPN三極體的基區電阻,從而降低寄生NPN三極體的放大倍數,進而增大場效電晶體的維持電壓從而減弱其寄生效應,最終減小場效電晶體的維持電流對場效電晶體的影響。
根據本發明的一方面,提供一種場效電晶體,其中,包括:基板;第一井區,位於所述基板上;第二井區、位於所述第一井區內;體接觸區、源極區和汲極區,位於所述第一井區內,所述源極區位於所述體接觸區與所述汲極區之間,所述源極區與所述汲極區之間形成通道;閘極導體,位於所述源極區與所述汲極區之間的所述通道上;所述基板、第一井區和體接觸區為第一摻雜類型,所述源極區和汲極區為第二摻雜類型,所述第二井區的摻雜濃度高於所述第一井區的摻雜濃度,所述汲極區位於所述第一井區內。
優選地,所述場效電晶體中存在寄生三極體,所述第二井區用於減小所述寄生三極體的基區電阻。
優選地,所述第二井區至少位於在所述體接觸區與所述源極區之間。
優選地,藉由調節所述第一井區的摻雜濃度來調節所述場效電晶體的崩潰電壓,以及藉由調節所述第二井區的摻雜濃度來調節所述場效電晶體的維持電壓。
優選地,所述第一摻雜類型為N型和P型之一,所述第二摻雜類型為N型和P型中另一個。
優選地,所述場效電晶體的擊穿點發生在所述汲極區與所述第一井區交界處。
優選地,所述第二井區位於所述體接觸區與所述源極區之間,所述體接觸區以及所述源極區位於所述第一井區內,所述閘極導體位於所述第一井區上。
優選地,所述體接觸區位於所述第二井區內,所述源極區位於所述第一井區內,所述閘極導體位於所述第一井區上。
優選地,所述體接觸區位於所述第二井區內,所述源極區位於所述第一井區以及第二井區內,所述閘極導體位於所述第一井區上。
優選地,所述體接觸區以及所述源極區位於所述第二井區內,所述源極區靠近所述閘極導體的一邊與所述第二井區靠近所述閘極導體的一邊接近,使得所述閘極導體位於所述第一井區上。
優選地,所述第二井區比所述體接觸區深。
優選地,所述體接觸區、所述源極區以及所述汲極區的上表面暴露於所述井區之外。
優選地,藉由閘極介電質層將所述閘極導體的下表面與所述井區的上表面隔開。
優選地,在所述體接觸區與所述源極區之間、所述體接觸區與所述場效電晶體的邊緣之間、所述汲極區與所述場效電晶體的邊緣之間還設有絕緣層。
優選地,還包括:N井區,位於所述基板和井區之間。
根據本發明的另一方面,提供一種製造場效電晶體的方法,包括:在基板上形成P型第一井區;採用P型離子注入,在所述P型第一井區內形成P型第二井區,並且所述第二井區的上表面暴露於所述第一井區之外,所述第二井區的摻雜濃度高於所述第一井區的摻雜濃度;在所述P型第一井區上形成閘極導體;採用N型離子注入,在所述第一井區內形成汲極區和源極區,使得所述第一井區將所述汲極區與所述第二井區隔開; 採用P型離子注入,形成體接觸區,使得所述第二井區至少位於體接觸區與源極區之間。
優選地,還包括:在所述體接觸區與所述源極區之間、所述體接觸區與所述場效電晶體的邊緣之間、所述汲極區與所述場效電晶體的邊緣之間形成絕緣層。
優選地,所述第二井區比所述體接觸區深。
優選地,所述場效電晶體中存在寄生三極體,所述第二井區用於減小所述寄生三極體的基區電阻。
優選地,所述場效電晶體的擊穿點發生在所述汲極區與所述第一井區交界處。
根據本發明實施例的場效電晶體中存在寄生NPN三極體,其中,場效電晶體的汲極區、源極區,第一井區以及第二井區分別相當於寄生NPN三極體的集電區、發射區、基區。在第一井區內形成第二井區,並且使得場效電晶體的體接觸區位於第二井區內,汲極區位於第一井區內。由於第二井區的摻雜濃度高於第一井區的摻雜濃度,相當於寄生NPN三極體的基區的摻雜濃度增加,減小了寄生NPN三極體的基區電阻,從而降低寄生NPN三極體的放大倍數,增大寄生NPN三極體的導通電阻,進而可以減弱場效電晶體的維持電流對場效電晶體的影響,避免場效電晶體的維持電流會流入場效電晶體基板,從而避免導致場效電晶體功能失效甚至將場效電晶體燒毀,延長該場效電晶體的使用壽命。
在優選的實施例中,源極區可以位於第二井區內,閘極導體位於第一井區以及第二井區上,在保證場效電晶體崩潰電壓不變的前提下,使得第二井區範圍儘量大,從而寄生NPN三極體的基區電阻減小,使得寄生NPN三極體放大倍數進一步減小,進而進一步增大場效電晶體的維持電壓,從而可以進一步減弱場效電晶體的維持電流對場效電晶體的影響。
第二井區的深度比體接觸區或者源極區的深度深,優選地,第二井區的下表面可以接近第一井區的下表面,可以進一步減小寄生NPN三極體的基區電阻,從而降低寄生NPN三極體的放大倍數,可以減弱場效電晶體的維持電流對場效電晶體的影響。
此外,由於本發明的場效電晶體的汲極區位於第一井區內,汲極區附近的摻雜濃度並未增加,因此可以在場效電晶體的的崩潰電壓不變的前提下,增加場效電晶體的維持電壓。同時可以保證場效電晶體的其他電學參數以及該場效電晶體的尺寸不變。
以下將參照圖式更詳細地描述本發明。在各個圖式中,相同的元件採用類似的圖式標記來表示。為了清楚起見,圖式中的各個部分沒有按比例繪製。此外,可能未示出某些公知的部分。為了簡明起見,可以在一幅圖中描述經過數個步驟後獲得的半導體結構。
應當理解,在描述裝置的結構時,當將一層、一個區域稱為位於另一層、另一個區域“上面”或“上方”時,可以指直接位於另一層、另一個區域上面,或者在其與另一層、另一個區域之間還包含其它的層或區域。並且,如果將裝置翻轉,該一層、一個區域將位於另一層、另一個區域“下面”或“下方”。
如果為了描述直接位於另一層、另一個區域上面的情形,本文將採用“A直接在B上面”或“A在B上面並與之鄰接”的表述方式。在本申請中,“A直接位於B中”表示A位於B中,並且A與B直接鄰接,而非A位於B中形成的摻雜區中。
在下文中描述了本發明的許多特定的細節,例如裝置的結構、材料、尺寸、處理工藝和技術,以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣,可以不按照這些特定的細節來實現本發明。
根據本發明實施例的場效電晶體中存在寄生三極體,該寄生三極體為NPN型。其中,場效電晶體的汲極區、源極區、井區分別相當於寄生NPN三極體的集電區、發射區、基區。由於其寄生NPN三極體的存在,當場效電晶體發生擊穿時會發生遲滯現象,從而會存在一個遲滯電壓,發生遲滯現象時其寄生NPN三極體開啟。此時,在場效電晶體的源極汲極端只需較低的電壓就能維持大的寄生NPN三極體電流,此電壓稱作場效電晶體的維持電壓,維持電壓產生的電流成為場效電晶體的維持電流。本發明實施例的場效電晶體為N型場效電晶體。
圖2a示出本發明第一實施例的場效電晶體和其寄生NPN三極體的截面圖。
請參照圖2,井區位於基板100上,體接觸區300、源極區400和汲極區600位於井區內,源極區400位於體接觸區300與汲極區600之間,源極區400與汲極區600之間形成通道。井區包括第一井區210以及第二井區220a。第二井區220a被第一井區210包覆,第二井區220a至少延伸在體接觸區300與源極區400之間,並且第二井區220a的上表面暴露於第一井區210之外,第二井區220a的摻雜濃度高於第一井區210的摻雜濃度。其中,基板100、井區和體接觸區300為P摻雜類型,源極區400和汲極區600為N摻雜類型。第二井區220a可以沿其左右兩個方向延伸,使得第二井區220a的寬度增加。
優選地,所述第二井區220a向右延伸,即向所述源極區400的方向延伸,最寬延伸至所述源極區400與所述閘極導體500相鄰的一側邊。
優選地,體接觸區300位於第一井區210內,並且體接觸區300的上表面暴露於第一井區210內之外。
源極區400與體接觸區300側面的至少部分藉由絕緣層800隔開,進一步地,源極區400位於第一井區210內,源極區400的上表面暴露於第一井區210內之外。
閘極導體500位於源極區400與汲極區600之間的通道上,具體地,位於第一井區210的上表面的至少部分以及源極區400與汲極區600之間,進一步地,閘極導體500完全位於第一井區210上。藉由閘極介電質層700將閘極導體500的下表面與第一井區210的上表面隔開。閘極導體500可以由摻雜多晶矽組成;閘極介電質層700可以是具有一定厚度的氧化物層,例如,氧化矽。
汲極區600位於第一井區210內,汲極區600的上表面暴露於第一井區210內之外,汲極區600的一個側面可以與閘極導體500的另一個側面相鄰。
體接觸區300與場效電晶體的邊緣之間設置有絕緣層800,即體接觸區300遠離源極區400的側面設置絕緣層800;汲極區600與場效電晶體的邊緣之間還設有絕緣層800,即汲極區600遠離第二井區220a的側面設置絕緣層800;在體接觸區300與源極區400之間設置有絕緣層。絕緣層800可以由氧化物或者氮化物組成,例如,氧化矽或者氮化矽。
在基板100和井區之間還可以包括N井區,該N井區將基板100和井區隔開。
圖2b示出本發明第一實施例的場效電晶體的遲滯曲線。
根據本發明第一實施例的場效電晶體中存在寄生NPN三極體。在第一井區210包覆第二井區220a,並且所述第二井區220a至少位於所述體接觸區300與源極區400之間,場效電晶體的汲極區600位於第一井區210內。由於第二井區220a的摻雜濃度高於第一井區210的摻雜濃度,相當於寄生NPN三極體的基區的摻雜濃度增加,減小了寄生NPN三極體的基區電阻,從而降低寄生NPN三極體的放大倍數,進而增大場效電晶體的維持電壓從而減弱其寄生效應,如圖2b所示,進而可以減弱場效電晶體的維持電流對場效電晶體的影響,避免場效電晶體的維持電流會流入場效電晶體基板,從而避免導致場效電晶體功能失效甚至將場效電晶體燒毀,延長該場效電晶體的使用壽命,提高產品競爭力。
第二井區220a比體接觸區300或者源極區400的深度深。優選地,第二井區220a的下表面可以接近第一井區210的下表面,可以進一步減小寄生NPN三極體的基區電阻,從而進一步降低寄生NPN三極體的放大倍數,進而增大場效電晶體的維持電壓,可以進一步減弱場效電晶體的維持電流對場效電晶體的影響。
第二井區220a的摻雜濃度越大,場效電晶體的維持電壓就越大,維持電流對場效電晶體影響就越小。但是第二井區220a的摻雜濃度過大,第二井區220a內部會發生擴散,從而可能會影響場效電晶體的其他參數,因此,可以根據場效電晶體維持電壓的需求來選擇第二井區220a的摻雜的濃度。
此外,由於本發明的第一實施例的場效電晶體的汲極區600位於第一井區210內,汲極區600附近第一井區210的摻雜濃度並未增加,而場效電晶體的崩潰電壓一般發生在汲極區600與第一井區交界處,如圖2a中的B點所示。因此可以保證在場效電晶體的崩潰電壓不變的前提下,增加場效電晶體的維持電壓。同時可以保證場效電晶體的其他電學參數以及該場效電晶體的尺寸不變。
圖2c示出本發明第一實施例的場效電晶體的製造流程圖,該場效電晶體的製造流程圖包括:
在步驟S01,在P型基板100形成井區。
採用P型離子注入或者其他適合的方式,在井區中形成第二井區220a,使得井區包括第一井區210和第二井區220a,第一井區210包覆第二井區220a,並且第二井區220a的上表面暴露於第一井區210之外。第二井區220a的摻雜濃度高於第一井區210的摻雜濃度。
在步驟S02,在所述第一井區210的上表面形成閘極介電質層700,在閘極介電質層上形成閘極導體500,使得閘極介電質層700將閘極導體500的下表面與第一井區210上表面隔開。
在步驟S03,採用N型離子注入,在第一井區210內形成源極區400,在所述第一井區內形成汲極區600。
採用P型離子注入,在第一井區210內形成體接觸區300,所述源極區400一個側面與體接觸區300的側面的至少部分藉由絕緣層800隔開。。
體接觸區300、源極區400以及汲極區600的上表面暴露於第一井區210之外。
體接觸區300與場效電晶體的邊緣之間形成絕緣層800;汲極區600與場效電晶體的邊緣之間形成絕緣層800。
其中,第二井區220a比體接觸區300的深度深;優選地,第二井區220a的下表面可以接近第一井區210的下表面。
圖3示出本發明第二實施例的場效電晶體和其寄生NPN三極體的截面圖。本發明第二實施例的場效電晶體與第一實施例的場效電晶體類似,為了描述清楚,下面主要對區別部分進行描述。
本發明的第二實施例的場效電晶體中井區位於P型基板上;第二井區220b位於第一井區210中,第二井區220b的上表面暴露於第一井區210之外。圖3的場效電晶體與圖2a的場效電晶體主要區別至少在於:體接觸區300在第二井區220b內,源極區400位於第一井區210內,閘極導體500位於第一井區210上,相當於第二實施例的第二井區220b比第一實施例的第二井區220a的範圍大。
在保證場效電晶體崩潰電壓不變的前提下,即第二井區220b與B點隔離,使得第二井區220b範圍變大,從而寄生NPN三極體的基區電阻更小,使得寄生NPN三極體放大倍數更小,進而進一步增大場效電晶體的維持電壓,從而可以進一步減弱場效電晶體的維持電流對場效電晶體的影響。
本發明的第二實施例的場效電晶體製造流程與第一實施例的場效晶體相似。
圖4示出本發明第三實施例的場效電晶體和其寄生NPN三極體的截面圖。本發明第三實施例的場效電晶體與第二實施例的場效電晶體類似,為了描述清楚,下面主要對區別部分進行描述。
本發明的第三實施例的場效電晶體中井區位於P型基板上;第二井區220c位於第一井區210中,第二井區220c的上表面暴露於第一井區210之外。圖4的場效電晶體與圖3的場效電晶體主要區別至少在於:源極區400位於第一井區210以及第二井區220c內,即源極區400位於第一井區210以及第二井區220c的分界處,相當於第三實施例的第二井區220c比第二實施例的第二井區220b的範圍大。
在保證場效電晶體崩潰電壓不變的前提下,即第二井區220c與B點隔離,使得第二井區220c範圍變大,從而寄生NPN三極體的基區電阻更小,使得寄生NPN三極體放大倍數更小,進而進一步增大場效電晶體的維持電壓,從而可以進一步減弱場效電晶體的維持電流對場效電晶體的影響。
本發明的第三實施例的場效電晶體製造流程與第一實施例的場效晶體相似。
圖5示出本發明第四實施例的場效電晶體和其寄生NPN三極體的截面圖。本發明第四實施例的場效電晶體與第三實施例的場效電晶體類似,為了描述清楚,下面主要對區別部分進行描述。
本發明的第四實施例的場效電晶體中井區位於P型基板上;第二井區220d位於第一井區210中,第二井區220d的上表面暴露於第一井區210之外。圖5的場效電晶體與圖4的場效電晶體主要區別至少在於:源極區400完全位於第二井區220d內,閘極導體500位於第一井區210上,即源極區400靠近閘極導體的一邊與第二井區靠近閘極導體的一邊接近,或者源極區400靠近閘極導體的一邊與第二井區220d靠近閘極導體的一邊為同一平面,相當於第四實施例的第二井區220d比第三實施例的第二井區220c的範圍更大。
在保證場效電晶體崩潰電壓不變的前提下,即第二井區220d與B點隔離,使得第二井區220d範圍進一步擴大,從而寄生NPN三極體的基區電阻進一步小,使得寄生NPN三極體放大倍數進一步小,進而進一步增大場效電晶體的維持電壓,從而可以進一步減弱場效電晶體的維持電流對場效電晶體的影響。
本發明的第四實施例的場效電晶體製造流程與第一實施例的場效晶體相似。
綜上所述,位於第一井區210的第二井區在不影響汲極區600與第一井區210交界處時,即在不影響場效電晶體的崩潰電壓情況下,優選地,位於第一井區210的第二井區不影響裝置通道時,即不影響場效電晶體的其他電學參數和崩潰電壓的情況下,第二井區的橫向尺寸越大,場效電晶體的維持電壓越大,越能減弱場效電晶體的維持電流對場效電晶體的影響,從而能夠更好的延長場效電晶體的使用壽命。
應當說明的是,在本文中,諸如第一和第二等之類的關係術語僅僅用來將一個實體或者操作與另一個實體或操作區分開來,而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關係或者順序。而且,術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含,從而使得包括一系列要素的過程、方法、物品或者設備不僅包括那些要素,而且還包括沒有明確列出的其他要素,或者是還包括為這種過程、方法、物品或者設備所固有的要素。在沒有更多限制的情況下,由語句“包括一個……”限定的要素,並不排除在包括所述要素的過程、方法、物品或者設備中還存在另外的相同要素。
依照本發明實施例如上文所述,這些實施例並沒有詳盡敘述所有的細節,也不限制該發明僅為所述的具體實施例。顯然,根據以上描述,可作很多的修改和變化。本說明書選取並具體描述這些實施例,是為了更好地解釋本發明的原理和實際應用,從而使所屬技術領域技術人員能很好地利用本發明以及在本發明基礎上的修改使用。本發明僅受申請專利範圍及其全部範圍和等效物的限制。
100‧‧‧基板
210‧‧‧第一井區
220a‧‧‧第二井區
220b‧‧‧第二井區
220c‧‧‧第二井區
220d‧‧‧第二井區
300‧‧‧體接觸區
400‧‧‧源極區
500‧‧‧閘極導體
600‧‧‧汲極區
700‧‧‧閘極介電質層
800‧‧‧絕緣層
910‧‧‧汲極區
920‧‧‧源極區
930‧‧‧P井區
940‧‧‧基板
S01~S03‧‧‧步驟
藉由以下參照圖式對本發明實施例的描述,本發明的上述以及其他目的、特徵和優點將更為清楚,在圖式中:
圖1a示出現有技術的場效電晶體和其寄生NPN三極體的截面圖;
圖1b示出現有技術的場效電晶體的遲滯曲線;
圖2a示出本發明第一實施例的場效電晶體和其寄生NOPN三極體的截面圖;
圖2b示出本發明第一實施例的場效電晶體的遲滯曲線;
圖2c示出本發明第一實施例的場效電晶體的製造流程圖;
圖3示出本發明第二實施例的場效電晶體和其寄生NPN三極體的截面圖;
圖4示出本發明第三實施例的場效電晶體和其寄生NPN三極體的截面圖;
圖5示出本發明第四實施例的場效電晶體和其寄生NPN三極體的截面圖。
100‧‧‧基板
210‧‧‧第一井區
220c‧‧‧第二井區
300‧‧‧體接觸區
400‧‧‧源極區
500‧‧‧閘極導體
600‧‧‧汲極區
700‧‧‧閘極介電質層
800‧‧‧絕緣層
Claims (18)
- 一種場效電晶體,其中,包括:基板;第一井區,位於該基板上;第二井區,位於該第一井區內;體接觸區、源極區和汲極區,位於該第一井區內,該源極區位於該體接觸區與該汲極區之間,該源極區與該汲極區之間形成通道;閘極導體,位於該源極區與該汲極區之間的該通道上;該基板、第一井區和體接觸區為第一摻雜類型,該源極區和汲極區為第二摻雜類型,該第二井區的摻雜濃度高於該第一井區的摻雜濃度,該汲極區位於該第一井區內,其中,該第二井區至少位於該體接觸區與該源極區之間,且該第二井區未位於該閘極導體的下方,其中,該第二井區的下表面高於該第一井區的下表面,並且其中,該第一摻雜類型為N型和P型之一,該第二摻雜類型為N型和P型中另一個。
- 根據申請專利範圍第1項所述的場效電晶體,其中,該場效電晶體中存在寄生三極體,該第二井區用於減小該寄生三極體的基區電阻。
- 根據申請專利範圍第1項所述的場效電晶體,其中,藉由調節該第一井區的摻雜濃度來調節該場效電晶體的崩潰電壓,以及藉由調節該第二井區的摻雜濃度來調節該場效電晶體的維持電壓。
- 根據申請專利範圍第1項所述的場效電晶體,該場效電晶體的擊穿點發生在該汲極區與該第一井區交界處。
- 根據申請專利範圍第1項所述的場效電晶體,其中,該體接觸區以及該源極區位於該第一井區內,該閘極導體位於該第一井區上。
- 根據申請專利範圍第1項所述的場效電晶體,其中,該體接觸區位於該第二井區內,該源極區位於該第一井區內,該閘極導體位於該第一井區上。
- 根據申請專利範圍第1項所述的場效電晶體,其中,該體接觸區位於該第二井區內,該源極區位於該第一井區以及第二井區內,該閘極導體位於該第一井區上。
- 根據申請專利範圍第1項所述的場效電晶體,其中,該體接觸區以及該源極區位於該第二井區內,該源極區靠近該閘極導體的一邊與該第二井區靠近該閘極導體的一邊 接近,使得該閘極導體位於該第一井區上。
- 根據申請專利範圍第1項所述的場效電晶體,其中,該第二井區比該體接觸區深。
- 根據申請專利範圍第1項所述的場效電晶體,其中,該體接觸區、該源極區以及該汲極區的上表面暴露於該第一井區之外。
- 根據申請專利範圍第1項所述的場效電晶體,其中,藉由閘極介電質層將該閘極導體的下表面與該第一井區的上表面隔開。
- 根據申請專利範圍第1項所述的場效電晶體,其中,在該體接觸區與該源極區之間、該體接觸區與該場效電晶體的邊緣之間、該汲極區與該場效電晶體的邊緣之間還設有絕緣層。
- 根據申請專利範圍第1項所述的場效電晶體,其中,還包括:N井區,位於該基板和井區之間。
- 一種製造場效電晶體的方法,其中,包括:在基板上形成P型的第一井區; 採用P型離子注入,在該第一井區內形成P型的第二井區,該第二井區的下表面高於該第一井區的下表面,並且該第二井區的上表面暴露於該第一井區之外,該第二井區的摻雜濃度高於該第一井區的摻雜濃度;在該第一井區上形成閘極導體;採用N型離子注入,在該第一井區內形成汲極區和源極區,使得該第一井區將該汲極區與該第二井區隔開;採用P型離子注入,形成體接觸區,使得該第二井區至少位於體接觸區與源極區之間。
- 根據申請專利範圍第14項所述的方法,其中,還包括:在該體接觸區與該源極區之間、該體接觸區與該場效電晶體的邊緣之間、該汲極區與該場效電晶體的邊緣之間形成絕緣層。
- 根據申請專利範圍第14項所述的方法,其中,該第二井區比該體接觸區深。
- 根據申請專利範圍第14項所述的方法,其中,該場效電晶體中存在寄生三極體,該第二井區用於減小該寄生三極體的基區電阻。
- 根據申請專利範圍第14項所述的方法,該場效電晶體的擊穿點發生在該汲極區與該第一井區交界處。
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|---|---|---|---|---|
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Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030227059A1 (en) * | 2002-06-10 | 2003-12-11 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| TW201222786A (en) * | 2010-09-15 | 2012-06-01 | Rohm Co Ltd | Semiconductor device |
| US20130009243A1 (en) * | 2010-04-29 | 2013-01-10 | Freescale Semiconductor, Inc. | Ldmos with enhanced safe operating area (soa) and method therefor |
| TW201332106A (zh) * | 2012-01-20 | 2013-08-01 | United Microelectronics Corp | 高壓金氧半場效電晶體元件 |
| US20130270606A1 (en) * | 2012-04-17 | 2013-10-17 | Freescale Semiconductor, Inc. | Semiconductor Device with Integrated Breakdown Protection |
| US20150171018A1 (en) * | 2013-12-18 | 2015-06-18 | Md M. Hoque | Ion sensitive field effect transistors with protection diodes and methods of their fabrication |
| TW201539716A (zh) * | 2014-04-07 | 2015-10-16 | 萬國半導體股份有限公司 | 使用矽化物源極和本體接觸區的封閉式晶胞橫向 |
| US20150364576A1 (en) * | 2013-10-07 | 2015-12-17 | Freescale Semiconductor, Inc. | Reliability in mergeable semiconductor devices |
| US20150380398A1 (en) * | 2014-06-30 | 2015-12-31 | Alpha And Omega Semiconductor Incorporated | Forming jfet and ldmos transistor in monolithic power integrated circuit using deep diffusion regions |
| TW201801318A (zh) * | 2016-02-25 | 2018-01-01 | 瑞薩電子股份有限公司 | 半導體裝置及半導體裝置之製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4477309B2 (ja) * | 2003-05-09 | 2010-06-09 | Necエレクトロニクス株式会社 | 高耐圧半導体装置及びその製造方法 |
| US7256092B2 (en) * | 2004-07-25 | 2007-08-14 | United Microelectronics Corp. | Method for fabricating integrated circuits having both high voltage and low voltage devices |
| US20060076629A1 (en) * | 2004-10-07 | 2006-04-13 | Hamza Yilmaz | Semiconductor devices with isolation and sinker regions containing trenches filled with conductive material |
| US7602019B2 (en) * | 2006-04-20 | 2009-10-13 | Texas Instruments Incorporated | Drive circuit and drain extended transistor for use therein |
| US7898027B2 (en) * | 2007-07-16 | 2011-03-01 | United Microelectronics Corp. | Metal-oxide-semiconductor device |
| KR101023078B1 (ko) * | 2008-11-03 | 2011-03-24 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조 방법 |
| US8030151B2 (en) * | 2009-03-27 | 2011-10-04 | National Semiconductor Corporation | Configuration and fabrication of semiconductor structure having bipolar junction transistor in which non-monocrystalline semiconductor spacing portion controls base-link length |
| CN101777582A (zh) * | 2010-01-12 | 2010-07-14 | 上海宏力半导体制造有限公司 | 一种可提高栅氧可靠性的ldmos器件及其制造方法 |
| CN102208449B (zh) * | 2011-05-24 | 2016-03-09 | 上海华虹宏力半导体制造有限公司 | 一种soi体接触mos晶体管及其形成方法 |
| CN103107191B (zh) * | 2011-11-10 | 2015-10-14 | 上海华虹宏力半导体制造有限公司 | 高压p型ldmos结构及其制造方法 |
| CN103426758B (zh) * | 2012-05-15 | 2016-02-24 | 中芯国际集成电路制造(上海)有限公司 | 深耗尽沟道场效应晶体管及其制备方法 |
| US8710545B2 (en) * | 2012-06-26 | 2014-04-29 | Globalfoundries Singapore Pte. Ltd. | Latch-up free ESD protection |
| CN104347420B (zh) * | 2013-08-07 | 2018-06-01 | 中芯国际集成电路制造(北京)有限公司 | Ldmos器件及其形成方法 |
| TWI604619B (zh) * | 2016-09-02 | 2017-11-01 | 新唐科技股份有限公司 | 二極體、接面場效電晶體以及半導體元件 |
-
2018
- 2018-01-12 CN CN201810028656.2A patent/CN108389890B/zh active Active
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-
2019
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-
2022
- 2022-06-27 US US17/850,268 patent/US20220328617A1/en not_active Abandoned
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030227059A1 (en) * | 2002-06-10 | 2003-12-11 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US20130009243A1 (en) * | 2010-04-29 | 2013-01-10 | Freescale Semiconductor, Inc. | Ldmos with enhanced safe operating area (soa) and method therefor |
| TW201222786A (en) * | 2010-09-15 | 2012-06-01 | Rohm Co Ltd | Semiconductor device |
| TW201332106A (zh) * | 2012-01-20 | 2013-08-01 | United Microelectronics Corp | 高壓金氧半場效電晶體元件 |
| US20130270606A1 (en) * | 2012-04-17 | 2013-10-17 | Freescale Semiconductor, Inc. | Semiconductor Device with Integrated Breakdown Protection |
| US20150364576A1 (en) * | 2013-10-07 | 2015-12-17 | Freescale Semiconductor, Inc. | Reliability in mergeable semiconductor devices |
| US20150171018A1 (en) * | 2013-12-18 | 2015-06-18 | Md M. Hoque | Ion sensitive field effect transistors with protection diodes and methods of their fabrication |
| TW201539716A (zh) * | 2014-04-07 | 2015-10-16 | 萬國半導體股份有限公司 | 使用矽化物源極和本體接觸區的封閉式晶胞橫向 |
| US20150380398A1 (en) * | 2014-06-30 | 2015-12-31 | Alpha And Omega Semiconductor Incorporated | Forming jfet and ldmos transistor in monolithic power integrated circuit using deep diffusion regions |
| TW201801318A (zh) * | 2016-02-25 | 2018-01-01 | 瑞薩電子股份有限公司 | 半導體裝置及半導體裝置之製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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