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TW201539716A - 使用矽化物源極和本體接觸區的封閉式晶胞橫向 - Google Patents

使用矽化物源極和本體接觸區的封閉式晶胞橫向 Download PDF

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TW201539716A
TW201539716A TW104108928A TW104108928A TW201539716A TW 201539716 A TW201539716 A TW 201539716A TW 104108928 A TW104108928 A TW 104108928A TW 104108928 A TW104108928 A TW 104108928A TW 201539716 A TW201539716 A TW 201539716A
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Abstract

本發明涉及一種封閉式晶胞橫向金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)元件，包括尺寸最小的源極/本體接頭，形成在一個或複數個源極晶胞中，矽化物源極和本體接觸區形成在其中。在這種情況下，晶胞式電晶體的晶胞間距很小，同時確保電晶體的強度。在實施例中，利用矽化物源極和本體接觸區，製備封閉式晶胞橫向金屬氧化物半導體場效電晶體元件，自對準接頭和無邊界接頭作為源極/本體接頭。可以利用最小的多晶矽-多晶矽間距，製備多晶矽閘極網孔，使晶胞式電晶體陣列的晶胞間距最小。

Description

使用矽化物源極和本體接觸區的封閉式晶胞橫向
本發明涉及一種半導體元件，更確切地說，是一種使用矽化物源極和本體接觸區的封閉式晶胞橫向金屬氧化物半導體場效電晶體及其製備方法。
將金屬氧化半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)配置在需要高電壓和高電流的應用中。封閉式晶胞或晶胞式陣列結構，因其電流密度很高，即半導體單位面積上通道寬度很寬，減小了導通電阻，因此常常成為製備橫向功率MOSFET元件的首選。人們非常需要低導通電阻MOSFET元件的低功率損耗以及傳導高電流的能力。
第1圖是來自美國公告專利第7956384號中的第1B圖，表示利用配有多晶矽閘極(G)網孔的晶胞式電晶體陣列，製備橫向MOSFET元件的一個實施例。在美國公告專利第5355008號中也提出了晶胞式電晶體陣列結構。如第1圖所示，藉由拉長多晶矽線條的網孔，交替形成通過金屬帶(M1)並聯的源極(S)和汲極(D)晶胞，正方形晶胞陣列增大了單位面積上的通道寬度(W/面積)。另外，藉由在多晶矽網孔中形成菱形(即具有 長軸和相對於長軸而顯得較短的短軸)的開口，在短軸方向上的源極和汲極金屬帶可以做得更寬，從而降低了電晶體的導通電阻，而不會增加電晶體的面積。
在NMOS橫向MOSFET元件中，電晶體通常包括一個P-井區 以及重摻雜N+區，其中P-井形成在基板中，作為電晶體的本體，重摻雜N+區形成在P-井中，作為源極和汲極區。NMOS電晶體的本體通常短接至電晶體的源極。為了確保橫向MOSFET元件的強度，需要在電晶體的源極和本體之間進行強電性連接。
第2A圖和第2B圖表示一種傳統的封閉式晶胞MOSFET元件 的剖面圖。參見第2A圖，利用多晶矽閘極網孔12限定形成在井中的擴散區的晶胞式陣列，以形成封閉式晶胞MOSFET元件10。在本實施例中，MOSFET元件10為NMOS電晶體，N+擴散區16形成在P-井中，擴散區的行與行之間交替構成電晶體的源極和汲極區。例如，另一N+擴散區14構成電晶體的源極區(也稱為“源極晶胞”)，而N+擴散區16構成電晶體的汲極區(也稱為“汲極晶胞”)。在本實施例中，本體與源極的之間由P+本體擴散區18連接，P+本體擴散區18形成在某些或全部源極晶胞內，作為本體接觸區。對接接頭20用於電性連接到N+源極區和P+本體擴散區18。第2B圖為沿著第2A圖中線A-A’的晶胞陣列的剖面圖。參見第2B圖，由於對接接頭20需要覆蓋源極晶胞中的N+源極擴散區14和P+本體擴散區18，因此接頭20的尺寸很大。由於對接接頭20的尺寸大於用於連接到汲極擴散區16的尺寸最小的接頭17。用於構成源極晶胞內的源極/本體接觸所使用的對接接頭20，增大了晶胞式電晶體的晶胞間距，這會引起電晶體的導通電阻值不必要的增加。
當不需要增加晶胞間距時，可以利用最小的尺寸，來製備源 極和汲極晶胞，其中本體接頭形成在電晶體元件周圍的晶胞式電晶體陣列之外。在這種情況下，可以利用最小的接頭，多晶矽間距以及最小的金屬與金屬之間的間距，製備晶胞式電晶體陣列。然而，只在晶胞式電晶體周圍接觸電晶體的本體，會降低電晶體元件的強度，尤其是當電晶體的汲極和源極端上載入快速電壓瞬變時。其主要原因在於，該NMOS橫向電晶體的本體構成了寄生雙極電晶體的基極，在發生快速瞬變時可以接通該基極，以進行熱耗散，從而避免對電晶體元件造成永久性損壞。
本發明提供一種封閉式晶胞橫向金屬氧化半導體場效電晶體(Closed Cell Lateral MOSFET)，包括：第一導電類型輕摻雜的半導體層，半導體層構成電晶體的本體；導電閘極在半導體層的頂面上方，並藉由閘極介電層與半導體層的頂面絕緣，導電閘極構成具有多個開口的網孔，多個開口用以定義出具有源極晶胞和汲極晶胞的晶胞式陣列；多個與第一導電類型相反的具有第二導電類型的擴散區，形成在被網孔中的開口裸露出來的半導體層中，多個擴散區構成源極晶胞和汲極晶胞的晶胞式陣列，其中擴散區的行與行之間交替構成電晶體的源極區和汲極區，源極區和汲極區之間的導電閘極下方的半導體層形成電晶體的通道；具有第一導電類型的本體接觸區，形成在具有源極和汲極晶胞的晶胞式陣列中的一個或多個源極晶胞中，本體接觸區的重摻雜程度大於半導體層的重摻雜程度，本體接觸區被一個或多個源極晶胞中的源極區包圍；金屬矽化物層，形成在多個擴散區的頂面上，金屬矽化物層形成在一個或多個源極晶胞中，以便將 形成在一個或多個源極晶胞中的源極區和本體接觸區電性連接；以及源極/本體接頭，形成在一個或多個源極晶胞中，並且與金屬矽化物層接觸，源極/本體接頭藉由金屬矽化物層，與一個或多個源極晶胞中的源極區和本體接觸區電性連接。
上述的一種封閉式晶胞橫向金屬氧化半導體場效電晶體，半 導體層包括具有第一導電類型的井區，形成在半導體基板上，該井區構成電晶體的本體。
上述的一種封閉式晶胞橫向金屬氧化半導體場效電晶體，半 導體層包括具有第一導電類型的井區，形成在半導體基板上的外延層中，且井區構成電晶體的本體。
上述的一種封閉式晶胞橫向金屬氧化半導體場效電晶體，本 體接觸區位於被源極區包圍的源極晶胞中心。上述的一種封閉式晶胞橫向金屬氧化半導體場效電晶體，本體接觸區和源極區作為重疊的擴散區。上述的一種封閉式晶胞橫向金屬氧化半導體場效電晶體，源極/本體接頭位於源極晶胞中的本體接觸區上方。上述的一種封閉式晶胞橫向金屬氧化半導體場效電晶體，其中源極/本體接頭的尺寸小於源極晶胞中的本體接觸區尺寸。
上述的一種封閉式晶胞橫向金屬氧化半導體場效電晶體，一 個或多個源極晶胞中的源極/本體接頭包括一個接頭，接頭具有最小尺寸，到導電閘極的間距最小，導電閘極包圍著各自的源極晶胞。
上述的一種封閉式晶胞橫向金屬氧化半導體場效電晶體，導 電閘極內形成一個網孔，網孔中具有多個相同尺寸的開口。
上述的一種封閉式晶胞橫向金屬氧化半導體場效電晶體，由 網孔形成的多個開口，包括具有第一週邊長度的多個第一開口，用於形成源極晶胞，以及具有第二週邊長度的多個第二開口，用於形成汲極晶胞，且第一週邊長度大於第二週邊長度。
上述的一種封閉式晶胞橫向金屬氧化半導體場效電晶體，在 一個或多個源極晶胞中的源極/本體接頭包括一個自對準接頭，其中自對準接頭的至少一部分自對準到各自源極晶胞的週邊/外圍。
上述的一種封閉式晶胞橫向金屬氧化半導體場效電晶體，在 一個或多個源極晶胞中的源極/本體接頭包括一個自對準條形接頭，其中自對準條形接頭的至少兩個拐角自對準到各自源極晶胞的週邊/外圍。
上述的一種封閉式晶胞橫向金屬氧化半導體場效電晶體，在 一個或多個源極晶胞中的源極/本體接頭包括一個具有交叉形狀的自對準條形接頭，其中交叉形自對準條形接頭的至少四個末端自對準到各自源極晶胞的週邊/外圍。
上述的一種封閉式晶胞橫向金屬氧化半導體場效電晶體，在 一個或多個源極晶胞中的源極/本體接頭都包括一個金屬鎢材質插頭。
上述的一種封閉式晶胞橫向金屬氧化半導體場效電晶體，第 一導電類型為P導電類型以及第二導電類型為N導電類型。
本發明更提供一種用於製備封閉式晶胞橫向金屬氧化半導 體場效電晶體的方法，包括以下步驟：形成具有第一導電類型輕摻雜的半導體層，且半導體層構成電晶體的本體；形成導電閘極在半導體層的頂面上方，並藉由閘極介電層與半導體層的頂面絕緣，導電閘極構成具有多個 開口的網孔，多個開口用以定義出具有源極晶胞和汲極晶胞的晶胞式陣列；在被網孔中的開口裸露出來的半導體層中形成多個與第一導電類型相反的第二導電類型的擴散區，多個擴散區構成源極晶胞和汲極晶胞的晶胞式陣列，其中擴散區的行與行之間交替構成電晶體的源極區和汲極區，源極區和汲極區之間的導電閘極下方的半導體層構成電晶體的通道；製備具有第一導電類型的本體接觸區，形成在源極和汲極晶胞的晶胞式陣列中的一個或多個源極晶胞中，本體接觸區的重摻雜程度大於半導體層的重摻雜程度，本體接觸區被一個或多個源極晶胞中的源極區包圍；在多個擴散區的頂面上形成金屬矽化物層，且金屬矽化物層形成在一個或多個源極晶胞中，以便將形成在一個或多個源極晶胞中的源極區和本體接觸區電性連接；以及在一個或多個源極晶胞中形成一個源極/本體接頭，並且與金屬矽化物層接觸，源極/本體接頭經由金屬矽化物層，與一個或多個源極晶胞中的源極區和本體接觸區電性連接。
上述方法，形成第一導電類型的半導體層的步驟包括：在半導體基板上形成具有第一導電類型的井區，且井構成電晶體的本體。
上述方法，在一個或多個源極晶胞中形成具有第一導電類型的本體接觸區的步驟包括：在被源極區包圍的源極晶胞中型成本體接觸區。
上述方法，在一個或多個源極晶胞中形成具有第一導電類型的本體接觸區的步驟還包括：形成本體接觸區和源極區，作為重疊的擴散區。
上述方法，其中形成源極/本體接頭的步驟還包括：形成一個源極/本體接頭，其尺寸小於源極晶胞中本體接觸區的尺寸。
上述方法，其中形成源極/本體接頭包括的步驟：形成一個源極/本體接頭，其開口具有最小尺寸，並且到各自源極晶胞周圍的導電閘極的間距最小。
10、50、80、100、200‧‧‧MOSFET元件
12、52、82‧‧‧閘極網孔
14、16、54、56‧‧‧N+擴散區
17、20、61、211、261‧‧‧接頭
18、58、108‧‧‧P+本體擴散區
60、90、110、160、210、260‧‧‧源極/本體接頭
62、112‧‧‧基板
64、114‧‧‧P-井區
66、68、69、118‧‧‧金屬矽化物層
70‧‧‧介電層
72‧‧‧第一金屬線
74‧‧‧第二金屬線
75a、75b、120a、120b‧‧‧墊片
82‧‧‧源極擴散區
86‧‧‧汲極擴散區
88‧‧‧本體擴散區
91‧‧‧汲極接頭
97、98、174‧‧‧金屬線
102‧‧‧閘極
104‧‧‧N+源極擴散區
107‧‧‧重複區
236、276‧‧‧堆疊通孔
以下的詳細說明及附圖提出了本發明的各個實施例。
第1圖根據習知技術表示利用配有多晶矽閘極網孔的晶胞式電晶體陣列，製備橫向MOSFET元件的一個實施例。
第2A圖至第2B圖表示傳統的封閉式晶胞MOSFET元件的俯視圖和剖面圖。
第3A至第3D表示在本發明的實施例中，含有源極晶胞引入矽化物源極/本體接觸區的封閉式晶胞橫向MOSFET元件的俯視圖和剖面圖。
第4圖表示在本發明的另一實施例中，含有源極晶胞引入矽化物源極/本體接觸區的封閉式晶胞橫向MOSFET元件的俯視圖和剖面圖。
第5A圖至第5B圖表示在本發明的再另一實施例中，利用重疊源極/本體接觸區的封閉式晶胞橫向MOSFET元件的俯視圖和剖面圖。
第6A圖至第6C圖表示在本發明的又另一實施例中，利用自對準接頭的封閉式晶胞橫向MOSFET元件的俯視圖和剖面圖。
第7圖表示在本發明的再又另一實施例中，含有源極晶胞引入自對準接頭的封閉式晶胞橫向MOSFET元件的俯視圖。
第8圖表示在本發明的再又另一實施例中，含有源極晶胞引入自對準接頭的封閉式晶胞橫向MOSFET元件的俯視圖。
本發明可以以各種方式實現，包括作為一個製程；一種裝置；一個系統；和/或一種物質合成物。在本說明書中，這些實現方式或本發明可能採用的任意一種其他方式，都可以稱為技術。一般來說，可以在本發明的範圍內變換所述製程步驟的順序。
本發明的一個或多個實施例的詳細說明以及附圖解釋了本發明的原理。雖然，本發明與這些實施例一起提出，但是本發明的範圍並不局限於任何實施例。本發明的範圍僅由申請專利範圍限定，本發明包含多種方案、修正以及等效方案。在以下說明中，所提出的各種具體細節用於全面理解本發明。這些細節用於解釋說明，無需這些詳細細節中的部分細節或全部細節，依據申請專利範圍，就可以實現本發明。為了條理清晰，本發明相關技術領域中眾所周知的技術材料並沒有詳細說明，以免對本發明產生不必要的混淆。
在本發明的實施例中，一種封閉式晶胞橫向金屬氧化物半導體場效電晶體(MOSFET)元件包括形成在一個或多個源極晶胞中尺寸最小的源極/本體接頭，矽化物源極和本體擴散區形成在源極晶胞中。在這種情況下，晶胞式電晶體陣列的晶胞間距(cell pitch)一直很小，同時確保了電晶體的強度。由於金屬矽化層在源極晶胞中的源極和本體接觸區之間提供電接觸，因此利用源極晶胞中的矽化物擴散區，尺寸最小的源極/本體接頭可以在源極晶胞內的任意位置，以便與源極和本體接觸區電接觸。在一些實施例中，尺寸最小的源極/本體接頭位於矽化物本體接觸區的邊界內，金屬矽化層提供到源極區的電接觸。
在本發明的另一實施例中，利用矽化物源極和本體擴散區，以及自對準接頭或無邊界接頭作為源極/本體接頭，製備封閉式晶胞橫向MOSFET元件。利用最小的多晶矽-多晶矽間距，可以製成多晶矽閘極網孔，使晶胞式電晶體陣列的晶胞間距最小。本申請提及的電晶體的晶胞可以被單元等用語替代。
在本申請的說明書中，“矽化物擴散區”或“矽化物區”是指在半導體元件的擴散區的裸露頂面上，形成一個導電的金屬矽化層。在本說明中，“擴散區”是指半導體元件中的重摻雜區，通常利用摻雜物的離子注入，然後熱退火使摻雜物擴散和啟動製成。在本說明中，“源極擴散區”也稱為“源極區”，“汲極擴散區”也稱為“汲極區”，以及“本體擴散區”也稱為“本體接觸區”。在本申請的說明書中，MOSFET元件有時也稱為MOS電晶體、電晶體元件或電晶體。
在某些矽化物製程中，金屬矽化層只形成在接觸開口的底部，用於製備金屬矽化物接頭。然而，在本發明的實施例中，金屬矽化層形成在源極和本體擴散區的裸露頂面上，形成一個導電層，將源極和本體擴散區電連接起來，源極和本體擴散區相互鄰近，形成在封閉式晶胞MOSFET元件的源極晶胞中。源極和本體擴散物通過金屬矽化層短接起來，利用尺寸最小的接觸開口，在源極/本體擴散區和上方的互連結構之間，形成電連接。之所以可以使用尺寸最小的源極/本體接頭，是因為源極/本體接頭無需覆蓋源極晶胞中的源極擴散區和本體擴散區。事實上，可以製備尺寸最小的源極/本體接頭，僅僅覆蓋本體擴散區，而不覆蓋源極擴散區的任意部分，同時金屬矽化層在源極擴散區和本體擴散區之間提供必要的電 連接。
在本申請的說明書提及的各個實施例中，通過矽化物工藝配置高導電性的耐火金屬，在矽化物源極/本體擴散區上方，形成金屬矽化層。在矽化物工藝中配置的耐火金屬通常包括鉑(Pt)、鈦(Ti)、鎳(Ni)和鈷(Co)，每種金屬都可以與矽(Si)一起形成很低電阻率相位，例如PtSi2、TiSi2、NiSi和CoSi2。在矽化物製程中，耐火金屬沉積在有源區上，以便與矽形成金屬間化合物，但不會在進行矽化物工藝時與二氧化矽、氮化矽或其他介電層反應。熱退火後，耐火金屬層與下面的矽反應，形成金屬矽化層。除去未反應的那部分耐火金屬層。
在一些實施例中，利用自對準的矽化物製程(稱為“自對準多晶矽化物”製程)，形成矽化物源極和本體擴散物。利用自對準矽化物製程形成的金屬矽化層，有時也稱為“自對準多晶矽化物”層。在自對準多晶矽化物製程中，耐火金屬層可以沉積在半導體元件的整個表面上方，包括多晶矽層和有源區的裸露表面上方。熱退火並除去未反應的耐火金屬部分後，在多晶矽層上形成一個金屬矽化物層，以製備矽化物多晶矽閘極，在有源區上形成一個金屬矽化物層，以製備矽化物擴散區。
在本說明書中，“尺寸最小的接頭”或“尺寸最小的接觸開口”是指利用物理佈局設計規則(physical layout design rules)規定/允許的尺寸最小的參數，製備接頭或接觸開口，物理佈局設計規則是用於橫向MOSFET元件製備製程的。例如，接頭的設計規則包括最小的接頭尺寸，以及從接頭到多晶矽之間的最小間距。在一些實施例中，“尺寸最小的接頭”或“尺寸最小的接觸開口”是指利用設計規則確定的最小接頭尺寸和 接頭到多晶矽的最小間距，製備的接頭或開口。然而，雖然本發明所述的橫向MOSFET元件使用的是尺寸最小的接頭或開口，但是也可以利用尺寸並非絕對最小的接頭，製備本發明所述的橫向MOSFET元件。根據具體應用，晶胞式電晶體陣列中也可以接受較大的晶胞間距，利用設計規則確定的並非最小尺寸的接頭尺寸，也可以製備橫向MOSFET元件。在以下說明中，使用最小尺寸的接頭僅用於解釋說明，不用於局限。
另外，在一些用於到擴散區接頭的設計規則中，可能包括接觸開口最小的擴散區疊加。最小的擴散區疊加設計規則，用於確保擴散區上方的接觸開口形成在擴散區的邊界內。然而，利用本發明所述的橫向MOSFET元件中的矽化物源極/本體擴散區，由於源極/本體接頭並不是直接形成在擴散區上方，而是形成在金屬矽化物層上方，因此製備源極/本體接頭時可以不考慮最小的擴散區疊加設計規則。
第3A圖至第3D圖，表示在本發明的實施例中，含有源極晶胞引入矽化物源極/本體接觸區的封閉式晶胞橫向MOSFET元件的俯視圖和剖面圖。確切地說，第3A圖表示橫向MOSFET元件的一部分晶胞式電晶體陣列，第3B圖表示沿著第3A圖中虛線B-B’的那部分晶胞式電晶體陣列的剖面圖，第3C圖表示晶胞式電晶體陣列中一個源極晶胞的延伸俯視圖，第3D圖表示源極晶胞的延伸剖面圖。參見第3A圖至第3D圖，利用多晶矽閘極網孔52定義出形成在半導體層中的擴散區的晶胞式陣列，以形成封閉式晶胞橫向MOSFET元件50(或“電晶體50”)。半導體層包括一個或多個井區，作為電晶體的本體。擴散區和本體接觸區具有相反的導電類型。多晶矽閘極網孔52用以定義正方形晶胞或菱形晶胞。在本實施例中，橫向 MOSFET元件50為NMOS電晶體，其中N+源極/汲極區54、56形成在P-井64中，P-井(P-WELL)64作為電晶體的本體。P-井64與N+源極區54/汲極區56的摻雜濃度相比，為輕摻雜。
在一些實施例中，半導體層包括一個半導體基板(substrate)62和一個形成在基板62上的外延層。在一些實施例中，P-井64形成在基板62中，或者在基板62上的外延層中。在其他實施例中，電晶體50的本體形成在半導體層中，用導電類型與源極/汲極擴散區相反的摻雜物輕摻雜半導體層。將井區用作電晶體50的本體是可選的。半導體層的具體結構對於實施本發明來說並不重要。
在晶胞式電晶體陣列中，擴散區的行與行之間交替形成電晶體的源極區和汲極區，譬如：多行的第一類擴散區與多行的第二類擴散區以交替(alternating rows)的方式設置，第一類、第二類擴散區對應分別形成電晶體50的源極區和汲極區。更確切地說，N+擴散區54構成電晶體50的源極區(也稱為“源極晶胞”)，而N+擴散區56構成電晶體50的汲極區(也稱為“汲極晶胞”)。為了在電晶體的源極和本體之間形成電連接，要在部分或全部源極晶胞中形成一個P+本體擴散區58。用導電類型與電晶體50的本體相同的摻雜物重摻雜P+本體擴散區58，以便提供到電晶體本體的歐姆接觸。在本實施例中，電晶體50的本體為P-井64，重摻雜P+本體擴散區58用於提供到P-阱64的歐姆接觸。在晶胞式電晶體陣列中，P+本體擴散區58通常形成在被源極擴散區54包圍的源極晶胞中心處，具體而言例如P+本體擴散區58形成在源極晶胞中心處並被源極擴散區54所包圍。源極擴散區54緊接著帶有多晶矽閘極網孔52的閘極下方的通道或溝道。
在本發明的實施例中，金屬矽化物層68形成在N+源極擴散區54和P+本體擴散區58的裸露矽表面上，有效短接N+源極擴散區54和P+本體擴散區58。在本示例中，使用的是自對準多晶矽化物製程，而且在N+汲極擴散區56的裸露矽表面上和在帶有多晶矽閘極網孔52結構的多晶矽層的裸露頂面上，形成一個金屬矽化物層。在自對準多晶矽化物製程中，沿多晶矽閘極結構的側壁形成墊片，防止形成在帶有多晶矽閘極網孔52的多晶矽層上的金屬矽化物層69電短接至有源區(擴散區54、56)上的金屬矽化物層68、66。因此，金屬矽化物層68形成在源極和本體擴散區54、58上方，金屬矽化物層66形成在汲極擴散區56上方，金屬矽化物層69形成在帶有多晶矽閘極網孔52結構的多晶矽層上方。注意，為了簡化示意圖，在第3A圖的俯視圖中省去了金屬矽化物層。要理解的是，金屬矽化物層覆蓋了源極晶胞內的源極和本體擴散區，另一個金屬矽化物層覆蓋了汲極晶胞中的汲極擴散區，還有一個金屬矽化物層形成在多晶矽閘極網孔上方。
藉由形成在金屬矽化物層68，源極區54和本體接觸區58電性短接。利用小於源極擴散區54和本體擴散區58的接觸開口，可以形成源極/本體電連接到互連結構上方。尤其是當需要很小的晶胞間距時，可以利用尺寸最小的接頭，形成源極/本體接頭。另外，為了對稱，可以在源極晶胞的中心形成源極/本體接頭，以便利用接頭所有邊緣上接頭至多晶矽的最小間距。在本發明的一些實施例中，源極/本體接頭60形成在P+本體擴散區58上方，並且電連接到金屬矽化物層68，如第3C圖所示。在一個實施例中，源極/本體接頭60形成在尺寸為d1的開口中，d1約等於或小於P+本體擴散區58的尺寸d2。因此，即使源極/本體接頭60沒有覆蓋N+源極擴散區54，但是 可以通過金屬矽化物層68實現到源極擴散區54的電性連接。
在本發明的實施例中，矽化物層68形成在源極晶胞整個裸露的矽表面上，源極晶胞在沿著帶有多晶矽閘極網孔52的多晶矽閘極的側壁上形成的鄰近的墊片75a、75b之間具有用於形成該矽化物層68的裸露矽表面(第3D圖)。源極/本體接頭60形成在尺寸為d1的開口中，d1小於相互鄰近的墊片75a、75b之間的尺寸d3。另外，接觸開口的側壁與墊片75a、75b間隔開。
在本實施例中，橫向MOSFET元件50使用接觸插頭結構，作為互連結構，將擴散區連接到金屬層上方。形成金屬矽化物之後，在半導體結構上方形成一個絕緣介電層70。接觸開口形成在介電層70中，使P+本體擴散區58上方的金屬矽化物層68從一部分接觸開口中裸露出來，也使N+汲極區56上方的金屬矽化物層66從另一部分接觸開口中裸露出來。然後用鎢等金屬層填充接觸開口。形成在金屬矽化物層68上方的源極晶胞中的鎢插頭，成為源極/本體接頭60。形成在金屬矽化物層66上方的汲極晶胞中的鎢插頭，成為汲極接頭61。利用形成的接觸插頭結構，可以在接觸插頭上方形成一個金屬層，連接汲極晶胞和源極晶胞。例如，在絕緣介電層70上方沉積一個金屬層並實施圖案化後形成圖案，構成接觸源極/本體接頭60的第一金屬線72連接到源極晶胞，構成接觸汲極接頭61的第二金屬線74而連接到汲極晶胞。
在上述實施例中，源極/本體接頭60形成在源極晶胞中心，源極晶胞使用接頭至多晶矽最小的間距，製備具有最小晶胞間距的晶胞陣列。在其他實施例中，源極/本體接頭60可以位於源極晶胞中的任意位置， 不必位於源極晶胞的中心。例如，在一些應用中，晶胞間距可以適當放寬，源極晶胞具有較大的面積，使源極/本體接頭形成在源極晶胞中，同時接頭至多晶矽的最小間距只在接頭的某些部分才能滿足，而接頭的其他部分大於接頭至多晶矽的最小間距。
在上述實施例中，提出了一種NMOS封閉式晶胞橫向MOSFET元件。在其他實施例中，利用上述矽化物源極/本體擴散區和尺寸最小的源極/本體接頭，可以製備PMOS封閉式晶胞橫向MOSFET元件。在那種情況下，源極和汲極擴散區為P+擴散區，而本體擴散區為N+汲極區。
第4圖表示在本發明的可選實施例中，含有源極晶胞引入矽化物源極/本體接觸區的封閉式晶胞橫向MOSFET元件的俯視圖。參見第4圖，利用多晶矽閘極網孔82定義出井中源極擴散區84和汲極擴散區86的行與行之間交替的晶胞式陣列。本體擴散區88形成在一個或多個源極晶胞中，確切地說，是形成在源極晶胞的中心處。金屬矽化物層(圖中沒有表示出)形成在源極晶胞中，以便電連接源極和本體擴散區。在其他實施例中，金屬矽化物層(圖中沒有表示出)也形成在汲極晶胞中和多晶矽閘極上方。尺寸最小的接頭形成在源極晶胞和汲極晶胞中，所形成在接頭作為接觸接頭，例如鎢接觸接頭。例如，汲極接頭91形成在汲極晶胞中，源極/本體接頭90形成在源極晶胞中。重要的是，利用最小的接頭尺寸以及最小的接頭至多晶矽間距，可以形成源極/本體接頭90。在本示例中，源極/本體接頭90形成在本體擴散區88的邊界內。金屬線97形成在半導體結構上方，以便連接到汲極接頭91，金屬線98形成在半導體結構上方，以便連接到源極/本體接頭90。
由於晶胞式電晶體陣列增加了有效閘極寬度和電晶體的源極/汲極面積，因此封閉式晶胞橫向MOSFET元件80是功率MOSFET元件的較佳結構。在封閉式晶胞橫向MOSFET元件80中，通過增加源極晶胞的週邊長度(periphery length)，可以在源極邊緣進一步延伸電晶體的通道寬度。為了保持正方形晶胞的對稱性，並且保持通道長度(源極和汲極區之間)，要縮短汲極晶胞的週邊長度，如第4圖所示。在這種情況下，源極處的通道寬度較寬，而通道長度保持一致。增加橫向MOSFET電晶體80的源極邊緣處的通道寬度，導致電晶體的載流容量增大。
在第4圖的一個非限制性的實施例中具有以下佈局特點：在帶有源極擴散區84的源極晶胞陣列(假定它由第一套網孔的開口限定位置)中和在帶有汲極擴散區86的汲極晶胞陣列(假定它由第二套網孔的開口限定位置)中，行源極晶胞和行汲極晶胞交替出現，也即任意一行源極晶胞和與之相鄰的另一行源極晶胞之間設置有一行汲極晶胞，且列源極晶胞和列汲極晶胞交替出現，也即任意一列源極晶胞和與之相鄰的另一列源極晶胞之間設置有一列汲極晶胞。同一行中所有源極晶胞(或汲極晶胞)的一組橫向設置的對角位於同一條直線上，同一列中所有源極晶胞(或汲極晶胞)的一組縱向設置的對角位於同一條直線上。從整體上看，帶有源極擴散區84的源極晶胞和帶有汲極擴散區86的汲極晶胞相鄰交叉分佈，以及每個帶有源極擴散區84的源極晶胞四周均為帶有汲極擴散區86的汲極晶胞，反之亦然，每個汲極晶胞四周均為源極晶胞。顯然，這裏帶有源極擴散區84的源極晶胞、帶有汲極擴散區86的汲極晶胞兩者的佈局方式也對應表徵了多晶矽閘極上第一套網孔、第二套網孔的佈局方式。上文的金屬線97、 金屬線98在一個可選實施例中設為沿其長度方向橫向延伸。
包括第5A圖和第5B圖表示在本發明的可選實施例中，利用重疊的源極/本體接觸區，封閉式晶胞橫向MOSFET元件的俯視圖和剖面圖。確切地說，第5A圖表示晶胞式電晶體陣列中一個源極晶胞的擴展視圖，第5B圖表示源極晶胞的剖面圖。更確切地說，第5A圖和第5B圖表示用於在源極晶胞中製備源極擴散區和本體擴散區的一種可選方法和結構。因此第5A圖和第5B圖表示橫向MOSFET元件的唯一源極晶胞。
參見第5A圖至第5B圖，利用多晶矽閘極網孔102限定井中擴散區的晶胞式陣列，製備封閉式晶胞橫向MOSFET元件100(或“電晶體100”)。在本實施例中，橫向MOSFET元件100為NMOS電晶體，N+源極擴散區104形成在半導體基板112上的P-井114中。P+本體擴散區108形成在N+源極擴散區104包圍的源極晶胞中。在晶胞式電晶體陣列中，擴散區的行與行之間交替構成電晶體的源極區和汲極區。為了簡化起見和便於觀察，在第5B圖中省去了汲極區。
在橫向MOSFET元件100的源極晶胞中，N+源極擴散區104和P+本體擴散區108作為重疊的擴散區。在一個實施例中，利用覆蓋在每個源極晶胞中的N+注入掩膜和P+注入掩膜，可以製備重疊的擴散區。例如，可以將P+注入掩膜拉到較寬的邊界，以便與源極晶胞中的N+注入掩膜重疊。當完成P+和N+注入製程時，可以用N+和P+摻雜物製備重疊區107。然而，由於N+摻雜物支配P+摻雜物，因此熱退火後，重疊區107將轉換成N-型區，使N+源極區104擴展到包含重疊區107，P+本體擴散區108變窄。
形成源極、汲極和本體擴散區之後，在N+源極擴散區104 和P+本體擴散區108的裸露矽表面上，製備一個金屬矽化物層118，有效的電性短接N+源極擴散區104和P+本體擴散區108區域。注意，為了簡化，在第5A圖的俯視圖中省去了金屬矽化物層118。要理解的是，一個金屬矽化物層覆蓋了源極晶胞內的源極和本體擴散區，另一個金屬矽化物層覆蓋多晶矽閘極網孔。利用形成的金屬矽化物層118，通過在源極晶胞中製備源極/本體接頭110，將源極/本體電連接到互連結構上方。在本實施例中，源極/本體接頭110在源極晶胞中心，位於P+本體擴散區108上方。源極/本體接頭110電連接到金屬矽化物層118，如第5B圖所示。利用重疊的源極和本體擴散區，能夠進一步減小晶胞式電晶體陣列的晶胞間距。
在本發明的實施例中，矽化物層118形成在鄰近的墊片120a、120b之間的源極晶胞中整個裸露的矽表面上，鄰近的墊片120a、120b沿多晶矽閘極102的側壁形成。源極/本體接頭110形成在開口中，開口尺寸小於鄰近的墊片120a、120b之間的距離。另外，接觸開口的側壁與墊片120a、120b間隔開。
在本實施例中，源極/本體接頭110為接觸插頭(例如鎢插頭)形成在介電層130中。金屬線134形成在源極/本體接頭110上方，構成源極/本體接觸。
第6A圖至第6C圖表示在本發明的可選實施例中，使用自對準接頭的封閉式晶胞橫向MOSFET元件的俯視圖和剖面圖。第6A圖至第6C圖中的封閉式晶胞橫向MOSFET元件150除了使用自對準接頭(也稱為“無邊界接頭”)之外，其他都與第5A圖至第5B圖所示的MOSFET元件100的製備方式相同。第5A圖至第5B圖和第6A圖至第6C圖中的類似元件都採用相似 的參考數位，以簡化論述。在第6A圖至第6C圖中，源極擴散區104和本體擴散區108與第5A圖至第5B圖所示的MOSFET元件100相同，作為重疊的擴散區。在另一個實施例中，源極擴散區和本體擴散區與第3B圖相同，作為鄰近的擴散區。注意，為了簡化，在第6A圖的俯視圖中省去了金屬矽化物層，但第6B圖至第6C圖展示了這些特徵。
參見第6A圖至第6C圖，藉由形成在源極晶胞中的源極和本體擴散區104、108上方的金屬矽化物層118，可以利用自對準接觸製程，製備接觸結構，以便將源極/本體接觸區電連接到金屬線。使用自對準的接頭，使得利用尺寸最小的多晶矽間距，減小晶胞式電晶體陣列的晶胞間距成為可能。更確切地說，可以利用最小的多晶矽-多晶矽間距，製備多晶矽閘極電極102。墊片結構形成在多晶矽閘極102導電側壁上。製備接觸開口，覆蓋墊片結構。金屬層(例如鎢)填充接觸開口，形成自對準接頭，例如源極/本體接頭160。因此，源極/本體接頭160基本覆蓋了源極晶胞的整個區域，並通過墊片結構，與多晶矽閘極絕緣。
在本發明的實施例中，矽化物層118形成在源極晶胞中的整個裸露的矽表面上，源極晶胞在沿著帶有多晶矽閘極網孔的多晶矽閘極102的側壁上形成的鄰近的墊片120a、120b之間具有用於形成該矽化物層118的裸露矽表面。源極/本體接頭160形成在尺寸為d4的開口中，d4大於鄰近墊片120a、120b之間的最小距離d5，但是小於鄰近的閘極結構102之間的距離d6(參見第6C圖)。另外，在某些實施例中，接頭160的接觸開口側壁在低於墊片120a、120b高度的一半處，插入墊片。因此，鄰近墊片120a、120b限定了源極/本體接頭160的接觸開口的底部。
使用自對準接頭160時，形成在接頭上方的金屬線174的寬度W很寬。在一些情況下，金屬-金屬最小的間距防止使用寬金屬線174。那樣可以利用使上方金屬線的寬度最小的圖案，製備源極/本體接頭。第7圖表示在本發明的可選實施例中，含有引入自對準接頭的源極晶胞的封閉式晶胞橫向MOSFET元件的俯視圖。
參見第7圖，第7圖中的封閉式晶胞橫向MOSFET元件200除了使用自對準接頭之外，其他都與第3A圖至第3D圖所示的MOSFET元件50的製備方式相同。第3A圖至第3D圖和第7圖中的類似元件都採用相似的參考數位，以簡化論述。在第7圖中，源極擴散區104和本體擴散區108像第3B圖那樣，作為鄰近的擴散區。在其他實施例中，源極擴散區和本體擴散區與第5A圖所示的MOSFET元件100相同，作為重疊的擴散區。金屬矽化物層(圖中沒有表示出)形成在源極晶胞中，以便電短接源極和本體擴散區。
在封閉式晶胞橫向MOSFET元件200中，源極/本體接頭210和汲極接頭211作為變窄的自對準條形接頭。在變窄的自對準條形接頭中，接頭為細長形，接頭末端自對準到沿帶有多晶矽閘極網孔52的多晶矽閘極層的側壁所形成的墊片。接頭210、211的寬度變窄，使接頭210、211上方各自的金屬線72和74可以變窄，以便滿足製備工藝對金屬-金屬最小間距的要求。在本說明中，可以利用堆疊通孔236，將金屬線72、74連接到它們上方的其他金屬層，例如MOSFET元件的第二金屬層。
在本發明的其他實施例中，利用其他適合的形狀，可以製備自對準的源極/本體接頭，製成的源極/本體接頭只有一部分接頭自對準。由於源極和本體擴散區通過金屬矽化物層短接，因此接頭的形狀不受需要的 限制，將源極和本體擴散區作為兩個區域連接起來。第7圖中使用條形接頭僅用於解釋說明，不用於局限。第8圖表示在本發明的可選實施例中，含有源極晶胞引入自對準接頭的封閉式晶胞橫向MOSFET元件的俯視圖。參見第8圖，封閉式晶胞橫向MOSFET元件250與第7圖所示的MOSFET元件200的製備方式相同。金屬矽化物層(圖中沒有表示出)形成在源極晶胞中，以便電短接源極和本體擴散區。然而，在第8圖中，源極/本體接頭260以及汲極接頭261呈交叉形，其末端自對準到多晶矽閘極的墊片結構。金屬線72和74分別連接到源極/本體接頭和汲極接頭。堆疊通孔276形成在接頭260、261上，用於電連接到它們上方的其他金屬層。
雖然為了表述清楚，以上內容對實施例進行了詳細介紹，但是本發明並不局限於上述細節。實施本發明還有許多可選方案。文中的實施例僅用於解釋說明，不用於局限。
50‧‧‧金屬氧化物半導體場效電晶體(MOSFET)元件
52‧‧‧閘極網孔
54‧‧‧N+擴散區
56‧‧‧N+擴散區
58‧‧‧P+本體擴散區
60‧‧‧源極/本體接頭
61‧‧‧汲極接頭
62‧‧‧基板
64‧‧‧P-井區
66、68、69‧‧‧金屬矽化物層
70‧‧‧介電層
72‧‧‧第一金屬線
74‧‧‧第二金屬線

Claims (21)

  1. 一種封閉式晶胞橫向金屬氧化半導體場效電晶體，包括：具有一第一導電類型輕摻雜的一半導體層，該半導體層構成一電晶體的一本體；一個導電閘極在該半導體層的頂面上方，並藉由閘極介電層與該半導體層的一頂面相互絕緣，該導電閘極構成具有多個開口的一網孔，該些開口定義出具有一源極晶胞和一汲極晶胞的一晶胞式陣列；多個與該第一導電類型相反的一第二導電類型的一擴散區，形成在被該網孔中的該些開口所裸露出來的該半導體層中，該些擴散區構成具有該源極晶胞和該汲極晶胞的一晶胞式陣列，其中該些擴散區行與行之間交替以形成電晶體的一源極區和一汲極區，在該源極區和該汲極區之間的導電閘極下方的該半導體層構成該電晶體的一通道；具有該第一導電類型的一本體接觸區，形成在該源極晶胞和該汲極晶胞的該晶胞式陣列中的一個或多個源極晶胞中，該本體接觸區的一重摻雜程度大於該半導體層的一重摻雜程度，且該本體接觸區被一個或該些源極晶胞中的該源極區包圍；一個金屬矽化物層，形成在該些擴散區的該頂面上，該金屬矽化物層形成在一個或該些源極晶胞中，以在一個或該些源極晶胞中的該源極區和該本體接觸區形成電性連接；以及一個源極/本體接頭，形成在一個或該些源極晶胞中，並且與該金屬矽化物層接觸，該源極/本體接頭藉由金屬矽化物層電性連接到一個或該 些源極晶胞中的該源極區和該本體接觸區。
  2. 根據申請專利範圍第1項所述的封閉式晶胞橫向金屬氧化半導體場效電晶體，其中該半導體層包括具有該第一導電類型的一井，設置在一半導體基板上，井構成該電晶體的該本體。
  3. 根據申請專利範圍第2項所述的封閉式晶胞橫向金屬氧化半導體場效電晶體，其中該半導體層包括具有該第一導電類型的一井，設置在半導體基板上的一外延層中，且該井構成該電晶體的該本體。
  4. 根據申請專利範圍第1項所述的封閉式晶胞橫向金屬氧化半導體場效電晶體，其中該本體接觸區位於被該源極區包圍的該源極晶胞中心。
  5. 根據申請專利範圍第4項所述的封閉式晶胞橫向金屬氧化半導體場效電晶體，其中該本體接觸區和該源極區作為重疊的一擴散區。
  6. 根據申請專利範圍第4項所述的封閉式晶胞橫向金屬氧化半導體場效電晶體，其中該源極/本體接頭位於該源極晶胞中的該本體接觸區上方。
  7. 根據申請專利範圍第6項所述的封閉式晶胞橫向金屬氧化半導體場效電晶體，其中該源極/本體接頭的尺寸小於該源極晶胞中的該本體接觸區的一尺寸。
  8. 根據申請專利範圍第1項所述的封閉式晶胞橫向金屬氧化半導體場效電晶體，其中一個或該些源極晶胞中的該源極/本體接頭包括一個接頭，該接頭具有最小尺寸，到該導電閘極的一間距最小，且該導電閘極包圍著各自的該源極晶胞。
  9. 根據申請專利範圍第1項所述的封閉式晶胞橫向金屬氧化半導體場效電晶體，其中該導電閘極具有至少一網孔，且該網孔中具有相同尺寸的多 個開口。
  10. 根據申請專利範圍第1項所述的封閉式晶胞橫向金屬氧化半導體場效電晶體，其中由該網孔形成的該些開口，包括具有一第一週邊長度的多個第一開口，用於形成該源極晶胞，以及具有一第二週邊長度的多個第二開口，用於形成汲極晶胞，且該第一週邊長度大於該第二週邊長度。
  11. 根據申請專利範圍第1項所述的封閉式晶胞橫向金屬氧化半導體場效電晶體，其中在一個或該些源極晶胞中的該源極/本體接頭包括一個自對準接頭，其中該自對準接頭的至少一部分自對準到各自該源極晶胞的一週邊。
  12. 根據申請專利範圍第11項所述的封閉式晶胞橫向金屬氧化半導體場效電晶體，其中在一個或該些源極晶胞中的該源極/本體接頭包括一個自對準條形接頭，其中該自對準條型接頭的至少兩個拐角自對準到各自該源極晶胞的一週邊。
  13. 根據申請專利範圍第11項所述的封閉式晶胞橫向金屬氧化半導體場效電晶體，其中在一個或該些源極晶胞中的該源極/本體接頭包括一個具有交叉形狀的自對準條形接頭，且該交叉形接頭的至少四個末端自對準到各自該源極晶胞的一週邊。
  14. 根據申請專利範圍第1項所述的封閉式晶胞橫向金屬氧化半導體場效電晶體，其中在一個或該些源極晶胞中的該源極/本體接頭都包括一鎢插頭。
  15. 根據申請專利範圍第1項所述的封閉式晶胞橫向金屬氧化半導體場效電晶體，其中具有該第一導電類型為P導電類型以及具有該第二導電類型為 N導電類型。
  16. 一種用於製備封閉式晶胞橫向金屬氧化半導體場效電晶體的形成方法，其中，包括：形成具有一第一導電類型輕摻雜的一半導體層，該半導體層構成一電晶體的一本體；形成一導電閘極在該半導體層的一頂面上方，並藉由該閘極介電層與該半導體層的該頂面絕緣，該導電閘極具有多個開口的網孔，且該些開口定義出具有一源極晶胞和一汲極晶胞的一晶胞式陣列；形成多個與具有該第一導電類型相反的具有一第二導電類型的多個擴散區，且形成在被該網孔的該些開口裸露出來的該半導體層中，該些擴散區構成具有一源極晶胞和一汲極晶胞的一晶胞式陣列，其中該些擴散區構成一電晶體的一源極區和一汲極區，且該源極區和該汲極區之間的該導電閘極下方的該半導體層形成該電晶體的一通道；形成具有該第一導電類型的一本體接觸區，且形成在具有該源極和該汲極晶胞的晶胞式陣列中的一個或該些源極晶胞中，該本體接觸區的一重摻雜程度大於該半導體層的一重摻雜程度，且該本體接觸區被一個或該些源極晶胞中的該源極區包圍；形成一個金屬矽化物層在該些擴散區的一頂面上，該些金屬矽化物層形成在一個或該些源極晶胞中，以便將形成在一個或該些源極晶胞中的源極區和本體接觸區電性連接；以及形成一個源極/本體接頭，形成在一個或該些源極晶胞中，並且與該金屬矽化物層接觸，該源極/本體接頭經由該金屬矽化物層，與一個或該 些源極晶胞中的該源極區和該本體接觸區電性連接。
  17. 根據申請專利範圍第16項所述的形成方法，其中形成具有該第一導電類型的該半導體層包括：在該半導體基板上形成具有該第一個第一導電類型的一井，且該井構成該電晶體的該本體。
  18. 根據申請專利範圍第16項所述的形成方法，其中在一個或該些源極晶胞中形成具有該第一導電類型的該本體接觸區還包括：在被該源極區包圍的該源極晶胞中形成該本體接觸區。
  19. 根據申請專利範圍第16項所述的形成方法，其中在一個或該些源極晶胞中形成具有該第一導電類型的該本體接觸區還包括：形成該本體接觸區和該源極區以作為重疊的一擴散區。
  20. 根據申請專利範圍第16項所述的形成方法，其中形成該源極/本體接頭包括：形成該源極/本體接頭，且其一尺寸小於該源極晶胞中的該本體接觸區的一尺寸。
  21. 根據申請專利範圍第16項所述的形成方法，其中形成該源極/本體接頭的步驟還包括：形成一源極/本體接頭，且其開口具有最小尺寸，並且到各自該源極晶胞周圍的該導電閘極的一間距最小。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI765111B (zh) * 2018-01-12 2022-05-21 大陸商矽力杰半導體技術（杭州）有限公司 場效電晶體及其製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6529221B2 (ja) * 2014-05-14 2019-06-12 キヤノン株式会社 光電変換装置及びその製造方法
US10410957B2 (en) * 2016-03-31 2019-09-10 Skyworks Solutions, Inc. Body contacts for field-effect transistors
US10978869B2 (en) 2016-08-23 2021-04-13 Alpha And Omega Semiconductor Incorporated USB type-C load switch ESD protection
US10147719B2 (en) * 2016-11-17 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor field effect transistors and manufacturing method thereof
US10930737B2 (en) * 2016-11-24 2021-02-23 Visic Technologies Ltd. Transistor cell
KR102591632B1 (ko) 2016-12-09 2023-10-20 삼성전자주식회사 반도체 소자의 제조 방법
TWM547757U (zh) 2017-01-20 2017-08-21 杰力科技股份有限公司 功率晶片及其電晶體結構
EP3352224B1 (en) * 2017-01-24 2020-03-11 Nxp B.V. Semiconductor device comprising a switch
US10269951B2 (en) * 2017-05-16 2019-04-23 General Electric Company Semiconductor device layout and method for forming same
WO2021090944A1 (ja) * 2019-11-08 2021-05-14 新日本無線株式会社 半導体装置
US11495675B2 (en) * 2020-07-14 2022-11-08 Joulwatt Technology Co., Ltd. Manufacture method of lateral double-diffused transistor
US11581215B2 (en) * 2020-07-14 2023-02-14 Newport Fab, Llc Body-source-tied semiconductor-on-insulator (SOI) transistor
CN115241290A (zh) * 2021-04-23 2022-10-25 立锜科技股份有限公司 高压元件及其制造方法
CN115394655A (zh) * 2022-09-27 2022-11-25 上海华虹宏力半导体制造有限公司 Dddmos器件及其制造方法
CN115548101B (zh) * 2022-11-25 2023-03-10 浙江大学 一种碳化硅mosfet晶体管器件

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1247293B (it) * 1990-05-09 1994-12-12 Int Rectifier Corp Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione
US5355008A (en) 1993-11-19 1994-10-11 Micrel, Inc. Diamond shaped gate mesh for cellular MOS transistor array
US5677237A (en) 1996-06-21 1997-10-14 Taiwan Semiconductor Manufacturing Company Ltd. Process for removing seams in tungsten plugs
US6159839A (en) 1999-02-11 2000-12-12 Vanguard International Semiconductor Corporation Method for fabricating borderless and self-aligned polysilicon and metal contact landing plugs for multilevel interconnections
US7126198B2 (en) 2002-09-03 2006-10-24 Agere Systems Inc. Protruding spacers for self-aligned contacts
US6870218B2 (en) * 2002-12-10 2005-03-22 Fairchild Semiconductor Corporation Integrated circuit structure with improved LDMOS design
US20050085072A1 (en) 2003-10-20 2005-04-21 Kim Hyun T. Formation of self-aligned contact plugs
EP1538677A1 (en) * 2003-12-05 2005-06-08 STMicroelectronics S.r.l. LDMOS structure and method of making the same
US6992353B1 (en) * 2004-11-01 2006-01-31 Silicon-Based Technology Corp. Self-aligned source structure of planar DMOS power transistor and its manufacturing methods
US7956384B2 (en) 2006-06-23 2011-06-07 Alpha & Omega Semiconductor Ltd. Closed cell configuration to increase channel density for sub-micron planar semiconductor power device
US7659171B2 (en) 2007-09-05 2010-02-09 International Business Machines Corporation Methods and structure for forming self-aligned borderless contacts for strain engineered logic devices
JP5329118B2 (ja) * 2008-04-21 2013-10-30 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー Ｄｍｏｓトランジスタ
CN101752313B (zh) * 2008-12-04 2012-10-03 上海华虹Nec电子有限公司 一种具有自对准接触孔的表面沟道pmos器件及制作方法
US8445371B2 (en) * 2010-04-07 2013-05-21 International Business Machines Corporation Self-aligned contacts
US8367508B2 (en) * 2010-04-09 2013-02-05 International Business Machines Corporation Self-aligned contacts for field effect transistor devices
KR101800371B1 (ko) * 2011-05-27 2017-11-23 삼성전자주식회사 반도체 장치
US8546879B2 (en) * 2011-08-18 2013-10-01 Monolithic Power Systems, Inc. High density lateral DMOS with recessed source contact
US9064746B2 (en) * 2011-11-09 2015-06-23 Skyworks Solutions, Inc. Devices and methods related to field-effect transistor structures for radio-frequency applications
KR20130123153A (ko) * 2012-05-02 2013-11-12 삼성전자주식회사 반도체 장치
FR2990295B1 (fr) * 2012-05-04 2016-11-25 St Microelectronics Sa Procede de formation de contacts de grille, de source et de drain sur un transistor mos
CN103579317A (zh) * 2012-08-10 2014-02-12 上海华虹Nec电子有限公司 栅极结构及制造方法
KR102029794B1 (ko) * 2013-03-15 2019-10-08 삼성전자주식회사 반도체 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI765111B (zh) * 2018-01-12 2022-05-21 大陸商矽力杰半導體技術（杭州）有限公司 場效電晶體及其製造方法

Also Published As

Publication number Publication date
US20180076319A1 (en) 2018-03-15
TWI560851B (en) 2016-12-01
US20160225898A1 (en) 2016-08-04
US9853143B2 (en) 2017-12-26
US20150287820A1 (en) 2015-10-08
US10121668B2 (en) 2018-11-06
CN104979400A (zh) 2015-10-14
US9337284B2 (en) 2016-05-10

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