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TWI818371B - 高壓元件及其製造方法 - Google Patents

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TWI818371B
TWI818371B TW110145354A TW110145354A TWI818371B TW I818371 B TWI818371 B TW I818371B TW 110145354 A TW110145354 A TW 110145354A TW 110145354 A TW110145354 A TW 110145354A TW I818371 B TWI818371 B TW I818371B
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游焜煌
陳建餘
廖庭維
熊志文
張鈞隆
邱國卿
翁武得
邱建維
永中 胡
楊大勇
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立錡科技股份有限公司
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Abstract

本發明提出一種高壓元件及其製造方法。高壓元件包括：半導體層、井區、基底區、閘極、源極及汲極。基底區具有第二導電型，基底區形成於半導體層中並於通道方向上連接井區。閘極形成於半導體層之上，部分基底區位於閘極正下方並連接於閘極，以提供高壓元件在導通操作中之反轉區。源極位於基底區中，汲極位於遠離基底區之井區中，部分井區位於基底區與汲極之間以隔開基底區及汲極。基底區之雜質摻雜分布之第一濃度峰值區係位於源極正下方且接觸源極。第一濃度峰值區之第二導電型雜質濃度，係高於基底區的其他區域。

Description

高壓元件及其製造方法
本發明有關於一種高壓元件及其製造方法，特別是指一種能夠抑制寄生電晶體導通的高壓元件及其製造方法。
圖1A與1B分別顯示一種習知高壓元件100的上視示意圖與剖視示意圖。所謂的高壓元件，係指於正常操作時，施加於汲極的電壓高於3.3V之半導體元件。一般而言，高壓元件100的汲極19與本體區15間，具有漂移區12a(如圖1B中虛線範圍所示意)，將汲極19與本體區15分隔，且漂移區12a在通道方向(如圖1A與1B中虛線箭號所示意)之長度根據高壓元件100正常操作時所承受的操作電壓而調整。如圖1A與1B所示，高壓元件100包含：井區12、漂移氧化區14、本體區15、本體極16、閘極17、源極18、與汲極19。其中，井區12的導電型為N型，形成於基板11上。閘極17覆蓋部分漂移氧化區14。本體極16與本體區15的導電型為P型。源極18與汲極19的導電型為N型。
一般高壓元件100在製作時，以共用本體區15與本體極16的鏡像排列方式，由複數單元組成高壓元件100。因此，如圖1A與1B所示，源極18’鏡像對稱於源極18，閘極17’鏡像對稱於閘極17，並電連接源極18’與源極18(未示出)，電連接閘極17’與閘極17(未示出)，以此類推。
高壓元件100操作時，因高電場而產生的熱載子中之電洞，會經由本體區15注入本體極16，此熱載子電流流經本體區15時，會因此熱載子電流流經本體區15，造成本體區15內的電壓降升高，進而將使由源極18、本體區15與井 區12所形成的寄生NPN雙極性接面電晶體(bipolar junction transistor,BJT)導通，產生極大的導通電流，破壞高壓元件100的結構，而限制了安全操作區域(safe operation area,SOA)。其中安全操作區域的定義，為本領域中具有通常知識者所熟知，在此不予贅述。
有鑑於此，本發明提出一種能夠在高壓元件操作時，抑制寄生電晶體導通，提高安全操作區域的高壓元件及其製造方法。
於一觀點中，本發明提供一種高壓元件包括：一半導體層，形成於一基板上；一井區，具有一第一導電型，其中該井區形成於該半導體層中；一基底區，具有一第二導電型，其中該基底區形成於該半導體層中並於一通道方向上連接該井區；一閘極，形成於該半導體層之上，其中部分該基底區位於該閘極正下方並連接於該閘極，以提供該高壓元件在一導通操作中之一反轉區；以及一源極以及一汲極，具有該第一導電型，其中該源極以及該汲極形成於該半導體層之一上表面下方且連接於該上表面，其中該源極以及該汲極分別位於該閘極之兩側邊，該源極位於該基底區中，該汲極位於遠離該基底區之該井區中，其中部分該井區位於該基底區與該汲極之間以隔開該基底區及該汲極；其中，該基底區之一第一濃度峰值區係位於該源極正下方且接觸該源極；其中該第一濃度峰值區之第二導電型雜質濃度，高於該基底區的其他區域。
於一實施例中，該基底區之一第二濃度峰值區係位於該半導體層之該上表面下且連接該上表面，其中該第二濃度峰值區環繞並連接該源極，且該第二濃度峰值區之該第二導電型雜質濃度，高於該基底區中，除了該第一濃度峰值區的其他區域。
於一實施例中，該基底區更包括一第一層，其由一第一製程步驟形成，其中該第一製程步驟同時在該半導體層中之另一元件中形成另一第一層，且該第一層自該上表面向下延伸之深度，大於該源極。
於一實施例中，該基底區更包括一第二層，其由一第二製程步驟形成，其中該第二製程步驟同時在該半導體層中之另一元件中形成另一第二層，且該第二層自該上表面向下延伸之深度，大於該第一層。
於一實施例中，該高壓元件更包括一埋層，至少部分該埋層形成於該半導體層中，其中該埋層具有該第一導電型，該埋層位於該基底區及該井區正下方。
於一實施例中，該高壓元件更包括一漂移氧化區，形成於該半導體層上方，其中部分該閘極係位於該漂移氧化區正上方且連接該漂移氧化區。
於一實施例中，該漂移氧化區包括一區域氧化(local oxidation of silicon,LOCOS)結構、一淺溝槽絕緣(shallow trench isolation,STI)結構或一化學氣相沉積(chemical vapor deposition,CVD)氧化結構。
於一實施例中，該源極自該上表面向下延伸之深度，大於該第二濃度峰值區。
於另一觀點中，本發明提供一種高壓元件製造方法包括：形成一半導體層於一基板上；形成一井區於該半導體層中，且該井區具有一第一導電型；形成一基底區於該半導體層中，且該基底區具有一第二導電型且於一通道方向上連接該井區；形成一閘極於該半導體層上，且部分該基底區位於該閘極正下方並連接於該閘極，以提供該高壓元件在一導通操作中之一反轉區；以及形成一源極以及一汲極於該半導體層之一上表面下方且使該源極及該汲極連接該上表面，該源極以及該汲極具有第一導電型，其中該源極及該汲極分別位於該閘極之 兩側邊，該源極位於該基底區中，該汲極位於遠離該基底區之該井區中，其中部分該井區位於該基底區與該汲極之間以隔開該基底區及該汲極；其中，該基底區之一第一濃度峰值區係位於該源極正下方且接觸該源極；其中該第一濃度峰值區之第二導電型雜質濃度，高於該基底區的其他區域。
於一實施例中，該基底區之一第二濃度峰值區係位於該半導體層之該上表面下且連接該上表面，其中該第二濃度峰值區環繞並連接該源極，且該第二濃度峰值區之該第二導電型雜質濃度，高於該基底區中，除了該第一濃度峰值區的其他區域。
於一實施例中，該基底區更包括一第一層，其由一第一製程步驟形成，其中該第一製程步驟同時在該半導體層中之另一元件中形成另一第一層，且該第一層自該上表面向下延伸之深度，大於該源極。
於一實施例中，該基底區更包括一第二層，其由一第二製程步驟形成，其中該第二製程步驟同時在該半導體層中之另一元件中形成另一第二層，且該第二層自該上表面向下延伸之深度，大於該第一層。
於一實施例中，該高壓元件製造方法更包括形成一埋層，其中至少部分該埋層係形成於該半導體層中，該埋層具有該第一導電型，該埋層位於該基底區及該井區正下方。
於一實施例中，該高壓元件製造方法更包括形成一漂移氧化區於該半導體層上方，其中部分該閘極係位於該漂移氧化區正上方且連接該漂移氧化區。
於一實施例中，該漂移氧化區包括一區域氧化(local oxidation of silicon,LOCOS)結構、一淺溝槽絕緣(shallow trench isolation,STI)結構或一化學氣相沉積(chemical vapor deposition,CVD)氧化結構。
於一實施例中，該源極自該上表面向下延伸之深度，大於該第二濃度峰值區。
於一實施例中，該半導體層為P型磊晶矽層，並具有阻值45Ohm-cm。
於一實施例中，該漂移氧化區為CVD氧化結構，且具有厚度400Å-450Å。
於一實施例中，該高壓元件為一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor,LDMOS)元件，且具有閘極驅動電壓3.3V，閘極氧化層厚度80Å-100Å。
於一實施例中，一低壓元件形成於該基板上，且該低壓元件之通道長度為0.18μm。
於一實施例中，該第一濃度峰值區由一自我對準製程步驟所形成，其中該自我對準製程步驟包括：蝕刻一多晶矽層以形成該閘極之一導電層；以及以該導電層為遮罩，以一離子植入製程步驟形成該第一濃度峰值區。
本發明之一優點係為本發明可使寄生雙極性接面電晶體無法導通，進而抑制寄生雙極性接面電晶體。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
100,200,300:高壓元件
11,21,31:基板
12,22,32:井區
12a,22a,32a:漂移區
13,36:本體極
14,24,34:漂移氧化區
16,35:本體區
17,17’,27,27’,37,37’:閘極
18,18’,28,28’,38,38’:源極
19,29,39:汲極
21’,31’:半導體層
21a,31a:上表面
21b,31b:下表面
23:埋層
25,35:基底區
25a,35a:反轉電流通道
251:第一濃度峰值區
252:第二濃度峰值區
253:第一層
254:第二層
255:第三層
261,281,2511,2521,2531,2541,2551:光阻層
271,271’,371,371’:介電層
272,272’,372,372’:導電層
273,273’,373,373’:間隔層
282,282’:輕摻雜區
圖1A與1B分別顯示一習知之高壓元件的上視示意圖與剖視示意圖。
圖2係根據本發明之一實施例顯示一高壓元件之剖視示意圖。
圖3係根據本發明之另一實施例顯示一高壓元件之剖視示意圖。
圖4A-4K係根據本發明之一實施例顯示一高壓元件製造方法之示意圖。
圖5A-5C分別顯示形成第三層255、第一濃度峰值區251與第二濃度峰值區252的一種實施步驟之示意圖。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參考圖2，其係根據本發明之一實施例顯示高壓元件200之剖視示意圖。如圖2所示，高壓元件200包含：基板(substrate)21、半導體層21’、井區22、漂移氧化區24、基底區(bulk region)25、基底接觸(bulk contact)26、閘極27、源極28、汲極29、第一濃度峰值區251、第二濃度峰值區252、第一層253、第二層254、第三層255及埋層(buried layer)23。第一濃度峰值區251、第二濃度峰值區252、第一層253、第二層254及第三層255可組成基底區25。高壓元件200在製作時，以共用基底區25與基底接觸26的鏡像排列方式，由複數單元組成高壓元件200。因此，如圖2所示，源極28’鏡像對稱於源極28，閘極27’鏡像對稱於閘極27，以此類推。在一種較佳的實施例中，高壓元件200為如圖2所示之一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor,LDMOS)元件，且在一種較佳的實施例中，高壓元件200具有閘極驅動電壓3.3V，閘極氧化層厚度80Å-100Å。
半導體層21’形成於基板21上，半導體層21’於垂直方向(如圖2中之實線箭號方向所示意，下同)上，具有相對之上表面21a與下表面21b。基板21 例如但不限於為一P型或N型的半導體矽基板。半導體層21’例如以磊晶的步驟，形成於基板21上，或是以基板21的部分，作為半導體層21’。形成半導體層21’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。在一種較佳的實施例中，半導體層21’為P型磊晶矽層，並具有阻值45Ohm-cm。
請繼續參閱圖2，漂移氧化區24形成於上表面21a上並連接於上表面21a，且位於漂移區22a(如圖2中虛線框所示意)上並連接於漂移區22a。部分閘極27位於漂移氧化區24正上方且連接漂移氧化區24。漂移氧化區24並不限於如圖2所示之化學氣相沉積(chemical vapor deposition,CVD)氧化結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構或區域氧化(local oxidation of silicon,LOCOS)結構。LOCOS結構、STI結構與CVD氧化結構之形成步驟，為本領域中具有通常知識者所熟知，在此不予贅述。在一種較佳的實施例中，漂移氧化區24為CVD氧化結構，且具有厚度400Å-450Å。
井區22具有第一導電型，形成於半導體層21’中，且於垂直方向上，井區22位於上表面21a下並連接於上表面21a。基底區25具有第二導電型，形成於半導體層21’中，且於垂直方向上，基底區25位於上表面21a下並連接於上表面21a。基底接觸26形成於基底區25中，具有第二導電型，用以作為基底區25之電性接點，於垂直方向上，基底接觸26形成於上表面21a下並連接於上表面21a之基底區25中。基底區25係形成於半導體層21’中並於一通道方向(如圖2中之虛線箭號方向所示意，下同)上連接井區22。閘極27形成於半導體層21’之上表面21a上，且於垂直方向上，部分基底區25位於閘極27正下方並連接於閘極27，以提供高壓元件200在導通操作中之反轉電流通道25a(亦可稱為反轉區)。
請繼續參閱圖2，源極28與汲極29具有第一導電型，於垂直方向上，源極28與汲極29形成於上表面21a下並連接於上表面21a，且源極28與汲極29分別位於閘極27兩側邊在通道方向之外部下方之基底區25中與遠離基底區25側 之井區22中。部分井區22位於基底區25與汲極29之間，以隔開基底區25及汲極29。於通道方向上，漂移區22a位於汲極29與基底區25之間，靠近上表面21a之井區22中，用以作為高壓元件200在導通操作中之漂移電流通道。於一實施例中，源極28及28’與基底接觸26以矽化金屬層電連接(未示出)。
再請參照圖2，如上所述，基底區25包括第一濃度峰值區251、第二濃度峰值區252、第一層253、第二層254及第三層255。基底區25之第一濃度峰值區251係位於源極28及28’正下方且接觸源極28及28’。於一實施例中，第一濃度峰值區251之第二導電型雜質濃度，係高於基底區25的其他區域。基底區25之第二濃度峰值區252係位於半導體層21’之上表面21a下且連接上表面21a且於基底區25之上部分中。第二濃度峰值區252環繞並連接源極28及28’。於一實施例中，第二濃度峰值區252之第二導電型雜質濃度，係高於基底區25中，除了第一濃度峰值區251的其他區域。於一實施例中，源極28自上表面21a向下延伸之深度，大於第二濃度峰值區252自上表面21a向下延伸之深度。
第一層253係位於半導體層21’之上表面21a下且連接上表面21a，且由第一製程步驟形成。第一製程步驟同時在半導體層21’中之另一元件中形成另一第一層。也就是說，利用同一微影製程步驟與同一離子植入製程步驟，可以同時形成第一層253於高壓元件200中與另一元件中，不需要額外的製造成本。於一實施例中，第一層253自上表面21a向下延伸之深度，係大於源極28自上表面21a向下延伸之深度。
如圖2所示，第二層254係位於半導體層21’之上表面21a下且連接上表面21a，且由第二製程步驟形成。第二製程步驟同時在半導體層21’中之另一元件中形成另一第二層。也就是說，利用同一微影製程步驟與同一離子植入製程步驟，可以同時形成第二層254於高壓元件200中與另一元件中，不需要額外的製 造成本。於一實施例中，第二層254自上表面21a向下延伸之深度，係大於第一層253自上表面21a向下延伸之深度。
在一實施例中，基底區25由第一濃度峰值區251、第二濃度峰值區252、第一層253、第二層254及第三層255所組成。埋層23形成於半導體層21’中，且具有第一導電型，埋層23位於基底區25之第二層254及井區22正下方。
在一實施例中，第一濃度峰值區251由一自我對準製程步驟所形成，其中該自我對準製程步驟包括：蝕刻一多晶矽層以形成閘極27之導電層272；以及以導電層272為遮罩，以一離子植入製程步驟形成第一濃度峰值區251。
於一實施例中，一低壓元件形成於基板21上，且該低壓元件之通道長度為0.18μm。在一實施例中，該低壓元件之金屬製程步驟，也是0.18μm製程步驟，也就是說，該低壓元件的最小金屬導線(栓)寬度尺寸為0.18μm。
本發明藉由具有較高的第二導電型雜質濃度之第一濃度峰值區251(及第二濃度峰值區252)，當高壓元件200操作時，因高電場而產生的熱載子中之電洞，經由基底區25注入基底接觸26，此熱載子電流流經基底區25時，因此熱載子電流流經具有較高的第二導電型雜質濃度之第一濃度峰值區251(及第二濃度峰值區252)，相較於先前技術，根據本發明之基底區25內的電壓降較低，可使寄生雙極性接面電晶體無法導通(基極電壓不足)，進而抑制寄生雙極性接面電晶體導通。其中，寄生雙極性接面電晶體由部分井區22、部分基底區25、部分源極28及部分基底接觸26所形成，如圖2中實線NPNBJT電路符號所示意。
需說明的是，所謂反轉電流通道25a係指高壓元件200在導通操作中因施加於閘極27的電壓，而使閘極27的下方形成反轉層(inversion layer)以使導通電流通過的區域，介於源極28與漂移電流通道之間，此為本領域具有通常知識所熟知，在此不予贅述，本發明其他實施例以此類推。
需說明的是，所謂漂移電流通道係指高壓元件200在導通操作中使導通電流以漂移的方式通過的區域，此為本領域具有通常知識所熟知，在此不予贅述，本發明其他實施例以此類推。
需說明的是，上表面21a並非指一完全平坦的平面，而是指半導體層21’的一個表面。於一實施例中，例如漂移氧化區24與上表面21a接觸的部分上表面21a，亦可具有下陷的部分。
需說明的是，閘極27包括與上表面連接的介電層271、具有導電性的導電層272、以及具有電絕緣特性之間隔層273，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，前述之「第一導電型」與「第二導電型」係指於高壓元件中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於前述之井區、本體區、源極與汲極等區域)內，使得半導體組成區域成為第一或第二導電型(例如但不限於第一導電型為N型，而第二導電型為P型，或反之亦可)。其中第一導電型電性相反於第二導電型。
此外需說明的是，所謂的高壓元件，係指於正常操作時，施加於汲極的電壓高於一特定之電壓，例如3.3V或50V，且基底區25與汲極29間之橫向距離(漂移區22a之長度)根據正常操作時所承受的操作電壓而調整，因而可操作於前述較高之特定電壓。此皆為本領域中具有通常知識者所熟知，在此不予贅述。
此外需說明的是，所謂的低壓元件，係指於正常操作時，施加於汲極的電壓低於一特定之電壓，例如3.3V。
值得注意的是，本發明優於先前技術的其中一個技術特徵，在於：根據本發明，以圖2所示之實施例為例，高壓元件200操作時，因高電場而產生的熱載子(例如但不限於N型高壓元件中之電洞)，會經由基底區25注入基底接觸26 所提供之「熱載子吸收通道」而吸收。相較於先前技術，本發明之「熱載子吸收通道」電阻值相對較低，這是因為本發明之第一濃度峰值區251比較接近基底區25與井區22所形成之PN接面，且第一濃度峰值區251之第二導電型的雜質濃度高於基底區25其他部分的第二導電型之雜質濃度。因此，當前述熱載子流經前述「熱載子吸收通道」時，在熱載子電流在基底區25所形成之電壓降較低，使得由基底區25、源極28與井區22所形成的寄生雙極性接面電晶體的基極電壓較低，不足以導通該寄生雙極性接面電晶體，而抑制寄生雙極性接面電晶體於高壓元件22操作時導通。
圖3係根據本發明之另一實施例顯示高壓元件300之剖視示意圖。本實施例與圖2之實施例的不同在於，在本實施例中，高壓元件300並不包含第一層及第二層，且由於沒有第一層及第二層，埋層亦可予以省略。本實施例之基板31、半導體層31’、井區32、漂移氧化區34、閘極37與37’、源極38及38’、汲極39、第一濃度峰值區351及第二濃度峰值區352係對應類似於圖2之基板21、半導體層21’、井區22、漂移氧化區24、閘極27及27’、源極28及28’、汲極29、第一濃度峰值區251及第二濃度峰值區252，故省略其詳細敘述。
在本實施例中，本體區35用以作為基底區，以提供反轉電流通道35a；而本體極36用以作為本體區35的電性接點，也就是基底接觸。
請參考圖4A-4K，其係根據本發明之一實施例顯示高壓元件200的製造方法之示意圖。如圖4A所示，首先提供基板21，基板21例如但不限於為一P型或N型的半導體矽基板。在一種較佳的實施例中，高壓元件200為一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor,LDMOS)元件，且在一種較佳的實施例中，高壓元件200具有閘極驅動電壓3.3V，閘極氧化層厚度80Å-100Å。
接著，請參閱圖4B，形成埋層23於井區22之下方。在垂直方向上，埋層23例如形成於基板21與半導體層21’接面兩側，部分埋層23位於基板21中，且部分埋層23位於半導體層21’中。埋層23具有第一導電型，例如但不限於以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入基板21中，而在半導體層21’形成後，以熱擴散的方式形成埋層23。其中，形成半導體層21’於基板21上，半導體層21’於垂直方向(如第4B圖中之實線箭號方向所示意，下同)上，具有相對之上表面21a與下表面21b。半導體層21’例如以磊晶的步驟，形成於基板21上，或是以基板21的部分，作為半導體層21’。形成半導體層21’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。在一種較佳的實施例中，半導體層21’為P型磊晶矽層，並具有阻值45Ohm-cm。
接著形成井區22於半導體層21’中，且於垂直方向上，井區22位於上表面21a下並連接於上表面21a。井區22具有第一導電型，例如可利用例如但不限於離子植入製成步驟，將第一導電型雜質，以加速離子的形式，如圖4B中虛線箭號所示意，植入半導體層21’中，以形成井區22。
接著，請參閱圖4C，形成漂移氧化區24於上表面21a上並連接於上表面21a。漂移氧化區24為電性絕緣，且並不限於如圖4C所示之化學氣相沉積(chemical vapor deposition,CVD)氧化結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構或區域氧化(local oxidation of silicon,LOCOS)結構。漂移氧化區24位於漂移區22a上並連接於漂移區22a(請參閱圖4F及圖2)。在一種較佳的實施例中，漂移氧化區24為CVD氧化結構，且具有厚度400Å-450Å。
接著，形成基底區25於半導體層21’中。於一實施例中，形成基底區25可包括形成第二層254、形成第一層253、形成第三層255、形成第一濃度峰值區251及形成第二濃度峰值區252。於另一實施例中，形成基底區25可包括形成第三層255、形成第一濃度峰值區251及形成第二濃度峰值區252。請參閱圖4D， 形成第二層254於井區22中，且於垂直方向上，第二層254位於上表面21a下並連接於上表面21a。第二層254具有第二導電型，形成第二層254之步驟，例如但不限於利用由微影製程步驟形成光阻層2541為遮罩，將第二導電型雜質摻雜至井區22中，以形成第二層254。本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，如圖4D中直向的虛線箭號所示意，植入井區22中，以形成第二層254。上述形成第二層254之製程亦可同時在半導體層21’中之另一元件中形成另一第二層。
之後，請參閱圖4E，形成第一層253於第二層254中，且於垂直方向上，第一層253位於上表面21a下並連接於上表面21a。第一層253具有第二導電型，形成第一層253之步驟，例如但不限於利用由微影製程步驟形成光阻層2531為遮罩，將第二導電型雜質摻雜至第二層254中，以形成第一層253。本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，如圖4E中直向的虛線箭號所示意，植入第二層254中，以形成第一層253。上述形成第一層253之製程亦可同時在半導體層21’中之另一元件中形成另一第一層。於一實施例中，第一層253自上表面21a向下延伸之深度，大於源極28自上表面21a向下延伸之深度。於一實施例中，第二層254自上表面21a向下延伸之深度，大於第一層253自上表面21a向下延伸之深度。
接著，請參閱圖4F，形成第三層255於井區22中，且於垂直方向上，第三層255位於上表面21a下並連接於上表面21a。第三層255具有第二導電型，形成第三層255之步驟，例如但不限於利用由微影製程步驟形成光阻層2551為遮罩，將第二導電型雜質摻雜至井區22中，以形成第三層255。本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，如圖4F中直向的虛線箭號所示意，植入井區22中，以形成第三層255。
接續，請參閱圖4G，形成第一濃度峰值區251於第三層255中。第一濃度峰值區251位於第三層255之下部分中，且位於源極28及28’正下方且接觸源極28及28’(參照圖2及4I)。第一濃度峰值區251具有第二導電型，形成第一濃度峰值區251之步驟，例如但不限於利用由微影製程步驟形成光阻層2511為遮罩，將第二導電型雜質摻雜至第三層255中，以形成第一濃度峰值區251。本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，如圖4G中直向的虛線箭號所示意，植入第三層255中，以形成第一濃度峰值區251。於一實施例中，第一濃度峰值區251之第二導電型雜質濃度，係高於基底區25的其他區域。
之後，請參閱圖4H，形成第二濃度峰值區252於第三層255中。第二濃度峰值區252位於第三層255之上部分中，且位於半導體層21’之上表面21a下且連接上表面21a，且第二濃度峰值區252環繞並連接源極28及28’(參照圖2及4I)。第二濃度峰值區252具有第二導電型，形成第二濃度峰值區252之步驟，例如但不限於利用由微影製程步驟形成光阻層2521為遮罩，將第二導電型雜質摻雜至第三層255中，以形成第二濃度峰值區252。本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，如圖4H中直向的虛線箭號所示意，植入第三層255中，以形成第二濃度峰值區252。於一實施例中，第二濃度峰值區252之第二導電型雜質濃度，係高於基底區25中，除了第一濃度峰值區251的其他區域。於一實施例中，源極28自上表面21a向下延伸之深度，大於第二濃度峰值區252自上表面21a向下延伸之深度(參照圖4I)。
需說明的是，光阻層2511、2521與2551可以共用，也就是說，在一實施例中，光阻層2551可以用來作為光阻層2511與2521，以節省製程步驟，降低製造成本。
接著，請參閱圖4I，分別形成閘極27與27’的介電層271及271’，與導電層272及272’於半導體層21’之上表面21a上，且於垂直方向(如圖4I中之實線箭號方向所示意，下同)上，部分基底區25位於閘極27及27’正下方並連接於閘極27及27’，以提供高壓元件200在導通操作中之反轉電流通道25a(亦可稱為反轉區)。
請繼續參閱圖4I，例如在形成閘極27與27’的介電層271及271’與導電層272及272’後，形成輕摻雜區282及282’，以提供高壓元件200導通操作時，間隔層273及273’下方的導通通道；這是因為高壓元件200於導通操作時，間隔層273及273’下方的基底區25之第二濃度峰值區252無法形成反轉電流通道。形成輕摻雜區282及282’的方法，例如將第一導電型雜質摻雜至基底區25之第二濃度峰值區252中，以形成輕摻雜區282及282’。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，如圖4I中直向的虛線箭號所示意，植入基底區25之第二濃度峰值區252中，以形成輕摻雜區282及282’。由於輕摻雜區282及282’之第一導電型的雜質濃度，遠低於源極28及28’之第一導電型的雜質濃度與基底接觸26之第二導電型的雜質濃度，因此在輕摻雜區282及282’與源極28及28’及基底接觸26重疊的區域，輕摻雜區282及282’可以忽略，因此後續的圖式中亦將省略。如圖4I所示，分別形成間隔層273與273’於導電層272與272’側面之外，以形成閘極27與27’。
請繼續參閱圖4I。如圖4I所示，在垂直方向上，形成源極28及28’與汲極29於上表面21a下並連接於上表面21a，且源極28與汲極29分別位於閘極27在通道方向之外部下方之基底區25中與遠離基底區25側之井區22中，且於通道方向(如圖4I中之橫向虛線箭號方向所示意，下同)上，漂移區22a位於汲極29與基底區25之間，靠近上表面21a之井區22中，用以作為高壓元件200在導通操作中之漂移電流通道。源極28及28’與汲極29具有第一導電型，形成源極28及28’與汲極 29之步驟，例如但不限於利用由微影製程步驟形成光阻層281為遮罩，將第一導電型雜質分別摻雜至基底區25中與井區22中，以形成源極28及28’與汲極29。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，如圖4I中直向的虛線箭號所示意，植入基底區25中與井區22中，以形成源極28及28’與汲極29。
接著，請參閱圖4J，如圖4J所示，形成基底接觸26於基底區25中。基底接觸26具有第二導電型，用以作為基底區25之電性接點，於垂直方向上，基底接觸26形成於基底區25中之上表面21a下並連接於上表面21a。形成基底接觸26之步驟，例如但不限於利用由微影製程步驟形成光阻層261為遮罩，將第二導電型雜質摻雜至基底區25中，以形成基底接觸26。其中，本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，如圖4J中直向的虛線箭號所示意，植入基底區25中，以形成基底接觸26。其中，基底接觸26之第二導電型的雜質濃度高於基底區25的第二導電型之雜質濃度。且基底接觸26之第二導電型的雜質濃度低於源極28的第一導電型之雜質濃度。
接著，請參閱圖4K，如圖4K所示，移除光阻層261並可形成矽化金屬層(未示出)於基底接觸26與源極28及28’上，以形成高壓元件200。
於一實施例中，一低壓元件形成於基板21上，且該低壓元件之通道長度為0.18μm。在一實施例中，該低壓元件之金屬製程步驟，也是0.18μm製程步驟，也就是說，該低壓元件的最小金屬導線(栓)寬度尺寸為0.18μm。
圖5A-5C係於根據本發明之一實施例顯示高壓元件200的製造方法中，分別顯示形成第三層255、第一濃度峰值區251與第二濃度峰值區252的一種實施步驟之示意圖。在本實施例中，高壓元件200的製造方法之其他步驟，可以參閱圖4A-4E與4I-4K。
本實施例與圖4A-4K的不同之處，在於本實施例中，第三層255、第一濃度峰值區251與第二濃度峰值區252由一自我對準製程步驟所形成，其中該自我對準製程步驟包括：蝕刻一多晶矽層以形成閘極27之導電層272；以及以導電層272為遮罩，以一離子植入製程步驟形成第三層255、第一濃度峰值區251與第二濃度峰值區252。
如圖5A所示，形成閘極27之介電層271與導電層272。形成介電層271與導電層272的方式，例如由分別蝕刻一二氧化矽層與一多晶矽層，而形成介電層271與導電層272。再以導電層272為遮罩，也可以如圖5A所示，加上光阻層2511為遮罩，將第二導電型雜質摻雜至井區22中，以形成第三層255。本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，如圖4F中斜向的虛線箭號所示意，植入井區22中，以形成第三層255。須注意的是，為了將部分第三層255形成於閘極27下方，需要將加速離子入射方向，與井區22的法線，傾斜一個預設角度，以使一部分的第二導電型雜質，植入閘極27下方。
接續，請參閱圖5B，形成第一濃度峰值區251於第三層255中。第一濃度峰值區251位於第三層255之下部分中，且位於後續所形成之源極28及28’正下方且接觸源極28及28’(參照圖2及4I)。第一濃度峰值區251具有第二導電型，形成第一濃度峰值區251之步驟，例如但不限於利用導電層272為遮罩，或是進一步加上由微影製程步驟形成光阻層2511為遮罩，將第二導電型雜質摻雜至第三層255中，以形成第一濃度峰值區251。本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，如圖5B中斜向的虛線箭號所示意，植入第三層255中，以形成第一濃度峰值區251。於一實施例中，第一濃度峰值區251之第二導電型雜質濃度，係高於基底區25的其他區域。須注意的是，為了將部分第一濃度峰值區251形成於閘極27下方，需要將加速離子入射方 向，與井區22的法線，傾斜一個預設角度，以使一部分的第二導電型雜質，植入閘極27下方。
之後，請參閱圖5C，形成第二濃度峰值區252於第三層255中。第二濃度峰值區252位於第三層255之上部分中，且位於半導體層21’之上表面21a下且連接上表面21a，且第二濃度峰值區252環繞並連接後續所形成之源極28及28’(參照圖2及4I)。第二濃度峰值區252具有第二導電型，形成第二濃度峰值區252之步驟，例如但不限於利用導電層272為遮罩，或是進一步加上由微影製程步驟形成光阻層2511為遮罩，將第二導電型雜質摻雜至第三層255中，以形成第二濃度峰值區252。本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，如圖5C中斜向的虛線箭號所示意，植入第三層255中，以形成第二濃度峰值區252。於一實施例中，第二濃度峰值區252之第二導電型雜質濃度，係高於基底區25中，除了第一濃度峰值區251的其他區域。須注意的是，為了將部分第二濃度峰值區252形成於閘極27下方，以形成反轉電流通道25a，需要將加速離子入射方向，與井區22的法線，傾斜一個預設角度，以使一部分的第二導電型雜質，植入閘極27下方，而形成反轉電流通道25a。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。
200:高壓元件
21:基板
21’:半導體層
21a:上表面
21b:下表面
22:井區
22a:漂移區
23:埋層
24:漂移氧化區
25:基底區
25a:反轉電流通道
26:基底區接觸
27,27’:閘極
28,28’:源極
29:汲極
271,271’:介電層
272,272’:導電層
273,273’:間隔層
251:第一濃度峰值區
252:第二濃度峰值區
253:第一層
254:第二層
255:第三層

Claims (25)

  1. 一種高壓元件，包含：一半導體層，形成於一基板上；一井區，具有一第一導電型，其中該井區形成於該半導體層中；一基底區，具有一第二導電型，其中該基底區形成於該半導體層中並於一通道方向上連接該井區；一閘極，形成於該半導體層之上，其中部分該基底區位於該閘極正下方並連接於該閘極，以提供該高壓元件在一導通操作中之一反轉區；以及一源極以及一汲極，具有該第一導電型，其中該源極以及該汲極形成於該半導體層之一上表面下方且連接於該上表面，其中該源極以及該汲極分別位於該閘極之兩側邊，該源極位於該基底區中，該汲極位於遠離該基底區之該井區中，其中部分該井區位於該基底區與該汲極之間以隔開該基底區及該汲極；其中，該基底區之一第一濃度峰值區係位於該源極正下方且接觸該源極；其中該第一濃度峰值區之第二導電型雜質濃度，高於該基底區的其他區域；其中該基底區之一第二濃度峰值區係位於該半導體層之該上表面下且連接該上表面，其中該第二濃度峰值區環繞並連接該源極，且該第二濃度峰值區之該第二導電型雜質濃度，高於該基底區中，除了該第一濃度峰值區的其他區域。
  2. 如請求項1所述之高壓元件，其中該基底區更包括一第一層，其由一第一製程步驟形成，其中該第一製程步驟同時在該半導體層中之另一元件中形成另一第一層，且該第一層自該上表面向下延伸之深度，大於該源極。
  3. 如請求項2所述之高壓元件，其中該基底區更包括一第二層，其由一第二製程步驟形成，其中該第二製程步驟同時在該半導體層中之另一元件中形成另一第二層，且該第二層自該上表面向下延伸之深度，大於該第一層。
  4. 如請求項1所述之高壓元件，更包括一埋層，至少部分該埋層形成於該半導體層中，其中該埋層具有該第一導電型，該埋層位於該基底區及該井區正下方。
  5. 如請求項1所述之高壓元件，更包括一漂移氧化區，形成於該半導體層上方，其中部分該閘極係位於該漂移氧化區正上方且連接該漂移氧化區。
  6. 如請求項5所述之高壓元件，其中該漂移氧化區包括一區域氧化(local oxidation of silicon,LOCOS)結構、一淺溝槽絕緣(shallow trench isolation,STI)結構或一化學氣相沉積(chemical vapor deposition,CVD)氧化結構。
  7. 如請求項2所述之高壓元件，其中該源極自該上表面向下延伸之深度，大於該第二濃度峰值區。
  8. 如請求項1所述之高壓元件，其中該半導體層為P型磊晶矽層，並具有阻值45Ohm-cm。
  9. 如請求項6所述之高壓元件，其中該漂移氧化區包括該CVD氧化結構，且該CVD氧化結構具有厚度400Å-450Å。
  10. 如請求項1所述之高壓元件，其中該高壓元件為一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor,LDMOS)元件，且具有閘極驅動電壓3.3V，閘極氧化層厚度80Å-100Å。
  11. 如請求項10所述之高壓元件，其中一低壓元件形成於該基板上，且該低壓元件之通道長度為0.18μm。
  12. 如請求項1所述之高壓元件，其中該第一濃度峰值區由一自我對準製程步驟所形成，其中該自我對準製程步驟包括：蝕刻一多晶矽層以形成該閘極之一導電層；以及以該導電層為遮罩，以一離子植入製程步驟形成該第一濃度峰值區。
  13. 一種高壓元件製造方法，包含：形成一半導體層於一基板上；形成一井區於該半導體層中，且該井區具有一第一導電型；形成一基底區於該半導體層中，且該基底區具有一第二導電型且於一通道方向上連接該井區；形成一閘極於該半導體層上，且部分該基底區位於該閘極正下方並連接於該閘極，以提供該高壓元件在一導通操作中之一反轉區；以及形成一源極以及一汲極於該半導體層之一上表面下方且使該源極及該汲極連接該上表面，該源極以及該汲極具有第一導電型，其中該源極及該汲極分別位於該閘極之兩側邊，該源極位於該基底區中，該汲極位於遠離該基底區之該井區中，其中部分該井區位於該基底區與該汲極之間以隔開該基底區及該汲極；其中，該基底區之一第一濃度峰值區係位於該源極正下方且接觸該源極；其中該第一濃度峰值區之第二導電型雜質濃度，高於該基底區的其他區域；其中該基底區之一第二濃度峰值區係位於該半導體層之該上表面下且連接該上表面，其中該第二濃度峰值區環繞並連接該源極，且該第二濃度峰值區之該第二導電型雜質濃度，高於該基底區中，除了該第一濃度峰值區的其他區域。
  14. 如請求項13所述之高壓元件製造方法，其中該基底區更包括一第一層，其由一第一製程步驟形成，其中該第一製程步驟同時在該半導體層中之另一元件中形成另一第一層，且該第一層自該上表面向下延伸之深度，大於該源極。
  15. 如請求項14所述之高壓元件製造方法，其中該基底區更包括一第二層，其由一第二製程步驟形成，其中該第二製程步驟同時在該半導體層中之另一元件中形成另一第二層，且該第二層自該上表面向下延伸之深度，大於該第一層。
  16. 如請求項13所述之高壓元件製造方法，更包括形成一埋層，其中至少部分該埋層係形成於該半導體層中，該埋層具有該第一導電型，該埋層位於該基底區及該井區正下方。
  17. 如請求項13所述之高壓元件製造方法，更包括形成一漂移氧化區於該半導體層上方，其中部分該閘極係位於該漂移氧化區正上方且連接該漂移氧化區。
  18. 如請求項17所述之高壓元件製造方法，其中該漂移氧化區包括一區域氧化(local oxidation of silicon,LOCOS)結構、一淺溝槽絕緣(shallow trench isolation,STI)結構或一化學氣相沉積(chemical vapor deposition,CVD)氧化結構。
  19. 如請求項13所述之高壓元件製造方法，其中該源極自該上表面向下延伸之深度，大於該第二濃度峰值區。
  20. 如請求項13所述之高壓元件製造方法，其中該半導體層為P型磊晶矽層，並具有阻值45Ohm-cm。
  21. 如請求項18所述之高壓元件製造方法，其中該漂移氧化區包括該CVD氧化結構，且該CVD氧化結構具有厚度400Å-450Å。
  22. 如請求項13所述之高壓元件製造方法，其中該高壓元件為一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor,LDMOS)元件，且具有閘極驅動電壓3.3V，閘極氧化層厚度80Å-100Å。
  23. 如請求項22所述之高壓元件製造方法，其中該LDMOS元件之通道長度為0.18μm。
  24. 如請求項13所述之高壓元件製造方法，其中該第一濃度峰值區由一自我對準製程步驟所形成，其中該自我對準製程步驟包括：蝕刻一多晶矽層以形成該閘極之一導電層；以及以該導電層為遮罩，以一離子植入製程步驟形成該第一濃度峰值區。
  25. 如請求項13所述之高壓元件製造方法，其中一低壓元件形成於該基板上，且該低壓元件之通道長度為0.18μm。
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