CN116723703A - 半导体装置及其制造方法 - Google Patents

Abstract

实施方式提供抑制单元阵列下沉的半导体装置及其制造方法。该装置具备积层体，积层体包含在第1方向相互隔开而积层的多个导电层，具有排列在与第1方向交叉的第2方向的第1、2区域。绝缘部在第1、2区域中在第1、2方向延伸，将多个导电层在与第1、2方向交叉的第3方向分断。多个第1柱状部在第1区域中在第1方向延伸，包含第1半导体层，在多个导电层与第1半导体层的交叉部分形成存储单元。多个第2柱状部在第2区域中在第1方向延伸，包含绝缘体。第3柱状部在第2区域中，在第1方向延伸，包含第2半导体层。触点在第2区域中，设置在多个导电层中的1个导电层，在第1方向延伸。多个第2柱状部沿绝缘部配置在绝缘部的第3方向的两侧。

Description

半导体装置及其制造方法

[关联申请案]

本申请案享有以日本专利申请案2022-30205号(申请日：2022年2月28日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

本实施方式涉及一种半导体装置及其制造方法。

背景技术

NAND(Not AND，与非)型闪速存储器等半导体存储装置存在具有将多个存储单元三维地排列而成的立体型存储单元阵列的情况。在这样的立体型存储单元阵列的形成工序中，存在将积层绝缘膜与牺牲膜而成的积层体中的牺牲膜置换为金属膜(字线)的工序(替换工序)。通过该替换工序，来形成金属膜与绝缘膜的积层体。

在这样的替换工序中，在无存储单元的区域，设置着由氧化硅构成的支柱，以使去除牺牲膜之后的绝缘膜不下沉。然而，有时会因支柱与存储单元的柱状部的热收缩差而导致积层体的一部分下沉。积层体的一部分的下沉会导致产生金属膜(字线)的填埋不良、或者在积层体上残留金属膜的材料的问题。

发明内容

实施方式提供一种能够抑制存储单元阵列的局部性的下沉的半导体装置及其制造方法。

本实施方式的半导体装置具备积层体，该积层体包含在第1方向上相互隔开而积层的多个导电层，且具有排列在与第1方向交叉的第2方向上的第1区域及第2区域。绝缘部在第1区域及第2区域中在第1方向及第2方向上延伸，且将多个导电层在与第1方向及第2方向交叉的第3方向上分断。多个第1柱状部在第1区域中在第1方向上延伸，包含第1半导体层，且在多个导电层与第1半导体层的交叉部分形成存储单元。多个第2柱状部在第2区域中在第1方向上延伸，且包含绝缘体。第3柱状部在第2区域中，在第1方向上延伸，且包含第2半导体层。触点在第2区域中，设置在多个导电层中的1个导电层，且在第1方向上延伸。多个第2柱状部沿着绝缘部配置在绝缘部的第3方向上的两侧。

附图说明

图1是例示第1实施方式的半导体装置的示意立体图。

图2是表示图1中的积层体的示意俯视图。

图3、图4是例示三维构造的存储单元的示意剖视图。

图5是表示存储单元阵列与阶梯部分的交界部的构成例的俯视图。

图6是表示狭缝ST附近的柱状部及绝缘体柱的区域的形成中途的工序的俯视图。

图7～图13是表示第1实施方式的半导体存储装置的制造方法的一例的剖视图。

图14～图16是表示本变化例的图9的光刻工序的一例的俯视图。

图17是表示应用所述实施方式的任一者的半导体存储装置的构成例的框图。

图18是表示存储单元阵列的电路构成的一例的电路图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。在以下的实施方式中，上下方向有时与依据重力加速度的上下方向不同。附图是示意性的图或概念性的图，各部分的比率等未必与实物相同。在说明书与附图中，对与已在出现的附图中叙述过的内容相同的要素标注相同的符号并适当省略详细的说明。

(第1实施方式)

图1是例示第1实施方式的半导体装置(例如，半导体存储装置100a)的示意立体图。图2是表示图1中的积层体2的示意俯视图。在本说明书中，将积层体2的积层方向设为Z方向。将与Z方向交叉，例如正交的1个方向设为Y方向。将分别与Z及Y方向交叉，例如正交的1个方向设为X方向。图3及图4分别是例示三维构造的存储单元的示意剖视图。

如图1～图4所示，第1实施方式的半导体存储装置100a为具有三维构造的存储单元的非易失性存储器。

半导体存储装置100a包含基体部1、积层体2、较深的狭缝ST(板状部3)、较浅的狭缝SHE(板状部4)、及多个柱状部CL。

基体部1包含衬底10、层间绝缘膜11、导电层12及半导体部13。层间绝缘膜11设置在衬底10上。导电层12设置在层间绝缘膜11上。半导体部13设置在导电层12上。

衬底10为半导体衬底，例如硅衬底。硅(Si)的导电型例如为p型。在衬底10的表面区域，例如设置着元件分离区域10i。元件分离区域10i例如为包含氧化硅(SiO₂)的绝缘区域，在衬底10的表面区域划分有效区域AA。在有效区域AA设置晶体管Tr的源极及漏极区域。晶体管Tr构成非易失性存储器的周边电路(CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)电路)。CMOS电路设置在填埋源极层BSL的下方，且设置在衬底10上。层间绝缘膜11例如包含氧化硅，将晶体管Tr绝缘。在层间绝缘膜11内设置着配线11a。配线11a的一部分与晶体管Tr电连接。导电层12包含导电性金属，例如钨(W)。半导体部13例如包含硅。硅的导电型例如为n型。半导体部13由多个层构成，其一部分也可以包含非掺杂硅。另外，也可以省略导电层12及半导体部13的任一者。

导电层12及半导体部13作为存储单元阵列(图2的2m)的共通源极线而发挥功能。导电层12及半导体部13作为一体的导电膜而电连接，也统称为填埋源极层BSL。

积层体2设置在衬底10的上方，且相对于填埋源极层BSL位于Z方向。积层体2是沿着Z方向将多个电极膜(导电层)21及多个绝缘膜22交替地积层而构成。电极膜21包含导电性金属，例如钨。绝缘膜22例如包含氧化硅。绝缘膜22将电极膜21彼此绝缘。因此，电极膜21积层在Z方向(第1方向)且相互电分离。电极膜21及绝缘膜22的各自的积层数为任意。绝缘膜22例如也可以为气隙。在积层体2与半导体部13之间例如设置着绝缘膜2g。绝缘膜2g例如包含氧化硅。绝缘膜2g也可以包含相对介电常数比氧化硅高的高介电体。高介电体例如可为金属氧化物。

电极膜21包含至少1个源极侧选择栅极SGS、多个字线WL、及至少1个漏极侧选择栅极SGD。源极侧选择栅极SGS为源极侧选择晶体管STS的栅极电极。字线WL为存储单元MC的栅极电极。漏极侧选择栅极SGD为漏极侧选择晶体管STD的栅极电极。源极侧选择栅极SGS设置在积层体2的下部区域。漏极侧选择栅极SGD设置在积层体2的上部区域。下部区域是指积层体2的接近基体部1的一侧的区域，上部区域是指积层体2的远离基体部1的一侧的区域。字线WL设置在源极侧选择栅极SGS与漏极侧选择栅极SGD之间。

多个绝缘膜22中将源极侧选择栅极SGS与字线WL绝缘的绝缘膜22的Z方向的厚度，例如也可以比将字线WL与字线WL绝缘的绝缘膜22的Z方向的厚度厚。进而，在最远离基体部1的最上层的绝缘膜22之上，也可以设置覆盖绝缘膜(未图示)。覆盖绝缘膜例如包含氧化硅。

半导体存储装置100a具有串联连接在源极侧选择晶体管STS与漏极侧选择晶体管STD之间的多个存储单元MC。源极侧选择晶体管STS、存储单元MC及漏极侧选择晶体管STD串联连接的构造被称为“存储器串”或者“NAND串”。存储器串例如经由触点Cb而连接于位线BL。位线BL设置在积层体2的上方，且在Y方向上延伸。

在积层体2内，分别设置着多个较深的狭缝ST、及多个较浅的狭缝SHE。较深的狭缝ST在从Z方向观察的俯视时，在X方向上延伸。较深的狭缝ST将积层体2在Y方向上分断。另外，较深的狭缝ST设置在积层体2内，且从积层体2的上端到基体部1在Z方向上贯通积层体2。板状部3为设置在较深的狭缝ST内的配线(图2)。板状部3由通过设置在较深的狭缝ST的内壁的绝缘膜(未图示)而与积层体2电绝缘、且填埋在较深的狭缝ST内并与填埋源极层BSL电连接的导电膜构成。此外，板状部3例如也有时由氧化硅膜等绝缘材料填充。较深的狭缝ST在积层体2内在Z方向上延伸，且将多个电极膜21分断而电分离。

另一方面，较浅的狭缝SHE在从Z方向观察的俯视时，在X方向上延伸。较浅的狭缝SHE在纵截面中，从积层体2的上端到积层体2的中途为止在积层体2内在Z方向上延伸。较浅的狭缝SHE贯通处于设置着漏极侧选择栅极SGD的积层体2的上部区域的1个或多个电极膜21，且将该电极膜21电分离。在较浅的狭缝SHE内，例如设置着板状部4(图2)。板状部4例如为氧化硅。

如图2所示，积层体2包含阶梯部分2s、及存储单元阵列2m。阶梯部分2s设置在积层体2的缘部。存储单元阵列2m由阶梯部分2s夹隔或者包围。较深的狭缝ST从积层体2的一端的阶梯部分2s经过存储单元阵列2m设置到积层体2的另一端的阶梯部分2s为止。较浅的狭缝SHE至少设置在存储单元阵列2m。多个较浅的狭缝SHE在从Z方向观察的俯视时，设置在邻接的较深的狭缝ST间，且相对于较深的狭缝ST大致平行地在X方向上延伸。

多个较深的狭缝ST及多个较浅的狭缝SHE在从Z方向观察的俯视时，相互大致平行地延伸。图2所示的由2个狭缝ST夹隔的积层体2的部分被称为区块(BLOCK)。区块例如构成数据抹除的最小单位。多个较浅的狭缝SHE设置在狭缝ST间的区块内。较浅的狭缝SHE间的积层体2或较深的狭缝ST与较浅的狭缝SHE之间的积层体2被称为指状物。漏极侧选择栅极SGD针对每个指状物而进行分隔。因此，在数据写入及读出时，能够利用漏极侧选择栅极SGD来使区块内的1个指状物为选择状态。

如图3所示，多个柱状部CL分别设置在形成在积层体2内的存储器孔MH内。各柱状部CL在积层体2内在Z方向上延伸，从积层体2的上端贯通积层体2，向积层体2内及填埋源极层BSL内设置。多个柱状部CL分别包含半导体主体210、存储器膜220及芯层230。柱状部CL包含设置在其中心部的芯层230、设置在该芯层230的周围的半导体主体210、及设置在该半导体主体210的周围的存储器膜220。半导体主体210为以在Z方向上延伸的方式设置在积层体2内的半导体部，例如，包含单晶硅、或者多晶硅、非晶硅。半导体主体210与填埋源极层BSL电连接。作为电荷储存部件的存储器膜220在半导体主体210与电极膜21之间具有电荷储存部。从各指状物分别一个一个地选择的多个柱状部CL经由触点Cb而共通连接于1根位线BL。柱状部CL分别例如设置在单元区域(Cell)。

如图4所示，X-Y平面中的存储器孔MH的形状例如为圆或椭圆。在电极膜21与绝缘膜22之间，也可以设置构成存储器膜220的一部分的阻挡绝缘膜21a。阻挡绝缘膜21a例如为氧化硅膜或金属氧化物膜。金属氧化物的1个例为氧化铝。在电极膜21与绝缘膜22之间、及电极膜21与存储器膜220之间也可以设置势垒膜21b。势垒膜21b例如在电极膜21为钨的情况下，例如选择氮化钛。阻挡绝缘膜21a抑制电荷从电极膜21向存储器膜220侧的反向穿隧。势垒膜21b提高电极膜21与阻挡绝缘膜21a的密接性。

作为半导体柱的半导体主体210的形状例如为具有底的筒状。半导体主体210例如包含硅。硅例如为使非晶硅结晶化而成的多晶硅。半导体主体210例如为非掺杂硅。另外，半导体主体210也可以为p型硅。半导体主体210成为漏极侧选择晶体管STD、存储单元MC及源极侧选择晶体管STS的各自的通道。

存储器膜220的除阻挡绝缘膜21a以外的部分设置在存储器孔MH的内壁与半导体主体210之间。存储器膜220的形状例如为筒状。多个存储单元MC在半导体主体210与成为字线WL的电极膜21之间具有存储区域，且在Z方向上积层。存储器膜220例如包含覆盖绝缘膜221、电荷捕获膜222及隧道绝缘膜223。半导体主体210、电荷储存膜222及隧道绝缘膜223分别在Z方向上延伸。

覆盖绝缘膜221设置在绝缘膜22与电荷储存膜222之间。覆盖绝缘膜221例如包含氧化硅。覆盖绝缘膜221在将牺牲膜(未图示)替换为电极膜21时(替换工序)，保护电荷储存膜222以不被蚀刻。覆盖绝缘膜221在替换工序中，也可以从电极膜21与存储器膜220之间去除。在该情况下，如图3及图4所示，在电极膜21与电荷储存膜222之间例如设置阻挡绝缘膜21a。另外，在电极膜21的形成中不利用替换工序的情况下，也可以无覆盖绝缘膜221。

电荷储存膜222设置在阻挡绝缘膜21a及覆盖绝缘膜221与隧道绝缘膜223之间。电荷储存膜222例如包含氮化硅，且在膜中具有捕获电荷的捕获部位。电荷储存膜222中夹隔在成为字线WL的电极膜21与半导体主体210之间的部分作为电荷储存部构成存储单元MC的存储区域。存储单元MC的阈值电压根据电荷储存部中有无电荷或电荷储存部中所捕获的电荷的量来变化。由此，存储单元MC保存信息。

隧道绝缘膜223设置在半导体主体210与电荷储存膜222之间。隧道绝缘膜223例如包含氧化硅、或氧化硅与氮化硅。隧道绝缘膜223为半导体主体210与电荷储存膜222之间的电位势垒。例如，在从半导体主体210向电荷储存部注入电子时(写入动作)及从半导体主体210向电荷储存部注入空穴时(抹除动作)，电子及空穴分别通过(穿隧过)隧道绝缘膜223的电位势垒。

芯层230填埋筒状的半导体主体210的内部空间。芯层230的形状例如为柱状。芯层230例如包含氧化硅，且为绝缘性。

存储单元MC如图3所示，对应设置于多个电极膜21(WL)与柱状部CL的交叉点。

图5是表示存储单元阵列2m与阶梯部分2s的交界部的构成例的俯视图。在存储单元阵列2m，多个柱状部CL设置在存储器孔MH内。此外，图5中虽然缩小比例不同，但表示了图2的虚线框B5的平面布局。

多个柱状部CL分别设置在存储器孔MH内，该存储器孔MH设置在积层体2内。存储器孔MH沿着积层体2的积层方向(Z轴方向)从积层体2的上端贯通积层体2，并向积层体2内及半导体部13内延伸。多个柱状部CL如图3及图4所示，分别包含作为半导体柱的半导体主体210、存储器膜220及芯层230。半导体主体210在积层体2内在其积层方向(Z方向)上延伸，且与半导体部13电连接。存储器膜220在半导体主体210与电极膜21之间，具有电荷储存部。从各指状物分别一个一个地选择的多个柱状部CL经由图1的触点Cb而共通连接于1根位线BL。柱状部CL分别设置在存储单元阵列2m。

在存储单元阵列2m以外的阶梯部分2s中，设置着分接头区域Tap、阶梯区域SSA。分接头区域Tap设置在相对于阶梯区域SSA隔着较深的狭缝ST而在Y方向上邻接的区块BLK。分接头区域Tap也可以在X方向上设置在单元区域彼此之间。阶梯区域SSA同样也可以在X方向上设置在单元区域彼此之间。阶梯区域SSA为设置着多个接触插塞CC的区域。阶梯区域SSA也可以包含将隔着阶梯区域SSA而在X方向上邻接的多个区块BLK的各字线WL电连接的桥接区域。分接头区域Tap为设置着接触插塞C4的区域。接触插塞CC、C4分别例如在Z轴方向上延伸。接触插塞CC分别在Z方向上延伸，例如与电极膜21(也就是说，字线WL)电连接。接触插塞CC设置在电极膜21中的一者。接触插塞C4为了对晶体管Tr供给电源等，例如与配线11a电连接。接触插塞CC、C4例如使用铜、钨等低电阻金属。较浅的狭缝SHE使存储单元阵列2m在X方向上延伸，且将漏极侧选择栅极SGD针对每个指状物而电分离。

此外，选择栅极区域Rsgd为形成连接于漏极侧选择栅极SGD的接触插塞的阶梯区域(阶台区域)。字线区域Rwl为形成连接于字线WL的接触插塞的阶梯区域(阶台区域)。

在接触插塞CC的周围设置着多个柱状部HR。柱状部HR分别设置在孔内，该孔设置在积层体2内。柱状部HR在Z轴方向上延伸且从积层体2的上端贯通积层体2，并向积层体2内及半导体部13内设置。柱状部HR包含多个绝缘体柱HR＿O及多个柱状部HR＿M。

绝缘体柱HR＿O为在阶梯部分2s的积层体2内在Z方向上延伸，且从积层体2的上端贯通积层体2，并向积层体2内及半导体部13内设置的柱状部。

绝缘体柱HR＿O设置在具有电连接于电极膜21(字线WL)的接触插塞CC的阶梯部分2s，在从Z方向观察的俯视时，沿着较深的狭缝ST的Y方向的两侧配置。另外，绝缘体柱HR＿O排列在比柱状部HR＿M深的狭缝ST的附近。例如，如图5所示，绝缘体柱HR＿O配置在较深的狭缝ST的两侧的最近的1列。因此，柱状部HR＿M与较深的狭缝ST仅隔开绝缘体柱HR＿O的量，且以不接触于较深的狭缝ST的方式配置。绝缘体柱HR＿O例如使用氧化硅等绝缘材料。因此，在较深的狭缝ST内的板状部3包括导电膜的情况下，绝缘体柱HR＿O也可以接触于较深的狭缝ST。即便在该情况下，绝缘体柱HR＿O能够抑制板状部3的意外的短路。另外，在下述替换工序中，柱状部HR＿O能够作为狭缝ST的两侧的积层体2的支柱而发挥功能。此外，绝缘体柱HR＿O也可以配置在较深的狭缝ST的两侧的最近的1列的一部分。

柱状部HR＿M设置在具有电连接于电极膜21(字线WL)的接触插塞CC的阶梯部分2s。柱状部HR＿M在从Z方向观察的俯视时，配置在与较深的狭缝ST仅隔开绝缘体柱HR＿O的排列的量的位置。柱状部HR＿M分散配置在较深的狭缝ST的两侧的绝缘体柱HR＿O的排列以外的整个阶梯部分2s。柱状部HR＿M在从Z方向观察的俯视时，优选为大致均等地配置在阶梯部分2s。例如，柱状部HR＿M也可以在邻接的较深的狭缝ST间，大致均等地配置在较深的狭缝ST的两侧的最近的1列以外的区域。由此，在下述替换工序中，柱状部HR＿M能够作为积层体2的支柱良好地发挥功能。另外，柱状部HR＿M可具有与柱状部CL相同的构成。例如，柱状部HR＿M可由图3及图4所示的覆盖绝缘膜221、电荷储存膜222、隧道绝缘膜223、作为第2半导体柱的半导体主体210及芯层230构成。电极膜21例如使用钨等金属膜，覆盖绝缘膜221例如使用氧化铝膜，电荷储存膜222例如使用氮化硅膜，隧道绝缘膜223例如使用氧化硅膜，半导体主体210例如使用硅，以及芯层230使用氧化硅膜。在该情况下，柱状部HR＿M、CL均会具有MANOS(Metal-Al₂O₃-SiN-SiO₂-Silicon)构造。柱状部HR＿M、CL也可以均具有MONOS(Metal-SiO₂-SiN-SiO₂-Silicon)构造。由此，柱状部HR＿M的热膨胀系数或热收缩率与柱状部CL的热膨胀系数或热收缩率大致相等。结果，能够抑制阶梯部分2s的积层体2相对于存储单元阵列2m的积层体2下沉。另外，柱状部HR＿M可经过与柱状部CL相同的工序而同时地形成。

在本实施方式中，绝缘体柱HR＿O设置在较深的狭缝ST的两侧的1列，在其它的阶梯部分2s设置着柱状部HR＿M。因此，绝缘体柱HR＿O与柱状部HR＿M、CL的热膨胀系数的差异或热收缩差不会成为问题，可抑制积层体2的阶梯部分2s的下沉。

另一方面，在绝缘体柱HR＿O与柱状部HR＿M、CL的热膨胀系数的差异或热收缩差不成为问题的范围中，绝缘体柱HR＿O也可以设置在较深的狭缝ST的两侧的n列(n为2以上的整数)。在该情况下，由于能够使柱状部HR＿M与较深的狭缝ST的距离进一步隔开，所以柱状部HR＿M的半导体主体210能够更确实地抑制较深的狭缝ST的意外短路。

图6是表示狭缝ST附近的柱状部HR＿M及绝缘体柱HR＿O的区域的形成中途的工序的俯视图。图6表示了在柱状部HR＿M及绝缘体柱HR＿O的孔的形成工序后，将柱状部HR＿M利用掩模材CM被覆且在绝缘体柱HR＿O的孔内选择性地填埋绝缘材料的工序。

根据本实施方式，在从Z方向观察的俯视时，柱状部HR＿M为大致圆形，绝缘体柱HR＿O为大致椭圆形。绝缘体柱HR＿O为在相对于狭缝ST的延伸方向(X方向)大致垂直的方向(Y方向)上具有长径的大致椭圆形。例如，绝缘体柱HR＿O的长径(Y方向的长度)可为短径(X方向的长度)的约1.2倍。绝缘体柱HR＿O例如由氧化硅膜等绝缘材料构成，所以即便在狭缝ST的内部设置着成为配线的导电体，也不担心产生意外的短络。

此外，图6的虚线圆HRc表示与柱状部HR＿M同样地形成大致圆形的绝缘体柱HR＿O的配置。另外，狭缝区域Rst表示在之后的工序中形成狭缝ST的区域。在图6所示的柱状部HR＿M及绝缘体柱HR＿O的形成工序中，尚未形成狭缝ST。

在利用绝缘材料来填埋绝缘体柱HR＿O的孔时，柱状部HR＿M的孔如下所述，利用掩模材CM被覆。掩模材CM例如使用碳膜。

通过绝缘体柱HR＿O为在Y方向上具有长径的大致椭圆形，来将掩模材CM局部地设置在绝缘体柱HR＿O的孔上，即便将绝缘体柱HR＿O的孔的开口的一部分堵塞，也能够在绝缘体柱HR＿O的孔内充分地填埋绝缘材料。因此，即便使狭缝区域Rst侧的掩模材CM的端部Ecm向狭缝区域Rst侧延长(偏移)某程度，也能够充分地形成绝缘体柱HR＿O。

通过使狭缝区域Rst侧的掩模材CM的端部Ecm向狭缝区域Rst侧延长，而掩模材CM的端部Ecm与柱状部HR＿M的孔向狭缝区域Rst侧较远地隔开，掩模材CM能够充分地被覆柱状部HR＿M的孔。因此，在下述绝缘体柱HR＿O的形成工序中，在利用湿式蚀刻等的溶液处理积层体2a时，能够抑制溶液渗入到掩模材CM与层间绝缘膜之间并到达至柱状部HR＿M的孔。由此，能够抑制柱状部HR＿M的孔内的材料(例如，阻挡绝缘膜21a等)被意外地蚀刻。

如果在柱状部HR＿M的孔内，阻挡绝缘膜21a被蚀刻，那么在柱状部HR＿M由MANOS构造填埋时，导致字线WL短络而产生电流泄漏。

对此，根据本实施方式，由于掩模材CM从柱状部HR＿M的孔向狭缝区域Rst侧更广泛地充分地被覆，所以能够抑制柱状部HR＿M的孔内的材料(例如，阻挡绝缘膜21a等)被蚀刻。因此，能够抑制字线WL的短络，且抑制电流泄漏。

另外，通过绝缘体柱HR＿O为在Y方向上具有长径的大致椭圆形，能够使绝缘体柱HR＿O本身的位置向狭缝区域Rst侧(Y方向)偏移。

如果在绝缘体柱HR＿O如虚线圆HRc所示为与柱状部HR＿M相同的大小的大致圆形的情况下，使绝缘体柱HR＿O向狭缝区域Rst侧(Y方向)偏移，那么柱状部HR＿M与绝缘体柱HR＿O之间的间隙Dc变大。因此，在将积层体的牺牲膜替换为电极膜21的替换工序中，导致去除牺牲膜之后的绝缘膜22下沉或挠曲。

对此，在本实施方式中，通过绝缘体柱HR＿O为在Y方向上具有长径的大致椭圆形，能够使柱状部HR＿M与绝缘体柱HR＿O之间的间隙D＿O比间隙Dc狭窄。由此，在替换工序中，在去除牺牲膜之后，大致椭圆形的绝缘体柱HR＿O能够充分地支撑绝缘膜22，从而能够抑制绝缘膜22的下沉或挠曲。因此，即便使绝缘体柱HR＿O的位置向狭缝区域Rst侧(Y方向)偏移，也不易产生绝缘膜22的下沉的问题。

此外，绝缘体柱HR＿O与狭缝区域Rst重叠，在之后的工序中形成的狭缝ST接触于绝缘体柱HR＿O。然而，由于绝缘体柱HR＿O由氧化硅膜等绝缘材料构成，所以即便与狭缝ST接触也无妨。即便于在狭缝ST内设置着配线的情况下，也由于绝缘体柱HR＿O由绝缘材料构成，所以配线不与其它元件(例如，存储单元)短络。

接下来，对本实施方式的半导体存储装置100a的制造方法进行说明。

图7～图13是表示第1实施方式的半导体存储装置100a的制造方法的一例的剖视图。此外，在图7～图13中，表示阶梯部分2s的狭缝区域Rst的周边区域的截面。另外，为了方便起见，在图7～图13中，表示了在狭缝区域Rst邻接的1个绝缘体柱HR＿O及与其邻接的2个柱状部HR＿M的形成工序。

首先，形成基体部1。接下来，在基体部1的层间绝缘膜11上依次积层导电层P1、牺牲膜S1、导电层P2。导电层P1、P2例如使用掺杂多晶硅等导电材料。牺牲膜S1使用氧化硅膜等绝缘材料。牺牲膜S1在之后的工序中被置换为导电材料(未图示)。由此，导电层P1、P2及代替牺牲膜S1导入的导电材料作为1个填埋源极层BSL而发挥功能。

接下来，在导电层P2上形成绝缘膜22与牺牲膜21s的积层体2a。绝缘膜22例如使用氧化硅膜等绝缘材料。牺牲膜21s例如使用能够相对于绝缘膜22选择性地蚀刻的氮化硅膜等绝缘材料。牺牲膜21s在之后的替换工序中，被置换为电极膜21的导电材料。

在形成下部积层体2aL之后，使用光刻技术及蚀刻技术，形成柱状部HR＿M的下部孔H＿ML及绝缘体柱HR＿O的下部孔H＿OL。下部孔H＿OL的Y方向的宽度比下部孔H＿ML的Y方向的宽度宽。在从Z方向观察的俯视时，下部孔H＿OL可为大致椭圆形。另外，在从Z方向观察的俯视时，下部孔H＿OL与比其它下部孔H＿ML靠狭缝ST的形成区域(狭缝区域)Rst的附近邻接，且沿着未图示的狭缝区域Rst的两侧排列。接下来，在下部孔H＿ML、H＿OL内填埋牺牲膜HR＿MLs、HR＿OLs。牺牲膜HR＿MLs、HR＿OLs例如使用氧化硅膜等绝缘材料。牺牲膜HR＿MLs、HR＿OLs在之后的工序中，在柱状部HR＿M及绝缘体柱HR＿O的形成时被去除。

接下来，在下部积层体2aL上进而积层绝缘膜22与牺牲膜21s，形成上部积层体2aU。由此，获得图7所示的构造。此外，在狭缝区域Rst，尚未形成狭缝ST。

接下来，如图8所示，使用光刻技术及蚀刻技术，将柱状部HR＿M的上部孔H＿MU及绝缘体柱HR＿O的上部孔H＿OU形成在下部孔H＿ML及下部孔H＿OL上。上部孔H＿OU的Y方向的宽度比上部孔H＿MU的Y方向的宽度宽。在从Z方向观察的俯视时，上部孔H＿OU可为大致椭圆形。

与上部孔H＿MU、H＿OU的形成同时，或者接下来将下部孔H＿ML、H＿OL内的牺牲膜HR＿MLs、HR＿OLs去除。由此，上部孔H＿OU与下部孔H＿OL连通，上部孔H＿MU与下部孔H＿ML连通，形成图8所示的孔H＿M及H＿O。虽然未图示，但孔H＿O沿着狭缝区域Rst的两侧排列，且在比孔H＿M更邻接于狭缝区域Rst的附近而配置。接下来，在孔H＿M及H＿O的内壁形成阻挡绝缘膜21a。孔H＿O的Y方向的宽度比孔H＿M的Y方向的宽度宽。在从Z方向观察的俯视时，孔H＿O具有大致椭圆形，孔H＿M具有大致圆形。

接下来，在积层体2a上形成掩模材CM及硬掩模HM。掩模材CM以不填埋孔H＿M及H＿O的方式利用覆盖性较差的材料及沉积方法来形成。例如，掩模材CM使用碳膜，使用等离子体CVD(Chemical Vapor Deposition，化学气相沉积)法来沉积。

接下来，使用光刻技术及蚀刻技术，对硬掩模HM进行加工，将硬掩模HM作为掩模对掩模材CM进行加工。由此，如图9所示，将处于狭缝区域Rst的附近(两侧)的孔H＿O上的硬掩模HM及掩模材CM去除。硬掩模HM及掩模材CM被覆孔H＿O以外的孔H＿M及处于存储单元阵列2m的形成区域的存储器孔(未图示)的上方。

在去除硬掩模HM之后，如图10所示，在孔H＿O内选择性地填埋绝缘材料。绝缘材料例如使用氧化硅膜等绝缘材料。由此，形成绝缘体柱HR＿O。此时，孔H＿O比孔H＿M在Y方向上更宽幅地形成，即便掩模材CM堵塞孔H＿O的开口部的一部分，而孔H＿O也可由绝缘材料充分地填埋。因此，掩模材CM能够向狭缝区域Rst侧更延长。掩模材CM的端部Ecm能够配置在与孔H＿M向狭缝区域Rst侧大幅度隔开的位置。由此，能够使从孔H＿M向狭缝区域Rst侧的掩模材CM的宽度(从孔H＿M端部到掩模材CM的端部Ecm为止的长度)变大。

进而，由于绝缘体柱HR＿O由绝缘材料填埋，所以绝缘体柱HR＿O如上所述，也可以与狭缝ST接触或重叠。因此，也可以使绝缘体柱HR＿O的位置更向狭缝区域Rst侧移动。由此，能够使从孔H＿M向狭缝区域Rst侧的掩模材CM的宽度(从孔H＿M端部到掩模材CM的端部Ecm为止的长度)更大。

接下来，如图11所示，利用湿式蚀刻处理，去除积层体2a上的多余的氧化膜。此时，虽然孔H＿M由覆盖性较差的碳膜等掩模材CM被覆，但是如上所述，从孔H＿M向狭缝区域Rst侧的掩模材CM的宽度变大。因此，抑制蚀刻液通过掩模材CM与积层体2a之间的界面到达至孔H＿M。

如果蚀刻液到达至孔H＿M，那么有可能导致去除孔H＿M的内壁的阻挡绝缘膜21a的上部。该情况会导致之后形成的字线WL间的短络，成为电流泄漏的原因。

对此，在本实施方式中，从孔H＿M向狭缝区域Rst侧的掩模材CM的宽度变大。由此，即便孔H＿M为覆盖性较差的碳膜等，也能够抑制蚀刻液到达至孔H＿M，从而抑制字线WL间的短络及电流泄漏。

接下来，去除掩模材CM，在比孔H＿O更与狭缝区域Rst隔开的孔H＿M内，形成MANOS构造或MONOS构造。由此，如图12所示，在孔H＿M内形成柱状部HR＿M。柱状部HR＿M可与存储器孔(在图12中未图示)的柱状部CL同时形成。

接下来，在积层体2a上形成层间绝缘膜23。层间绝缘膜23例如使用氧化硅膜等绝缘材料。

接下来，使用光刻技术及蚀刻技术，在狭缝区域Rst形成狭缝ST。狭缝ST贯通积层体2a而到达至导电层P1、P1。狭缝ST也可以与绝缘体柱HR＿O的一部分重叠。由此，获得图12所示的构造。

接下来，如图13所示，将牺牲膜S1置换为掺杂多晶硅或金属材料等导电材料，与导电层P1、P2一起作为填埋源极层BSL形成。另外，将牺牲膜21s例如置换为钨等低电阻金属材料，形成电极膜21(替换工序)。由此，积层体2a成为电极膜21与绝缘膜22的积层体2。电极膜21在存储单元阵列2m中作为字线WL而发挥功能。在该替换工序中，由于绝缘体柱HR＿O为在Y方向上具有长径的大致椭圆形，所以即便使绝缘体柱HR＿O的位置向狭缝ST侧偏移，而绝缘体柱HR＿O与柱状部HR＿M之间的间隙D＿O也不那么宽。因此，能够抑制绝缘体柱HR＿O与柱状部HR＿M之间的积层体2a在替换工序中下沉。

接下来，在狭缝ST的内壁形成绝缘膜29，在绝缘膜29的内侧的狭缝ST内填埋配线LI的导电材料。绝缘膜29例如使用氧化硅膜等绝缘材料。配线LI例如使用钨等低电阻金属材料。由此，配线LI作为利用绝缘膜29而与电极膜21电分离且贯通积层体2而电连接于填埋源极层BSL的配线发挥功能。由于绝缘体柱HR＿O由绝缘材料填埋，所以即便狭缝ST与绝缘体柱HR＿O重叠、接触也无妨。

然后，在层间绝缘膜23上形成多层配线层及位线等，完成本实施方式的半导体存储装置100a。此外，半导体存储装置100a也可以通过将形成在不同的衬底的CMOS电路(基体部1)与存储单元阵列2s(积层体2)贴合来形成。

如以上所述，根据本实施方式，通过使柱状部HR＿O为大致椭圆形而使孔H＿O的Y方向的宽度变宽，能够维持替换工序中的积层体2a的支撑功能，且使柱状部HR＿O的位置向狭缝区域Rst侧偏移。由此，能够使狭缝区域Rst侧的掩模材CM的端部Ecm向狭缝区域Rst侧延长。因此，掩模材CM能够充分地被覆柱状部HR＿M的孔H＿M，在绝缘体柱HR＿O的形成工序中，能够抑制蚀刻液渗入到掩模材CM与层间绝缘膜之间而到达至柱状部HR＿M的孔。结果，能够抑制柱状部HR＿M的孔内的材料(例如，阻挡绝缘膜21a等)被蚀刻，从而能够抑制字线WL中的电流泄漏。

另外，在阶梯部分2s中，处于狭缝ST的两侧的绝缘体柱HR＿O以外的柱状部HR＿M具有与存储单元阵列2m的柱状部CL相同的构成(例如，MANOS或MONOS)。因此，能够抑制由热膨胀系数或热收缩率的差异所致的积层体2的下沉。

此外，只要积层体2的下沉不成为问题，则绝缘体柱HR＿O也可以在狭缝ST的两侧仅设置1列，但也可以在狭缝ST的两侧设置n列(n为2以上的整数)。另外，柱状部HR＿M如果热膨胀系数或热收缩率为相同程度，那么也可以为与柱状部CL不同的构造。例如，柱状部HR＿M也可以由导电体柱构成，该导电体柱由钨等金属材料构成。

(变化例)

在图9的掩模材CM及硬掩模HM的形成工序的光刻技术中，难以将仅使孔H＿O开口的光阻剂对准。

因此，在本变化例中，在阶梯部分2s的狭缝区域Rst的端部形成对准标记用的孔H＿A。

图14～图16是表示本变化例的图9的光刻工序的一例的俯视图。图14表示形成在存储单元阵列2m的区域的存储器孔MH、与设置在阶梯部分2s的孔H＿M、H＿O。在该阶段中，尚未形成掩模材CM及硬掩模HM。

选择栅极区域Rsgd为形成连接于漏极侧选择栅极SGD的接触插塞的阶梯区域(阶台区域)。字线区域Rwl为形成连接于字线WL的接触插塞的阶梯区域(阶台区域)。这些接触插塞相当于图5的CC。

开口区域Rcm为在之后的工序中形成的掩模材CM的开口区域。开口区域Rcm使对准标记用的孔H＿A及绝缘体柱HR＿O的孔H＿O露出。也就是说，开口区域Rcm使阶梯部分2s中的狭缝区域Rst及与狭缝区域Rst的两侧邻接的孔H＿O、H＿A露出。

此处，孔H＿A利用与绝缘体柱HR＿O的孔H＿O相同的工序同时形成。因此，孔H＿A可为与孔H＿O相同的构成。但是，孔H＿A只要作为对准标记而发挥功能即可，所以在从Z方向观察的俯视时，既可以为与孔H＿O相同的形状，也可以为与孔H＿O不同的形状。在从Z方向观察的俯视时，孔H＿A例如既可以为大致椭圆形，也可以为大致圆形、大致多边形。在之后的工序中，在孔H＿A中在与孔H＿O相同的工序中填埋绝缘材料。由此，形成具有与绝缘体柱HR＿O相同的构成的绝缘体柱HR＿A。

接下来，如参照图9所说明，在存储单元阵列2m及阶梯部分2s上沉积掩模材CM及硬掩模HM的材料。

接下来，如图15所示，利用光刻技术在硬掩模HM上形成将开口区域Rcm开口的抗蚀膜PR。此时，检查抗蚀膜PR的开口区域Rcm的位置，验证抗蚀膜PR的对准偏移。

在该阶段中，孔H＿M、H＿O虽然平面形状不同但是为大致相同大小，且规则地排列，所以难以发现抗蚀膜PR的对准偏移。

因此，在本变化例中，在阶梯部分2s的狭缝区域Rst的端部设置对准标记用的孔H＿A。孔H＿A配置在阶梯部分2s的字线区域Rwl的外侧，且处于与其它孔H＿O、H＿M向X方向偏移的位置。孔H＿A在狭缝区域Rst的延伸方向上，设置在狭缝区域Rst的外侧。因此，孔H＿A能够与其它孔H＿O、H＿M区别而容易识别。通过能够识别孔H＿A的位置，能够容易地验证开口区域Rcm的位置是否处于正确的位置。结果，能够容易地发现抗蚀膜PR的对准偏移。

此外，如本变化例所述，也可以相对于各狭缝区域Rst设置1个孔H＿A(绝缘体柱HR＿A)。然而，也可以相对于各狭缝区域Rst设置多个孔H＿A(绝缘体柱HR＿A)。

接下来，如参照图10～图12所说明，将抗蚀膜PR用作掩模对硬掩模HM进行加工，将硬掩模HM用作掩模对掩模材CM进行加工。接下来，将掩模材CM用作掩模，在孔H＿O、H＿A内选择性地填埋绝缘材料。由此，在孔H＿A的位置形成绝缘体柱HR＿A。在从Z方向观察时，绝缘体柱HR＿A设置在狭缝ST的延伸方向(X方向)上的狭缝ST(绝缘膜29及配线LI)的端部的外侧。

在去除掩模材CM之后，在孔H＿M、存储器孔MH内形成柱状部CL。由此，获得图16所示的构造。

接下来，如图12所示，在狭缝区域Rst形成狭缝ST，如图13所示，在狭缝ST内形成绝缘膜20及配线LI。然后，与第1实施方式相同地，形成多层配线层及位线等，完成本变化例的半导体存储装置100a。

如此，在本变化例中，在阶梯部分2s的狭缝区域Rst的端部设置着对准标记用的孔H＿A。由于能够容易地识别孔H＿A的位置，所以能够容易地验证开口区域Rcm的位置是否处于正确的位置。结果，能够容易地发现抗蚀膜PR的对准偏移。

另外，根据本变化例，通过以狭缝区域Rst的端部中的孔H＿A为基准，能够容易地检查阶梯部分2s的端部。

另外，孔H＿A利用与孔H＿O相同的工序形成，绝缘体柱HR＿A利用与绝缘体柱HR＿O相同的工序形成。因此，不会增加由孔H＿A的追加所致的成本。

第2实施方式的其它构成及制造方法可与第1实施方式的构成及制造方法相同。因此，第2实施方式也能够获得与第1实施方式相同的效果。

图17是表示应用所述实施方式的任一者的半导体存储装置的构成例的框图。半导体存储装置100a为能够非易失地存储数据的NAND型闪速存储器，且由外部的存储器控制器1002来控制。半导体存储装置100a与存储器控制器1002之间的通信例如支持NAND接口标准。

如图17所示，半导体存储装置100a例如具备存储单元阵列MCA、指令寄存器1011、地址寄存器1012、定序器1013、驱动器模块1014、行解码器模块1015、及感测放大器模块1016。

存储单元阵列MCA包含多个区块BLK(0)～BLK(n)(n为1以上的整数)。区块BLK为能够非易失地存储数据的多个存储单元的集合，例如用作数据的抹除单位。另外，在存储单元阵列MCA设置着多个位线及多个字线。各存储单元例如和1根位线与1根字线建立关联。关于存储单元阵列MCA的详细的构成将在下文叙述。

指令寄存器1011保存半导体存储装置100a从存储器控制器1002接收到的指令CMD。指令CMD例如包含使定序器1013执行读出动作、写入动作、抹除动作等的命令。

地址寄存器1012保存半导体存储装置100a从存储器控制器1002接收到的地址信息ADD。地址信息ADD例如包含区块地址BA、页地址PA、及列地址CA。例如，区块地址BA、页地址PA、及列地址CA分别用于选择区块BLK、字线、及位线。

定序器1013控制整个半导体存储装置100a的动作。例如，定序器1013基于保存在指令寄存器1011中的指令CMD，控制驱动器模块1014、行解码器模块1015、及感测放大器模块1016等，执行读出动作、写入动作、抹除动作等。

驱动器模块1014产生读出动作、写入动作、抹除动作等中所使用的电压。而且，驱动器模块1014例如基于保存在地址寄存器1012中的页地址PA，对与所选择的字线对应的信号线施加所产生的电压。

行解码器模块1015具备多个行解码器。行解码器基于保存在地址寄存器1012中的区块地址BA，选择对应的存储单元阵列MCA内的1个区块BLK。而且，行解码器例如将施加到与所选择的字线对应的信号线的电压传送到所选择的区块BLK内的所选择的字线。

感测放大器模块1016在写入动作中，根据从存储器控制器1002接收到的写入数据DAT，对各位线施加所期望的电压。另外，感测放大器模块1016在读出动作中，基于位线的电压来判定存储单元存储的数据，将判定结果作为读出数据DAT传送到存储器控制器1002。

以上所说明的半导体存储装置100a及存储器控制器1002也可以通过它们的组合来构成1个半导体装置。作为这样的半导体装置，例如可列举像SD^TM(secure digital touchmemory，安全数码接触式存储器)卡一样的存储卡或SSD(solid state drive，固态驱动器)等。

图18是表示存储单元阵列MCA的电路构成的一例的电路图。抽出存储单元阵列MCA中所包含的多个区块BLK中的1个区块BLK。如图18所示，区块BLK包含多个串组SU(0)～SU(k)(k为1以上的整数)。

各串组SU包含分别与位线BL(0)～BL(m)(m为1以上的整数)建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT(0)～MT(15)、以及选择晶体管ST(1)及ST(2)。存储单元晶体管MT包含控制栅极及电荷储存层，且非易失地保存数据。选择晶体管ST(1)及ST(2)分别用于选择各种动作时的串组SU。

在各NAND串NS中，存储单元晶体管MT(0)～MT(15)串联连接。选择晶体管ST(1)的漏极连接于建立关联的位线BL，选择晶体管ST(1)的源极连接于串联连接的存储单元晶体管MT(0)～MT(15)的一端。选择晶体管ST(2)的漏极连接于串联连接的存储单元晶体管MT(0)～MT(15)的另一端。选择晶体管ST(2)的源极连接于源极线SL。

在相同的区块BLK中，存储单元晶体管MT(0)～MT(15)的控制栅极分别共通连接于字线WL(0)～WL(7)。串组SU(0)～SU(k)中的各自的选择晶体管ST(1)的栅极分别共通连接于选择栅极线SGD(0)～SGD(k)。选择晶体管ST(2)的栅极共通连接于选择栅极线SGS。

在以上所说明的存储单元阵列MCA的电路构成中，位线BL由在各串组SU中分配有相同的列地址的NAND串NS共有。源极线SL例如在多个区块BLK间共有。

在1个串组SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如被称为单元组CU。例如，将包含分别存储1位数据的存储单元晶体管MT的单元组CU的存储容量定义为“1页数据”。单元组CU根据存储单元晶体管MT所存储的数据的位数，可具有2页数据以上的存储容量。

此外，本实施方式的半导体存储装置100a所具备的存储单元阵列MCA不限定于以上所说明的电路构成。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST(1)及ST(2)的个数可分别设计为任意的个数。各区块BLK所包含的串组SU的个数可设计为任意的个数。

对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样地包含在权利要求书中所记载的发明及与其相等的范围中。

[符号的说明]

100a 半导体存储装置

1 基体部

2 积层体

ST 较深的狭缝

SHE 较浅的狭缝

CL 柱状部

2m 存储单元阵列

2s 阶梯部分

HR＿O 绝缘体柱

HR＿O、HR＿M 柱状部。

Claims (10)

1.一种半导体装置，具备：

积层体，包含在第1方向上相互隔开而积层的多个导电层，且具有排列在与所述第1方向交叉的第2方向上的第1区域及第2区域；

绝缘部，在所述第1区域及所述第2区域中在所述第1方向及所述第2方向上延伸，且将所述多个导电层在与所述第1方向及所述第2方向交叉的第3方向上分断；

多个第1柱状部，在所述第1区域中在所述第1方向上延伸，包含第1半导体层，且在所述多个导电层与所述第1半导体层的交叉部分形成存储单元；

多个第2柱状部，在所述第2区域中在所述第1方向上延伸，且包含绝缘体；

第3柱状部，在所述第2区域中，在所述第1方向上延伸，且包含第2半导体层；及

触点，在所述第2区域中，设置在所述多个导电层中的1个导电层，且在所述第1方向上延伸；

所述多个第2柱状部沿着所述绝缘部配置在所述绝缘部的所述第3方向上的两侧。

2.根据权利要求1所述的半导体装置，其中所述多个第2柱状部排列在所述第2区域中比所述第3柱状部更靠所述绝缘部的附近。

3.根据权利要求1或2所述的半导体装置，其中所述多个第2柱状部排列在所述第2区域中最接近所述绝缘部的两侧的至少1列。

4.根据权利要求1或2所述的半导体装置，其中所述第1柱状部包含在所述第1区域中在所述积层体的所述第1方向上延伸且设置在存储器孔的内壁的第1绝缘膜、第1电荷储存膜、第2绝缘膜、及第1半导体层。

5.根据权利要求1或2所述的半导体装置，其中所述第3柱状部包含在所述第2区域中在所述积层体的所述第1方向上延伸且设置在存储器孔的内壁的第3绝缘膜、第2电荷储存膜、第4绝缘膜、及第2半导体层。

6.根据权利要求1或2所述的半导体装置，其中所述第3柱状部配置在所述第2区域中最接近所述绝缘部的两侧的至少1列以外的区域。

7.根据权利要求1或2所述的半导体装置，其中所述第3柱状部具有与所述第1柱状部相同的构成。

8.根据权利要求1或2所述的半导体装置，其中在从所述第1方向观察时，所述第2柱状部为在相对于所述绝缘部的延伸方向大致正交的第2方向上具有长径的大致椭圆形状。

9.根据权利要求1或2所述的半导体装置，其还具备第4柱状部，该第4柱状部在从所述第1方向观察时，以与所述第2柱状部及所述第3柱状部不同的周期设置在所述绝缘部的延伸方向上的所述绝缘部的端部的外侧。

10.一种半导体装置的制造方法，具备：

通过在第1方向上交替地积层多个第1绝缘膜与多个第1牺牲膜而形成积层体；

形成贯通所述积层体的多个孔；

在所述多个孔中，沿着在所述积层体内在所述第1方向上延伸且将所述多个导电层分断的绝缘部的形成区域的两侧排列的多个第1孔内选择性地填埋绝缘材料而形成多个第2柱状部；

在所述多个孔中，处于形成存储单元的第1区域的存储器孔内，形成包含第1半导体层的多个第1柱状部；

在所述多个孔中，处于比所述第1孔更远离所述绝缘部的形成区域的第2孔内，形成包含第2半导体层的第3柱状部；及

将所述多个第1牺牲膜置换为多个导电层。