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CN111509041B - 半导体器件及其制造方法 - Google Patents

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CN111509041B CN202010305967.6A CN202010305967A CN111509041B CN 111509041 B CN111509041 B CN 111509041B CN 202010305967 A CN202010305967 A CN 202010305967A CN 111509041 B CN111509041 B CN 111509041B
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Abstract

本揭露是关于一半导体器件及其制造方法。所述半导体器件包含：衬底、经掺杂III‑V族层、闸极导体、场板、第一钝化层及第二钝化层。所述经掺杂III‑V族层设置于所述衬底上。所述闸极导体设置于所述经掺杂III‑V族层上。所述场板设置于所述闸极导体上。所述第一钝化层位于所述场板与所述闸极导体之间。所述第二钝化层位于所述场板与所述第一钝化层之间。

Description

半导体器件及其制造方法
技术领域
本揭露是关于一半导体器件及其制造方法，特别是关于具有经掺杂III-V族层及钝化层的一半导体器件。
背景技术
包括直接能隙(direct bandgap)半导体的组件，例如包括三五族材料或III-V族化合物(Category:III-V compounds)的半导体组件，由于其特性而可在多种条件或环境(例如不同电压、频率)下操作(operate)或运作(work)。
上述半导体组件可包括异质接面双极晶体管(heterojunction bipolartransistor，HBT)、异质接面场效晶体管(heterojunction field effect transistor，HFET)、高电子迁移率晶体管(high-electron-mobility transistor，HEMT)、异质接面二极管(heterojunction diode)或调变掺杂场效晶体管(modulation-doped FET，MODFET)等。
作为第三代半导体材料的典型代表，宽禁带半导体氮化镓(GaN)具有许多硅材料所不具备的优异性能，是高频、高压、高温和大功率应用的优良半导体材料，在民用和商用领域具有广阔的应用前景。
发明内容
本公开的一些实施例提供一种半导体器件，所述半导体器件包含衬底、经掺杂III-V族层、闸极导体、场板、第一钝化层及第二钝化层。所述经掺杂III-V族层设置于所述衬底上。所述闸极导体设置于所述经掺杂III-V族层上。所述场板设置于所述闸极导体上。所述第一钝化层位于所述场板与所述闸极导体之间。所述第二钝化层位于所述场板与所述第一钝化层之间。
本公开的一些实施例提供一种半导体器件，所述半导体器件包含衬底、经掺杂III-V族层、闸极导体、第一钝化层及第二钝化层。所述经掺杂III-V族层设置于所述衬底上。所述闸极导体设置于所述经掺杂III-V族层上。所述第一钝化层设置于所述经掺杂III-V族层上。所述第二钝化层设置于所述第一钝化层上。
附图说明
当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1所示为根据本案的某些实施例的一半导体器件的侧视图；
图2所示为根据本案的某些实施例的一半导体器件的侧视图；
图3所示为根据本案的某些实施例的一半导体器件的侧视图；
图4所示为根据本案的某些实施例的一半导体器件的侧视图；
图5a、图5b、图5c及图5d所示为制造根据本案的某些实施例的一半导体器件的操作。
具体实施方式
以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不意欲为限制性的。在本公开中，在以下描述中对第一特征形成在第二特征上或上方的叙述可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应了解，本公开提供的许多适用概念可实施在多种具体环境中。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。
直接能隙材料，例如III-V族化合物，可包括但不限于，例如砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化铟镓(InGaAs)、砷化铝镓(InAlAs)等。
形成在衬底上的外延层(epitaxy layer)可能因为晶格不匹配、热膨胀系数不匹配(coefficient of thermal expansion(CTE)mismatch)或其他因素而产生差排(dislocation)或其他晶体缺陷。晶体缺陷可能在外延层表面引起表面态(surfacestate)，进而导致表面漏电，电流崩塌等问题。
为了减少由晶体缺陷引起的表面态(surface state)，可在外延层(III-V族层)上形成一层钝化层。钝化层材料一般可分为低介电常数(low-k)介质材料和高介电常数(high-k)介质材料。低k介质材料可包含相较于二氧化硅(SiO2)具有一较低介电常数之材料。而高k介质材料是可包含相较于二氧化硅(SiO2)具有一较高介电常数之材料。
仅在外延层形成单一的低k介质层(或钝化层)将使放置于钝化层上方的场板对二维电子气(Two-dimensional electron gas，2DEG)的屏蔽能力变差。举例来说，采用单一的低k介质层将使场板对在HEMT的沟道层中的2DEG的屏蔽能力变差，并使闸极与汲极之间之寄生电容(Cgd)相对较大，导致半导体器件之弥勒电荷比(Miller charge ratio Qgd/Qgs)大于1，可能产生误开启的问题。此处Qgd是指半导体器件的闸极与汲极之间的电荷量，而Qgs是指半导体器件的闸极与源极之间的电荷量。
另一方面，若仅在外延层形成单一的高k介质材料层(或钝化层)，由于高k介质材料具有相对较多的晶体缺陷，高k介质材料层与外延层之间的界面的捕获(trapping)特性较差，容易发生电流崩塌。
本案提出具有两层或两层以上钝化层结构的半导体器件。在一些实施例中，形成在外延材料上的第一钝化层可采用低k介质材料，而形成在第一钝化层上的第二钝化层可采用高k介质材料。
形成在外延材料上具有低k介质材料的第一钝化层可以减少第一钝化层和外延层界面的缺陷，优化界面的捕获特性以防止发生电流崩塌。形成在第一钝化层上具有高k介质材料的第二钝化层则可以增强场板对2DEG的屏蔽能力，使弥勒电荷比Qgd/Qgs小于1，以防止半导体器件被误开启。低k介质材料层的厚度及k值、高k介质材料层的厚度及k值、以及场板本身的长度都会影响到场板对2DEG的屏蔽能力。
图1所示为根据本案的某些实施例的一半导体器件1的侧视图。
如图1所示，半导体器件1可包括衬底19、III-V族层181、III-V族层182、介电层17、经掺杂III-V族层16、源极导体15、钝化层141、钝化层142、闸极导体13、场板12及汲极导体11。
衬底19可包括，例如但不限于，硅(Si)、经掺杂硅(doped Si)、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)、或其他半导体材料。衬底19可包括，例如但不限于，蓝宝石(sapphire)、绝缘层上覆硅(silicon on insulator，SOI)或其他适合的材料。在一些实施例中，衬底19还可包括经掺杂区域(图1未标示)，例如p阱(p-well)、n阱(n-well)等。
III-V族层181可设置于衬底19上。在半导体器件1中，III-V族层181可作为沟道层。III-V族层181可具有电子信道区域。电子信道区域可包括2DEG区域，2DEG区域一般容易在异质结构中获得，在2DEG区域中，电子气可以自由在二维方向移动，而在第三维上受到限制。
III-V族层181可包括，例如但不限于，III族氮化物，例如化合物InxAlyGa1-x-yN，其中x+y≦1。III族氮化物还可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。
III-V族层182可设置于III-V族层181上。在半导体器件1中，III-V族层182可作为势垒层。III-V族层182可包括，例如但不限于，III族氮化物，例如化合物InxAlyGa1-x-yN，其中x+y≦1。III族氮化物还可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。III-V族层182可具有较III-V族层181相对较大的能带间隙(bandgap)。例如，III-V族层181可包括GaN层，GaN可具有约3.4V的能带间隙。III-V族层182可包括AlGaN，AlGaN可具有约4V的能带间隙。2DEG区域通常在能带间隙较小的层(例如GaN)中形成。III-V族层182及III-V族层181之间形成异质接面(heterojunction)，不同氮化物的异质接面的极化现象(polarization)在III-V族层181中形成2DEG区域。III-V族层181可提供或移除2DEG区域中的电子，进而可控制半导体器件1的导通。
经掺杂III-V族层16可设置于衬底19上。经掺杂III-V族层16可设置于III-V族层181上。经掺杂III-V族层16可设置于III-V族层182上。
经掺杂III-V族层16可包括，例如但不限于，经掺杂氮化镓(doped GaN)、经掺杂氮化铝镓(doped AlGaN)、经掺杂氮化铟镓(doped InGaN)、及其他经掺杂的III-V族化合物。经掺杂III-V族层16可包括，例如但不限于，p型掺杂物(dopant)或其他掺杂物。在一些实施例中，例示性掺杂物可包括，例如但不限于，镁(Mg)、锌(Zn)、镉(Cd)、硅(Si)、锗(Ge)等。
闸极导体13可设置于经掺杂III-V族层16上。在半导体器件1中，闸极导体13可经组态以控制III-V族层181中的2DEG。在一些实施例中，闸极导体13可包括，例如但不限于，难熔金属(refractory metal)或其化合物。举例来说，闸极导体13可包括，例如但不限于，铌(Nb)、钼(Mo)、钽(Ta)、钨(W)、铼(Re)、钛(Ti)、钒(V)、铬(Cr)、锆(Zr)、铪(Hf)、钌(Ru)、锇(Os)、铱(Ir)等金属或该等金属的化合物，例如氮化钽(TaN)、氮化钛(TiN)、碳化钨(WC)等。
闸极导体13可与经掺杂III-V族层16直接接触。闸极导体13可与经掺杂III-V族层16电性连接。
钝化层141可设置于闸极导体13上。钝化层141可围绕闸极导体13。钝化层141可覆盖闸极导体13。钝化层141可围绕经掺杂III-V族层16。钝化层141可覆盖经掺杂III-V族层16。钝化层141可设置于III-V族层182上。钝化层141可位于场板12与闸极导体13之间。钝化层141可位于钝化层142与闸极导体13之间。在一些实施例中，钝化层141可包括，例如但不限于，氧化物(oxides)或氮化物(nitrides)，例如氮化硅(Si3N4)、氧化硅(SiO2)等。钝化层141可包括，例如但不限于，氧化物及氮化物的复合层，例如Al2O3/SiN、Al2O3/SiO2、Al2O3/Si3N4、AlN/SiN、AlN/SiO2、AlN/Si3N4等。
钝化层142可设置于钝化层141上。钝化层142可围绕闸极导体13。钝化层142可覆盖闸极导体13。钝化层142可围绕经掺杂III-V族层16。钝化层142可覆盖经掺杂III-V族层16。钝化层142可围绕钝化层141。钝化层142可覆盖钝化层141。钝化层142可设置于III-V族层182上。钝化层142可位于场板12与闸极导体13之间。钝化层142可位于场板12与钝化层141之间。在一些实施例中，钝化层142可包括，例如但不限于，氧化物或氮化物，例如氮化硅(Si3N4)、氧化硅(SiO2)等。钝化层142可包括，例如但不限于，氧化物及氮化物的复合层，例如Al2O3/SiN、Al2O3/SiO2、Al2O3/Si3N4、AlN/SiN、AlN/SiO2、AlN/Si3N4等。
应注意的是，钝化层141的介电常数可与钝化层142的介电常数不同。应注意的是，钝化层141的介电常数可小于钝化层142的介电常数。应注意的是，钝化层141可具有相对低的介电常数的材料且钝化层142可具有相对高的介电常数的材料。在一些实施例中，钝化层141可包括SiO2且钝化层142可包括Si3N4。应注意的是，钝化层141和钝化层142可均在闸极导体13与场板12之间。应注意的是，钝化层141和钝化层142可均在场板12下方。
邻接III-V族层182的钝化层141可使用低k介质材料以减少钝化层141和III-V族层182的缺陷，进而防止发生电流崩塌；且邻接场板12的钝化层142可使用高k介质材料以增强场板12对2DEG的屏蔽能力。邻接闸极导体13的钝化层141可使用低k介质材料以减少钝化层141和闸极导体13的缺陷，进而防止发生电流崩塌；且邻接场板12的钝化层142可使用高k介质材料以增强场板12对2DEG的屏蔽能力。
半导体器件1还可包括其他导体结构。例如，半导体器件1还可包括设置于衬底19上的汲极导体11、源极导体15或其他导体结构。虽然汲极导体11与源极导体15在图1中分别地设置在闸极导体13的两侧，但汲极导体11、源极导体15与闸极导体13的可因设计需求而在本案其他实施例中有不同的配置。
汲极导体11可设置于III-V族层182上。汲极导体11可为钝化层141所围绕。汲极导体11可为钝化层142所围绕。汲极导体11可为介电层17所覆盖。汲极导体11可包括，例如但不限于，导体材料。导体材料可包括，例如但不限于，金属、合金、经掺杂半导体材料(例如经掺杂多晶硅(doped crystalline silicon))或其他合适的导体材料。
源极导体15可设置于III-V族层182上。源极导体15可为钝化层141所围绕。源极导体15可为钝化层142所围绕。源极导体15可为介电层17所覆盖。源极导体15可包括，例如但不限于，导体材料。导体材料可包括，例如但不限于，金属、合金、经掺杂半导体材料(例如经掺杂多晶硅)或其他合适的导体材料。
场板(field plate)12可设置于钝化层141上。场板12可设置于钝化层142上。场板12可为零电位。场板12可直接接触源极导体15。场板12可透过其他导体结构以连接源极导体15。在一些实施例中，场板12可与源极导体15电连接。场板12可包括导体材料。场板12可包含金属、合金、或其他合适的导体材料。在一些实施例中，场板12的材料可与汲极导体11和源极导体15的材料不同。
介电层17可设置于钝化层142上。介电层17可覆盖钝化层142。介电层17可设置于汲极导体11上。介电层17可包围汲极导体11。介电层17可设置于源极导体15上。介电层17可包围源极导体15。介电层17可设置于场板12上。介电层17可包围场板12。介电层17可作为层间介电层。介电层17可包括介电材料。介电层17可包含氮化物。介电层17可包含，例如但不限于，氮化硅(Si3N4)。介电层17可包含氧化物。介电层17可包含，例如但不限于，氧化硅(SiO2)。介电层37可用于防止水气等外界物质进入器件。介电层37可用于承受封装切割的机械应力，进而保护器件。
在一些实施例中，III-V族层181因为在闸极导体13下方已产生实际的信道(电子信道区域)，在闸极导体13为零偏压状态下预设是开启状态(ON状态)，这样的器件又可称为空乏型(depletion mode)器件。
与空乏型器件相对的为增强型(enhancement mode)器件。增强型器件在当闸极导体13为零偏压状态下预设是关闭状态(OFF状态)。
图2所示为根据本案的某些实施例的一半导体器件2的侧视图。
如图2所示，半导体器件2可包括衬底19、III-V族层181、III-V族层182、介电层17、经掺杂III-V族层16、源极导体15、钝化层141、钝化层142、钝化层143、闸极导体13、场板12及汲极导体11。
半导体器件2的特征大致与图1中的半导体器件1相同。半导体器件2与图1中的半导体器件1的差异在于半导体器件2更包括钝化层143。
钝化层143可设置于钝化层141上。钝化层143可围绕闸极导体13。钝化层143可覆盖闸极导体13。钝化层143可围绕经掺杂III-V族层16。钝化层143可覆盖经掺杂III-V族层16。钝化层143可围绕钝化层141。钝化层143可覆盖钝化层141。钝化层143可设置于III-V族层182上。钝化层143可位于场板12与闸极导体13之间。钝化层143可位于场板12与钝化层141之间。钝化层143可设置于钝化层142下。钝化层143可被钝化层142所围绕。钝化层143可被钝化层142所覆盖。钝化层143可设置于钝化层141与钝化层142之间。钝化层143可设置于闸极导体13上且于钝化层141与钝化层142之间。钝化层143可设置于场板12下且于钝化层141与钝化层142之间。在一些实施例中，钝化层143可包括，例如但不限于，氧化物或氮化物，例如氮化硅(Si3N4)、氧化硅(SiO2)等。钝化层143可包括，例如但不限于，氧化物及氮化物的复合层，例如Al2O3/SiN、Al2O3/SiO2、Al2O3/Si3N4、AlN/SiN、AlN/SiO2、AlN/Si3N4等。
应注意的是，钝化层143的介电常数可与钝化层141的介电常数不同。应注意的是，钝化层143的介电常数可与钝化层142的介电常数不同。应注意的是，钝化层143的介电常数可大于钝化层141的介电常数。应注意的是，钝化层143的介电常数可大于钝化层142的介电常数。应注意的是，钝化层143的介电常数可小于钝化层142的介电常数。应注意的是，钝化层143的介电常数可小于钝化层142的介电常数且大于钝化层141的介电常数。应注意的是，在钝化层141具有相对低的介电常数的材料且钝化层142具有相对高的介电常数的材料的情况下，钝化层143的介电常数可大于钝化层142的介电常数。在一些实施例中，钝化层141可包括SiO2、钝化层142可包括Al2O3且钝化层143可包括Si3N4。应注意的是，钝化层141、钝化层142和钝化层143可均在闸极导体13与场板12之间。
虽然图2描绘半导体器件2可具有3个钝化层，但本案不限于此。在一些实施例中，半导体器件2可包括多于3个钝化层。在一些实施例中，半导体器件2可包括多于3个钝化层于闸极导体13与场板12之间。举例来说，于闸极导体13与场板12之间可具有4个钝化层，所述4个钝化层可具有不同介电常数，其中与闸极导体13邻接的钝化层的介电常数可小于与场板12邻接的钝化层的介电常数。举例来说，于闸极导体13与场板12之间可具有n个钝化层，所述n个钝化层可具有不同介电常数，其中与闸极导体13邻接的钝化层的介电常数可小于与场板12邻接的钝化层的介电常数。举例来说，于闸极导体13与场板12之间可具有n个钝化层，所述n个钝化层可具有不同介电常数，其中从闸极导体13至场板12的方向上，所述n个钝化层的介电常数可逐层递增。举例来说，于闸极导体13与场板12之间可具有n个钝化层，所述n个钝化层可具有不同介电常数，其中不与闸极导体13且不与场板12邻接的钝化层可具有最小的介电常数。举例来说，于闸极导体13与场板12之间可具有n个钝化层，所述n个钝化层可具有不同介电常数，其中不与闸极导体13且不与场板12邻接的钝化层可具有最大的介电常数。
图3所示为根据本案的某些实施例的一半导体器件3的侧视图；
如图3所示，半导体器件3可包括衬底39、超晶格层381、III-V族层382、金属层371、闸极导体372、经掺杂III-V族层36、源极导体351、互连结构(interconnect structure)352、钝化层341、钝化层342、场板321、场板322、场板323、汲极导体311及互连结构312。
衬底39可包括，例如但不限于，硅(Si)、经掺杂硅(doped Si)、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)、或其他半导体材料。衬底39可包括，例如但不限于，蓝宝石(sapphire)、绝缘层上覆硅(silicon on insulator，SOI)或其他适合之材料。在一些实施例中，衬底39还可包括经掺杂区域(图3未标示)，例如p阱(p-well)、n阱(n-well)等。衬底39可具有一有源面(active layer)及与有源面相对的背面。有源面上方可形成集成电路。
超晶格层381可设置于衬底39上。超晶格层381可位于衬底39与III-V族层382之间。
超晶格层381可包含单一层结构(single-layer structure)。超晶格层381可包括多层结构(multi-layer structure)或复数层堆迭(multi-layer stack)，例如AlN/GaN对的复数迭层。在一些实施例中，超晶格层381可降低半导体器件3的应力(stress)。在一些实施例中，超晶格层381可降低半导体器件3的张应力(tensile stress)。在一些实施例中，超晶格层381可捕获从衬底39衬底扩散至III-V族层382的电子，进而提升器件效能与可靠性。在一些实施例中，超晶格层381可提高崩溃电压(breakdown voltage)。在一些实施例中，半导体器件3还可包括设置于衬底39与超晶格层381之间的缓冲层(buffer layer)(图3未绘示)。在一些实施例中，缓冲层可用以促进衬底39与超晶格层381之间的晶格匹配(latticematch)。在一些实施例中，缓冲层可包括(但不限于)氮化物(nitrides)，例如氮化铝(AlN)、氮化铝镓(AlGaN)等。
III-V族层382可设置于衬底39上。III-V族层382可设置于超晶格层381上。III-V族层382可包括多层结构(multi-layer structure)。III-V族层382可包括异质结构。III-V族层382可进一步包括III-V族层382a及III-V族层382b。
III-V族层382a可设置于超晶格层381上。在半导体器件3中，III-V族层382a可作为沟道层。III-V族层382a可具有电子信道区域。电子信道区域可包括2DEG区域，2DEG区域一般容易在异质结构中获得，在2DEG区域中，电子气可以自由在二维方向移动，而在第三维上受到限制。
III-V族层382a可包括，例如但不限于，III族氮化物，例如化合物InxAlyGa1-x-yN，其中x+y≦1。III族氮化物还可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。
III-V族层382b可设置于III-V族层382a上。在半导体器件3中，III-V族层382b可作为势垒层。III-V族层382b可包括，例如但不限于，III族氮化物，例如化合物InxAlyGa1-x- yN，其中x+y≦1。III族氮化物还可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。III-V族层382b可具有较III-V族层382a相对较大的能带间隙。例如，III-V族层382a可包括GaN层，GaN可具有约3.4V的能带间隙。III-V族层382b可包括AlGaN，AlGaN可具有约4V的能带间隙。2DEG区域通常在能带间隙较小的层(例如GaN)中形成。III-V族层382a及III-V族层382b之间形成异质接面，不同氮化物的异质接面的极化现象在III-V族层382a中形成2DEG区域。III-V族层382a可提供或移除2DEG区域中的电子，进而可控制半导体器件3的导通。
经掺杂III-V族层36可设置于衬底39上。经掺杂III-V族层36可设置于III-V族层382上。经掺杂III-V族层36可设置于III-V族层382b上。经掺杂III-V族层36可位于金属层371的下方。经掺杂III-V族层36可包括，例如但不限于，经掺杂氮化镓(doped GaN)、经掺杂氮化铝镓(doped AlGaN)、经掺杂氮化铟镓(doped InGaN)、及其他经掺杂的III-V族化合物。经掺杂III-V族层36可包括，例如但不限于，p型掺杂物(dopant)、n型掺杂物或其他掺杂物。在一些实施例中，例示性掺杂物可包括，例如但不限于，镁(Mg)、锌(Zn)、镉(Cd)、硅(Si)、锗(Ge)等。
金属层371可位于经掺杂III-V族层36上。金属层371可与经掺杂III-V族层36直接接触。金属层371可与经掺杂III-V族层36电性连接。金属层371可位于闸极导体372的下方。金属层371位于经掺杂III-V族层36与闸极导体372之间。在一些实施例中，金属层371可包括，例如但不限于，难熔金属(refractory metal)或其化合物。举例来说，金属层371可包括，例如但不限于，铌(Nb)、钼(Mo)、钽(Ta)、钨(W)、铼(Re)、钛(Ti)、钒(V)、铬(Cr)、锆(Zr)、铪(Hf)、钌(Ru)、锇(Os)、铱(Ir)等金属或该等金属的化合物，例如氮化钽(TaN)、氮化钛(TiN)、碳化钨(WC)等。
金属层371在半导体器件3的制造过程中可作为经掺杂III-V族层36的停止层(stop layer)或保护层。例如，金属层371可使得经掺杂III-V族层36之未经曝露的表面在使用移除技术(例如蚀刻技术)过程中维持大致上相对平坦。金属层371有助于提高对闸极导体372的偏压控制。金属层371可减少栅极漏电流(leakage current)。
闸极导体372可设置于经掺杂III-V族层36上。闸极导体372可与经掺杂III-V族层36电性连接。闸极导体372可设置于金属层371上。闸极导体372可与金属层371直接接触。闸极导体372可与金属层371电性连接。闸极导体372可包括闸极结构。闸极导体372可包括闸极金属。在一些实施例中，闸极金属可包括，例如但不限于，钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)及其化合物(例如但不限于，氮化钛(TiN)、氮化钽(TaN)、其他传导性氮化物(conductive nitrides)、或传导性氧化物(conductiveoxides))、金属合金(例如铝铜合金(Al-Cu))、或其他适当的材料。在一些实施例中，闸极金属可包括，例如但不限于，具有钛(Ti)、铝铜合金(Al-Cu)及氮化钛(TiN)之多层金属。
钝化层341可设置于经掺杂III-V族层36上。钝化层341可设置于III-V族层382上。钝化层341可设置于III-V族层382b上。在一些实施例中，钝化层341可包括，例如但不限于，氧化物或氮化物，例如氮化硅(Si3N4)、氧化硅(SiO2)等。钝化层341可包括，例如但不限于，氧化物及氮化物的复合层，例如Al2O3/SiN、Al2O3/SiO2、Al2O3/Si3N4、AlN/SiN、AlN/SiO2、AlN/Si3N4等。
钝化层341可围绕经掺杂III-V族层36。钝化层341可覆盖经掺杂III-V族层36。钝化层341可围绕金属层371。钝化层341可覆盖金属层371。钝化层341可覆盖部分金属层371。钝化层341可围绕闸极导体372。钝化层341可围绕部分闸极导体372。
钝化层342可设置于经掺杂III-V族层36上。钝化层342可设置于III-V族层382上。钝化层342可设置于钝化层341上。钝化层342可围绕闸极导体372。钝化层342可围绕闸极导体372。在一些实施例中，钝化层342可包括，例如但不限于，氧化物或氮化物，例如氮化硅(Si3N4)、氧化硅(SiO2)等。钝化层342可包括，例如但不限于，氧化物及氮化物的复合层，例如Al2O3/SiN、Al2O3/SiO2、Al2O3/Si3N4、AlN/SiN、AlN/SiO2、AlN/Si3N4等。
应注意的是，钝化层341的介电常数可与钝化层342的介电常数不同。应注意的是，钝化层341的介电常数可小于钝化层342的介电常数。应注意的是，钝化层341可具有相对低的介电常数的材料且钝化层342可具有相对高的介电常数的材料。在一些实施例中，钝化层341可包括SiO2且钝化层342可包括Si3N4。应注意的是，钝化层341和钝化层342可均在经掺杂III-V族层36与场板321之间。应注意的是，钝化层341和钝化层342可均在经掺杂III-V族层36与场板322之间。应注意的是，钝化层341和钝化层342可均在经掺杂III-V族层36与场板323之间。应注意的是，钝化层341和钝化层342可均在场板323下方。
邻接III-V族层382的钝化层341可使用低k介质材料以减少钝化层341和III-V族层382的缺陷，进而防止发生电流崩塌；且邻接场板323的钝化层342可使用高k介质材料以增强场板323对2DEG的屏蔽能力。邻接经掺杂III-V族层36的钝化层341可使用低k介质材料以减少钝化层341和经掺杂III-V族层36的缺陷，进而防止发生电流崩塌；且邻接场板323的钝化层342可使用高k介质材料以增强场板323对2DEG的屏蔽能力。半导体器件3还可包括其他导体结构。例如，半导体器件3还可包括设置于衬底39上的源极导体351、汲极导体311或其他导体结构。虽然源极导体351与汲极导体311在图3中分别地设置在闸极导体372的两侧，但源极导体351、汲极导体311与闸极导体372可因设计需求而在本案其他实施例中有不同的配置。
汲极导体311可设置于III-V族层382上。汲极导体311可为钝化层341所围绕。汲极导体311可为钝化层342所围绕。汲极导体311可为介电层37所覆盖。汲极导体311可包括，例如但不限于，导体材料。导体材料可包括，例如但不限于，金属、合金、经掺杂半导体材料(例如经掺杂多晶硅)或其他合适的导体材料。
互连结构312可设置于汲极导体311上。互连结构312可电连接至汲极导体311。互连结构312可包括，例如但不限于，导体材料。导体材料可包括，例如但不限于，金属或其他合适的导体材料。
源极导体351可设置于III-V族层382上。源极导体351可为钝化层341所围绕。源极导体351可为钝化层342所围绕。源极导体351可为介电层37所覆盖。源极导体351可包括，例如但不限于，导体材料。导体材料可包括，例如但不限于，金属、合金、经掺杂半导体材料(例如经掺杂多晶硅)或其他合适的导体材料。
互连结构352可设置于源极导体351上。互连结构352可电连接至源极导体351。互连结构352可包括，例如但不限于，导体材料。导体材料可包括，例如但不限于，金属或其他合适的导体材料。
半导体器件3还可包括场板321、场板322、及场板323。
场板321、场板322及场板323彼此可不接触。场板321、场板322及场板323可彼此被间隔开。场板321可为零电位。场板322可为零电位。场板323可为零电位。
在一些实施例中，场板321可位于钝化层342之中。
在一些实施例中，场板322可位于钝化层342之中。在一些实施例中，场板322可位于钝化层342之中并位于场板321上。在一些实施例中，场板322可位于钝化层342之中并位于场板323下。
在一些实施例中，场板323可位于钝化层342上。在一些实施例中，场板323可位于钝化层342上并位于场板322上。
场板321可连接至源极导体351。场板321可透过其他导体结构(图3未绘出)连接至源极导体351。场板321可不直接接触源极导体351。
场板322可连接至源极导体351。场板322可透过其他导体结构(图3未绘出)连接至源极导体351。场板322可不直接接触源极导体351。
场板323可连接至源极导体351。场板323可透过其他导体结构(图3未绘出)连接至源极导体351。场板323可不直接接触源极导体351。
在一些实施例中，场板321、场板322及场板323可与源极导体351电连接。场板321可与闸极导体372相邻。场板322可与闸极导体372相邻。场板321可与场板322部分重合。场板323可与场板321部分重合。场板323可与场板322部分重合。
场板321可降低闸极接触结构的电场。场板322可降低闸极接触结构的电场。场板323可降低闸极接触结构的电场。
场板321可使导体结构(例如闸极导体372、源极导体351、与汲极导体311)之间的电场平均分配，提高对电压的耐受度，让电压平缓地释放，进而提高器件可靠性(reliability)。场板322可使导体结构(例如闸极导体372、源极导体351、与汲极导体311)之间的电场平均分配，提高对电压的耐受度，让电压平缓地释放，进而提高器件可靠性。场板323可使导体结构(例如闸极导体372、源极导体351、与汲极导体311)之间的电场平均分配，提高对电压的耐受度，让电压平缓地释放，进而提高器件可靠性。
虽然图3描绘半导体器件3具有3个场板，但本案不限于此。在一些实施例中，半导体器件3可包括少于3个的场板。在一些实施例中，半导体器件3可包括多于3个的场板。
介电层37可设置于钝化层342上。介电层37可覆盖钝化层342。介电层37可设置于汲极导体311上。介电层37可设置于源极导体351上。介电层37可设置于场板321上。介电层37可设置于场板322上。介电层37可设置于场板323上。介电层37可包围场板323。介电层37可作为层间介电层。介电层37可包括介电材料。介电层37可包含氮化物。介电层37可包含，例如但不限于，氮化硅(Si3N4)。介电层37可包含氧化物。介电层37可包含，例如但不限于，氧化硅(SiO2)。介电层37可用于防止水气等外界物质进入器件。介电层37可用于承受封装切割的机械应力，进而保护整颗器件。
在一些实施例中，III-V族层382a因为在闸极导体372下方已产生实际的信道(电子信道区域)，在闸极导体372为零偏压状态下预设是开启状态(ON状态)，这样的器件又可称为空乏型(depletion mode)器件。
与空乏型器件相对的为增强型(enhancement mode)器件。增强型器件在当闸极导体372为零偏压状态下预设是关闭状态(OFF状态)。
图4所示为根据本案的某些实施例的一半导体器件4的侧视图；
如图4所示，半导体器件4可包括衬底39、超晶格层381、III-V族层382、金属层371、闸极导体372、经掺杂III-V族层36、源极导体351、互连结构352、钝化层341、钝化层342、钝化层343、场板321、场板322、场板323、汲极导体311及互连结构312。
半导体器件4的特征大致与图3中的半导体器件3相同，半导体器件4与图3中的半导体器件3的差异在于半导体器件4更包括钝化层343。
钝化层343可设置于钝化层341上。钝化层343可围绕闸极导体372。钝化层343可围绕经掺杂III-V族层36。钝化层343可覆盖经掺杂III-V族层36。钝化层343可围绕钝化层341。钝化层343可覆盖钝化层341。钝化层343可设置于III-V族层382上。钝化层343可位于场板323与经掺杂III-V族层36之间。钝化层343可位于场板323与钝化层341之间。钝化层343可设置于钝化层342下。钝化层343可被钝化层342所围绕。钝化层343可被钝化层342所覆盖。钝化层343可设置于钝化层341与钝化层342之间。钝化层343可设置于经掺杂III-V族层36上且于钝化层341与钝化层342之间。钝化层343可设置于场板323下且于钝化层341与钝化层342之间。在一些实施例中，钝化层343可包括，例如但不限于，氧化物或氮化物，例如氮化硅(Si3N4)、氧化硅(SiO2)等。钝化层343可包括，例如但不限于，氧化物及氮化物的复合层，例如Al2O3/SiN、Al2O3/SiO2、Al2O3/Si3N4、AlN/SiN、AlN/SiO2、AlN/Si3N4等。
应注意的是，钝化层343的介电常数可与钝化层341的介电常数不同。应注意的是，钝化层343的介电常数可与钝化层342的介电常数不同。应注意的是，钝化层343的介电常数可大于钝化层341的介电常数。应注意的是，钝化层343的介电常数可大于钝化层342的介电常数。应注意的是，钝化层343的介电常数可小于钝化层342的介电常数。应注意的是，钝化层343的介电常数可小于钝化层342的介电常数且大于钝化层341的介电常数。应注意的是，在钝化层341具有相对低的介电常数的材料且钝化层342具有相对高的介电常数的材料的情况下，钝化层343的介电常数可大于钝化层342的介电常数。在一些实施例中，钝化层341可包括SiO2、钝化层342可包括Al2O3且钝化层343可包括Si3N4。应注意的是，钝化层341、钝化层342和钝化层343可均在经掺杂III-V族层36与场板323之间。
虽然图4描绘半导体器件4可具有3个钝化层，但本案不限于此。在一些实施例中，半导体器件4可包括多于3个钝化层。在一些实施例中，半导体器件4可包括多于3个钝化层于经掺杂III-V族层36与场板323之间。举例来说，于经掺杂III-V族层36与场板323之间可具有4个钝化层，所述4个钝化层可具有不同介电常数，其中与经掺杂III-V族层36邻接的钝化层的介电常数可小于与场板323邻接的钝化层的介电常数。举例来说，于经掺杂III-V族层36与场板323之间可具有n个钝化层，所述n个钝化层可具有不同介电常数，其中与经掺杂III-V族层36邻接的钝化层的介电常数可小于与场板323邻接的钝化层的介电常数。举例来说，于经掺杂III-V族层36与场板323之间可具有n个钝化层，所述n个钝化层可具有不同介电常数，其中从经掺杂III-V族层36至场板323的方向上，所述n个钝化层的介电常数可逐层递增。举例来说，于经掺杂III-V族层36与场板323之间可具有n个钝化层，所述n个钝化层可具有不同介电常数，其中不与经掺杂III-V族层36且不与场板323邻接的钝化层可具有最小的介电常数。举例来说，于经掺杂III-V族层36与场板323之间可具有n个钝化层，所述n个钝化层可具有不同介电常数，其中不与经掺杂III-V族层36且不与场板323邻接的钝化层可具有最大的介电常数。
图5a、图5b、图5c及图5d所示为制造根据本案的某些实施例的半导体器件1的若干操作。虽然图5a、图5b、图5c及图5d描绘制造半导体器件1的若干操作，但相似的操作亦可用于制造半导体器件2、3或4。
参照图5a，提供衬底19。在一些实施例中，衬底19可包含硅衬底。在一些实施例中，衬底19可以掺杂物掺杂。在一些实施例中，衬底19可包含p型半导体衬底。在一些实施例中，衬底19可以硼(B)及镓(Ga)中的至少一者掺杂以形成p型半导体衬底。在一些实施例中，衬底19可包含n型半导体衬底。在一些实施例中，衬底19可以磷(P)及砷(As)中的至少一者掺杂以形成n型半导体衬底。
在一些实施例中，在衬底19上设置III-V族层181及III-V族层182。在一些实施例中，III-V族层181及III-V族层182可经由磊晶成长(epitaxial growth)于衬底19上。在一些实施例中，III-V族层181及III-V族层182可透过化学气相沉积(Chemical VaporDeposition，CVD)或其他适当的沉积步骤形成于衬底19上。
在一些实施例中，形成经掺杂III-V族层16与闸极导体13于衬底19上。
在一些实施例中，形成经掺杂III-V族层16于III-V族层182上。在一些实施例中，经掺杂III-V族层16可透过以下方式形成:有机金属化学气相沉积(metal organicchemical vapor deposition，MOCVD)，并将掺杂物掺杂其中。
在一些实施例中，形成闸极导体13于经掺杂III-V族层16上。在一些实施例中，闸极导体13可沉积于经掺杂III-V族层16上。在一些实施例中，闸极导体13可透过物理气相沉积(physical vapor deposition，PVD)、化学气相沉积、原子层沉积(atomic layerdeposition，ALD)、电镀(plating)、及/或其他适当的沉积步骤形成。应注意的是，闸极导体13在极先制(Gate First)的流程中形成。应注意的是，在形成源极导体15与汲极导体11的前形成闸极导体13。应注意的是，闸极导体13可作为经掺杂III-V族层16的停止层或保护层。
在一些实施例中，可在闸极导体13上方形成经图案化(patterned)硬屏蔽。之后可透过如黄光微影的方式移除未受经图案化硬屏蔽遮蔽的部分以形成闸极导体13。在一些实施例中，经图案化硬屏蔽可包括(但不限于)氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)等。在一些实施例中，可使用干式蚀刻(dry etching)、湿式蚀刻(wet etching)、或干式与湿式蚀刻的组合进行蚀刻步骤。
在一些实施例中，继续利用经图案化硬屏蔽移除未受经图案化硬屏蔽遮蔽的部分以形成经掺杂III-V族层16。在一些实施例中，经掺杂III-V族层16的宽度可与闸极导体13的宽度实质上相等。在一些实施例中，经掺杂III-V族层16的宽度可大于闸极导体13的宽度。
在一些实施例中，蚀刻闸极导体13的蚀刻剂可为氨水(NH4OH)、双氧水(H2O2)、硫酸(H2SO4)、氢氟酸(HF)、氟化铵(NH4F)、或前述化合物的混合物。经掺杂III-V族层16可透过干蚀刻的方式进行非等向性蚀刻(anisotropic etching)。
参照图5b，移除经图案化硬屏蔽之后，形成钝化层141。在一些实施例中，在闸极导体13上形成钝化层141。在一些实施例中，在经掺杂III-V族层16上形成钝化层141。在一些实施例中，在III-V族层182上形成钝化层141。钝化层141可沉积于闸极导体13上。钝化层141可沉积于经掺杂III-V族层16上。钝化层141可沉积于III-V族层182上。在一些实施例中，钝化层141可透过CVD或其他适当的沉积步骤形成。
参照图5c，形成钝化层141。在一些实施例中，在钝化层141上形成钝化层142。
钝化层142可沉积于钝化层141上。在一些实施例中，钝化层141可透过CVD或其他适当的沉积步骤形成。
参照图5b及图5c，钝化层141的介电常数可与钝化层142的介电常数不同。钝化层141的介电常数可小于钝化层142的介电常数。钝化层141可具有相对低的介电常数的材料且钝化层142可具有相对高的介电常数的材料。在一些实施例中，钝化层141可包括SiO2且钝化层142可包括Si3N4。
参照图5d，形成源极导体15与汲极导体11。在一些实施例中，在形成源极导体孔洞与汲极导体孔洞之后，填入材料以形成源极导体15与汲极导体11。在一些实施例中，这涉及复数步骤，包括黄光微影(photolithography)、蚀刻(etching)、及沉积(deposition)等步骤。黄光微影及蚀刻包括在钝化层142上形成经图案化屏蔽，并蚀刻钝化层141及钝化层142以形成源极导体孔洞与汲极导体孔洞。部分的III-V族层182从源极接触孔洞与汲极接触孔洞底部暴露。之后在孔洞中透过CVD、PVD、电镀等沉积步骤将材料填入孔洞中以形成源极导体15与汲极导体11。源极导体15可包括金属化合物。源极导体15可包括，例如但不限于，氮化钛(TiN)、氮化钽(TaN)、碳化钨(WC)。汲极导体11可包括金属化合物。汲极导体11可包括，例如但不限于，氮化钛(TiN)、氮化钽(TaN)、碳化钨(WC)。
再参照图5d，形成场板12。在一些实施例中，在钝化层142上形成场板12。在一些实施例中，场板12可透过先沉积导体材料再定义图案的方式形成，举例来说，可透过喷溅(sputtering)沉积金属，并使用干蚀刻定义图案。场板12可沉积于钝化层142上。场板12可沉积于钝化层142上使得钝化层141和钝化层142均在闸极导体13与场板12之间。
再参照图5d，形成介电层17。在一些实施例中，将介电层17沉积于钝化层142及场板12上。在一些实施例中，介电层17可透过以下方式沉积:CVD、、旋转涂布(spin-on)、喷溅(sputtering)等。接着以化学机械平坦化(Chemical-Mechanical Planarization，CMP)处理介电层17表面。介电层17可经形成以将场板12及源极导体11隔开。
在一些实施例中，场板12可与源极导体15及/或汲极导体11一起形成。在一些实施例中，场板12可具有与源极导体15及/或汲极导体11相同的材料。
如本文中所使用，为易于描述可在本文中使用空间相对术语例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等描述如图中所说明的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向的外，空间相对术语意图涵盖在使用或操作中的器件的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当一组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到所述另一组件，或可存在中间组件。
如本文中所使用，术语“大约”、“基本上”、“大体”以及“约”用以描述和考虑小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表示为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指在数微米(μm)内沿同一平面定位，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面的的的两个表面。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述本公开的若干实施例和细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本公开的精神和范围并且可在不脱离本公开的精神和范围的情况下作出不同变化、替代和改变。

Claims (9)

1.一种半导体器件，包含：
衬底；
经掺杂III-V族层，设置于所述衬底上；
闸极导体，设置于所述经掺杂III-V族层上；
第一钝化层，设置于所述经掺杂III-V族层上；及
第二钝化层，设置于所述第一钝化层上；
其中所述第一钝化层的第一介电常数与所述第二钝化层的第二介电常数不同；
其中所述第一介电常数小于所述第二介电常数；
第一III-V族层，设置于所述衬底上；
第二III-V族层，设置于所述第一III-V族层上，其中所述第二III-V族层具有较所述第一III-V族层大的能带间隙；
介电层，设置于所述第二钝化层上；
第三钝化层，设置于所述第一钝化层与所述第二钝化层之间；所述第三钝化层的第三介电常数大于所述第一介电常数；
第一场板，位于所述第二钝化层之中；
第二场板，位于所述第二钝化层之中并位于所述第一场板上；
第三场板，其位于所述第二钝化层上并位于所述第二场板上。
2.根据权利要求1所述的半导体器件，更包括：
汲极导体和源极导体，其设置于所述第一III-V族层上。
3.根据权利要求2所述的半导体器件，其中所述第一场板、所述第二场板及所述第三场板与所述源极导体电连接。
4.根据权利要求1所述的半导体器件，其中所述第一钝化层包含SiO2。
5.根据权利要求1所述的半导体器件，其中所述第二钝化层包含Si3N4。
6.根据权利要求1所述的半导体器件，其中所述第三钝化层的第三介电常数与所述第二钝化层的第二介电常数及与所述第一钝化层的第一介电常数不同。
7.根据权利要求6所述的半导体器件，其中所述第三介电常数小于所述第二介电常数。
8.根据权利要求1所述的半导体器件，其中：
所述第一III-V族层包含GaN。
9.根据权利要求1所述的半导体器件，其中：
所述第二III-V族层包含AlGaN。
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