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TWI754282B - 用於形成包含記憶體單元串及可操作直通陣列通孔之記憶體陣列的方法 - Google Patents

用於形成包含記憶體單元串及可操作直通陣列通孔之記憶體陣列的方法 Download PDF

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TWI754282B
TWI754282B TW109116701A TW109116701A TWI754282B TW I754282 B TWI754282 B TW I754282B TW 109116701 A TW109116701 A TW 109116701A TW 109116701 A TW109116701 A TW 109116701A TW I754282 B TWI754282 B TW I754282B
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英查 V 橋瑞
大衛 戴克
哈許 納倫德拉庫瑪 簡
馬修 Ｊ 金恩
健 李
布雷 D 勞
勞 普拉卡什 勞 莫克納
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美商美光科技公司
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Abstract

一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法包含形成包含垂直交替之絕緣階層及導電階層之一堆疊。該堆疊包含一TAV區及一可操作記憶體單元串區。該TAV區包含間隔之可操作TAV區域。在該堆疊中在該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中在該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串。在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作TAV。揭示其他方法及獨立於方法之結構。

Description

用於形成包含記憶體單元串及可操作直通陣列通孔之記憶體陣列的方法
本文中所揭示之實施例係關於記憶體陣列及用於形成包含記憶體單元串及可操作直通陣列通孔之一記憶體陣列的方法。
記憶體係一種類型之積體電路且用於電腦系統中儲存資料。記憶體可製造成一或多個個別記憶體單元陣列。可使用數位線(其等亦可被稱為位元線、資料線或感測線)及存取線(其等亦可被稱為字線)寫入至記憶體單元或自記憶體單元讀取。該等感測線可使記憶體單元沿著陣列之行導電互連，且該等存取線可使記憶體單元沿著陣列之列導電互連。可透過一感測線及一存取線之組合唯一地定址各記憶體單元。
記憶體單元可為揮發性、半揮發性或非揮發性的。非揮發性記憶體單元可在無電力時儲存資料達延長時間段。非揮發性記憶體被習知指定為具有至少約10年之一留存時間之記憶體。揮發性記憶體耗散且因此經再新/重寫以維持資料儲存。揮發性記憶體可具有數毫秒或更少之一留存時間。不管如何，記憶體單元經組態以在至少兩種不同可選擇狀態中 留存或儲存記憶體。在二進制系統中，該等狀態被視為「0」或「1」。在其他系統中，至少一些個別記憶體單元可經組態以儲存兩個以上位階或狀態資訊。
一場效電晶體係可用於一記憶體單元中之一種類型之電子組件。此等電晶體包含一對導電源極/汲極區，該對導電源極/汲極區在其等之間具有一半導電通道區。一導電閘極鄰近該通道區且藉由一薄閘極絕緣體與該通道區分離。施加一合適電壓至該閘極容許電流自該等源極/汲極區之一者通過該通道區流動至另一者。當自閘極移除該電壓時，很大程度上防止電流流動通過通道區。場效電晶體亦可包括額外結構，例如，作為閘極絕緣體與導電閘極之間的閘極構造之部分之一可逆地可程式化之電荷儲存區。
快閃記憶體係一種類型之記憶體且在現代電腦及裝置中具有諸多用途。例如，現代個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。作為另一實例，對於電腦及其他裝置而言，利用固態磁碟中之快閃記憶體來代替習知硬碟機變得愈來愈普遍。作為又另一實例，快閃記憶體在無線電子裝置中風行，因為其使製造商能夠支援變得標準化之新通信協定，且能夠提供遠端地升級裝置以增強特徵之能力。
NAND可為整合式快閃記憶體之一基本架構。一NAND單元包含串聯耦合至記憶體單元之一串列組合(其中該串列組合通常被稱為一NAND串)之至少一選擇裝置。NAND架構可組態成包含垂直堆疊之記憶體單元之三維配置，該等垂直堆疊之記憶體單元個別地包含一可逆地可程式化之垂直電晶體。在垂直堆疊之記憶體單元下方可形成控制或其他電路。其他揮發性或非揮發性記憶體陣列架構亦可包含個別地包含一電晶體 之垂直堆疊之記憶體單元。
記憶體陣列可配置成記憶體頁、記憶體區塊及部分區塊(例如，子區塊)以及記憶體平面，舉例而言，如美國專利申請公開案第2015/0228659號、第2016/0267984號及第2017/0140833號之任一者中所展示及描述，且該等案以引用的方式完全併入本文中且該等案之態樣可在本文中所揭示之發明之一些實施例中使用。
一種提出之增加積體電路密度之方法係形成三維(3D)陣列，該3D陣列包含電子組件之階層，例如，非可程式化電晶體及/或可程式化電晶體(其等可為記憶體電路之部分)之階層。此等電晶體之閘極可在個別階層中圖案化成閘極線(且其等可為板狀)。此等閘極線之連接可以一所謂之「梯階結構」出現於電晶體或其他電子組件之階層之端部或邊緣處。該梯階結構包含界定個別閘極線之接觸區之個別「梯狀部」(替代性地命名為「階狀部」或「梯階」)，立面延伸之導電通孔在該等接觸區上接觸以提供對閘極線或其他導電結構之電接取。
在一些實施例中，一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法包含形成包含垂直交替之絕緣階層及導電階層之一堆疊。該堆疊包含一TAV區及一可操作記憶體單元串區。該TAV區包含間隔之可操作TAV區域。在該堆疊中在該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串。在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作TAV。
在一些實施例中，一種用於形成包含記憶體單元串及可操 作直通陣列通孔(TAV)之一記憶體陣列的方法包含形成包含垂直交替之絕緣階層及導電階層之一堆疊。該等絕緣階層包含絕緣第一材料。該等導電階層包含具有與該第一材料之組成物不同之組成物之一第二材料。該堆疊包含一TAV區及一可操作記憶體單元串區。在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中形成虛設通道材料串。在該TAV區中形成可操作TAV。在該堆疊中形成水平伸長之溝渠。用導電材料替換來自該等導電階層之該第二材料，該導電材料係用於形成該等導電階層中之個別導電線。在該堆疊中形成立面延伸之記憶體單元串。該等記憶體單元之個別者包含該等可操作通道材料串之通道材料、作為該等個別導電線之一者之部分之一閘極區，及在該等個別導電階層中橫向介於該閘極區與該等可操作通道材料串之該通道材料之間的一記憶體結構。
在一些實施例中，一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法包含形成包含垂直交替之絕緣階層及導電階層之一堆疊，其中該堆疊包含一可操作記憶體單元串區。該堆疊包含一梯階區，該梯階區包含包括一TAV區之一平台區。在該堆疊中在該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中在該平台區之該TAV區中形成虛設通道材料串。在該平台區之該TAV區中形成可操作TAV。在該堆疊中在該梯階區中形成一可操作梯階結構且在該梯階區之該平台區中形成一平台。
在一些實施例中，一種記憶體陣列包含一垂直堆疊，該垂直堆疊包含交替絕緣階層及導電階層。該等導電階層包含個別記憶體單元之閘極區。該等閘極區個別地包含該等導電階層之個別者中之一導電線之 部分。可操作通道材料串延伸通過該等絕緣階層及該等導電階層。該等個別記憶體單元包含橫向介於該等閘極區之個別者與該等可操作通道材料串之通道材料之間的一記憶體結構。一可操作梯階結構包含該等絕緣階層及該等導電階層。一平台區鄰近該可操作梯階結構之階狀部。該平台區包含一平台及延伸通過該等絕緣階層及該等導電階層之可操作TAV。該平台區包含該等絕緣階層及該等導電階層中之虛設通道材料串。
10:構造
11:基底基板/基板
12:陣列/記憶體陣列
16:導體階層
17:導電材料/材料
18:堆疊
19:金屬材料/材料
20:絕緣階層/階層
21:直通陣列通孔(TAV)區
21A:直通陣列通孔(TAV)區
21B:直通陣列通孔(TAV)區
22:導電階層/階層
23:可操作記憶體單元串區/區/記憶體單元串區
24:第二材料/組成物材料/材料
25:可操作通道開口/開口/通道開口
26:第一材料/組成物材料/材料
27:可操作直通陣列通孔(TAV)區域/區域
29:導電線
30:電荷阻擋材料/電晶體材料/材料/絕緣體材料
32:儲存材料/電晶體材料/材料/氮化矽材料
34:電荷通過材料/電晶體材料/材料
35:虛設通道材料串
36:通道材料/材料
37:絕緣材料
38:介電材料/材料
39:電路可操作導電通孔/通孔
40:溝渠
45:可操作直通陣列通孔(TAV)
48:導電材料
49:串
50:終端
52:控制閘極區
53:可操作通道材料串
56:記憶體單元
57:材料
59:導電材料核心
60:梯階區/區
61:介電材料
62:平台區
63:階狀部
64:梯階結構
65:記憶體結構
66X:平台/平台脊部/脊部
66Z:平台/平台腳
67:虛設通道開口/開口/通道開口
100:晶粒或晶粒區域
105:記憶體平面/區
115:記憶體區塊
P:間距
PC:周邊電路區/區
圖1係可為一較大基板(未展示；例如，一半導體晶圓)之部分之一晶粒或晶粒區域的一圖解俯視平面圖。
圖2係根據本發明之一實施例且透過圖1中之線2-2獲取的在程序中之一基板之一部分之圖1之一部分的一放大圖解俯視圖。
圖3至圖13、圖13A、圖14至圖25、圖25A、圖26至圖39、圖39A、圖40至圖51、圖51A、圖52至圖62、圖62A、圖63至圖76、圖76A、圖77至圖90、圖90A、圖91至圖95、圖95A、圖96至圖104、圖104A、圖105至圖119、圖119A、圖120及圖121係根據本發明之一些實施例之在程序中之圖1之構造之圖解循序截面視圖及/或放大視圖。
本發明之實施例涵蓋用於形成包含記憶體單元串及可操作直通陣列通孔(TAV；即，含有導電材料且在一成品電路構造中為電路可操作)之一記憶體陣列的方法。一實例性記憶體陣列係在陣列下面具有周邊控制電路(例如，陣列下CMOS)之NAND或其他記憶體單元之一陣列。本發明之實施例涵蓋所謂之「閘極最後」或「替換閘極」處理、所謂之「閘極優先」處理及獨立於何時形成電晶體閘極之現有或未來開發之其他 處理。本發明之實施例亦涵蓋獨立於製造方法之一記憶體陣列(例如，NAND架構)。第一實例性方法實施例係參考圖1至圖121進行描述，其等可被視為一「閘極最後」或「替換閘極」程序。此外且不管如何，以下處理步驟序列僅為一實例且可使用其他實例性處理步驟序列(具有或不具有其他處理步驟)，無關於是否使用「閘極最後/替換閘極」處理。
圖1展示包含一晶粒或晶粒區域100之一實例性圖解實施例，該晶粒或晶粒區域100可為一較大基板(例如，一半導體晶圓，且未展示)之部分且在該晶粒或晶粒區域100內將製造一記憶體陣列。實例性晶粒區域100包含至少一個記憶體平面105(展示四個)、一梯階區60(展示兩個)及一周邊電路區PC(展示兩個)。在此處理點可能無法辨別區105、60及/或PC。圖2至圖15係晶粒區域100之部分之較大及變化比例圖解視圖。
圖2至圖15展示在形成立面延伸之電晶體串及/或記憶體單元串(仍未展示)之一陣列12之一方法中的一構造10。構造10包含具有導電/導體/導電(conducting)、半導電(semiconductive)/半導體/半導電(semiconducting)或(即，電)絕緣(insulative)/絕緣體/絕緣(insulating)材料之任一或多者之一基底基板11。各種材料已立面地形成於基底基板11上方。材料可在圖2至圖15所描繪材料的旁邊、立面內部或立面外部。例如，可在基底基板11上方、周圍或內的某處提供積體電路之其他部分或完全製造之組件。亦可製造用於操作立面延伸之記憶體單元串之一陣列(例如，陣列12)內之組件的控制及/或其他周邊電路且該控制及/或其他周邊電路可或不可完全或部分在一陣列或子陣列內。此外，亦可獨立地、串聯地或以其他方式相對於彼此製造及操作多個子陣列。在此文件中，一「子陣列」亦可被視為一陣列。
實例性構造10包含已形成於基板11上方之一導體階層16。實例性導體階層16經展示為在金屬材料19(例如，WSix)上方包含導電材料17(例如，導電摻雜之半導電材料，諸如導電摻雜之多晶矽)。導體階層16可包含用於控制對將形成於陣列12內之電晶體及/或記憶體單元之讀取及寫入存取的控制電路(例如，陣列下周邊電路/陣列下CMOS電路)之部分。
構造10包含導體階層16上方之一堆疊18。堆疊18包含垂直交替之絕緣階層20及導電階層22。階層20及22之各者之實例性厚度係22奈米至60奈米。僅展示較小數目個階層20及22，其中堆疊18更有可能包含幾十個、一百個或更多等之階層20及22。可或不可為周邊及/或控制電路之部分之其他電路可在導體階層16與堆疊18之間。例如，此電路之導電材料及絕緣材料之多個垂直交替之階層可在導電階層22之一最下者下方及/或在導電階層22之一最上者上方。例如，一或多個選擇閘極階層(未展示)可在導體階層16與最下導電階層22之間且一或多個選擇閘極階層可在導電階層22之一最上者上方。不管如何，導電階層22可不包含導電材料且絕緣階層20可不包含絕緣材料或在此處理點為絕緣。實例性導電階層22包含可為完全或部分犧牲之第一材料26(例如，氮化矽)。實例性絕緣階層20包含具有不同於第一材料26之組成物之組成物且可為完全或部分犧牲之第二材料24(例如，二氧化矽)。
堆疊18包含一直通陣列通孔(TAV)區(例如，TAV區21、21A、21B之任一者)及一可操作記憶體單元串區23。一「可操作記憶體單元串區」含有已經或正在製造之積體電路之成品構造中之電路可操作記憶體單元串。虛設記憶體單元串(即，電路不可操作記憶體單元串，且未展 示)可在TAV區與可操作記憶體單元串區23之間。TAV區21、21A、21B包含間隔之可操作TAV區域27。一「TAV區」係含有多個可操作TAV區域之一區。一「可操作TAV區域」係其中存在或將形成一可操作TAV之一區域。一「可操作TAV」係在已經或正在製造之積體電路之一成品構造中之延伸通過堆疊18且在不同高度之電子組件之間的一電路可操作導電互連件。在此處理點，區23及21/21A/21B以及區域27在構造10中可能基本上未定義或相對於彼此無法區分。實例性TAV區21經展示為在個別記憶體平面105(圖1)內。TAV區21A經展示為在個別記憶體平面105之外部，其中在一實例中經展示為平面邊緣(即，在一記憶體平面之外部且鄰近主體記憶體平面之一橫向邊緣)。
在一個實例中且為便於在圖式中進行描繪，TAV區21B經展示為在一個別梯階區60之一平台區62內。一個平台區62經展示為緊鄰可操作記憶體單元串區23且在其中具有可操作TAV區域27。替代性地，緊鄰可操作記憶體單元串區23或為可操作記憶體單元串區23之部分之一平台區62可能其中不具有可操作TAV區域27(未展示)，及/或具有在與可操作記憶體單元串區23間隔之另一平台區62之部分中之可操作TAV區域27(未展示，且在下文進一步描述)。
參考圖16至圖27，且在一項實施例中，可操作通道開口25及虛設通道開口67已經蝕刻穿過絕緣階層20及導電階層22至導體階層16之材料17，其中在一個實例中虛設通道開口在TAV區21、21A及21B之各者中。一「可操作通道開口」係其中接納或將接納一電晶體及/或記憶體單元之電路可操作通道材料之一開口。一「虛設通道開口」係其中接納或將接納電路不可操作通道材料之一開口，其中此電路不可操作通道材料若 在一成品電路構造中為電路不可操作，則意謂無電流流動通過其且其可為並非一電路之一電流流動路徑之部分之一電路不可操作空端(dead-end)，即使延伸至一電子組件或自一電子組件延伸。在一項實施例中，虛設通道開口67可形成於可操作TAV區域27內(未展示)且在另一實施例中無虛設通道開口67形成於可操作TAV區域27內(如所展示)。在其中虛設通道開口形成於具有一梯階區60之TAV區21B中之實施例中，此等虛設通道開口可不必形成於緊鄰可操作記憶體單元串區23之一個平台區62中。例如，緊鄰可操作記憶體單元串區23或為可操作記憶體單元串區23之部分之一平台區62其中可不具有虛設通道開口(未展示)，及/或具有在與可操作記憶體單元串區23間隔之另一平台區62之部分中之虛設通道開口(未展示，且在下文進一步描述)。
可操作通道開口25及/或虛設通道開口67可部分進入材料17中(未展示)，可如所展示停止在材料17頂部上，或完全穿過材料17(未展示)而停止在材料19上或至少部分進入材料19中。替代性地，作為一實例，可操作通道開口25及/或虛設通道開口67可停止在最下絕緣階層20頂部上或最下絕緣階層20內。使可操作通道開口25至少延伸至材料17之一原因係為確保使隨後形成之通道材料(仍未展示)直接電耦合至導體階層16，而無需在需要此一連接時使用交替處理及結構來完成此。蝕刻停止材料(未展示)可在導電材料17內以在需要此蝕刻停止時促進開口25及67之蝕刻在導體階層16頂部上停止。此蝕刻停止材料可為犧牲或非犧牲的。僅藉由實例，可操作通道開口25及虛設通道開口67係配置成交錯式水平列或對角線列之群組或行(例如，如所展示在一2D晶格之六方密集堆積單元中)。可使用任何交替現有或未來開發之配置及構造。在一項實施例中且 如所展示，可操作通道開口25及虛設通道開口67經形成以共同具有沿著平行水平直線之一共同水平間距(例如，圖16、圖18、圖20、圖21及圖25中之P)。與原本在虛設通道開口67共同具有不同於P之一間距之情況下發生之圖案化相比，「在與可操作通道開口25之間距」P上形成虛設通道開口67可促進更均勻圖案化所有通道開口25及67。
電晶體通道材料可沿著絕緣階層及導電階層立面地形成於個別可操作通道開口中，從而構成與導體階層中之導電材料直接電耦合之個別可操作通道材料串。電晶體通道材料亦可沿著絕緣階層及導電階層立面地形成於個別虛設通道開口中，因而構成個別虛設通道材料串(即，若在一成品電路構造中為電路不可操作，則意謂無電流流動通過該等個別虛設通道材料串且該等個別虛設通道材料串可為並非一電路之一電流流動路徑之部分之一電路不可操作空端，即使延伸至一電子組件或自一電子組件延伸)。經形成之實例性記憶體陣列之個別記憶體單元(即，電路可操作記憶體單元)可包含一閘極區(例如，一控制閘極區)及橫向介於該閘極區與通道材料之間的一記憶體結構。在一項此實施例中，該記憶體結構經形成以包含一電荷阻擋區、儲存材料(例如，電荷儲存材料)及一絕緣電荷通過材料。個別記憶體單元之該儲存材料(例如，浮動閘極材料，諸如摻雜或未摻雜之矽，或電荷捕獲材料，諸如氮化矽、金屬點等)係立面地沿著電荷阻擋區之個別者。絕緣電荷通過材料(例如，具有夾置於兩個絕緣體氧化物[例如，二氧化矽]之間的含氮材料[例如，氮化矽]之一能隙工程結構)係橫向介於通道材料與儲存材料之間。
圖28至圖41展示其中電荷阻擋材料30、儲存材料32及電荷通過材料34已沿著絕緣階層20及導電階層22立面地形成於個別可操作通 道開口25及個別虛設通道開口67中之一項實施例。可藉由(例如)將電晶體材料30、32及34(例如，記憶體單元材料)之各自薄層沈積於堆疊18上方及個別可操作通道開口25內，接著使此平坦化至少回至堆疊18之一最上表面，從而形成電晶體材料30、32及34。通道材料36已沿著絕緣階層20及導電階層22立面地形成於可操作通道開口25及虛設通道開口67中，因而在可操作記憶體單元串區23中構成個別可操作通道材料串53且在TAV區中(例如，在區21、21A、21B之任一或多者中，且在可操作TAV區域27之橫向外部且未在可操作TAV區域27內)構成虛設通道材料串35。實例性通道材料36包括適當摻雜之結晶半導體材料，諸如一或多個矽、鍺及所謂之III/V半導體材料(例如，GaAs、InP、GaP及GaN)。材料30、32、34及36之各者之實例性厚度係25埃至100埃。可如所展示進行衝孔蝕刻以自可操作通道開口25之基底移除材料30、32及34以暴露導體階層16，使得通道材料36直接抵靠導體階層16之導電材料17。替代性地且僅藉由實例，不可進行衝孔蝕刻且可藉由一單獨導電互連件(未展示)將可操作通道開口25中之通道材料36直接電耦合至材料17/19。可操作通道開口25及虛設通道開口67經展示為包含一徑向中心固體介電材料38(例如，旋塗式介電質、二氧化矽及/或氮化矽)。替代性地且僅藉由實例，可操作通道開口25及虛設通道開口67內之該徑向中心部分可包括(若干)空隙空間(未展示)及/或不具有固體材料(未展示)。
參考圖42及圖43，且在一項實施例中，已在堆疊18中在梯階區60中形成一梯階結構64(例如，具有階狀部63)且已在梯階區60之平台區62中形成一平台(例如，66X及/或66Z，其中66X為一平台脊部且66Z為一平台腳)。替代性地，平台66X可未緊鄰記憶體單元串區23(未展 示)，例如，其中一最上階狀部63(未展示)緊鄰記憶體單元串區23。實例性「閘極最後」方法中之梯階結構64係電路不可操作的，但在一成品電路構造中將包含一可操作梯階結構。一「可操作梯階結構」係電路可操作的，其具有至少某一導電階狀部，該導電階狀部與以下兩者電耦合且電耦合於以下兩者之間：a)可操作記憶體單元串區23中之一電子組件，諸如一電晶體及/或記憶體單元；及b)可操作記憶體單元串區23之外部之一電子組件。此一可操作梯階結構可藉由(若干)任何現有或稍後開發之方法形成。作為一此實例，一遮罩材料(例如，一光可成像材料，諸如光阻劑)可形成於堆疊18頂部上且一開口經形成穿過該遮罩材料。接著，在(例如，各向異性地)蝕刻穿過該開口以使此開口延伸至最外兩個階層20、22中時，可使用遮罩材料作為一遮罩。所得構造接著可經受對遮罩材料之一系列連續交替之橫向修整蝕刻，接著使用具有一連續加寬之開口之經修整遮罩材料作為一遮罩更深地蝕刻至堆疊18中，一次兩個階層20、22。此一實例可導致在包含不同組成物材料24、26之垂直交替之階層20、22之堆疊18中形成梯階結構64，且形成相對且面向梯階結構64(例如，在鏡像中)之另一梯階結構(未展示)。此相對梯階結構(未展示)可為一虛設梯階結構。一「虛設梯階結構」係電路不可操作的，具有其階狀部，其中無電流在該等階狀部之導電材料中流動且其可為並非一電路之一電流流動路徑之部分的一電路不可操作空端，即使延伸至一電子組件或自一電子組件延伸。多個可操作梯階結構(未展示)及多個虛設梯階結構(未展示)可(例如)縱向地端至端形成於梯階區60之不同部分中且至堆疊18內之不同深度(未展示)。相對鏡像可操作梯階結構及虛設梯階結構對可被視為定義一運動場(例如，具有相對梯階步級之一垂直凹入部分，且未展示)。
參考圖44至圖53，已在TAV區21、21A及21B之一或多者中之個別間隔之可操作TAV區域27中形成可操作TAV 45。若在可操作TAV區域27中形成任何虛設通道材料串35(未展示)，則可固有地由可操作TAV 45代替此等虛設通道材料串35。已形成至各階狀部63之一或多個電路可操作導電通孔39。在形成可操作TAV 45及通孔39之前，可在梯階結構64頂部上形成絕緣材料37(例如，二氧化矽)。實例性可操作TAV 45及通孔39經展示為包含由介電材料61(例如，二氧化矽及/或氮化矽)圍繞之一導電材料核心59。不管如何，在一項實施例中且如所展示，其下方接納虛設通道材料串35及可操作TAV 45及/或透過其接納虛設通道材料串35及可操作TAV 45之平台係將成為可操作梯階結構64之一脊部(例如，平台脊部66X)。此外或替代性地，其下方可接納虛設通道材料串及可操作TAV及/或透過其可接納虛設通道材料串及可操作TAV之平台係將成為可操作梯階結構64之一平台腳(例如，平台腳66Z且未展示)。
此外或替代性地，虛設通道材料串及可操作TAV可在其他平台脊部中及/或在其他平台腳中，且若如此，則未必在所有平台脊部中或在所有平台腳中。又如上文所提及，虛設通道材料開口(現其中具有虛設通道材料串35)不需要且可能未在緊鄰可操作記憶體單元串區23之一個平台區62中。例如，緊鄰可操作記憶體單元串區23或為可操作記憶體單元串區23之部分之一平台區62在其中可能不具有虛設通道材料串(未展示)，及/或具有在與可操作記憶體單元串區23間隔之另一平台區62(一脊部及/或一腳)之部分中之虛設通道材料串(未展示)。藉此，在不存在任何可操作TAV及/或其中之虛設通道材料串之情況下，操作通道材料串53可在脊部66X中(未展示)可在脊部66X中。
以上實例性處理展示同時形成可操作通道材料串及虛設通道材料串且在形成該等可操作通道材料串及虛設通道材料串之後形成可操作TAV。在一項實施例中，可操作通道材料串及虛設通道材料串經形成為相對於彼此個別地具有相同水平形狀且在一項實施例中相對於彼此具有相同大小及形狀。在一項實施例中且如所展示，可操作通道材料串53及虛設通道材料串35經形成為相對於彼此具有相同間距P(圖44)。在一項實施例中且如所展示，可操作通道材料串及虛設通道材料串經形成為個別地在水平上小於可操作TAV。在一項實施例中，可操作通道材料串53係在構成一個別記憶體平面105之部分之橫向間隔之記憶體區塊(例如，圖107中之記憶體區塊115)內。在一項此實施例中，虛設通道材料串35、TAV區21及可操作TAV 45係在一記憶體平面105內。在另一實施例中，虛設通道材料串35、TAV區21A及/或21B以及可操作TAV 45係在一記憶體平面105之外部，其中在一項此實施例中為平面邊緣(圖107、圖115)且在另一此實施例中在一梯階區60之一平台區62中(圖118)。
參考圖54至圖64，已(例如，藉由各向異性蝕刻)形成通過堆疊18至導體階層16之水平伸長之溝渠40。
參考圖65至圖78，已相對於材料24、30、32、34、36及38選擇性地蝕刻導電階層22之材料26(未展示)(例如，使用液體或蒸氣H3PO4作為一主要蝕刻劑，其中材料26係氮化矽且材料24、30、32、34、36及38係多晶矽或其他氧化物)。
最終在導電階層22中形成導電材料以構成經形成之個別導電線之導電材料。參考圖79至圖92，此展示其中已透過溝渠40在導電階層22中形成導電材料48之一實例性實施例。可使用任何合適導電材料 48，例如，金屬材料及/或導電摻雜之半導體材料之一或兩者。僅在一項實例性實施例中，導電材料48包含一第一沈積之保形氮化鈦襯墊(未展示)，接著沈積另一組成物金屬材料(例如，元素鎢)。在形成導電材料48之前，可透過溝渠40在導電階層22中形成一薄絕緣材料襯裡(例如，Al2O3及HfOx之至少一者且未展示)。
參考圖93至圖106，已自個別溝渠40移除導電材料48。此已導致形成導電線29(例如，字線)及個別電晶體及/或記憶體單元56之立面延伸串49。可藉由蝕刻(例如，藉由各向異性蝕刻或各向同性蝕刻之一或兩者)進行此移除。在一個各向同性蝕刻實例中，可形成比個別導電階層22之垂直深度寬之溝渠40。接著可將導電材料48沈積至不足以填充溝渠40之一厚度(未展示)，例如，以在溝渠40內留下一橫向居中之空隙空間(未展示)。此後，可在該空隙空間內各向同性地蝕刻此導電材料以形成如藉由圖94及圖95橫截面所展示般分離之導電線29。電晶體及/或記憶體單元56之近似位置係用圖95A中之一括號指示且一些近似位置用圖94及圖95中之虛線輪廓指示，其中在所描繪實例中，電晶體及/或記憶體單元56基本上為環狀或環形。導電材料48可被視為具有對應於個別電晶體及/或記憶體單元56之控制閘極區52之終端50(圖95A)。所描繪實施例中之控制閘極區52包含個別導電線29之個別部分。材料30、32及34可被視為橫向介於控制閘極區52與通道材料36之間的一記憶體結構65。相對於虛設通道材料串35可導致一相同結構且該相同結構為虛設的(意謂電路不可操作)。
一電荷阻擋區(例如，電荷阻擋材料30)係在儲存材料32與個別控制閘極區52之間。一電荷阻擋件在一記憶體單元中可具有以下功能：在一程式模式中，該電荷阻擋件可防止電荷載子從儲存材料(例如， 浮動閘極材料、電荷捕獲材料等)朝向控制閘極傳遞出，且在一擦除模式中，電荷阻擋件可防止電荷載子自控制閘極流動至儲存材料中。因此，一電荷阻擋件可用以阻擋控制閘極區與個別記憶體單元之儲存材料之間的電荷遷移。如所展示之一實例性電荷阻擋區包含絕緣體材料30。藉由進一步實例，一電荷阻擋區可包含儲存材料(例如，材料32)之一橫向(例如，徑向)外部，在該橫向外部中此儲存材料係絕緣的(例如，在一絕緣儲存材料32與導電材料48之間不存在任何不同組成物材料之情況下)。不管如何，作為一額外實例，在不存在任何單獨組成物絕緣體材料30之情況下，一儲存材料與一控制閘極之導電材料之一介面可足以用作一電荷阻擋區。此外，導電材料48與材料30(在存在時)之一介面結合絕緣體材料30可一起用作一電荷阻擋區，且替代性地或此外可用作一絕緣儲存材料(例如，氮化矽材料32)之一橫向外區。一實例性材料30係氧化矽鉿及二氧化矽之一或多者。
參考圖107至圖121，已在個別溝渠40中形成一材料57(介電質及/或含矽，諸如未摻雜之多晶矽)。一導電互連線(未展示)將個別可操作TAV 45、個別通孔39及個別可操作通道材料串53可操作地電耦合至並非為本文中所揭示之發明之特定材料之其他電路(未展示)。
關於上述實施例，可使用如本文中所展示及/或描述之關於其他實施例之(若干)任何其他屬性或態樣。
在一項實施例中且如上文提及之圖式中所展示，在形成可操作通道材料串及虛設通道材料串之後形成導電線之導電材料(例如，閘極最後或替換閘極處理)。替代性地，可在形成可操作通道材料串及虛設通道材料串之前形成導電線之導電材料(例如，閘極優先處理)。
在一項實施例中，一種用於形成包含記憶體單元(例如，56)串(例如，49)及可操作TAV(例如，45)之一記憶體陣列(例如，12)的方法包含形成包含垂直交替之絕緣階層(例如，20)及導電階層(例如，22)之一堆疊(例如，18)。該堆疊包含一可操作記憶體單元串區(例如，23)及一梯階區(例如，60)，該梯階區包含包括一TAV區(例如，21B)之一平台區(例如，62)。在該堆疊中在該可操作記憶體單元串區中形成可操作通道材料串(例如，53)且在該堆疊中在該平台區之該TAV區中形成虛設通道材料串(例如，35)。在該平台區之該TAV區中形成可操作TAV(例如，45)。在該堆疊中在該梯階區中形成一可操作梯階結構(例如，64)且在該梯階區之該平台區中形成一平台(例如，66X及/或66Z)。在一項實施例中，在形成可操作TAV之前形成該可操作梯階結構及該平台。在一項實施例中，在形成可操作梯階結構及平台之前形成可操作通道材料串及虛設通道材料串。可使用如本文中所展示及/或關於其他實施例描述之(若干)任何其他屬性或態樣。
本發明之實施例涵蓋獨立於製造方法之記憶體陣列。然而，此等記憶體陣列可具有如本文中在方法實施例中所描述之屬性之任一者。同樣地，上述方法實施例可併入及形成關於裝置實施例所描述之屬性之任一者。
在一項實施例中，一種記憶體陣列包含一垂直堆疊(例如，18)，該垂直堆疊包含交替絕緣階層(例如，20)及導電階層(例如，22)。該等導電階層包含個別記憶體單元(例如，56)之閘極區(例如，52)。該等閘極區個別地包含該等導電階層之個別者中之一導電線(例如，29)之部分。可操作通道材料串(例如，53)延伸通過該等絕緣階層及該等導電階層。該 等個別記憶體單元包含橫向介於該等閘極區之個別者與該等可操作通道材料串之通道材料(例如，36)之間的一記憶體結構(例如，65)。一可操作梯階結構(例如，64)包含該等絕緣階層及該等導電階層。一平台區(例如，62)鄰近該可操作梯階結構之階狀部(例如，63)。該平台區包含一平台(例如，66X及/或66Z)及延伸通過該等絕緣階層及該等導電階層之可操作TAV(例如，45)。該平台區包含該等絕緣階層及該等導電階層中之虛設通道材料串(例如，35)。可使用如本文中所展示及/或關於其他實施例描述之(若干)任何其他屬性或態樣。
在一項實施例中，形成陣列下CMOS電路。在一項此實施例中，可操作TAV使記憶體陣列之數位線與陣列下CMOS電路直接電耦合，例如，如TAV區21中可發生，其中個別可操作通道材料串53可固有地包含一數位線且一導電互連件(未展示)使一可操作TAV直接電耦合至一通道材料串之通道材料。在一項實施例中，記憶體陣列包含NAND。
可使用如本文中所展示及/或關於其他實施例描述之(若干)任何其他屬性或態樣。
在上文所揭示之本發明中，可使用其他處理及/或結構，如以下任一者中所揭示：美國專利申請公開案第2015/0001613號；美國專利第9,589,978號；美國專利申請公開案第2017/0263556號；美國專利申請公開案第2017/0287833號；及美國專利申請公開案第2018/0082940號。美國專利申請公開案第2015/0001613號、美國專利第9,589,978號、美國專利申請公開案第2017/0287833號及美國專利申公開請案第2018/0082940號以引用的方式併入本文中。
(若干)以上處理或構造可被視為相對於一組件陣列，該組 件陣列形成為在上方之此等組件之一單個堆疊或單個層疊或形成於該單個堆疊或單個層疊內或形成為一下伏基底基板之部分(雖然該單個堆疊/層疊可具有多個階層)。用於操作或存取一陣列內之此等組件之控制及/或其他周邊電路亦可形成於任何地方作為成品構造之部分，且在一些實施例中可在該陣列下方(例如，陣列下CMOS)。不管如何，可在圖中所展示或上文所描述堆疊/層疊上方及/或下方提供或製造一或多個額外此堆疊/層疊。此外，(若干)組件陣列在不同堆疊/層疊中相對於彼此可相同或不同。可在垂直緊鄰之堆疊/層疊(例如，額外電路及/或介電層)之間提供中介結構。又，不同堆疊/層疊可相對於彼此電耦合。可單獨地且循序地(例如，在彼此頂部上)製造多個堆疊/層疊，或可基本上同時製造兩個或兩個以上堆疊/層疊。
上文所論述之總成及結構可用於積體電路(circuits/circuitry)中且可併入至電子系統中。此等電子系統可用於(例如)記憶體模組、裝置驅動器、電力模組、通信數據機、處理器模組及特定應用模組中，且可包括多層、多晶片模組。電子系統可為廣泛範圍之系統之任一者，舉例而言，諸如相機、無線裝置、顯示器、晶片組、機上盒、遊戲、照明、車輛、時鐘、電視機、蜂巢式電話、個人電腦、汽車、工業控制系統、飛機等。
在此文件中，除非另有指示，否則「立面」、「較高」、「上」、「下」、「頂部」、「在頂部上」、「底部」、「上方」、「下方」、「下面」、「之下」、「向上」及「向下」大體上係參考垂直方向。「水平」係指沿著一主要基板表面之一大致方向(即，在10度內)且可在製造期間相對於該主要基板表面處理基板，且垂直係大體上正交於主要基板表面之一方向。參 考「精確水平」係沿著主要基板表面之方向(即，與主要基板表面無角度)且可在製造期間相對於該主要基板表面處理基板。此外，如本文中所使用之「垂直」及「水平」係相對於彼此之大體上垂直方向且獨立於基板在三維空間中之定向。此外，「立面延伸」係指與精確水平成至少45°之一方向。此外，關於一場效電晶體之「立面延伸」、「水平延伸」及類似者係參考該電晶體之通道長度(電流在操作中沿著該通道長度在源極區/汲極區之間流動)之定向。對於雙極接面電晶體，「立面延伸」、「水平延伸」及類似者係參考基底長度(電流在操作中沿著該基底長度在射極與集極之間流動)之定向。在一些實施例中，立面延伸之任何組件、特徵及/或區垂直延伸或在垂直線之10°內延伸。
此外，「直接上方」、「直接下方」及「直接下面」需要兩個所陳述區/材料/組件相對於彼此之至少某一橫向重疊(即，水平地)。又，使用前面未加「直接」之「上方」僅需要所陳述區/材料/組件之在另一所陳述區/材料/組件上方之某一部分在該另一所陳述區/材料/組件立面外部(即，獨立於兩個所陳述區/材料/組件是否存在任何橫向重疊)。類似地，使用前面未加「直接」之「下方」及「下面」僅需要所陳述區/材料/組件之在另一所陳述區/材料/組件下方/下面之某一部分在該另一所陳述區/材料/組件立面內部(即，獨立於兩個所陳述區/材料/組件是否存在任何橫向重疊)。
本文中所描述之材料、區及結構之任一者可為均質或非均質的，且不管如何可連續或不連續地上覆於任何材料上方。在對任何材料提供一或多個實例性組成物之情況下，該材料可包含此一或多個組成物、基本上由此一或多個組成物組成或由此一或多個組成物組成。此外，除非 另有說明，否則各材料可使用任何合適現有或未來開發技術來形成，舉例而言，原子層沈積、化學氣相沈積、物理氣相沈積、磊晶生長、擴散摻雜及離子植入。
此外，將「厚度」自身(非前面之方向形容詞)定義為自不同組成物之一緊鄰材料或一緊鄰區之一最接近表面垂直地通過一給定材料或區之平均直線距離。此外，本文中所描述之各種材料或區可具有實質上恆定厚度或具有可變厚度。若具有可變厚度，則除非另有指示否則厚度係指平均厚度，且此材料或區將歸因於厚度可變而具有某一最小厚度及某一最大厚度。如本文中所使用，「不同組成物」僅需要可直接彼此抵靠之兩種所陳述材料或區之該等部分在化學上及/或物理上不同(例如，若此等材料或區並非均質)。若兩種所陳述材料或區未直接彼此抵靠，則「不同組成物」僅需要最靠近彼此之兩種所陳述材料或區之該等部分在化學上及/或物理上不同(若此等材料或區域並非均質)。在此文件中，當所陳述材料、區或結構相對於彼此存在至少某一實體觸碰接觸時，一材料、區或結構係「直接抵靠」另一材料、區或結構。相比而言，前面未加「直接」之「上方」、「上」、「鄰近」、「沿著」及「抵靠」涵蓋「直接抵靠」以及其中(若干)中介材料、區或結構導致所陳述材料、區或結構相對於彼此之非實體觸碰接觸的構造。
本文中，若在正常操作中電流能夠自一區-材料-組件連續流動至另一區-材料-組件且在充分產生亞原子正及/或負電荷時主要藉由該等電荷之移動而如此流動，則區-材料-組件相對於彼此「電耦合」。另一電子組件可介於該等區-材料-組件之間且電耦合至該等區-材料-組件。相比而言，當區-材料-組件被稱為「直接電耦合」時，在該等直接電耦合之 區-材料-組件之間不存在中介電子組件(例如，無二極體、電晶體、電阻器、換能器、切換器、熔絲等)。
本文中之導電/導體/導電材料之任一者之組成物可為金屬材料及/或導電摻雜之半導電/半導體/半導電材料。「金屬材料」係一種元素金屬、兩種或兩種以上元素金屬之任何混合物或合金及任一或多個導電金屬化合物之任一者或組合。
本文中，關於蝕刻(etch/etching)、移除(removing/removal)、沈積、形成(forming及/或formation)之「選擇性」係一所陳述材料相對於另一(若干)所陳述材料依至少2：1之一體積比率作用之此一動作。此外，選擇性地沈積、選擇性地生長或選擇性地形成係針對沈積、生長或形成之至少前75埃使一材料相對於另一所陳述材料或若干材料依至少2：1之一體積比率沈積、生長或形成。
除非另有指示，否則本文中使用「或」涵蓋兩者中任一者及兩者。
總結
在一些實施例中，一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法包含形成包含垂直交替之絕緣階層及導電階層之一堆疊。該堆疊包含一TAV區及一可操作記憶體單元串區。該TAV區包含間隔之可操作TAV區域。在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串。在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作TAV。
在一些實施例中，一種用於形成包含記憶體單元串及可操 作直通陣列通孔(TAV)之一記憶體陣列的方法包含形成包含垂直交替之絕緣階層及導電階層之一堆疊。該等絕緣階層包含絕緣第一材料。該等導電階層包含具有與該第一材料之組成物不同之組成物之一第二材料。該堆疊包含一TAV區及一可操作記憶體單元串區。在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中形成虛設通道材料串。在該TAV區中形成可操作TAV。在該堆疊中形成水平伸長之溝渠。用導電材料替換來自該等導電階層之該第二材料，該導電材料係用於形成該等導電階層中之個別導電線。在該堆疊中形成立面延伸之記憶體單元串。該等記憶體單元之個別者包含該等可操作通道材料串之通道材料、作為該等個別導電線之一者之部分之一閘極區，及在該等個別導電階層中橫向介於該閘極區與該等可操作通道材料串之該通道材料之間的一記憶體結構。
在一較佳實施例中，該方法包含形成相對於彼此具有相同間距之該等可操作通道材料串及該等虛設通道材料串。
在一較佳實施例中，該方法包含形成相對於彼此個別地具有相同大小及形狀之該等可操作通道材料串及虛設通道材料串。
在一較佳實施例中，該等可操作通道材料串係在構成一記憶體平面之部分之橫向間隔之記憶體區塊內。
在一較佳實施例中，該TAV區包含間隔之可操作TAV區域，該等虛設通道材料串係在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成，且該等可操作TAV係在該TAV區之該等間隔之可操作TAV區域之個別者中形成。
在一些實施例中，一種用於形成包含記憶體單元串及可操 作直通陣列通孔(TAV)之一記憶體陣列的方法包含形成包含垂直交替之絕緣階層及導電階層之一堆疊，其中該堆疊包含一可操作記憶體單元串區。該堆疊包含一梯階區，該梯階區包含包括一TAV區之一平台區。在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該平台區之該TAV區中形成虛設通道材料串。在該平台區之該TAV區中形成可操作TAV。在該堆疊中該梯階區中形成一可操作梯階結構且在該梯階區之該平台區中形成一平台。
在一較佳實施例中，該方法包含在形成該等可操作TAV之前形成該可操作梯階結構及該平台。
在一較佳實施例中，該方法包含在形成該可操作梯階結構及該平台之前形成該等可操作通道材料串及虛設通道材料串。
在一較佳實施例中，該方法包含在形成該等可操作TAV之前形成該可操作梯階結構及該平台。
在一較佳實施例中，該平台係該可操作梯階結構之一脊部。
在一些實施例中，一種記憶體陣列包含一垂直堆疊，該垂直堆疊包含交替絕緣階層及導電階層。該等導電階層包含個別記憶體單元之閘極區。該等閘極區個別地包含該等導電階層之個別者中之一導電線之部分。可操作通道材料串延伸通過該等絕緣階層及該等導電階層。該等個別記憶體單元包含橫向介於該等閘極區之個別者與該等可操作通道材料串之通道材料之間的一記憶體結構。一可操作梯階結構包含該等絕緣階層及該等導電階層。一平台區鄰近該可操作梯階結構之階狀部。該平台區包含一平台及延伸通過該等絕緣階層及該等導電階層之可操作TAV。該平台區包含該等絕緣階層及該等導電階層中之虛設通道材料串。
在一較佳實施例中，該等可操作通道材料串及虛設通道材料串相對於彼此個別地具有相同水平形狀。
在一較佳實施例中，該等可操作通道材料串及虛設通道材料串相對於彼此個別地具有相同大小及形狀。
在一較佳實施例中，該等可操作通道材料串及虛設通道材料串相對於彼此具有相同間距。
在一較佳實施例中，該等可操作通道材料串及虛設通道材料串相對於彼此個別地具有相同大小及形狀。
在一較佳實施例中，該等可操作通道材料串及虛設通道材料串個別地在水平上小於該等可操作TAV。
在一較佳實施例中，該記憶體陣列包含陣列下CMOS電路。
在一較佳實施例中，該記憶體陣列包含NAND。
根據法規，已用關於結構及方法特徵或多或少特定之語言描述本文中所揭示之標的物。然而，應理解，發明申請專利範圍並不限於所展示及描述之特定特徵，因為本文中所揭示之手段包含實例性實施例。因此發明申請專利範圍應按字面意思被提供完整範疇，且應根據等效原則進行適當地解釋。
21B:直通陣列通孔(TAV)區/區
23:可操作記憶體單元串區/區/記憶體單元串區
24:第二材料/組成物材料/材料
25:可操作通道開口/開口/通道開口
27:可操作直通陣列通孔(TAV)區域/區域
35:虛設通道材料串
37:絕緣材料
39:電路可操作導電通孔/通孔
40:溝渠
45:可操作直通陣列通孔(TAV)
49:串
53:可操作通道材料串
57:材料
59:導電材料核心
60:梯階區/區
61:介電材料
62:平台區
63:階狀部
64:梯階結構
66X:平台/平台脊部/脊部
66Z:平台/平台腳
P:間距

Claims (17)

  1. 一種用於形成包含記憶體單元串及可操作(operative)直通陣列通孔(TAV)之一記憶體陣列的方法，該方法包含：形成包含垂直交替(vertically-alternating)之絕緣階層及導電階層之一堆疊，該堆疊包含一TAV區(region)及一可操作記憶體單元串區，該TAV區包含間隔之可操作TAV區域(areas)；在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串；在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作TAV；及同時形成該等可操作通道材料串及虛設通道材料串。
  2. 一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法，該方法包含：形成包含垂直交替之絕緣階層及導電階層之一堆疊，該堆疊包含一TAV區及一可操作記憶體單元串區，該TAV區包含間隔之可操作TAV區域；在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串；在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作 TAV；及在形成該等可操作通道材料串及虛設通道材料串之後形成該等可操作TAV。
  3. 一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法，該方法包含：形成包含垂直交替之絕緣階層及導電階層之一堆疊，該堆疊包含一TAV區及一可操作記憶體單元串區，該TAV區包含間隔之可操作TAV區域；在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串；在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作TAV；及形成相對於彼此個別地具有相同水平形狀之該等可操作通道材料串及虛設通道材料串。
  4. 一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法，該方法包含：形成包含垂直交替之絕緣階層及導電階層之一堆疊，該堆疊包含一TAV區及一可操作記憶體單元串區，該TAV區包含間隔之可操作TAV區域；在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在 該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串；在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作TAV；及形成相對於彼此個別地具有相同大小及形狀之該等可操作通道材料串及虛設通道材料串。
  5. 一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法，該方法包含：形成包含垂直交替之絕緣階層及導電階層之一堆疊，該堆疊包含一TAV區及一可操作記憶體單元串區，該TAV區包含間隔之可操作TAV區域；在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串；在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作TAV；及形成相對於彼此具有相同間距之該等可操作通道材料串及該等虛設通道材料串。
  6. 如請求項5之方法，其包含形成相對於彼此個別地具有相同大小及形狀之該等可操作通道材料串及虛設通道材料串。
  7. 一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法，該方法包含：形成包含垂直交替之絕緣階層及導電階層之一堆疊，該堆疊包含一TAV區及一可操作記憶體單元串區，該TAV區包含間隔之可操作TAV區域；在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串；在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作TAV；及形成個別地在水平上小於該等可操作TAV之該等可操作通道材料串及虛設通道材料串。
  8. 一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法，該方法包含：形成包含垂直交替之絕緣階層及導電階層之一堆疊，該堆疊包含一TAV區及一可操作記憶體單元串區，該TAV區包含間隔之可操作TAV區域；在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串；及在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作TAV， 其中該等可操作通道材料串係在包含一記憶體平面之部分之橫向間隔之記憶體區塊內；該等虛設通道材料串、該TAV區及該等可操作TAV在該記憶體平面內。
  9. 一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法，該方法包含：形成包含垂直交替之絕緣階層及導電階層之一堆疊，該堆疊包含一TAV區及一可操作記憶體單元串區，該TAV區包含間隔之可操作TAV區域；在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串；及在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作TAV，其中該等可操作通道材料串係在包含一記憶體平面之部分之橫向間隔之記憶體區塊內；該等虛設通道材料串、該TAV區及該等可操作TAV在該記憶體平面之外部。
  10. 如請求項9之方法，其中該等虛設通道材料串、該TAV區及該等可操作TAV係平面邊緣。
  11. 如請求項9之方法，其中在一梯階區之一平台區(landing region)中形成該等虛設通道材 料串、該TAV區及該等可操作TAV；且該方法進一步包含：在該堆疊中該梯階區中形成一可操作梯階結構且在該梯階區之該平台區中形成一平台。
  12. 如請求項11之方法，其中該平台係該可操作梯階結構之一脊部(crest)。
  13. 一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法，該方法包含：形成包含垂直交替之絕緣階層及導電階層之一堆疊，該堆疊包含一TAV區及一可操作記憶體單元串區，該TAV區包含間隔之可操作TAV區域；在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串；及在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作TAV，其中該等可操作通道材料串係在包含一記憶體平面之部分之橫向間隔之記憶體區塊內；且該方法進一步包含：形成相對於彼此橫向間隔之多個該等TAV區，該等TAV區之至少一者在該記憶體平面內，該等TAV區之至少另一者在該記憶體平面 之外部。
  14. 一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法，該方法包含：形成包含垂直交替之絕緣階層及導電階層之一堆疊，該堆疊包含一TAV區及一可操作記憶體單元串區，該TAV區包含間隔之可操作TAV區域；在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串；在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作TAV；及形成陣列下CMOS電路(CMOS-under-array circuitry)。
  15. 一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法，該方法包含：形成包含垂直交替之絕緣階層及導電階層之一堆疊，該堆疊包含一TAV區及一可操作記憶體單元串區，該TAV區包含間隔之可操作TAV區域；在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串；及在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作 TAV，其中該等可操作TAV使該記憶體陣列之數位線與陣列下CMOS電路直接電耦合。
  16. 一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法，該方法包含：形成包含垂直交替之絕緣階層及導電階層之一堆疊，該堆疊包含一TAV區及一可操作記憶體單元串區，該TAV區包含間隔之可操作TAV區域；在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串；在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作TAV；形成該等記憶體單元串之個別記憶體單元以包含該等可操作通道材料串之通道材料、作為該等導電階層之個別者中之一導電線之部分之一閘極區，及在該等個別導電階層中橫向介於該閘極區與該等可操作通道材料串之該通道材料之間的一記憶體結構；及在形成該等可操作通道材料串及虛設通道材料串之後形成該等導電線之導電材料。
  17. 一種用於形成包含記憶體單元串及可操作直通陣列通孔(TAV)之一記憶體陣列的方法，該方法包含： 形成包含垂直交替之絕緣階層及導電階層之一堆疊，該堆疊包含一TAV區及一可操作記憶體單元串區，該TAV區包含間隔之可操作TAV區域；在該堆疊中該可操作記憶體單元串區中形成可操作通道材料串且在該堆疊中該TAV區中在該等可操作TAV區域橫向外部且未在該等可操作TAV區域內形成虛設通道材料串；在該TAV區中之該等間隔之可操作TAV區域之個別者中形成可操作TAV；形成該等記憶體單元串之個別記憶體單元以包含該等可操作通道材料串之通道材料、作為該等導電階層之個別者中之一導電線之部分之一閘極區，及在該等個別導電階層中橫向介於該閘極區與該等可操作通道材料串之該通道材料之間的一記憶體結構；及在形成該等可操作通道材料串及虛設通道材料串之前形成該等導電線之導電材料。
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