[go: up one dir, main page]

TW202427796A - 半導體裝置及閘極結構之形成方法 - Google Patents

半導體裝置及閘極結構之形成方法 Download PDF

Info

Publication number
TW202427796A
TW202427796A TW112133373A TW112133373A TW202427796A TW 202427796 A TW202427796 A TW 202427796A TW 112133373 A TW112133373 A TW 112133373A TW 112133373 A TW112133373 A TW 112133373A TW 202427796 A TW202427796 A TW 202427796A
Authority
TW
Taiwan
Prior art keywords
layer
metal layer
hard
work function
type transistor
Prior art date
Application number
TW112133373A
Other languages
English (en)
Other versions
TWI850096B (zh
Inventor
葉德夫
杜政杰
陳皓馨
洪若珺
莊英良
葉明熙
黃國彬
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202427796A publication Critical patent/TW202427796A/zh
Application granted granted Critical
Publication of TWI850096B publication Critical patent/TWI850096B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本揭露關於一種用以N型與P型電晶體的閘極結構之形成方法。此形成方法包含：形成閘極結構的介面層及高k值介電層；形成N型金屬層於高k值介電層上；形成硬覆蓋層於N型金屬層上，同時藉由氟鈍化強化高k值介電層；圖案化在硬覆蓋層上之光阻材料，以於P型電晶體上暴露出硬覆蓋層的一部分；利用高選擇性化學試劑透過濕式蝕刻操作移除於P型電晶體上之N型金屬層及硬覆蓋層，前述化學試劑對硬覆蓋層及N型金屬層具有高選擇性；移除圖案化光阻材料，同時藉由硬覆蓋層隔離閘極結構，以避免發生鋁氧化；以及形成P型金屬層於硬覆蓋層及P型電晶體上。

Description

金屬閘極圖案化
半導體裝置用於各種電子應用，舉例而言，如個人電腦、手機、數位相機及其他電子設備。一般而言，藉由依序沉積絕緣層或介電層、導電層及半導體層的材料於半導體基材上，以及利用微影製程圖案化前述各種材料的層，以於基材上形成電路組件與元件來製造半導體裝置。
半導體產業藉由對小型化特徵的尺寸之持續縮減，不斷地改善各種電子組件(如電晶體、二極體、電阻器、電容器等)的積體密度，使更多組件被整合於預定區域內。然而，隨著小型化特徵尺寸之縮減，應注意於由其所導致之額外問題。
以下揭露提供許多不同的實施例或示例，以實現所提供標的之不特徵。以下描述組件及排列之具體例子是為了簡化本揭露。當然，這些具體例子僅為例示，無意構成限制。
為了簡潔起見，此處可不詳述與習知半導體裝置製程相關的習知技術。其次，此處所述的各種任務及製程可整合至更全面的流程或製程中，其中此流程或製程具有本文未詳述的額外功能性。尤其地，製造半導體裝置的各種製程是習知的，且為了簡潔起見，此處僅簡述或將完全省略許多習知製程，不提供習知製程的細節。如本揭露所屬領域技術中具有通常知識者在完整閱讀本揭露後，顯見此處揭露之結構可併用各種技術，並可整合至各種半導體裝置及產品中。進一步，需留意的是，半導體裝置結構包括多種數量的組件，並且圖式中所示之單一組件可代表多個組件。
再者，為了便於描述圖式中所繪示的元件或特徵和其他元件或特徵的關係，可使用空間相對性用語，例如「上方(over)」、「在其上(overlying)」、「在…之上(above)」、「高於(upper)」、「頂部(top)」、「下面(under)」、「在其下(underlying)」、「低於(below)」、「下部(lower)」、「底部(bottom)」等)。除了圖式所繪示的方位外，空間相對性用語意欲涵蓋裝置在使用中或操作中的不同方位。設備可以其他方式定向(旋轉90度或位於其他方位)，而本揭露所用的空間相對性描述亦可如此解讀。當空間相對性用語(如以上所列的用語)用於描述第一元件相對於第二元件時，第一元件可直接在另一元件上，或者可存在中間的元件或層。當一元件或層被稱為在另一元件或層之上時，它可直接在另一元件或層上且與其接觸。
此外，本揭露可在各種例子中重複元件符號及/或字母。此重複是為了簡化及清楚之緣故，此重複本身並非指定所討論的各種實施例及/或配置之間的關係。
需留意的是，在說明書中對「一個實施例(one embodiment)」、「一實施例(an embodiment)」、「例示性實施例(an example embodiment)」、「例示性(exemplary)」、「例子(example)」等之引用指示所描述的實施例可包括特定的特徵、結構或特性，但每一個實施例不必包括特定的特徵、結構或特性。此外，此種用語不必須是參照同一個實施例。進一步，當結合一實施例來描述特定的特徵、結構或特性時，無論是否明確描述，影響此些特徵、結構或特性與其他實施例之結合將在本揭露所屬技術領域中具有通常知識者的知識範圍內。
理解的是，上下文的用詞或用語是為了描述之緣故而非限制，以使本說明書的用詞或用語被本揭露所屬技術領域中具有通常知識者根據上下文的教示做解釋。
此處討論各種實施例，也就是用以形成包含鰭式場效電晶體(FinFET)裝置之半導體結構的特定內容。舉例而言，半導體結構可為互補式金屬氧化物半導體(CMOS)裝置，其包含P型金屬氧化物半導體(PMOS)裝置及N型金屬氧化物半導體(NMOS)裝置。現在將利用包含鰭式場效電晶體製造製程之特定例子來描述實施例。然而，實施例不限制於此處所提供之例子，且概念可實現於廣泛的實施例中。因此，各種實施例可應用於其他半導體裝置/製程，例如平面式電晶體等。進一步，於此處討論之一些實施例在利用閘極後製程所形成之裝置的內容中進行討論。在其他實施例中，可使用閘極優先製程。
當圖式繪示半導體裝置之各種實施例時，附加的特徵可加入於圖式所繪示的半導體裝置中，並且在半導體裝置之其他實施例中，可取代、修改或刪除以下所述之一些特徵。
附加的操作可提供在此些實施例所述的階段之前、期間及之後。就不同的實施例而言，可取代或刪減所述之一些階段。附加的特徵可加入至半導體裝置結構中。就不同的實施例而言，可取代或刪除以下所述之一些特徵。雖然一些實施例以特定順序進行的操作被討論，但此些操作可依另一邏輯順序進行。
亦需留意的是，本揭露以多閘極電晶體之方式呈現實施例。多閘極電晶體包含形成於通道區域的至少二側上之閘極結構的前述電晶體。此些多閘極裝置可包含P型金屬氧化物半導體裝置或N型金屬氧化物半導體多閘極裝置。此處呈現的具體例子可指鰭式場效電晶體，以其鰭狀結構得名。此處亦可呈現多個實施例，係指一種類型的多閘極電晶體，亦稱為環繞式閘極(GAA)裝置。環繞式閘極裝置包含具有形成於通道區域的4側上(如圍繞通道區域的一部分)之閘極結構或其部分之任何裝置。此處所示之裝置亦包含具有設置於奈米線通道、條狀通道及/或其他適合的通道構造內之通道區域的實施例。此處呈現可具有與單一連續的閘極結構相關聯之一或多個通道區域(如奈米線)之裝置的多個實施例。然而，本揭露所屬技術領域中具有通常知識者可理解的是，可應用教示於單一通道(如單一奈米線)或任何數量的通道。從本揭露的多個態樣，本揭露所屬技術領域中具有通常知識者可利於理解半導體裝置的其他例子。
圖1係繪示包含製造多閘極裝置的半導體製程之例示性方法100的流程圖。此處所述的，用語「多閘極裝置(multi-gate device)」係用以描述具有設置於裝置的至少一個通道的多個側邊上之至少一些閘極材料之裝置(如半導體電晶體)。在一些例子中，多閘極裝置可指環繞式閘極裝置，其具有設置於裝置的至少一個通道的至少四個側邊上之閘極材料。通道區域可稱為「奈米線(nanowire)」。此處所述的，奈米線包含各種幾何形狀(如圓柱形、長條形)及各種尺寸之通道區域。
圖1與圖2A至圖2B、圖3A至圖3B、圖4A至圖4B、圖5A至圖5B、圖6A至圖6B、圖7A至圖7B、圖8A至圖8B、圖9A至圖9B及圖10A至圖10B一併描述。此些圖式繪示根據一些實施例之在製程的各種階段之半導體裝置200或結構。方法100僅為例子，無意將本揭露限制於超出申請專利範圍所明確論述的範圍外。就方法100之附加實施例而言，在方法100之前、期間及之後，可提供附加的步驟，並且可移動、取代或刪減所述之一些步驟。在其他實施例中，可加入附加的特徵於圖式所繪示的半導體裝置200中，並且可取代、修改或刪除以下描述之一些特徵。
當此處討論其他方法的實施例及例示性裝置時，可理解的是，半導體裝置的數個部分可藉由半導體技術製造流程進行製造，且故此處僅簡述一些製程。進一步，例示性半導體裝置可包含多種其他裝置及特徵，例如其他類型的裝置，諸如附加的電晶體、雙極性接面電晶體、電阻器、電容器、電感器、二極體、保險絲及/或其他邏輯裝置等，但為了便於理解本揭露之概念，故簡化半導體裝置。在一些實施例中，例示性裝置包含複數個半導體裝置(如電晶體)，其包含可互連的P型場效電晶體、N型場效電晶體等。此外，需留意的是，方法100的製程步驟包含參照圖式提供的任何描述，連同本揭露所提供之其他的方法及例圖，然其僅為例示性，無意限制於超出申請專利範圍所明確論述的範圍外。
圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A及圖10A係例示性半導體裝置200之等角視圖，並且圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B及圖10B係根據一些實施例之例示性半導體裝置200的一實施例沿著第一切線X-X’之對應的剖面側視圖。為了易於繪製此些圖式，在一些圖式中，此處繪示之組件或特徵的一些元件符號可省略，以避免模糊其他組件或特徵。
在方塊102中，例示性方法100包含提供基材202。請參照圖2A至圖2B之例子，在方塊102之實施例中，提供基材202。在一些實施例中，基材202可為如矽基材之半導體基材。基材202可包含各種層，其包含形成於半導體基材上之導電層或絕緣層。端視設計需求而定，基材202可包含各種摻雜的構造。舉例而言，不同的摻雜輪廓(如n井、p井)可形成於基材202上，對於不同裝置類型(如N型場效電晶體[NFET]、P型場效電晶體[PFET])所設計之區域內。適合的摻雜可包含摻質的離子植入及/或擴散製程。基材202具有隔離特徵(如淺溝槽隔離[STI]特徵)，其插設於提供不同裝置類型的區域間。基材202亦可包含如鍺、碳化矽(SiC)、矽鍺(SiGe)或金剛石之其他半導體。另一種方式，基材202可包含化合物半導體及/或合金半導體。進一步，基材202可選擇性包含磊晶層(epitaxial layer，epi-layer)，可為了提升性能而應變，可包括絕緣體上覆矽(SOI)結構，及/或具有其他適合的增強特徵。
回到圖1，然後，方法100進行至方塊104，其中一或多個磊晶層成長於基材上。請參照圖2A及圖2B之例子，在方塊104之實施例中，磊晶堆疊204形成於基材202上。磊晶堆疊204包含被第二複合材料的多個磊晶層208所插設之第一複合材料的多個磊晶層206。第一複合材料與第二複合材料可不同。在一實施例中，此些磊晶層206為矽鍺，且此些磊晶層208為矽(Si)。然而，包含提供具有不同的氧化速率及/或蝕刻選擇性之第一複合材料及第二複合材料的磊晶堆疊204之其他實施例為可能的。在一些實施例中，磊晶層206包含矽鍺，且磊晶層208包含矽(Si)，磊晶層208的矽之氧化速率為小於磊晶層206的矽鍺之氧化速率。
此些磊晶層208或其多個部分可形成多閘極裝置200之通道區域。舉例而言，磊晶層208可稱作「奈米線(nanowire)」，其用以形成如環繞式閘極裝置之多閘極裝置200的通道區域。如以下所述，此些「奈米線」亦可用以形成多閘極裝置200的源極/汲極區域之部分。端視上下文而定，源極/汲極區域可單獨指源極或汲極，或者統稱為源極與汲極。如前所述，此處所稱用語「奈米線」指的是多個半導體層，其外觀為圓柱形及其他構造，例如長條形。以下進一步討論前述之磊晶層208用於定義裝置的一或多個通道。
需留意的是，圖2A及圖2B繪示了4層的磊晶層206及4層的磊晶層208，此僅為了說明的目的，並無意限制於超出申請專利範圍所明確論述的範圍外。可理解的是，任何數量的磊晶層206和208可形成於磊晶堆疊204中，層的數量端視用於裝置200之通道區域的想要數量而定。在一些實施例中，磊晶層208的數量在2至10之間。
在一些實施例中，磊晶層206具有約2奈米至約6奈米(nm)範圍之厚度。此些磊晶層206的厚度可實質為均勻的。在一些實施例中，磊晶層208具有6奈米至約12奈米(nm)範圍之厚度。在一些實施例中，堆疊中之此些磊晶層208的厚度可實質為均勻的。以下更詳細描述，磊晶層208可做為用於後續形成的多閘極裝置之一或多個通道區域，且其厚度的選擇基於裝置性能的考量。磊晶層206可用以定義用於後續形成的多閘極裝置之相鄰的通道區域間之間隙距離，且其厚度的選擇基於裝置性能的考量。
舉例而言，堆疊204中的多層之磊晶成長可藉由分子束磊晶(MBE)製程、有機金屬化學氣相沉積(MOCVD)製程及/或其他適合的磊晶成長製程進行。在一些實施例中，如磊晶層208之磊晶成長層包含與基材202相同之材料。在一些實施例中，磊晶成長層(即磊晶層206及磊晶層208)包含與基材202不同之材料。如前所述，在至少一些例子中，磊晶層206包含磊晶成長的矽鍺(SiGe)層，並且磊晶層208包含磊晶成長的矽(Si)層。另一種方式，在一些實施例中，磊晶層206或磊晶層208可包含如鍺的其他材料，如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體，如矽鍺、砷磷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(InGaAs)、磷化鎵銦(GaInP)及/或砷磷化鎵銦(GaInAsP)的合金半導體，或者上述任意組合。如前所述，磊晶層206及磊晶層208之材料可基於其所提供之不同的氧化、蝕刻選擇性之性質進行選擇。在各種實施例中，磊晶層206及磊晶層208實質為無摻雜的(即具有從約0 cm −3至約1×10 17cm −3之外部摻雜濃度)，其中舉例而言，在磊晶成長製程之期間，沒有進行故意的摻雜。
然後，方法100進行至方塊106，其中圖案化並形成多個鰭片元件210。參照圖2A之例子，在方塊106之實施例中，形成從基材202延伸出之複數個鰭片元件210。在各種實施例中，此些鰭片元件210之每一者包含由基材202所形成之基材部分，以及包含磊晶層206及磊晶層208的磊晶堆疊之此些磊晶層的每一者之部分。
鰭片元件210可利用包含微影與蝕刻製程之適合的製程製造。微影製程可包含形成光阻層於基材202上方(如於堆疊204上)、將光阻曝光成圖案、進行曝光後烘烤製程以及顯影光阻，以形成包含光阻的罩幕元件。在一些實施例中，可利用電子束(e束)微影製程進行圖案化光阻，以形成罩幕元件。然後，罩幕元件可用以保護基材202的多個區域及於其上所形成之多個層(即堆疊204)，同時穿過如硬罩幕之一或多層罩幕層，蝕刻製程形成多個溝槽在未被保護的區域內，從而留下複數個延伸的鰭片。可利用乾式蝕刻(如反應離子蝕刻)、濕式蝕刻及/或其他適合的製程蝕刻出此些溝槽。此些溝槽可填充介電材料，舉例而言，此介電材料形成插設於此些鰭片間之多個淺溝槽隔離特徵。
在一些實施例中，介電層可包含二氧化矽、氮化矽、氮氧化矽、摻氟的矽酸鹽玻璃(FSG)、低k值電介質、前述之任意組合及/或其他適合的材料。在各種例子中，介電層可藉由化學氣相沉積(CVD)製程、次大氣壓化學氣相沉積(SACVD)製程、可流動式化學氣相沉積製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程及/或其他適合的製程進行沉積。在一些實施例中，舉例而言，在沉積介電層後，裝置200可進行退火，以改善介電層的品質。在一些實施例中，介電層(以及後續形成的淺溝槽隔離特徵302[STI])可包含多層結構，例如具有一或多層襯墊層。
在形成隔離特徵(如淺溝槽隔離特徵302)之一些實施例中，在沉積介電層後，沉積的介電材料藉由如化學機械平坦化(CMP)製程進行薄化並平坦化。化學機械平坦化製程可平坦化頂表面，從而形成淺溝槽隔離特徵302。插設於多個鰭片元件210間之淺溝槽隔離特徵302被凹陷化。請參照圖3A之例子，凹陷化淺溝槽隔離特徵302，以提供在淺溝槽隔離特徵302上延伸之此些鰭片元件210。在一些實施例中，凹陷製程可包含乾式蝕刻製程、濕式蝕刻製程及/或其組合。在一些實施例中，控制凹陷深度(如藉由控制蝕刻時間)，以使此些鰭片元件210暴露出的上部達到想要的高度H。高度H暴露出磊晶堆疊204中之此些層的每一者。
形成鰭片於基材上之方法的數個其他實施例亦可被使用，舉例而言，此些實施例包含定義鰭片區域(如藉由罩幕或多個隔離區域)，以及以鰭片形式磊晶成長磊晶堆疊204。在一些實施例中，形成鰭片可包含剪切製程，以縮減鰭片的寬度。剪切製程可包含濕式蝕刻製程或乾式蝕刻製程。
然後，方法100進行至方塊108，其中形成多個犧牲層/犧牲特徵，且具體為虛設閘極結構。雖然本討論係針對取代閘極製程，藉由其形成虛設閘極結構，且後續被取代，但其他配置為可能的。
請參照圖3A及圖3B，形成閘極堆疊304。在一實施例中，如參照方法100之方塊108所論，閘極堆疊304為後續被移除之虛設(犧牲)閘極堆疊。
因此，在使用閘極後製程之一些實施例中，閘極堆疊304為虛設閘極堆疊，並在裝置200的後續製程階段將被後續的閘極堆疊所取代。具體地，如以下所論，閘極堆疊304在後來的製程階段可被高介電常數材料介電層(即高k值介電層[Hk])及金屬閘極(MG)電極所取代。在一些實施例中，閘極堆疊304形成於基材202上，且至少部分設置於鰭片元件210上。位於閘極堆疊304下層之鰭片元件210的一部分可稱為通道區域。閘極堆疊304亦可定義鰭片元件210的源極/汲極區域，舉例而言，鰭片的區域與磊晶堆疊204的區域相鄰，並位在通道區域之相對的二側上。
在一些實施例中，閘極堆疊304包含介電層及虛設電極層。閘極堆疊304亦包含一或多層硬罩幕層(如氧化物、氮化物)。在一些實施例中，閘極堆疊304藉由各種製程步驟進行形成，例如層沉積、圖案化、蝕刻以及其他適合的製程步驟。例示性層沉積製程包含化學氣相沉積(包含低壓化學氣相沉積及電漿輔助化學氣相沉積)、物理氣相沉積、原子層沉積、熱氧化、電子束蒸鍍或其他適合的沉積技術，或者上述任意組合。在形成閘極堆疊之例子中，圖案化製程包含微影製程(如微影或電子束微影)，其可進一步包含光阻塗佈(如旋轉塗佈)、軟烤、罩幕對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(如旋轉乾燥及/或硬烤)、其他適合的微影技術以及/或者前述任意組合。在一些實施例中，蝕刻製程可包含乾式蝕刻(如反應離子蝕刻[RIE])、濕式蝕刻及/或其他蝕刻方法。
如上所示，閘極堆疊304可包含附加的閘極介電層。舉例而言，閘極堆疊304可包含氧化矽。替代地或者附加地，閘極堆疊304的閘極介電層可包含氮化矽、高k值介電材料或其他適合的材料。在一些實施例中，閘極堆疊304的電極層可包含多晶矽(複晶矽)。另一種方式，例如二氧化矽、氮化矽、氮氧化矽之硬罩幕包含碳化矽，並且/或者其他適合的複合材料亦可包含在內。
然後，方法100進行至方塊110，其中間隙壁材料層沉積於基材上。請參照圖4A及圖4B之例子，間隙壁材料層402設置於基材202上。間隙壁材料層402可包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽薄膜、碳氧化矽、碳氮氧化矽(SiOCN)薄膜，以及/或者前述任意組合。在一些實施例中，間隙壁材料層402包含多個層，例如主要的間隙壁、襯墊層等。舉例而言，間隙壁材料層402可藉由沉積介電材料於閘極堆疊304上進行形成，利用如化學氣相沉積製程、次大氣壓化學氣相沉積(SACVD)製程、可流動式化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他適合的製程之製程。需留意的是，於圖4B中，將間隔壁材料層402繪示成覆蓋於磊晶堆疊204上。
在一些實施例中，回蝕刻(如非等向性回蝕刻)間隙壁材料接續於沉積間隙壁材料層後。參照圖5A及圖5B之例子，在形成間隙壁材料層402後，可回蝕刻間隙壁材料層402，以暴露出此些鰭片元件210之多個部分，此些部分鄰近於閘極結構304(如源極/汲極區域)，並未被閘極結構304所覆蓋。間隙壁材料層402可保留在閘極結構304之側壁上，以形成間隙壁元件。在一些實施例中，間隙壁材料層402之回蝕刻可包含濕式蝕刻製程、乾式蝕刻製程、多步驟蝕刻製程及/或前述任意組合。如圖5A及圖5B所繪示，可從暴露的磊晶堆疊204之頂表面及暴露的磊晶堆疊204之側表面移除間隙壁材料層402。
然後，方法100進行至方塊112，其中源極/汲極特徵形成於基材上。源極/汲極特徵可藉由進行磊晶成長製程進行形成，磊晶成長製程提供磊晶材料於源極/汲極區域內的鰭片210上。在一實施例中，形成源極/汲極之磊晶材料，以覆蓋保留於鰭片的源極/汲極區域內之磊晶層的多個部分。請參照圖6A及圖6B之例子，源極/汲極特徵602形成於與閘極堆疊304相鄰且相關聯的鰭片元件210之內/之上的基材202上。在形成源極/汲極特徵602之前，回蝕刻一或多層磊晶層206，並且內部間隙壁(未繪示於圖6A及圖6B))形成於蝕刻的一或多層磊晶層206上。內部間隙壁隔離一或多層磊晶層206與源極/汲極特徵602。源極/汲極特徵602包含藉由在暴露的磊晶層208上磊晶成長之半導體材料所形成之材料。需留意的是，源極/汲極特徵602之形狀僅為示意性，並無意構成限制。
在各種實施例中，源極/汲極特徵602之成長的半導體材料可包含鍺、矽、砷化鎵、砷化鋁鎵(AlGaAs)、矽鍺、砷磷化鎵(GaAsP)、磷化矽及其他適合的材料。在一些實施例中，於磊晶製程之期間，源極/汲極特徵602之材料可進行原位摻雜。舉例而言，在一些實施例中，磊晶成長的材料可摻雜硼。在一些實施例中，磊晶成長的材料可摻雜碳，以形成Si：C源極/汲極特徵；摻雜磷，以形成Si：P源極/汲極特徵；或者一併摻雜碳及磷，以形成SiCP源極/汲極特徵。在一實施例中，源極/汲極特徵602之磊晶材料為矽，且磊晶層208亦為矽。在一些實施例中，源極/汲極特徵602及磊晶層208可包含相似的材料(如Si)，但經不同的摻雜。在其他實施例中，用於源極/汲極特徵602之磊晶層包含第一半導體材料，磊晶層208的磊晶成長材料包含與第一半導體材料不同之第二半導體材料。舉例而言，在一些實施例中，源極/汲極特徵602的磊晶成長材料為未經原位摻雜，反而進行植入製程。
然後，方法100進行至方塊114，其中層間介電(ILD)層形成於基材上。請參照圖7A及圖7B之例子，在方塊114之實施例中，層間介電層702形成於基材202上。在一些實施例中，在形成層間介電層702前，亦形成接觸蝕刻終止層(CESL)於基材202上。在一些例子中，接觸蝕刻終止層包含氮化矽層、氧化矽層、氮氧化矽層及/或本揭露所屬技術領域中已知的其他材料。接觸蝕刻終止層可藉由電漿輔助化學氣相沉積(PECVD)製程及/或其他適合的沉積或氧化製程進行形成。在一些實施例中，層間介電層702包含下述材料，例如四乙氧基矽烷(TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的二氧化矽之材料，摻雜的二氧化矽如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻硼的矽玻璃(BSG)及/或其他適合的介電材料。層間介電層702可藉由電漿輔助化學氣相沉積製程或其他適合的沉積技術進行沉積。在一些實施例中，於形成層間介電層702後，半導體裝置200可進行高熱預算製程，以退火層間介電層702。
在一些例子中，在沉積層間介電層(及/或接觸蝕刻終止層或者其他介電層)後，可進行平坦化製程，以暴露出閘極堆疊304的頂表面。舉例而言，平坦化製程包含化學機械平坦化(CMP)製程，平坦化製程移除在閘極堆疊304上層之層間介電層702([及接觸蝕刻終止層]，如果存在接觸蝕刻終止層的話)的部分，並平坦化半導體裝置200的頂表面。
然後，方法100進行至方塊116，其中移除虛設閘極(請參見方塊116)。閘極電極及/或閘極介電質可藉由適合的蝕刻製程進行移除。請參照圖8A及圖8B之例子，移除閘極堆疊304，而留下溝槽802。
然後，方法100進行至方塊118，其中提供可選擇移除在裝置的通道區域內之一或多層磊晶層206。在實施例中，在藉由移除虛設閘極堆疊304(如在將形成閘極結構或者通道區域之上或上方之鰭片的區域)所提供之溝槽802內之多個鰭片元件210中，移除被選擇的一或多層磊晶層206。請參照圖9A及圖9B之例子，從基材202的通道區域及溝槽802內移除磊晶層206。在一些實施例中，藉由選擇性濕式蝕刻製程移除磊晶層206。在一些實施例中，選擇性濕式蝕刻包含氫氟酸蝕刻。在一些實施例中，選擇性濕式蝕刻包含APM蝕刻(如氫氧化銨、過氧化氫及水之混合物)。在一些實施例中，選擇性移除包含氧化矽鍺，接著，移除矽鍺氧化物(SiGeOx)。舉例而言，可藉由臭氧清潔提供氧化，且然後藉由如氫氧化銨之蝕刻劑移除SiGeOx。在一實施例中，磊晶層206為矽鍺，且磊晶層208為矽，以使矽鍺的磊晶層206選擇性被移除。圖9B繪示位於磊晶層206內之多個間隙902。此些間隙902可填充周圍環境介質(如空氣、N 2)。
然後，方法100進行至方塊120，其中形成閘極結構。閘極結構可為多閘極電晶體之閘極。製得之閘極結構可為高k值/金屬閘極堆疊，但其他複合材料為可能的。在一些實施例中，閘極結構形成與藉由在通道區域中之複數個奈米線(目前於奈米線間具有間隙)所提供之多通道相關聯的閘極。以下更詳細討論閘極結構之例示性實施例。
請參照圖10A及圖10B之例子，在方塊120之實施例中，參考方塊118之前述內容，高k值/金屬閘極堆疊1002形成於裝置200的溝槽內，溝槽係藉由移除虛設閘極及/或釋出奈米線所提供。在各種實施例中，高k值/金屬閘極堆疊1002包含介面層，形成於介面層上之高k值閘極介電層1004，以及/或者形成於高k值閘極介電層1004上之金屬層1006。此處所述之高k值閘極介電質包含具有高介電常數的介電材料，舉例而言，介電材料之介電常數為大於熱氧化矽的介電常數(約3.9)。使用於高k值/金屬閘極堆疊1002內之金屬層1006可包含金屬、金屬合金或金屬矽化物。此外，形成高k值/金屬閘極堆疊1002包含進行沉積以及一或多個化學機械平坦化製程，其中沉積用以形成各種閘極材料、一或多層襯墊層，化學機械平坦化製程用以移除多餘的閘極材料，並且從而平坦化半導體裝置200的頂表面。
在一些實施例中，閘極堆疊1002的介面層可包含介電材料，例如氧化矽(SiO 2)、氧化鉿矽(HfSiO)或氮氧化矽(SiON)。介面層可藉由化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他適合的方法進行形成。閘極堆疊1002的閘極介電層1004可包含如氧化鉿(HfO 2)之高介電常數材料介電層。另一種方式，閘極堆疊1002的閘極介電層1004可包含其他高k值介電質，例如二氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、三氧化二鉭(Ta 2O 3)、矽酸鉿(HfSiO 4)、二氧化鋯(ZrO 2)、鋯矽氧化物(ZrSiO 2)、氧化鑭(LaO)、一氧化鋁(AlO)、一氧化鋯(ZrO)、一氧化鈦(TiO)、五氧化二鉭(Ta 2O 5)、氧化釔(Y 2O 3)、鈦酸鍶(SrTiO 3，STO)、鈦酸鋇(BaTiO 3，BTO)、氧化鋇鋯(BaZrO)、氧化鉿鑭(HfLaO)、氧化鉿矽(HfSiO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、鈦酸鋇鍶[(Ba,Sr)TiO 3，BST)、氧化鋁(Al 2O 3)、氮化矽(Si 3N 4)、氮氧化矽(SiON)及前述任意組合，或者其他適合的材料。高k值閘極介電層1004可藉由原子層沉積、物理氣相沉積(PVD)、化學氣相沉積、氧化及/或其他適合的方法進行形成。高k值/金屬閘極堆疊1002之金屬層1006可包含單一層，或者替代的多層結構，例如具有提升裝置性能之經選擇的功函數(功函數金屬層)之金屬層1006、襯墊層、潤濕層、黏合層、金屬合金或金屬矽化物之各種組合。舉例而言，閘極堆疊1002的金屬層1006可包含鈦、銀、鋁、氮化鈦鋁(TiAlN)、碳化鉭、碳氮化鉭(TaCN)、矽氮化鉭(TaSiN)、錳、鋯、氮化鈦、氮化鉭、釕、鉬、鋁、氮化鎢、銅、鎢、錸、銥、鈷、鎳、其他適合的金屬材料或前述任意組合。在各種實施例中，閘極堆疊1002的金屬層1006可藉由原子層沉積、物理氣相沉積、化學氣相沉積、電子蒸鍍或其他適合的製程進行形成。進一步，閘極堆疊1002的金屬層1006可單獨形成用於N型場效電晶體及P型場效電晶體，其可使用不同的金屬層。在各種實施例中，可進行化學機械平坦化製程，以從閘極堆疊1002的金屬層1006移除多餘的金屬，且從而提供閘極堆疊1002的金屬層1006之實質平坦的頂表面。閘極堆疊1002的金屬層1006繪示於圖10A及圖10B。此外，金屬層1006可提供N型功函數或P型功函數，此可做為電晶體(如鰭式場效電晶體)閘極電極，並且在至少一些實施例中，閘極堆疊1002的金屬層1006可包含多晶矽層。閘極堆疊1002包含插設於此些磊晶層208之每一者間之多個部分，此些磊晶層208之每一者形成多閘極裝置200之多個通道。
在一些實施例中，為了避免氧化，抗反應層可包括在閘極堆疊1002內。在一些實施例中，抗反應層可包含介電材料。在一些實施例中，抗反應層可包含矽基材料。在一些實施例中，抗反應層可包含矽(Si)、氧化矽(SiO x)、氮化矽(SiN)、氮氧化矽(SiON)、碳氮化矽(SiCN)、碳化矽(SiC)、其組合或其多個層等。然而，可利用任何適合的材料。抗反應層可利用如原子層沉積、化學氣相沉積、物理氣相沉積等之沉積製程進行共形沉積。抗反應層可沉積至約0.3奈米到約5奈米的範圍之厚度。
在一些實施例中，黏著層可包括在閘極堆疊1002內。黏著層可包含任何可接受的材料，以促進黏著並避免擴散。舉例而言，黏著層可由金屬或金屬氮化物進行形成，例如氮化鈦、鋁化鈦、氮化鈦鋁、矽摻雜的氮化鈦、氮化鉭等，其可藉由原子層沉積、化學氣相沉積、物理氣相沉積等進行沉積。
在一實施例中，閘極結構包含高介電常數材料介電層，在高介電常數材料介電層上之P型功函數層，在P型功函數層上之N型功函數層，在N型功函數層上之抗反應層，以及在抗反應層上之黏著層。閘極結構可包含不同的層或附加的層，或者可省略上述之層。閘極結構的此些層亦可以不同的順序進行沉積。附加的層可包含阻障層、擴散層、黏合層、其組合或者其多個層等。在一些實施例中，附加的層可包含含有氯(Cl)等之材料。附加的層可藉由原子層沉積、化學氣相沉積、物理氣相沉積等進行沉積。
然後，方法100進行至方塊122，其中進行後續的製程。半導體裝置可進行後續的製程，以形成如本揭露所屬技術領域中已知之各種特徵及區域。舉例而言，後續的製程可形成接觸開口、接觸金屬及各種接觸/通孔/線路，以及多層互連特徵(如金屬層及層間介電質)於基材上，配置以連接各種特徵，進而形成功能性電路，其可包含一或多個多閘極裝置。在前述例子的進階者中，多層互連可包括如通孔或接觸之垂直互連，以及如金屬線之水平互連。各種互連特徵可採用包含銅、鎢及/或矽化物之各種導電性材料。在一例子中，鑲嵌及/或雙鑲嵌製程用以形成與銅相關的多層互連結構。再者，根據方法100之各種實施例，附加的製程步驟可實施於方法100之前、期間及之後，並且可取代或刪減上述之一些製程步驟。
圖11係繪示根據本揭露的各種態樣之用以形成金屬閘極堆疊在具有不同型的相鄰電晶體之半導體裝置內的例示性製程1100之製程流程圖。圖11與圖12A至圖12K一併描述，圖12A至圖12K係半導體裝置的剖面視圖，其繪示根據本揭露的例示性製程1100之一些實施例之在製程的各種階段之半導體裝置。製程1100僅為例子，無意限制本揭露於超出申請專利範圍所明確論述的範圍外。就例示性製程1100之額外的實施例而言，於例示性製程1100之前、期間及之後可提供額外的步驟，並且可挪動、取代或刪減此處所述之一些步驟。在半導體裝置之其他實施例中，圖式所繪示的半導體裝置可加入額外的特徵，且可取代、修改或刪減下述之一些特徵。
可理解的是，藉由一般的半導體技術之製程流程可製造半導體裝置的數個部分，故此處僅簡述一些製程。進一步，例示性半導體裝置可包含各種其他裝置及特徵，例如其他類型裝置，舉例而言，附加的電晶體、雙極性接面電晶體、電阻器、電容器、電感器、二極體、保險絲及/或其他邏輯裝置等，但為了更好理解本揭露之概念，簡化前述之裝置。在一些實施例中，例示性半導體裝置包含複數個半導體裝置(如電晶體)，其包含可互連的P型場效電晶體、N型場效電晶體等。其次，需留意的是，製程1100的操作包含參照圖式提供的任何描述，然其僅為例示性，無意限制於超過申請專利範圍所明確論述的範圍外。
圖12A至圖12K示意性繪示一部分例示性半導體裝置1200在各種製程的階段沿著Y軸平面切線之二維視圖。為了便於繪製此些圖式，在一些圖式中，繪示於此些圖式中之組件或特徵的一些元件符號可以省略，以避免模糊其他組件或特徵。於圖12A至圖12K中未繪示或未參照圖12A至圖12K描述之其他態樣可從以下圖式及描述中變得易懂。半導體裝置1200可為如微處理器、存儲單元(例如靜態隨機存取記憶體[SRAM]之積體電路(IC)，以及/或者其他積體電路的一部分。
在方塊1102中，例示性製程1100包含提供半導體結構，其包含與第二型電晶體結構密切鄰近(如緊鄰)之第一型電晶體結構。在各種實施例中，第一型電晶體結構為N型結構，並且第二型電晶體結構為P型結構。
在方塊1104中，例示性製程1100包含形成介面層(IL)於電晶體結構上，以及形成高介電常數材料介電層於介面層上。請參照圖12A之例子，半導體裝置1200包含設置於半導體基材上之N型結構1202及P型結構1204。在一些實施例中，基材可為半導體基材，例如矽基材。基材可包含各種層，其包含形成於半導體基材上之導電層或絕緣層。端視設計需求而定，基材可包含各種摻雜的配置。舉例而言，不同的摻雜輪廓(如n井、p井)可形成在基材上，對於不同裝置類型(例如N型場效電晶體[NFET]、P型場效電晶體[PFET])所設計之區域內。適合的摻雜可包含摻質的離子植入及/或擴散製程。基材具有插設於提供不同裝置類型的區域內之隔離特徵(如淺溝槽隔離[STI]特徵1203)。基材亦可包含如鍺、碳化矽(SiC)、矽鍺(SiGe)或金剛石之其他半導體。另一種方式，基材可包含化合物半導體及/或合金半導體。進一步，基材可為了提升性能而應變，可包括絕緣體上覆矽(SOI)結構，以及/或者具有其他適合的增強特徵。
N型結構1202包含用以形成N型場效電晶體(FETs)之磊晶成長層1206(此處稱作N-EPI層)，且P型結構1204包含用以形成P型型場效電晶體之磊晶成長層1208(此處稱作P-EPI層)。繪示的例示性磊晶成長層1206和1208為在製造如環繞式閘極(GAA)場效電晶體(FETs)之非平面式場效電晶體之期間的中間結構。
介面層1209及高介電常數材料(Hk)介電層1210沉積於N型結構1202及P型結構1204上。在一些實施例中，介面層1209可包含介電材料，例如氧化矽(SiO 2)、氧化鉿矽(HfSiO)或氮氧化矽(SiON)。介面層1209可藉由化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他適合的方法進行形成。此處所述之高k值閘極介電質包含具有高介電常數的介電材料，舉例而言，介電材料的介電常數為大於熱氧化矽的介電常數(約3.9)。在各種實施例中，高介電常數材料介電層1210含有氟、氯、氮或氧，並且含有鉿或鋯。在各種實施例中，高介電常數材料介電層1210含有氟(F)或氮(N)，或者N型金屬元素。在各種實施例中，高介電常數材料介電層1210含有10 -5%至30%之範圍的原子百分比。在各種實施例中，高介電常數材料介電層1210包含高介電常數材料介電層，例如氧化鉿(HfO 2)、二氧化鈦(TiO 2)、氧化鉿鋯 (HfZrO)、三氧化二鉭(Ta 2O 3)、矽酸鉿(HfSiO 4)、二氧化鋯(ZrO 2)、鋯矽氧化物(ZrSiO 2)、氧化鑭(LaO)、一氧化鋁(AlO)、一氧化鋯(ZrO)、一氧化鈦(TiO)、五氧化二鉭(Ta 2O 5)、氧化釔(Y 2O 3)、鈦酸鍶(SrTiO 3，STO)、鈦酸鋇(BaTiO 3，BTO)、氧化鋇鋯(BaZrO)、氧化鉿鑭(HfLaO)、氧化鉿矽(HfSiO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、鈦酸鋇鍶[(Ba,Sr)TiO 3，BST)]、氧化鋁(Al 2O 3)、氮化矽(Si 3N 4)、氮氧化矽(SiON)、前述任意組合，或其他適合的材料。高介電常數材料介電層1210可藉由原子層沉積、物理氣相沉積(PVD)、化學氣相沉積、氧化及/或其他適合的製程進行形成。
在方塊1106中，例示性製程1100包含形成第一功函數金屬層。第一功函數金屬層形成於高介電常數材料介電層上。在各種實施例中，第一功函數金屬層包含含有鈦及鋁之N型功函數金屬，例如鋁鈦(TiAl)。在各種實施例中，第一功函數金屬層包含含有鈦、鋁、鋅、金、鎵或鈷之N型功函數金屬。在各種實施例中，第一功函數金屬層的厚度分佈為0.5奈米至20奈米。
參照圖12B之例子，在方塊1106之實施例中，第一功函數金屬層1212沉積於高介電常數材料介電層1210上。第一功函數金屬層1212包含如鈦鋁(TiAl)之N型功函數材料，其可提供想要的功函數數值給N型電晶體的閘極電極。N型功函數材料可藉由任何適合的製程進行形成，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、遠距電漿化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)、濺鍍、電鍍、其他適合的製程及/或前述任意組合。
在方塊1108中，例示性製程1100包含形成硬覆蓋層。硬覆蓋層包含硬金屬層，以及下層的阻障金屬層1214。阻障金屬層1214形成於第一功函數金屬層1212上，且硬金屬層形成於阻障金屬層1214上。在各種實施例中，硬金屬層1216包含金屬，此金屬為硬的，且具有高抗氧化能力，例如鎢、鈮、鉬及其氮化合物。在各種實施例中，硬金屬層1216包含鎢(W)基材料，例如氮化碳鎢(WCN)。在各種實施例中，硬金屬層1216具有範圍從0.5奈米至20奈米的厚度。在各種實施例中，阻障金屬層1214包含氮基阻障，例如氮化鈦(TiN)、氮化鈮(NbN)、氮化鉬(MoN)及其他材料。
參照圖12C之例子，在方塊1108之實施例中，硬覆蓋層1213已沉積於第一功函數金屬層1212上。硬覆蓋層1213包含沉積於第一功函數金屬層1212上之阻障金屬層1214，以及沉積於阻障金屬層1214上之硬金屬層1216。在各種實施例中，硬金屬層1216具有範圍從0.5奈米至20奈米的厚度。硬覆蓋層1213可藉由原子層沉積、化學氣相沉積、適合的製程及/或前述任意組合進行形成。在各種實施例中，硬金屬層1216的沉積包含使用含有氟之前驅物，例如六氟化一鎢(WF 6)、三氟化一鈮(NbF 3)、四氟化一鈮(NbF 4)、五氟化一鈮(NbF 5)、六氟化一鉬(MoF 6)。使用含有氟之前驅物可阻擋鋁。
圖12D係從圖12C中之區域1218的一部分之放大圖。圖12D之例子繪示在方塊1108中，使用含有氟之前驅物的潛在優點，含有氟之前驅物例如六氟化一鎢(WF 6)、三氟化一鈮(NbF 3)、四氟化一鈮(NbF 4)、五氟化一鈮(NbF 5)、六氟化一鉬(MoF 6)。在製造操作之期間，缺陷1219可形成在高介電常數材料介電層1210內。在方塊1108中，來自於沉積前驅物之氟1221擴散穿過硬金屬層1216、阻障金屬層1214及第一功函數金屬層1212，以鈍化在高介電常數材料介電層1210內之缺陷1219，從而修復高介電常數材料介電層1210及實現閾值電壓的調整。
在方塊1110中，例示性製程1100包含形成光阻(PR)材料於N結構及P結構上。參照圖12E之例子，在方塊1110之實施例中，光阻材料1220沉積於N結構1202及P結構1204上。
在方塊1112中，例示性製程1100包含圖案化光阻材料1220。圖案化光阻材料1220，以在第二電晶體類型的第二電晶體結構(如P型結構)上暴露出開口。參照圖12F之例子，在方塊1112之實施例中，圖案化光阻材料1220，以在P型結構1204上暴露出開口，進而使在P型結構1204之多個區域上進行製程，同時保留其餘區域完整。
在方塊1114中，例示性製程1100包含移除第一功函數金屬層、阻障金屬層及硬金屬層之一部分。移除的第一功函數金屬層、阻障金屬層及硬金屬層之一部分包含在如P型結構的第二電晶體類型之第二電晶體結構上之第一功函數金屬層、阻障金屬層及硬金屬層，而非來自於如N型結構的第一電晶體類型之第一電晶體結構上之第一功函數金屬層、阻障金屬層及硬金屬層。
第一功函數金屬層、阻障金屬層及硬金屬層之部分可透過濕式蝕刻操作從P型結構進行移除。舉例而言，利用蝕刻溶液或在濕式蝕刻槽內的蝕刻溶液中，浸漬、含浸或浸泡基材可進行蝕刻製程。
利用高選擇性化學試劑進行濕式蝕刻操作。高選擇性化學試劑被挑選為對於第一功函數金屬層、阻障金屬層及硬金屬層具有高選擇性，以具備對抗光阻材料之高選擇性，並以抑制濕式蝕刻滲入至被光阻材料所保護的區域內。基於對高選擇性化學試劑之暴露情況，使用高選擇性化學試劑對第一功函數金屬層、阻障金屬層及硬金屬層之蝕刻速率，大於對光阻材料之蝕刻速率。由於使用高選擇性化學試劑對第一功函數金屬層、阻障金屬層及硬金屬層的蝕刻速率大於對光阻材料之蝕刻速率，可抑制滲入被光阻材料保護的區域內之濕式蝕刻。高選擇性化學試劑包含濃度範圍0.1重量百分比至50重量百分比之鹼劑[如氨水(NH 4OH)、四甲基氫氧化銨(TMAH)的相似物及/或氨水]，濃度範圍0.1 ppm至10 7ppm之氧化劑[如雙氧水(H 2O 2)及/或臭氧]，以及濃度範圍0.1重量百分比至50重量百分比之酸劑(如氟化氫、氯化氫、溴化氫或有機酸)。鹼劑及氧化劑用以從第二電晶體類型(如P型)之第二電晶體結構上的區域移除硬覆蓋層(阻障金屬層及硬金屬層)，並且酸劑用以移除在第二電晶體類型(如P型)之第二電晶體結構上第一功函數金屬層[如包含鈦鋁(TiAl)之N型金屬層]。
參照圖12G之例子，在方塊1114之實施例中，移除的第一功函數金屬層1212、阻障金屬層1214及硬金屬層1216之一部分包含在如P型結構1204的第二電晶體類型之第二電晶體結構上，而非來自於如N型結構1202的第一電晶體類型之第一電晶體結構上之第一功函數金屬層1212、阻障金屬層1214及硬金屬層1216。如圖12H(其係圖12G之局部1222的放大圖)所繪示，由於高選擇性化學試劑對光阻材料1220具有高選擇性，故在被光阻材料1220所保護的區域內，濕式蝕刻之滲入已被抑制(在第一電晶體類型的電晶體結構的區域內之第一功函數金屬層1212及硬覆蓋層1213之不想要的濕式蝕刻[包含側向的蝕刻]已被抑制)。
在方塊1116中，例示性製程1100包含移除光阻材料。舉例而言，可藉由灰化製程移除光阻材料。舉例而言，利用氧電漿之灰化製程可用以移除光阻材料。當移除圖案化的光阻材料時，硬金屬層1216作用以隔離閘極結構，以避免發生鋁氧化。在沒有硬金屬層1216之情況下，來自於第一功函數金屬層1212之鋁可能被來自於移除光阻材料1220之灰化製程所使用的氧電漿之氧分子1126所氧化。硬金屬層1216形成抵擋鋁氧化之阻障。
參照圖12I之例子，在方塊1116之實施例中，在未發生鋁氧化之情況下，光阻材料1220已從第一電晶體類型(如N型結構1202)之第一電晶體結構周圍被移除。圖12J係圖12I之局部1224的放大圖，圖12J繪示硬金屬層1216可在光阻灰化製程之期間抑制下層發生氧化，從而保護第一功函數金屬層1212。如圖12J所繪示，氧分子1226(O 2)被抑制，以避免在第一功函數金屬層1212內之鋁發生氧化。
在方塊1118中，例示性製程1100包含形成第二功函數金屬層。第二功函數金屬層形成於第一電晶體類型之第一電晶體結構(如N型結構)及第二電晶體類型之第二電晶體結構(如P型結構)上。在各種實施例中，第二功函數金屬為含有如氮化鈦的鈦之P型功函數金屬。
參照圖12K之例子，在方塊1118之實施例中，第二功函數金屬層1228沉積於第一電晶體類型之第一電晶體結構(如N型結構1202)及第二電晶體類型之第二電晶體結構(如P型結構1204)上。第二功函數金屬層1228可包含過渡金屬，例如氮化鈦(TiN)或任何適合的材料，或者前述任意組合。第二功函數金屬層1228可藉由原子層沉積、化學氣相沉積、物理氣相沉積、遠距電漿化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)、濺鍍、電鍍、其他適合的製程及/或前述任意組合進行沉積。挑選第二功函數金屬層1228之材料來調控功函數數值，以使想要的閾值電壓(Vt)在個別的區域中將形成之裝置內被達到。在此例子中，第二功函數金屬層1228包含p型功函數材料，其可提供想要的功函數數值給P型電晶體的閘極電極。
除了介面層1209、高介電常數材料介電層1210、第一功函數金屬層1212、硬覆蓋層1213及第二功函數金屬層1228之外，閘極結構可包含不同的層或附加的層，附加的層可包含擴散層、黏合層、其組合或者其多個層等。附加的層可藉由原子層沉積、化學氣相沉積、物理氣相沉積等進行沉積。
在方塊1120中，例示性製程1100包含半導體裝置之後續的半導體製程。此外，未描述於製程1100中之附加的製造操作可於包含在製程1100內的方塊1102至方塊1118之前、期間及之後進行。
半導體裝置可進行後續的製程，以形成各種特徵及區域。舉例而言，後續的製程可形成接觸開口、接觸金屬及各種接觸/通孔/線路，以及多層互連特徵(如金屬層及層間介電質)於基材上，配置以連接各種特徵，進而形成功能性電路，其可包含一或多個多閘極裝置。在前述例子的進階者中，多層互連可包括如通孔或接觸之垂直互連，以及如金屬線之水平互連。各種互連特徵可採用包含銅、鎢及/或矽化物之各種導電性材料。在一例子中，鑲嵌及/或雙鑲嵌製程用以形成與銅相關的多層互連結構。
已經描述改善的系統、製造方法、製造技術及裝置。所述之系統、方法、技術及裝置可併用於包含環繞式閘極裝置及鰭式場效電晶體裝置之半導體裝置的廣泛範圍內。
在各種實施例中，揭露一種包含第一型電晶體及與第一型電晶體相鄰的第二型電晶體之半導體裝置。半導體裝置包含用於第一型電晶體之第一閘極結構。第一閘極結構包含高介電常數材料介電層；設置於高介電常數材料介電層上之第一功函數金屬層；設置於第一功函數金屬層上之硬覆蓋層，其中硬覆蓋層包含硬金屬層及阻障金屬層；以及設置於硬覆蓋層上之第二功函數金屬層。半導體裝置更包含用於第二型電晶體之第二閘極結構。第二閘極結構包含高介電常數材料介電層，以及設置於高介電常數材料介電層上之第二功函數金屬層，且第二閘極結構不包含第一功函數金屬層及設置於高介電常數材料介電層與第二功函數金屬層間之硬覆蓋層。第二功函數金屬層係配置以提供想要的功函數數值給第二閘極結構。
在半導體裝置之一些實施例中，硬覆蓋層之硬金屬層包含鎢(W)、鈮(Nb)或鉬(Mo)。
在半導體裝置之一些實施例中，硬覆蓋層之阻障金屬層包含氮化物。
在半導體裝置之一些實施例中，硬覆蓋層之阻障金屬層包含氮化鈦(TiN)、氮化鈮(NbN)或氮化鉬(MoN)。
在半導體裝置之一些實施例中，第一型電晶體包含N型電晶體，第二型電晶體包含P型電晶體；以及第一功函數金屬層包含N型功函數金屬，且第二功函數金屬層包含P型功函數金屬。
在半導體裝置之一些實施例中，第一功函數金屬層包含鈦(Ti)及鋁(Al)。
在半導體裝置之一些實施例中，第二功函數金屬層包含鈦(Ti)。
在半導體裝置之一些實施例中，高介電常數材料介電層包含氟、氯、氮或氧，以及鉿或鋯。
在各種實施例中，揭露一種閘極結構之形成方法，閘極結構用以形成彼此相鄰之第一型電晶體及第二型電晶體。形成方法包含：形成介面層(IL)及高介電常數材料介電層於用以形成第一型電晶體及第二型電晶體之區域上；形成第一功函數金屬層於高介電常數材料介電層上；形成硬覆蓋層於第一功函數金屬層上，其中硬覆蓋層包含硬金屬層；圖案化光阻(PR)材料，其中光阻材料位於硬覆蓋層上，以形成圖案化光阻材料並暴露出暴露區域上之硬覆蓋層之一部分，暴露區域是用以形成該第二型電晶體；移除在暴露區域上之第一功函數金屬層及硬覆蓋層，其中暴露區域用以形成第二型電晶體，且移除步驟包含利用複數個高選擇性化學試劑透過複數個濕式蝕刻之操作移除硬覆蓋層，其中此些高選擇性化學試劑對硬覆蓋層及第一功函數金屬層具有高選擇性；移除圖案化光阻材料；以及形成第二功函數金屬層於硬覆蓋層上，其中硬覆蓋層保留在第一型電晶體上及用以形成第二型電晶體之區域上。
在各種實施例中，形成方法更包含擴散步驟，其中擴散步驟係在形成硬覆蓋層之操作的期間，從複數個沉積前驅物擴散出氟，擴散步驟包括將氟擴散穿過硬覆蓋層及第一功函數金屬層，從而修復在高介電常數材料介電層內之複數個缺陷。
在各種實施例中，形成方法更包含隔離步驟，其中隔離步驟係當移除圖案化光阻材料時，藉由硬覆蓋層隔離閘極結構，以避免發生鋁氧化。
在形成方法之各種實施例中，此些高選擇性化學試劑包含鹼劑、氧化劑及酸劑，鹼劑及氧化劑用以移除硬覆蓋層，且酸劑用以移除第一功函數金屬層。
在形成方法之各種實施例中，硬覆蓋層之硬金屬層包含鎢(W)、鈮(Nb)或鉬(Mo)。
在形成方法之各種實施例中，硬覆蓋層更包含阻障金屬層，且阻障金屬層包含氮化鈦(TiN)、氮化鈮(NbN)或氮化鉬(MoN)。
在形成方法之各種實施例中，第一型電晶體包含N型電晶體，第二型電晶體包含P型電晶體，第一功函數金屬層包含N型功函數金屬，且第二功函數金屬層包含P型功函數金屬。
在各種實施例中，揭露一種閘極結構之形成方法，閘極結構用於彼此相鄰之N型電晶體及P型電晶體。形成方法包含：形成介面層(IL)及高介電常數材料介電層於用以形成N型電晶體及P型電晶體之區域上；形成N型金屬層於高介電常數材料介電層上；形成硬覆蓋層於N型金屬層上，其中硬覆蓋層包含硬金屬層；圖案化光阻(PR)材料，以形成圖案化光阻材料並暴露出暴露區域上之硬覆蓋層的一部分，其中光阻材料位於硬覆蓋層上，暴露區域是用以形成P型電晶體；移除在暴露區域上之N型金屬層及硬覆蓋層，其中暴露區域用以形成P型電晶體，且移除N型金屬層及硬覆蓋層之操作包含：利用複數個高選擇性化學試劑透過複數個濕式蝕刻之操作移除硬覆蓋層，其中此些高選擇性化學試劑對硬覆蓋層及N型金屬層具有高選擇性；移除圖案化光阻材料，同時藉由硬覆蓋層隔離閘極結構，以避免發生鋁氧化，其中閘極結構用於N型金屬層；以及形成P型金屬層於硬覆蓋層上，其中硬覆蓋層保留在N型電晶體上及在用以形成P型電晶體的區域上。
在一些實施例中，形成方法更包含擴散步驟，其中擴散步驟係在形成硬覆蓋層之操作的期間，從複數個沉積前驅物擴散出氟，其中擴散步驟包括將氟擴散穿過硬覆蓋層及N型金屬層，從而修復在高介電常數材料介電層內之複數個缺陷。
在形成方法之一些實施例中，此些高選擇性化學試劑包含鹼劑、氧化劑及酸劑，鹼劑及氧化劑用以移除硬覆蓋層，酸劑用以移除N型金屬層。
在形成方法之一些實施例中，硬覆蓋層之硬金屬層包含鎢(W)、鈮(Nb)或鉬(Mo)。
在形成方法之一些實施例中，硬覆蓋層更包含阻障金屬層，且阻障金屬層包含氮化物。
當至少一例示性實施例已呈現於以上本揭露之詳述描述中時，應理解的是，存在大量的變化。亦應理解的是，例示性實施例或例示性具體例僅為例子，且無意以任何方式限制本揭露之範疇、適用性或結構。然而，以上詳述描述將提供本揭露所屬技術領域中具有通常知識者用以實現本揭露之例示性實施例的便利途徑圖。將理解的是，在不脫離本揭露於申請專利範圍所主張的範疇之情況下，對例示性實施例所述之元件的功用及排列可進行各種改變。
100:方法 102,104,106,108,110,112,114,116,118,120,122,1102,1104,1106,1108,1110,1112,1114,1116,1118,1120:方塊 200:裝置 202:基材 204:堆疊 206,208:磊晶層 210:鰭片元件 302,1203:淺溝槽隔離特徵 304:閘極堆疊,閘極結構 1002:閘極堆疊 402:間隙壁材料層 602:源極/汲極特徵 702:層間介電層 802:溝槽 902:間隙 1004:閘極介電層 1006:金屬層 1100:製程 1200:半導體裝置 1202,1204:結構 1206,1208:磊晶成長層 1209:介面層 1210:高介電常數材料介電層 1212,1228:功函數金屬層 1213:硬覆蓋層 1214:阻障金屬層 1216:硬金屬層 1218:區域 1219:缺陷 1221:氟 1220:光阻材料 1222,1224:局部 1226:氧分子
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需留意的是，根據業界的標準慣例，各種特徵未按比例繪示。事實上，為了清楚討論，各種特徵之尺寸可任意縮放。 [圖1]係繪示根據一些實施例之例示性方法的流程圖，其中例示性方法包含製造多閘極裝置的半導體製程。 [圖2A]、[圖3A]、[圖4A]、[圖5A]、[圖6A]、[圖7A]、[圖8A]、[圖9A]及[圖10A]係繪示根據一些實施例之例示性半導體裝置的等角視圖。 [圖2B]、[圖3B]、[圖4B]、[圖5B]、[圖6B]、[圖7B]、[圖8B]、[圖9B]及[圖10B]係繪示根據一些實施例之例示性半導體裝置的一實施例沿著第一切線X-X’之對應剖面側視圖。 [圖11]係繪示根據一些實施例之製造閘極結構的例示性製造方法的流程圖。 [圖12A]至[圖12K]係繪示根據一些實施例之例示性半導體閘極結構於製程的各種階段之放大視圖。
202:基材
402:間隙壁材料層
602:源極/汲極特徵
702:層間介電層
1002:閘極堆疊
1004:閘極介電層
1006:金屬層

Claims (20)

  1. 一種半導體裝置，該半導體裝置包含一第一型電晶體及與該第一型電晶體相鄰之一第二型電晶體，該半導體裝置包含： 一第一閘極結構，用於該第一型電晶體，其中該第一閘極結構包含： 一高介電常數材料介電層； 一第一功函數金屬層，其中該第一功函數金屬層設置於該高介電常數材料介電層上； 一硬覆蓋層，其中該硬覆蓋層設置於該第一功函數金屬層上，且該硬覆蓋層包含一硬金屬層及一阻障金屬層；以及 一第二功函數金屬層，其中該第二功函數金屬層設置於該硬覆蓋層上；以及 一第二閘極結構，用於該第二型電晶體，其中該第二閘極結構包含： 該高介電常數材料介電層；以及 該第二功函數金屬層，其中該第二功函數金屬層設置於該高介電常數材料介電層上。
  2. 如請求項1所述之半導體裝置，其中該硬覆蓋層之該硬金屬層包含鎢、鈮、或鉬。
  3. 如請求項1所述之半導體裝置，其中該硬覆蓋層之該阻障金屬層包含氮化物。
  4. 如請求項3所述之半導體裝置，其中該硬覆蓋層之該阻障金屬層包含氮化鈦、氮化鈮或氮化鉬。
  5. 如請求項1所述之半導體裝置，其中： 該第一型電晶體包含一N型電晶體，且該第二型電晶體包含一P型電晶體；以及 該第一功函數金屬層包含一N型功函數金屬，且該第二功函數金屬層包含一P型功函數金屬。
  6. 如請求項5所述之半導體裝置，其中該第一功函數金屬層包含鈦及鋁。
  7. 如請求項1所述之半導體裝置，其中該第二功函數金屬層包含鈦。
  8. 如請求項1所述之半導體裝置，其中該高介電常數材料介電層係包含氟、氯、氮或氧，以及鉿或鋯。
  9. 一種閘極結構之形成方法，該閘極結構用以形成彼此相鄰之一第一型電晶體及一第二型電晶體，且該形成方法包含： 形成一介面層及一高介電常數材料介電層於一區域上，其中該區域是用以形成該第一型電晶體及該第二型電晶體； 形成一第一功函數金屬層於該高介電常數材料介電層上； 形成一硬覆蓋層於該第一功函數金屬層上，其中該硬覆蓋層包含一硬金屬層； 圖案化一光阻材料，其中該光阻材料位於該硬覆蓋層上，以形成一圖案化光阻材料並暴露出一暴露區域上之該硬覆蓋層之一部分，該暴露區域是用以形成該第二型電晶體； 移除在該暴露區域上之該第一功函數金屬層及該硬覆蓋層，其中該暴露區域是用以形成該第二型電晶體，且該移除步驟包含： 利用複數個高選擇性化學試劑透過複數個濕式蝕刻之操作移除該硬覆蓋層，該些高選擇性化學試劑對該硬覆蓋層及該第一功函數金屬層具有高選擇性，其中當使用該些高選擇性化學試劑時，對該第一功函數金屬層之一蝕刻速率及對該硬覆蓋層之一蝕刻速率皆大於對該光阻材料之一蝕刻速率； 移除該圖案化光阻材料；以及 形成一第二功函數金屬層於該硬覆蓋層上，其中該硬覆蓋層保留在該第一型電晶體上及在用以形成該第二型電晶體之該區域上。
  10. 如請求項9所述之閘極結構之形成方法，更包含一擴散步驟，其中該擴散步驟係在該些形成該硬覆蓋層之操作的期間，從複數個沉積前驅物擴散出氟，該擴散步驟包括將該氟擴散穿過該硬覆蓋層及該第一功函數金屬層，從而修復在該高介電常數材料介電層內之複數個缺陷。
  11. 如請求項9所述之閘極結構之形成方法，更包含一隔離步驟，其中該隔離步驟係當移除該圖案化光阻材料時，藉由該硬覆蓋層隔離該閘極結構，以避免發生鋁氧化。
  12. 如請求項9所述之閘極結構之形成方法，其中該些高選擇性化學試劑包含鹼劑、氧化劑及酸劑，該鹼劑及該氧化劑用以移除該硬覆蓋層，且該酸劑用以移除該第一功函數金屬層。
  13. 如請求項9所述之閘極結構之形成方法，其中該硬覆蓋層之該硬金屬層包含鎢、鈮或鉬。
  14. 如請求項9所述之閘極結構之形成方法，其中該硬覆蓋層更包含一阻障金屬層，且該阻障金屬層包含氮化鈦、氮化鈮或氮化鉬。
  15. 如請求項9所述之閘極結構之形成方法，其中： 該第一型電晶體包含一N型電晶體，且該第二型電晶體包含一P型電晶體；以及 該第一功函數金屬層包含一N型功函數金屬，且該第二功函數金屬層包含一P型功函數金屬。
  16. 一種閘極結構之形成方法，該閘極結構用於彼此相鄰之一N型電晶體及一P型電晶體，且該形成方法包含： 形成一介面層及一高介電常數材料介電層於用以形成該N型電晶體及該P型電晶體之一區域上； 形成一N型金屬層於該高介電常數材料介電層上； 形成一硬覆蓋層於該N型金屬層上，其中該硬覆蓋層包含一硬金屬層； 圖案化一光阻材料，以形成一圖案化光阻材料並暴露出一暴露區域上之該硬覆蓋層的一部分，其中該光阻材料位於該硬覆蓋層上，該暴露區域是用以形成該P型電晶體； 移除在該暴露區域上之該N型金屬層及該硬覆蓋層，其中該暴露區域是用以形成該P型電晶體，且該移除該N型金屬層及該硬覆蓋層之操作包含： 利用複數個高選擇性化學試劑透過複數個濕式蝕刻之操作移除該硬覆蓋層，該些高選擇性化學試劑對該硬覆蓋層及該N型金屬層具有高選擇性； 移除該圖案化光阻材料，同時藉由該硬覆蓋層隔離該閘極結構，以避免發生鋁氧化，其中該閘極結構是用於該N型金屬層；以及 形成一P型金屬層於該硬覆蓋層上，其中該硬覆蓋層保留在該N型電晶體上及在用以形成該P型電晶體之該區域上。
  17. 如請求項16所述之閘極結構之形成方法，更包含一擴散步驟，其中該擴散步驟係在該形成該硬覆蓋層之操作的期間，從複數個沉積前驅物擴散出氟，其中該擴散步驟包括將氟擴散穿過該硬覆蓋層及該N型金屬層，從而修復在該高介電常數材料介電層內之複數個缺陷。
  18. 如請求項16所述之閘極結構之形成方法，其中該些高選擇性化學試劑包含鹼劑、氧化劑及酸劑，該鹼劑及該氧化劑用以移除該硬覆蓋層，且該酸劑用以移除該N型金屬層。
  19. 如請求項16所述之閘極結構之形成方法，其中該硬覆蓋層之該硬金屬層包含鎢、鈮或鉬。
  20. 如請求項16所述之閘極結構之形成方法，其中該硬覆蓋層更包含一阻障金屬層，且該阻障金屬層包含氮化物。
TW112133373A 2022-12-29 2023-09-01 半導體裝置及閘極結構之形成方法 TWI850096B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263477608P 2022-12-29 2022-12-29
US63/477,608 2022-12-29
US18/163,986 US12490497B2 (en) 2022-12-29 2023-02-03 Metal gate patterning
US18/163,986 2023-02-03

Publications (2)

Publication Number Publication Date
TW202427796A true TW202427796A (zh) 2024-07-01
TWI850096B TWI850096B (zh) 2024-07-21

Family

ID=91666062

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112133373A TWI850096B (zh) 2022-12-29 2023-09-01 半導體裝置及閘極結構之形成方法

Country Status (2)

Country Link
US (1) US12490497B2 (zh)
TW (1) TWI850096B (zh)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106601605B (zh) * 2015-10-19 2020-02-28 中芯国际集成电路制造(北京)有限公司 栅极堆叠结构、nmos器件、半导体装置及其制造方法
KR102553260B1 (ko) * 2016-08-03 2023-07-07 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US10163657B1 (en) * 2017-08-25 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11329136B2 (en) * 2018-06-01 2022-05-10 International Business Machines Corporation Enabling anneal for reliability improvement and multi-Vt with interfacial layer regrowth suppression
US10559566B1 (en) * 2018-09-17 2020-02-11 International Business Machines Corporation Reduction of multi-threshold voltage patterning damage in nanosheet device structure
KR102571567B1 (ko) * 2018-11-02 2023-08-29 삼성전자주식회사 반도체 소자
US11264289B2 (en) * 2019-07-11 2022-03-01 Tokyo Electron Limited Method for threshold voltage tuning through selective deposition of high-K metal gate (HKMG) film stacks
US20210050425A1 (en) * 2019-08-13 2021-02-18 Globalfoundries Inc. Semiconductor device with reduced parasitic capacitance
DE102020100099B4 (de) * 2019-09-30 2025-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gatestrukturen in halbleitervorrichtungen und deren herstellung
US11756832B2 (en) * 2019-09-30 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structures in semiconductor devices
US11387346B2 (en) * 2020-04-24 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate patterning process for multi-gate devices
US11855163B2 (en) * 2020-06-23 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Also Published As

Publication number Publication date
TWI850096B (zh) 2024-07-21
US20240222196A1 (en) 2024-07-04
US12490497B2 (en) 2025-12-02

Similar Documents

Publication Publication Date Title
US11923251B2 (en) Methods of cutting metal gates and structures formed thereof
US20200098923A1 (en) Multi-gate device
US11824058B2 (en) Method of forming semiconductor device
TW201724278A (zh) 多閘極元件
US20200273700A1 (en) Methods of fabricating semiconductor devices having crystalline high-k gate dielectric layer
US11961732B2 (en) Controlling threshold voltages through blocking layers
TWI858606B (zh) 半導體裝置及其製造方法
TWI850096B (zh) 半導體裝置及閘極結構之形成方法
TWI854525B (zh) 半導體裝置、其製造方法及在金屬閘極結構的上方形成連續的金屬蓋的方法
CN117936571A (zh) 半导体装置及栅极结构的形成方法
US12414340B2 (en) Semiconductor structure including nanosheet channel structure and method for forming the same
US20250357140A1 (en) Anisotropic wet etching in patterning
TW202431545A (zh) 半導體裝置及其製造方法
TW202439406A (zh) 半導體裝置及其製造方法
CN117423736A (zh) 半导体装置、其制造方法及形成连续的金属盖的方法
CN118888444A (zh) 制造半导体装置的方法、多栅极半导体装置及其制造方法