TWI745042B - 封裝及其製造方法 - Google Patents

Abstract

本發明提供一種封裝，包含：封裝基底、中介物，位於封 裝基底上方且接合至封裝基底、第一晶圓，位於中介物上方且接合至中介物、以及第二晶圓，位於第一晶圓上方且接合至第一晶圓。第一晶圓在其中具有獨立被動元件晶粒。第二晶圓在其中具有主動元件晶粒。

Description

封裝及其製造方法

本發明的實施例是有關於一種封裝及其製造方法。

積體電路的封裝已變得愈來愈複雜，更多的元件晶粒封裝在同一封裝中以形成具有更多功能的系統。作為離散元件的獨立被動元件(Independent Passive Devices；IPD)通常用於封裝中。

在用於形成封裝的習知方法中，IPD接合封裝基底。然而，此導致IPD與存取IPD的相應計算晶粒之間的長路徑。此外，記憶體晶粒接合至任一封裝基底。此亦導致記憶體晶粒與計算晶粒之間的長路徑，且計算效能降低。

一種封裝，包括封裝基底、中介物、第一晶圓以及第二晶圓。中介物位於封裝基底上方且接合至封裝基底。第一晶圓位於中介物上方且接合至中介物，其中第一晶圓在其中包括獨立被動元件晶粒。第二晶圓位於第一晶圓上方且接合至第一晶圓，其中第二晶圓在其中包括主動元件晶粒。

一種封裝，包括多個獨立被動元件晶粒、多個主動元件晶 粒、封裝基底以及多個電力模組。多個獨立被動元件晶粒形成第一陣列，其中多個獨立被動元件晶粒在其中包括基底穿孔。多個主動元件晶粒形成第二陣列，其中多個主動元件晶粒與多個獨立被動元件晶粒交疊，且接合至多個獨立被動元件晶粒。封裝基底位於多個獨立被動元件晶粒之下。多個電力模組，由多個獨立被動元件晶粒及多個主動元件晶粒交疊，其中多個電力模組電性連接至多個獨立被動元件晶粒及多個主動元件晶粒。

一種封裝的製造方法，包括以下步驟。將中介物與第一封裝接合，其中第一封裝包括：晶圓以及多個被動元件晶粒。在晶圓中包括多個元件晶粒，其中多個元件晶粒中的半導體基底作為整合基底連續地連接。多個被動元件晶粒與晶圓結合，其中多個被動元件晶粒接合在中介物與晶圓之間。將中介物接合至封裝基底。以及，將電力模組接合至封裝基底，其中電力模組位於封裝基底與中介物相對的一側。

20:元件晶圓

22,22A,22B,30,30A,30B:元件晶粒

23,31,160:半導體基底

24,33,38:內連線結構

25,40:介電層

26:金屬線及通孔

28,58B,58E:金屬墊

30A’:IPD晶粒

30B’:位置

32:穿孔

34:端子

36:包封體

42:重佈線

44:接合焊墊

46:經重建構晶圓

46’:封裝

47:線

48:封裝基底

49:導電焊墊

50:連接件

52:電力模組

54:焊料區

56:中介物

58:熱界面材料

58A:插座引腳觸點

58C:焊料區

58D:接觸焊墊

60:冷板

65:孔

66:系統封裝

69:螺桿

70:螺母

72,172:電路徑

130:IPD晶圓

162:基底穿孔

164:非等向性導電膜

166:介電材料

168:導電顆粒

200:製程流程

202,204,206,208,210,212:製程

結合隨附圖式閱讀以下詳細描述會最佳地理解本揭露的各態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。

圖1至圖3、圖4A、圖4B、圖5至圖10、圖11A以及圖11B示出根據一些實施例的形成封裝的中間階段的橫截面視圖、俯視圖以及透視圖。

圖12A及圖12B分別示出根據一些實施例的封裝的透視圖及 平面視圖。

圖13A、圖13B、圖14A、圖14B、圖15至圖19、圖20A以及圖20B示出根據一些實施例的形成封裝的中間階段的橫截面視圖、俯視圖以及透視圖。

圖21A、圖21B、圖21C、圖21D、圖21E以及圖21F示出根據一些實施例的中介物。

圖22至圖24示出根據一些實施例的使用非等向性導電膜作為中介物的中間階段的橫截面視圖。

圖25示出根據一些實施例的用於形成封裝的製程流程。

以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件及佈置的具體實例以簡化本揭露。當然，這些具體實例僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不規定所論述的各種實施例及/或配置之間的關係。

另外，為了易於描述，可在本文中使用諸如「在...之下(underlying)」、「在...下方(below)」、「下部(lower)」、「上覆(overlving)」、「上部(upper)」及類似者的空間相對術語來描述如在圖式中所示出的一個構件或特徵與另一(些)構件或特徵的關 係。除圖中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。

根據一些實施例，提供一種包含獨立被動元件(IPD)的封裝及其形成方法。根據一些實施例，示出形成封裝的中間階段。論述一些實施例的一些變化。本文中論述的實施例將提供使得能夠進行或使用本發明的主題的實例，且所屬領域中具通常知識者將易於理解在屬於不同實施例的所設想範疇內的情況下可進行的修改。貫穿各視圖及示意性實施例，相同的附圖標號用以指代相同構件。儘管方法實施例可論述為以特定次序執行，但其他方法實施例可以任何邏輯次序執行。根據本揭露的一些實施例，IPD晶粒接合至元件晶圓以形成經重建構封裝。接合可經由晶圓上晶片接合或晶圓堆疊接合來執行。因此，形成三維(three-dimensional；3D)結構，且元件晶圓中的IPD晶粒與對應元件晶粒之間的電路徑較短。接著，所得經重建構封裝進一步接合及/或貼附具有額外封裝組件(諸如中介物、封裝基底、電力模組、冷板等)以形成系統封裝。

參考圖1，提供元件晶圓20。元件晶圓20可具有圓形形狀，如圖2中所示，圖2繪示元件晶圓20的透視圖。元件晶圓20在其中包含多個元件晶粒22(包含元件晶粒22A及元件晶粒22B)。元件晶圓20更包含連續地延伸至所有元件晶粒22中的半導體基底23。儘管圖1示出兩個元件晶粒22，但如圖2中所示，可存在多個元件晶粒22。元件晶粒22可在相應元件晶粒的前表面(面朝 上的表面)處包含積體電路元件(諸如例如包含電晶體的主動元件)。根據本揭露的一些實施例，元件晶粒22可包含邏輯晶粒，所述邏輯晶粒22可包含中央處理單元(Central Processing Unit；CPU)晶粒、圖形處理單元(Graphic Processing Unit；GPU)晶粒、行動應用程式晶粒、微控制單元(Micro Control Unit；MCU)晶粒、基頻(BaseBand；BB)晶粒、應用程式處理器(Application processor；AP)晶粒、場可程式化閘陣列(Field-Programmable Gate Array；FPGA)晶粒、特殊應用積體電路(Application-Specific Integrated Circuit；ASIC)晶粒或類似者。元件晶粒22亦可包含記憶體晶粒、輸入輸出(input-output；IO)晶粒或類似者。元件晶粒22A及元件晶粒22B可為相同的，或可具有不同結構及/或不同功能。

元件晶粒22包含形成於半導體基底23上方的內連線結構24。內連線結構24包含介電層25，以及在介電層25中形成的金屬線及通孔26。介電層25可包含其中形成有接觸塞(未示出)的層間介電層，及位於層間介電質上方的金屬間介電(Inter-Metal Dielectric；IMD)層。根據本揭露的一些實施例，介電層25中的一些由具有低於約3.0的介電常數(k值)的低k介電材料形成。介電層25可由黑鑽石(應用材料(Applied Materials)的註冊商標)、含碳低k介電材料、三氧化矽烷(SilsesQuioxane；HSQ)、甲基矽倍半氧烷(MethylSilsesQuioxane；MSQ)或類似者形成。根據本揭露的替代實施例，介電層25中的一些或全部由非低k介電材料形成，所述材料諸如氧化矽、碳化矽(SiC)、碳氮化矽(SiCN)、碳氧氮化矽(SiOCN)或類似者。

金屬線及通孔26形成於介電層25中。處於同一層級處 的金屬線在下文中統稱為金屬層。根據本揭露的一些實施例，內連線結構24包含經由通孔互連的多個金屬層。金屬線及通孔26可由銅或銅合金或其他金屬形成。形成製程可包含單金屬鑲嵌製程及雙金屬鑲嵌製程。金屬線及通孔26可包含擴散障壁層及銅區。

根據本揭露的一些實施例，金屬墊28形成於元件晶圓20的表面處。金屬墊28可由諸如銅的金屬或金屬合金形成。

進一步參考圖1，多個元件晶粒30(包含元件晶粒30A及元件晶粒30B)與元件晶粒22接觸且接著接合至元件晶粒22。將相應製程示出為如圖25中所示的製程流程200中的製程202。圖3示出根據一些實施例的元件晶粒30的透視圖。元件晶粒30可包含半導體基底31、延伸至半導體基底31中的穿孔32以及內連線結構33。舉例而言，未示出內連線結構33中的導電線及元件(包含諸如電晶體及二極體的主動元件及/或諸如電阻器、電容器、電感器或類似者的被動元件)。此外，穿孔32在半導體基底31中具有至少一些部分，且可或可不延伸至內連線結構33中。

元件晶粒30包含元件晶粒30A及元件晶粒30B，每一者可以任何組合選自IPD晶粒、記憶體晶粒、邏輯晶粒或類似者。元件晶粒30A及元件晶粒30B可彼此相同，或可彼此不同。舉例而言，元件晶粒30A可為IPD晶粒，且元件晶粒30B可為記憶體晶粒。根據一些其他實例實施例，元件晶粒30A及元件晶粒30B皆為IPD晶粒。圖3示出元件晶粒30的透視圖。

根據一些實施例，IPD晶粒30(諸如IPD晶粒30A)在其中包含被動元件(未示出)。被動元件可為電容器(諸如多層陶瓷電容器(Multi-Layer Ceramic Capacitor；MLCC))、電阻器、電 感器或類似者。根據一些實施例，被動元件可形成於對應IPD晶粒30的基底上，該基底可為諸如矽基底的半導體基底。一個IPD晶粒30A可在其中包含被動元件的單個類型(諸如電容器、電阻器、電感器或類似者)，且在其中可不含主動元件。一個IPD晶粒30A亦可包含單個被動元件。被動元件可形成於IPD晶粒30A的基底及/或內連線結構中，所述內連線結構包含多個介電層。被動元件連接至端子34，所述端子34可為金屬柱、金屬墊或類似者。根據一些實施例，IPD晶粒30A包含兩個端子34，各自連接至被動元件的末端。根據一些實施例，IPD晶粒30具有超過兩個端子。

根據一些實施例，記憶體晶粒30(諸如記憶體晶粒30B)包含諸如靜態隨機存取記憶體(Static Random Access Memories；SRAM)、動態隨機存取記憶體(Dynamic Random Access Memories；DRAM)、電阻式隨機存取記憶體(Resistive Random Access Memories；RRAM)或類似者的記憶體。

根據本揭露的一些實施例，元件晶粒30經由混合接合以接合至元件晶粒22，其中元件晶粒30的表面介電層經由熔融接合以接合至元件晶粒22的表面介電層。在接合中，可形成Si-O-Si接合，例如Si原子在第一晶粒中，且Si-O基團在接合至第一晶粒的第二晶粒中。元件晶粒30中的接合焊墊34經由直接金屬對金屬(direct metal-to-metal)接合以接合至接合焊墊28。圖4A中繪示所得接合結構的橫截面視圖。圖4B中繪示所得接合結構的透視圖。根據替代實施例，將元件晶粒30接合至下覆元件晶粒22可包含焊料接合，其中焊料區(未示出)將元件晶粒30結合至元件晶粒22。

接著，若空隙存在於元件晶粒30與元件晶粒22之間，則空隙用底填充料填充。參考圖5，包封體36包封於元件晶粒30上。包封製程包含施配包封體36，接著是固化製程。將相應製程示出為如圖25中所示的製程流程200中的製程204。根據本揭露的一些實施例，包封體36包含模製化合物，所述模製化合物包含基質材料及混合在基質材料中的填料。基質材料可包含聚合物、樹脂、環氧樹脂及/或類似者。填料可由二氧化矽、氧化鋁、氧化矽的球形顆粒或類似者形成。執行固化製程以固化且凝固包封體36。根據一些實施例，元件晶粒30掩埋於包封體36中。在固化製程之後，執行諸如化學機械研磨(Chemical Mechanical Polish；CMP)製程或機械研磨製程的平坦化製程，以移除包封體36的過量部分，所述過量部分位於元件晶粒30上方。所得結構亦繪示於圖5中。根據本揭露的一些實施例，作為平坦化製程的結果，暴露出元件晶粒30的基底31(諸如矽基底)。平坦化製程亦導致移除覆蓋穿孔32的基底的一部分，且暴露出穿孔32。將相應製程示出為如圖25中所示的製程流程200中的製程206。

圖6示出介電層40及重佈線(redistribution lines；RDLs)42的形成，所述介電層40及重佈線42統稱為內連線結構38。將相應製程示出為如圖25中所示的製程流程200中的製程208。根據一些實施例，介電層40由光敏聚合物形成或包括光敏聚合物，所述光敏聚合物可包含聚苯并噁唑(polybenzoxazole；PBO)、聚醯亞胺或類似者。光敏聚合物可經由曝光及顯影進行圖案化。根據替代實施例，介電層40由諸如氮化矽、氧化矽、氮氧化矽或類似者的無機材料形成。RDL 42可由諸如銅、鋁或其合金的金屬或金 屬合金形成。根據一些實施例，內連線結構38的形成可包含：沈積第一介電層；圖案化第一介電層以形成開口以顯露出下覆導電特徵；形成金屬晶種層；形成圖案化鍍覆罩幕(諸如圖案化光阻)；執行鍍覆製程；移除圖案化鍍覆光罩；以及接著蝕刻先前由蝕刻罩幕覆蓋的晶種層的部分。

參考圖7，接合焊墊44形成於內連線結構上方，且經由RDL 42電性連接至穿孔32及元件晶粒22。將相應製程示出為如圖25中所示的製程流程200中的製程210。接合焊墊44亦可包含可例如使用鍍覆製程形成的凸塊下金屬(Under-Bump Metallurgy；UBM)焊墊。接合焊墊44電性連接至元件晶粒30中的元件，諸如IPD晶粒30A中的被動元件及記憶體晶粒30B中的記憶體電路。貫穿描述，圖7中的結構稱為經重建構晶圓46。

根據本揭露的一些實施例，穿孔32用於接合焊墊44與元件晶粒22的互連。因此，穿孔32可替代模塑穿孔，所述模塑穿孔可以其他方式形成為穿透包封體36。由於使用用於形成半導體晶圓的製程來形成IPD晶粒30A及記憶體晶粒30B中的穿孔32，因此穿孔32可形成為很小，且可為電互連提供更多穿孔32。穿孔32中的一些或全部僅用於互連，且不電性連接至IPD晶粒30A及/或記憶體晶粒30B中的任何元件。當用於互連目的時，穿孔32中的一些(或無一者)亦可經由IPD晶粒30A及記憶體晶粒30B中的金屬線及通孔電性連接至IPD晶粒30A及記憶體晶粒30B中的元件。此外，由於可不形成模塑穿孔，因此節約了用於形成模塑穿孔的成本。

根據本揭露的一些實施例，在後續裝配製程(assembly process)中，可使用經重建構晶圓46，而無需鋸切。圖9示出使用虛線繪示的經重建構晶圓46的實例透視圖。根據替代實施例，經重建構晶圓46鋸切為更小件，例如，如圖8中的封裝46’。經重建構晶圓46中的每一者可鋸切為多個封裝46’。根據本揭露的一些實施例，封裝46’可包含多個元件晶粒30，且可包含多個IPD晶粒30A及多個記憶體晶粒30B。根據本揭露的替代實施例，切斷經重建構晶圓46的邊緣部分，所述邊緣部分不具有功能元件。舉例而言，圖11B示出實例，其中沿線47進行鋸切。因此，自一個經重建構晶圓46獲得包含經重建構晶圓46中的所有元件晶粒22及元件晶粒30的單個封裝46’。所得封裝46’繪示於圖9中。如圖9中所示的封裝46’歸因於鋸切可具有直邊緣(參考圖11B中的線47)，且取決於鋸切線47的位置(圖11B)可或可不包含彎曲邊緣。

圖10示出裝配製程，其中經重建構晶圓46或封裝46’經裝配為系統封裝。將相應製程示出為如圖25中所示的製程流程200中的製程212。經重建構晶圓46或封裝46’在下文中稱為封裝組件46/46’。根據一些實施例，經裝配組件包含封裝基底48、電力模組52、中介物56、封裝組件46/46’、連接件50以及冷板(散熱片)60。在後續段落中簡要地論述裝配製程。

根據本揭露的一些實施例，提供封裝基底48。封裝基底48可為具有核心的基底。RDL(未示出)形成於封裝基底48內部及核心的相對側上，以互連封裝基底48的相對表面上的導電特徵。封裝基底48亦可為無核心基底，在介電層中具有多個介電層及RDL。封裝基底48及後續接合的中介物56兩者具有電性連接相 應封裝基底48及中介物56的相對側上的導電特徵的功能。

中介物56接合至封裝基底48。中介物56可具有選自多個候選結構的結構。舉例而言，圖21A、圖21B、圖21C、圖21D、圖21E以及圖21F示出根據一些實施例的中介物56的實例結構。在圖21A、圖21B、圖21C、圖21D、圖21E以及圖21F中的每一者中，所示出頂側上的導電特徵經由內部連接件(未示出)電性連接至所示出底側上的導電特徵。圖21A示出根據一些實施例的中介物56，且插座引腳觸點58A形成於中介物56的兩側處。所示出頂側上的插座引腳觸點58A電性連接至底側上的插座引腳觸點58A。圖21B示出根據一些實施例的中介物56，且插座引腳觸點58A位於中介物56的一側處。在另一側上，金屬墊58B形成於中介物56的表面上。圖21C示出根據一些實施例的中介物56，且插座引腳觸點58A位於中介物56的一側處。在另一側上，焊料區58C形成於中介物56的表面上。圖21D示出透視圖，其中插座引腳觸點58A(繪示於圖21A、圖21B以及圖21C中)繪示為插入至中介物56的插座中。

圖21E示出根據一些實施例的中介物56，且接觸焊墊58D暴露於中介物56的一側。在另一側上，形成焊料區58C。圖21E示出包含半導體基底160及穿透半導體基底160的基底穿孔162的中介物56，其中基底穿孔162電性連接中介物56的相對側上的金屬墊58E。

返回參考圖10，根據本揭露的一些實施例，中介物56放置於封裝基底48上方且接合至封裝基底48。接合可經由焊料接合、直接金屬間接合、引腳插入或類似者來執行。封裝組件46/46’ 例如經由焊料接合、直接金屬間接合、引腳插入或類似者接合至中介物56。

根據本揭露的替代實施例，替代使用如圖21A至圖21F中所示的中介物56，非等向性導電膜164可用以充當中介物。舉例而言，圖22示出在其中包含介電材料166及導電顆粒168的非等向性導電膜164。導電顆粒168分佈在整個介電材料166中，且彼此間隔開而不形成電路徑。介電材料166可由聚合物、環氧樹脂、丙烯基或類似者形成。導電顆粒168可為銅球、鋁球、鎳球或類似者，或可為金屬塗佈聚合物球。

參考圖23，封裝組件46/46’及封裝基底48自非等向性導電膜164的相對側經按壓。在按壓期間，封裝組件46/46’及封裝基底48可或可不經加熱。封裝組件46/46’的突出導電焊墊44及封裝基底48的突出導電焊墊49以一對一對應關係豎直對準。作為按壓結果，對置導電焊墊44與導電焊墊49之間的導電顆粒168推動在一起，且形成將導電焊墊44電性連接至對應導電焊墊49的導電路徑。圖24中繪示所得結構。經按壓非等向性導電膜164充當如圖10中所示的中介物56。

再次返回參考圖10，冷板60將經由熱界面材料(Thermal Interface Material；TIM)58貼附至封裝組件46/46’，所述熱界面材料58為具有良好熱導率的黏著膜。冷板60可由諸如銅、鋁、不鏽鋼、鎳或類似者的金屬材料形成或包括諸如銅、鋁、不鏽鋼、鎳或類似者的金屬材料。

用於所得系統封裝66(圖11A及圖11B)與其他系統與之間的信號連接的連接件50亦貼附至封裝基底48。連接件50可 包含適配器(adaptors)、插座或類似者。連接件50可包含多個信號路徑(諸如多個引腳、針孔或類似者)，且可用作系統封裝66與其他系統之間的並行或串行信號傳輸的匯流排。舉例而言，導線(未示出)可連接至連接件50，且用於將系統封裝66連接至其他系統。連接件50經由封裝基底48電性連接至主動元件晶粒22，且可能地電性連接至IPD晶粒30A及/或記憶體晶粒30B。

亦如圖10中所示，根據一些實施例，電力模組52可接合至封裝基底48。電力模組52可包含用於調整電力及/或其他類型的電力管理電路的脈波寬度調變(Pulse Width Modulation；PWM)電路。電力模組52將經調整電力提供至相應上覆元件晶粒22及記憶體晶粒30B。電力模組52亦連接至IPD晶粒30A，用於電力管理及電力儲存。電力模組52例如經由連接線(連接線可在電力模組52之下且連接至電力模組52)接收電源(諸如AC電源)。未示出電源及連接線。

根據本揭露的一些實施例，電力模組52及元件晶粒22可具有一對一對應關係，其中電力模組52中的每一者對應於一個(且僅一個)元件晶粒22，且可由所述元件晶粒22交疊，且元件晶粒22中的每一者對應於電力模組52中的一個(且僅一個)。根據本揭露的替代實施例，電力模組52及元件晶粒22具有N對一對應關係，其中多個電力模組52對應於同一元件晶粒22且將電力提供至同一元件晶粒22。根據本揭露的又替代實施例，電力模組52及元件晶粒22具有一對N對應關係，其中一個電力模組52對應於多個元件晶粒22且將電力提供至多個元件晶粒22。電力模組52可經由焊料區54接合至封裝基底48。類似地，元件晶粒22 及IPD晶粒30A可具有一對一對應關係，N對一、一對N對應關係。

根據一些實施例，孔65形成於封裝基底48、中介物56、封裝組件46/46’、TIM 58以及冷板60中。貼附至螺母70的螺桿69插入穿過孔65，使得封裝基底48、中介物56、封裝組件46/46’以及冷板60固定在一起以形成系統封裝66，如圖11A中所示。未示出的金屬環、支架或類似者可用以進一步固定系統封裝66。

如圖11A中所示，藉由將IPD晶粒30A直接放置在元件晶粒20之下，縮短電路徑72，所述電路徑72為將元件晶粒22連接至電力模組52的路徑。舉例而言，若IPD(使用虛線繪示為IPD晶粒30A’)接合至封裝基底48，由於IPD晶粒30A’用於儲存電力用於在需要時供應至元件晶粒22，對應電路徑172需要並排至IPD晶粒30A’，且接著至元件晶粒22。電路徑172由此較長。由於IPD晶粒30A直接在元件晶粒22之下，因此電路徑72將明顯比電路徑172更短。由於電路徑72較短，因此用於IPD晶粒30A供應電力的回應時間短得多。由此改良相應電力傳遞網路(Power Deliver Network；PDN)的效能。

根據一些實施例，如圖11A中所示，IPD晶粒30A可不耗盡元件晶粒22之下的所有區，且這些區可由記憶體晶粒30B使用。由此，藉由元件晶粒22對記憶體晶粒30B的存取時間比將記憶體晶粒30B貼附至封裝基底48上(例如，至繪示為30B’的位置)明顯縮短。

圖11B示出根據一些實施例的系統封裝66的平面視圖。根據本揭露的一些實施例，多個元件晶粒22、記憶體晶粒30B以 及IPD晶粒30A用於系統封裝66中用於並行計算。應瞭解，系統封裝66中的元件晶粒22可具有彼此相同的結構，或可具有不同結構及佈局。元件晶粒22可佈置為一個陣列，或彼此偏移的若干陣列。類似地，IPD晶粒30A可佈置為一個陣列，或彼此偏移的若干陣列，且記憶體晶粒30B可佈置為一個陣列，或彼此偏移的若干陣列。

根據本揭露的一些實施例，如圖11B中所示，封裝組件46/46’處於晶圓級。封裝組件46/46’可為具有圓形俯視圖形狀的經重建構晶圓46，或可例如沿線47切斷，以移除非功能部分，從而減小系統封裝66的大小，且擬合封裝基底48的形狀。根據一些實施例，連接件50亦示出於圖11B中。

圖12A及圖12B分別示出根據一些實施例的系統封裝66的橫截面視圖及平面視圖。舉例而言，若IPD晶粒30A將具有高電容值以儲存更多電力，則IPD晶粒30A可比圖11A及圖11B中所示出的更大，且可耗盡元件晶粒22下方的空間。根據這些實施例，沒有記憶體晶粒放置於與IPD晶粒30A相同層級處，且由元件晶粒22交疊。圖12B示出圖12A中所示的結構的平面視圖。根據一些實施例，IPD晶粒30A中的每一者可包含並聯連接且鋸切為一個件的多個更小IPD晶粒，如圖12A中所示，圖12A繪示並聯連接為一個的四個IPD晶粒。用於形成圖12A及圖12B中的系統封裝66的形成製程基本上與前述圖中所示的相同，除了在圖1中的製程中記憶體晶粒不接合。

圖13A、圖13B、圖14A、圖14B、圖15至圖19、圖20A以及圖20B示出根據本揭露的一些實施例的形成系統封裝的中間 階段的橫截面視圖。這些實施例類似於前述段落所論述的實施例，除了經由晶圓間接合來接合IPD晶粒及元件晶粒而不是如圖1及圖2中所示執行晶圓上晶片接合以外。除非另外規定，否則在這些實施例中的組件的材料及形成製程基本上與類似組件相同，所述組件在前述圖中所示的前述實施例中藉由類似附圖標號表示。關於圖13A、圖13B、圖14A、圖14B、圖15至圖19、圖20A以及圖20B中所示的組件的形成製程及材料的細節可由此在對前述實施例的論述中發現。

圖13A示出將待接合在一起的元件晶圓20及IPD晶圓130。元件晶圓20在其中包含元件晶粒22，此已經參考圖1進行描述。IPD晶圓130包含IPD晶粒30A。如參考圖1所描述，IPD晶粒30A可選自同一群組候選晶粒，且因此在本文中不重複。圖13A中的IPD晶粒30A位於未鋸切晶圓130中。舉例而言，半導體基底31(若存在)及內連線結構33中的介電層可為連續地延伸穿過IPD晶圓130的連續層/區。圖13B示出元件晶圓20及IPD晶圓130的透視圖。

圖14A及圖14B分別示出元件晶圓20接合至IPD晶圓130的結構的橫截面視圖及透視圖。根據本揭露的一些實施例，接合為經由混合接合。根據替代實施例，可使用其他接合技術，諸如焊料接合、直接金屬間接合或類似者。接著，如圖15中所示，在IPD晶圓130上執行背側研磨製程以顯露出穿孔32。接著，形成包含介電層40及RDL 42的重佈線結構38。RDL 42電性連接至IPD晶粒30A中的IPD及元件晶粒22中的主動元件及被動元件。接著，如圖16中所示，形成接合焊墊44。由此，形成經重建構晶 圓46，所述經重建構晶圓46包含經由晶圓間接合而接合至IPD晶圓130的元件晶圓20。

可使用經重建構晶圓46，而無需在後續裝配製程中鋸切。圖18示出具有使用虛線繪示的圓形形狀的經重建構晶圓46的實例透視圖。根據替代實施例，經重建構晶圓46鋸切為更小件，例如，如圖17中的封裝46’。類似於圖18中所展示內容，經重建構晶圓46亦可藉由移除非功能邊緣部分鋸切為單個封裝。鋸切線(切割道)47類似於圖12B中由虛線47所繪示的實例。

圖19示出封裝組件46/46’與封裝基底48、中介物56、冷板60、電力模組52以及連接件50的裝配製程的中間階段。這些組件的細節基本上與參考圖10所描述的相同，且在本文中不重複。圖20A及圖20B分別示出所得系統封裝66的橫截面視圖及平面視圖。應瞭解，在圖20B中，元件晶粒22並非彼此實體上分離，且IPD晶粒30並非彼此實體上分離。換言之，元件晶粒22作為整合件實體地連接，且IPD晶粒30A作為整合件實體地連接。

在上文所示的實施例中，根據本揭露的一些實施例論述一些製程及特徵以形成三維(3D)封裝。亦可包含其他特徵及製程。舉例而言，可包含測試結構以輔助3D封裝或3DIC元件的驗證測試。測試結構可包含例如形成於重佈線層中或形成於基底上的測試焊墊，其允許測試3D封裝或3DIC、使用探針及/或探針卡以及類似者。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭露的結構及方法可結合併有對已知良好晶粒的中間驗證的測試方法使用，以提高產率及降低成本。

本揭露的實施例具有一些有利特徵。藉由將IPD晶粒封 裝於元件晶粒(其電力藉由電力模組及IPD晶粒供應)與相應電力模組之間的直接電路徑中，縮短所得電力傳遞網路的電路徑。電力傳遞網路的效率得以提高。記憶體晶粒亦可直接接合至元件晶粒，以減少元件晶粒存取記憶體晶粒的時間。

根據本揭露的一些實施例，一種封裝包括：封裝基底；中介物，位於封裝基底上方且接合至封裝基底；第一晶圓，位於中介物上方且接合至中介物，其中第一晶圓在其中包括獨立被動元件；以及第二晶圓，位於第一晶圓上方且接合至第一晶圓，其中第二晶圓在其中包括主動元件晶粒。在一實施例中，第一晶圓為經重建構晶圓，包括：獨立被動元件晶粒；以及包封體，在其中包封獨立被動元件晶粒，其中包封體將獨立被動元件晶粒彼此分離。在一實施例中，封裝更包括包封於包封體中的多個記憶體晶粒，其中多個記憶體晶粒中的每一者由主動元件晶粒中的一者交疊。在一實施例中，獨立被動元件晶粒連續地且實體地彼此連接以形成整合件。在一實施例中，第一晶圓及第二晶圓包括彎曲邊緣。在一實施例中，封裝更包括電力模組，位於封裝基底之下且接合至封裝基底。在一實施例中，第一晶圓包括：半導體基底；以及半導體穿孔，穿透半導體基底，其中主動元件晶粒經由半導體穿孔電性耦接至電力模組。在一實施例中，封裝更包括貼附至封裝基底的連接件。在一實施例中，封裝更包括：螺桿，穿透封裝基底、第一晶圓以及第二晶圓；以及螺母，貼附至螺桿。在一實施例中，封裝更包括：熱界面材料；以及冷板，經由熱界面材料貼附至第二晶圓。

根據本揭露的一些實施例，一種封裝包括：多個獨立被動元件晶粒，形成第一陣列，其中多個獨立被動元件晶粒在其中包括 基底穿孔；多個主動元件晶粒，形成第二陣列，其中多個主動元件晶粒與多個獨立被動元件晶粒交疊，且接合至多個獨立被動元件晶粒；封裝基底，位於多個獨立被動元件晶粒之下；以及多個電力模組，由多個獨立被動元件晶粒及多個主動元件晶粒交疊，其中多個電力模組電性連接至多個獨立被動元件晶粒及多個主動元件晶粒。在一實施例中，多個主動元件晶粒連續地且實體地彼此連接以形成晶圓。在一實施例中，封裝更包括在其中模製多個獨立被動元件晶粒的模製化合物。在一實施例中，封裝更包括與多個主動元件晶粒交疊且接合至多個主動元件晶粒的多個記憶體晶粒。

根據本揭露的一些實施例，一種方法包括：將中介物與第一封裝接合，其中第一封裝包括在其中包括晶圓，在其中包括多個元件晶粒，其中多個元件晶粒中的半導體基底作為整合基底連續地連接；以及多個被動元件晶粒，與晶圓結合，其中多個被動元件晶粒接合在中介物與晶圓之間；將中介物接合至封裝基底；以及將電力模組接合至封裝基底，其中電力模組位於封裝基底與中介物相對的一側。在一實施例中，方法更包括：在包封體中包封多個被動元件晶粒；以及研磨包封體及多個被動元件晶粒。在一實施例中，藉由研磨顯露出多個被動元件晶粒中的基底穿孔，且在接合電力模組之後，基底穿孔將電力模組與多個元件晶粒互連。在一實施例中，方法更包括將多個記憶體晶粒與多個元件晶粒接合，其中多個記憶體晶粒包封於包封體中。在一實施例中，方法更包括經由晶片至晶圓接合製程將多個被動元件晶粒接合至晶圓。在一實施例中，多個被動元件晶粒位於未鋸切晶圓中，且方法更包括經由晶圓間接合製程將多個被動元件晶粒接合至晶圓。

前文概述若干實施例的特徵，所屬領域中具通常知識者可更佳地理解本揭露的各態樣。所屬領域中具通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於實行本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。

20:元件晶圓

22,22A,22B,30,30A,30B:元件晶粒

23,31:半導體基底

24,38:內連線結構

25,40:介電層

26:金屬線及通孔

32:穿孔

36:包封體

42:重佈線

46:經重建構晶圓

46’:封裝

48:封裝基底

50:連接件

52:電力模組

54:焊料區

56:中介物

58:熱界面材料

60:冷板

66:系統封裝

69:螺桿

70:螺母

Claims (10)

1. 一種封裝，包括：封裝基底；中介物，於所述封裝基底上方接合至所述封裝基底，且電性連接至所述封裝基底；第一晶圓，位於所述中介物上方且接合至所述中介物，其中所述第一晶圓在其中包括獨立被動元件晶粒，其中所述中介物位於所述第一晶圓外，且設置於所述第一晶圓的表面上位於所述封裝基底與所述第一晶圓之間；以及第二晶圓，位於所述第一晶圓上方且接合至所述第一晶圓，其中所述第二晶圓在其中包括主動元件晶粒。
2. 如請求項1之封裝，其中所述第一晶圓為經重建構晶圓，包括：所述獨立被動元件晶粒；以及包封體，在其中包封所述獨立被動元件晶粒，其中所述包封體將所述獨立被動元件晶粒彼此分離。
3. 如請求項2之封裝，更包括包封於所述包封體中的多個記憶體晶粒，其中所述多個記憶體晶粒中的每一者由所述主動元件晶粒中的一者交疊。
4. 如請求項1之封裝，更包括：電力模組，位於所述封裝基底之下且接合至所述封裝基底。
5. 如請求項4之封裝，其中所述第一晶圓包括：半導體基底；以及半導體穿孔，穿透所述半導體基底，其中所述主動元件晶粒 經由所述半導體穿孔電性耦接至所述電力模組。
6. 如請求項1之封裝，更包括：熱界面材料；以及冷板，經由所述熱界面材料貼附至所述第二晶圓。
7. 一種封裝，包括：多個獨立被動元件晶粒，形成第一陣列，其中所述多個獨立被動元件晶粒在其中包括基底穿孔；多個主動元件晶粒，形成第二陣列，其中所述多個主動元件晶粒與所述多個獨立被動元件晶粒交疊，且接合至所述多個獨立被動元件晶粒；封裝基底，位於所述多個獨立被動元件晶粒之下；以及多個電力模組，由所述多個獨立被動元件晶粒及所述多個主動元件晶粒交疊，其中所述多個電力模組電性連接至所述多個獨立被動元件晶粒及所述多個主動元件晶粒。
8. 如請求項7之封裝，更包括在其中模製所述多個獨立被動元件晶粒的模製化合物。
9. 一種封裝的製造方法，包括：將中介物與第一封裝接合，其中所述第一封裝包括：晶圓，在其中包括多個元件晶粒，其中所述多個元件晶粒中的半導體基底作為整合基底連續地連接；以及多個被動元件晶粒，與所述晶圓結合，其中所述多個被動元件晶粒接合在所述中介物與所述晶圓之間；將所述中介物接合至封裝基底；以及將電力模組接合至所述封裝基底，其中所述電力模組位於所 述封裝基底與所述中介物相對的一側。
10. 如請求項9之方法，更包括：在包封體中包封所述多個被動元件晶粒；以及研磨所述包封體及所述多個被動元件晶粒。

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