CN102169875B

CN102169875B - 半导体装置及其制造方法

Info

Publication number: CN102169875B
Application number: CN2010105021415A
Authority: CN
Inventors: 郑心圃; 陈锦棠; 侯上勇; 史朝文; 谢政杰; 余振华
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2010-02-26
Filing date: 2010-09-30
Publication date: 2013-04-17
Anticipated expiration: 2030-09-30
Also published as: CN102169875A

Abstract

本发明揭示一种使用转接板(interposer)的三维半导体封装。本发明公开了一种半导体装置及其制造方法，该装置包括：一转接板具有电性耦接至其第一侧的一第一芯片以及电性耦接至其第二侧的一第二芯片。转接板电性耦接至下方的基底，例如封装基底、高密度内连线、印刷电路板等。基底具有一凹口，使第二芯片位于凹口内。凹口可容许使用较小的导电凸块(bump)，因而可使用较多数量的导电凸块。一散热片可放置于凹口内，用以帮助第二芯片散热。

Description

半导体装置及其制造方法

技术领域

本发明涉及一种半导体装置及其制造方法，尤其涉及一种使用转接板(interposer)的三维半导体封装。

背景技术

自集成电路的发明创造以来，由于各个电子部件(即，晶体管、二极管、电阻、电容等等)的集成度(integration density)持续的改进，使半导体业持续不断的快速成长发展。主要来说，集成度的改进来自于最小特征尺寸(minimum feature size)不断缩小而容许更多的部件整合至既有的芯片面积内。

这些集成度的改进实质上是朝二维(two-dimensional，2D)方面的，因为集成部件所占的体积实际上位于半导体晶片的表面。尽管光刻(lithography)技术的精进为2D集成电路制作带来相当大的助益，二维空间所能拥有的密度还是有其物理限制。这些限制之一在于制作这些部件所需的最小尺寸。此外，当更多的装置放入一芯片中，需具有更复杂的电路设计。

为了进一步增加集成电路密度，已开始研究三维(3D)集成电路(three-dimensional integrated circuit，3DIC)。在典型的3DIC工艺中，二个芯片彼此接合，且在每一芯片与基底上的接触垫之间形成电性连接。例如，在彼此上方接合二个芯片。叠置的芯片接着与一承载基底(carrier substrate)接合，而接线将每一芯片上的接触垫电性耦接至承载基底上的接触垫。

另一种3D封装使用了叠层封装(packaging-on-packaging，PoP)或转接板技术来叠置芯片，以降低形状因素(form factor)。PoP通常包括一封装后的芯片，其放至于另一封装后的芯片，其中芯片通过焊料凸块(solder bump)而电性耦接。底下的芯片接着电性耦接至一封装基底。然而，PoP封装难以降低形状因素。另外，使用转接板的封装受限于基底上的引脚(pin)数量。

发明内容

为了解决现有技术的问题，在本发明一实施例中，一种半导体装置，包括：一第一芯片；一第二芯片；一转接板，第一芯片电性耦接至转接板的一第一侧，而第二芯片电性耦接至转接板的一第二侧；以及一基底，基底电性耦接至转接板的第二侧，其中基底包括一凹口，且第二芯片位于凹口内。

本发明另一实施例中，一种半导体装置，包括：一转接板，具有多个接垫位于一第一侧及一第二侧上；一第一芯片通过第一多个导电凸块而贴附至位于转接板的第一侧上的接垫；一第二芯片通过第二多个导电凸块而贴附至位于转接板的第二侧上的接垫；以及一基底，基底通过第三多个导电凸块贴附至位于转接板的第二侧上的接垫，其中基底具有一凹口，而第二芯片位于凹口内。

本发明又一实施例中，一种半导体装置的制造方法，包括：提供一或多个第一芯片；提供一或多个第二芯片；提供一转接板，其具有多个接垫位于一第一侧及一第二侧上；利用多个第一导电凸块将第一芯片贴附至位于转接板的第一侧上；利用多个第二导电凸块将第二芯片贴附至位于转接板的第二侧上；以及将转接板贴附至一基底，使至少一个第二芯片位于基底的一凹口内。

本发明可使用较多数量的导电凸块，且可帮助第二芯片散热。

附图说明

图1a至图1d示出各个实施例的特征及特性。

图2至图9示出根据一实施例的半导体装置制造方法中各个阶段的剖面示意图。

图10示出不同实施例的热特征曲线关系图。

图11a及图11b示出具有与不具有转接板的叠置芯片中的应力特征比较。

其中，附图标记说明如下：

102、202、1108～转接板；

104～第一集成电路芯片；

106～第一组导电凸块；

108～第二集成电路芯片；

110～第二组导电凸块；

112、206、952、1104～基底；

114、118、214～基底通孔电极；

116～第三组导电凸块；

120～导电球；

122～重布局线；

124、322、846～底胶材料；

126～外模；

208～介电层；

210～内连线；

212～接触垫；

216～线；

224、954～凹口；

226～热接垫；

228～导热接垫；

230～热导孔；

318、1102～第一芯片；

320、740、844～导电凸块；

424～承载基底；

426～粘着材料；

428～保护层；

530～应力缓冲层；

532～背侧重布局线；

634～钝化保护层；

636～凸块底层金属结构；

638～预焊料；

842、1106～第二芯片；

956～散热层；

H～总高度。

具体实施方式

以下说明本发明实施例的制作与使用。然而，可轻易了解本发明实施例提供许多合适的发明概念而可实施于广泛的各种特定背景。所揭示的特定实施例仅仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。

请参照图1a，其示出根据一实施例的一转接板102具有通过第一组导电凸块106而贴附至转接板102的第一侧的第一集成电路芯片104以及通过第二组导电凸块110而贴附至转接板102的第二侧的第二集成电路芯片108。第一组导电凸块106及第二组导电凸块110可包括直径约5至50微米范围的微凸块(microbump)。

转接板102进一步贴附至一基底112，该基底112可为封装基底、另一芯片/晶片、印刷电路板、或高密度内连线等等。转接板102内的基底通孔电极(through-substrate via，TSV)114提供第一集成电路芯片104与第二集成电路芯片108之间的电性连接以及通过第三组导电凸块116作为基底112与第一集成电路芯片104及/或第二集成电路芯片108之间的电性连接。转接板102内的基底通孔电极(TSV)118提供第三组导电凸块116与一组导电球120(其可连接至另一基底(未示出))之间的电性连接。

基底112可为任何适当的基底，例如1/2/1层压基底或4层层压基底等等。重布局线(redistribution line，RDL)以线条122表示，其位于基底112内，而容许有不同的引脚(pin)配置和较大的导电球120。

基底112也包括一凹口(cavity)224，使第二集成电路芯片108延伸进入形成于下方基底112内的凹口224。凹口224导致第三组导电凸块116的尺寸小于使用没有凹口的基底的情形。这是因为第三组导电凸块116的尺寸不再需要大于第二集成电路芯片108的厚度。需注意的是由于第三组导电凸块116的尺寸较小，因此可在相同尺寸的转接板102情形下增加引脚数量。如此一来，可使整体封装变薄。

第一集成电路芯片104及第二集成电路芯片108可为特定应用中的任何适当的集成电路芯片。举例来说，第一集成电路芯片104及第二集成电路芯片108其中之一为存储器芯片，例如DRAM、SRAM及/或NVRAM等等，而另一芯片可为逻辑电路。在一实施例中，例如本范例，第二集成电路芯片108可包括一DRAM芯片，其厚度约100微米。第三组导电凸块116的厚度约80微米(约60微米塌陷)。若使用凹口的基底，第三组导电凸块116需要较大的尺寸，例如150微米，其塌陷后的厚度约120微米。较大的导电球120的直径约250微米。因此，凹口224导致封装体的总高度H(从导电球120至第一集成电路芯片104的上表面)约0.87毫米(mm)，而当使用无凹口的基底，总高度约0.93毫米。

凹口224内可选择性填入热接垫226或填洞材料。导热垫226可为一顺应性材料，适于填入第二集成电路芯片108与基底112之间的空隙。热接垫226可为导热材料，以将热从第二集成电路芯片108导出。在一实施例中，热接垫226由Therm-A-Gap^TMGels或Interface Materials(固美丽(Chomerics，div.of Parker Hannifin Corp.)公司制造)所构成。这些材料可包括具有金属填充物的弹性体。也可使用其他材料，例如热介面材料或高分子材料。

图1a也示出一非必要的导热接垫228，其位于基底112内。导热接垫228可为一铜接垫。导热接垫228的厚度取决于特定装置及额外热消散的需求。举例来说，图1a示出的实施例中，导热接垫228占了第二集成电路芯片108下方基底体积的30％。图1b及图1c示出的实施例中，导热接垫228占了较大的量，其分别占了60％及100％。需注意的是取决于导热接垫228的尺寸，沿者基底112底侧的重布局线(RDL)122并未延伸至第二集成电路芯片108的下方。举例来说，比较图1a的实施例(重布局线122延伸于凹口224与基底112的底部之间)与图1c的实施例(由于导热接垫228的尺寸，凹口224与基底112的底部之间没有重布局线122)。

在另一实施例中，可使用热导孔(thermal via)230，如图1d所示。在一些实施例中，热导孔230(如图1d所示)的效能特性相似于占100％的导热接垫，但是导热材料(例如，铜)含量较少，因此更加省成本。

图1a至图1d也示出底胶(underfill)材料124，其设置于不同部件之间，例如，第一集成电路芯片104、第二集成电路芯片108、转接板102及基底112。封胶(encapsulant)或外模(overmold)126可覆盖部件可防止来自环境或外部污染源。

图2至图9示出形成半导体装置(如，图1a至图1d所示)的方法。需注意的是图2至图9示出先将一第一芯片连接至转接板的第一侧，接着在转接板的第二侧形成导电凸块，再将第二芯片放置于转接板的第二侧，最后将转接板贴附至内部具有凹口的基底。可以理解的是上述顺序仅为范例说明，且可使用其他顺序。需注意的是以下的实施例假设多重芯片放置于转接板的每一侧，接着切割(singulate)转接板，以放置于基底上。也可使用其他工艺步骤，包括在放置第一芯片及/或第二芯片之前切割转接板。

请参照图2，其示出根据一实施例的转接板202。在一实施例中，转接板202包括一基底206、一或多层介电层208、内连线210、接触垫212及基底通孔电极214。一般而言，基底206近似用于形成集成电路芯片的掺杂的硅基底。虽然基底206也可由其他材料所构成，但是相信使用硅基底作为转接板可降低应力，这是因为硅基底与用于芯片的硅之间热膨胀系数(CTE)不相称程度低于由不同材料所构成的基底。

介电层208可为氧化介电层或其他介电材料，其中内连线210可由导电材料所构成，例如铝及铜。内连线210可包括多层重布局线以及内连接相邻的重布局线的介层窗(via)。内连线可由铜、镍、铝、钨、钛及其组合等等所构成。

当完成后续工艺步骤，基底通孔电极214通过内连线210，提供转接板202的第一侧上的接触垫212与转接板202的第二侧的导电路径。基底通孔电极214可由任何适当的方法所构成。举例来说，可通过一或多道蚀刻工艺、研磨(milling)及激光技术等等，形成延伸进入基底206的开口。可在开口内顺应性形成扩散阻障层、粘着层及隔离层等等并填入导电材料。扩散阻障层可包括一或多层的TaN、Ta、TiN、Ti、CoW等等。导电材料可包括铜、钨、铝、银及其组合等等并通过电化学电镀而形成，借以形成基底通孔电极214。

需注意的是所示出的转接板202为切割形成分离封装体之前的转接板。在图2中，线216为转接板202完成切割的边界，例如切割线(scribe line)。需注意的是附图中每一封装体具有二个接触垫212及二个基底通孔电极214仅为范例说明，真实的装置可具有多或更少的接触垫212及基底通孔电极214。

图3示出在转接板202上放置第一芯片318的一实施例。第一芯片318可包括特定应用中任何适当的电路。在一实施例中，第一芯片318以倒装芯片(flip-chip)配置方式电性耦接至转接板202，使接触垫位于第一芯片318上而面向转接板202。第一芯片318的接触垫通过导电凸块320(其可由无铅焊料、共晶铅(eutectic lead)等所构成)而电性耦接至转接板202上的接触垫。

非必要的底胶材料322可注入或以其他方式形成于第一芯片318与转接板202之间的空间。底胶材料322可包括液态环氧化物、变形胶、硅橡胶等等，位于第一芯片318与转接板202之间，接着进行固化使其硬化。此外，底胶材料322还可减少导电凸块320内的裂缝，并防止接点受到污染。

图4示出贴附承载基底424及转接板202背侧薄化的一实施例。可使用粘着材料426来贴附承载基底424。一般而言，承载基底424在进行后续工艺步骤期间提供了临时的机械性及结构性支撑。此方式可降低或防止转接板202的损害。承载基底424可包括玻璃、氧化硅、氧化铝等等。粘着材料426可为任何适当的粘着剂，例如紫外光(UV)胶，其在照射紫外光后失去粘性。

在将承载基底424贴附至转接板202之后，对转接板202的背侧进行薄化工艺而露出基底通孔电极214。薄化制成可利用蚀刻工艺及/或平坦化工艺(例如，化学机械研磨(chemical mechanical polishing，CMP))来进行。举例来说，一开始可进行平坦化工艺，例如CMP，以初步露出基底通孔电极214的衬层(liner)。之后，可进行一或多道的蚀刻工艺，其对于衬层材料与转接板之间具有高蚀刻选择比，以留下突出于转接板202背侧的基底通孔电极214，如图4所示。在一些实施例中，转接板202包括硅，而蚀刻工艺可为干蚀刻工艺，其利用了HBr/O₂、HBr/Cl₂/O₂、SF₆/Cl₂、SF₆等的等离子体。

在向下凹陷转接板202背侧之后，形成一保护层428，例如旋涂玻璃(spin-on glass，SOG)层。之后，可进行一或多道蚀刻工艺，以保护层428向下凹陷并去除衬层。蚀刻工艺对于保护层428/衬层材料与基底通孔电极214材料之间具有高蚀刻选择比。然而，需注意的是在其他实施例中，基底通孔电极214并未突出于转接板202背侧，因而可使用任何适当的基底通孔电极214与相关的内连线配置。

图5示出制作应力缓冲层530与背侧重布局线532的一实施例。应力缓冲层530可由经过沉积及回蚀刻而露出基底通孔电极214的阻焊材料或低温聚酰亚胺(polyimide)所构成。之后可制作背侧重布局线532。背侧重布局线532可由任何适当的导电材料所构成，例如铜、铜合金、铝、银、金及其组合等等并利用任何适当的技术而形成，例如电化学电镀(electro-chemicalplating，ECP)、无电电镀(electroless plating)、或其他沉积技术，例如溅镀(sputtering)、印刷、及化学气相沉积(chemical vapor deposition，CVD)等等。也可使用一掩模层(未示出)。

接下来，如图6所示，毯覆性形成一钝化保护(passivation)层634并图案化，以形成开口，其内形成了凸块底层金属(under bump metallization，UBM)结构636及预焊料(presolder)638。钝化保护层634可由氮化物、氧化物、聚酰亚胺等所构成。钝化保护层634内的开口可通过光刻技术而形成，使开口露出部分的背侧重布局线532。凸块底层金属结构636可由一或多层的导电材料所构成，且提供了背侧重布局线532与后续工艺步骤所形成的焊料凸块之间的电性连接。凸块底层金属结构636可由一或多层的铬、铬铜合金、铜、金、钛、钽、钨、镍及其组合等所构成。完成之后，将预焊料形成于凸块底层金属结构636上。

图7示出将导电凸块740放置于选定的凸块底层金属结构636上的一实施例。导电凸块740可由共晶焊料、无铅焊料等所构成。以下将详述更细节的部分。芯片将贴附至未放置导电凸块740的凸块底层金属结构636。为了提供芯片的位置，导电凸块740可略大于芯片，当芯片未贴附至转接板202的两侧。尽管如以上所述，使用具有凹口的下方基底可降低或排除需要较大凸块尺寸的问题。相较于贴附至后续工艺步骤中的芯片的凸块底层金属结构636而言，耦接至导电凸块740的凸块底层金属结构636的尺寸可大一些，以容纳较大尺寸的导电凸块740。

图8示出在导电凸块740之间放置第二芯片842的一实施例。第二芯片842可包括特定应用中任何适当的电路。在一实施例中，第二芯片842以倒装芯片配置方式电性耦接至转接板202，使接触垫位于第二芯片842上而面向转接板202。第二芯片842的接触垫通过导电凸块844(其可由无铅焊料、共晶铅等所构成)而电性耦接至转接板202上的接触垫。

非必要的底胶材料846可注入或以其他方式形成于第二芯片842与转接板202之间的空间。相似于使用于第一芯片318与转接板202之间的底胶材料322，底胶材料846可减少导电凸块740内的裂缝，并防止接点受到污染。底胶材料846可包括液态环氧化物、变形胶、硅橡胶等等，位于第二芯片842与转接板202之间，接着进行固化使其硬化。

图9示出切割图8中转接板202并贴附至具有凹口954形成于内的基底952(例如，图1a至图1d所述的基底)之后的结构。在本实施例中，把第二芯片放置于适当位置，使第二芯片842延伸进入凹口954内。如以上所述，使用具有凹口的基底可容许使用较小的导电凸块740，因而可得到较小的封装尺寸。

图9也示出非必要的散热层956，其帮助第二芯片842散热。散热层956可包括热接垫226、导热接垫228及/或热导孔230。基底952可通过任何适当方法所形成。

上述实施例中已发现可降低芯片与基底之间的应力。相信部分的原因在于第一芯片318、第二芯片842及转接板202之间CTE的不相称接近于零，特别是在使用硅转接板的时候。此种类型的配置使其从基底952处热隔离了第一芯片318及第二芯片842。此外，基底952与转接板202之间的连接是通过导电凸块740(其通常较大)。由于有较大的尺寸，应力可散布于较大的区域，因而形成更坚固的接点。

上述实施例中已发现可降低半导体装置的操作温度，特别是在使用热接垫与散热片的时候。举例来说，图10示出此处叙述的实施例所得到的结果。如图10所示，结构(其中第一芯片为逻辑芯片且操作于2.0W，而第二芯片为DRAM芯片且操作于0.4W)的操作温度可从64℃降至58℃以下。可以理解的是由于操作温度降低，电力消耗也会跟着降低。

图11a及图11b示出具有与不具有转接板的叠置芯片配置的比较，其中模拟情况是使用221℃至25℃之间热循环、约20微米的微凸块及无铅焊料(例如，SnAg)。特别的是图11a示出第一芯片1102贴附至基底1104(例如，1/2/1层压基底)以及第二芯片1106直接放置于第一芯片1102的配置的应力分布。如图所示，显著的应力存在于第一芯片1102与第二芯片1106之间的连接。而显著的应力也存在于基底1104与第一芯片1102之间的连接。

相较之下，图11b示出图1所述实施例的应力分布。在此情形中，第一芯片1102与第二芯片1106连接至转接板1108的两相对侧。此类型的配置导致图11a的范例中最大应力降至0.845a.u.。相较于最大应力为2.5a.u.的情形，最大应力降低了66％。上述应力降低相信部分的原因在于第一芯片1102、第二芯片1106及转接板1108之间CTE的不相称接近于零，特别是在使用硅转接板的时候。此种类型的配置使其从基底1104处热隔离了第一芯片1102及第二芯片1106。

虽然上述结果并未采用图1a至图1d所述的凹口，然而可以预期的是使用具有凹口的基底也会有相似的应力特征，且具有更小的封装尺寸。

虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何本领域普通技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大体相同功能或获得大体相同结果均可使用于本发明中。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。

Claims

1.一种半导体装置，包括：

一第一芯片；

一第二芯片；

一转接板，该第一芯片电性耦接至该转接板的一第一侧，而该第二芯片电性耦接至该转接板的一第二侧；

一基底，该基底电性耦接至该转接板的该第二侧，其中该基底包括一凹口，且该第二芯片位于该凹口内；以及

一热垫，其沿着该凹口的一底部。

2.如权利要求1所述的半导体装置，其中该基底还包括一导热接垫，位于该凹口下方且该导热接垫自该凹口的一表面延伸至该基底的一相对侧。

3.如权利要求1的半导体装置，其中该转接板为硅转接板且该基板为1/2/1层压基底。

4.一种半导体装置，包括：

一转接板，具有多个接垫位于一第一侧及一第二侧上；

一第一芯片，通过第一多个导电凸块而贴附至位于该转接板的该第一侧上的所述多个接垫；

一第二芯片，通过第二多个导电凸块而贴附至位于该转接板的该第二侧上的所述多个接垫；以及

一基底，该基底通过第三多个导电凸块贴附至位于该转接板的该第二侧上的所述多个接垫，其中该基底具有一凹口，而该第二芯片位于该凹口内。

5.如权利要求4所述的半导体装置，还包括一热填洞材料，位于该第二芯片与该基底之间的该凹口内。

6.如权利要求4所述的半导体装置，其中该基底还包括一导热层，位于该凹口下方且该导热层自该凹口的一表面延伸至该基底的一相对侧。

7.一种半导体装置的制造方法，包括：

提供一或多个第一芯片；

提供一或多个第二芯片；

提供一转接板，其具有多个接垫位于一第一侧及一第二侧上；

利用多个第一导电凸块将上述第一芯片贴附至位于该转接板的该第一侧上；

利用多个第二导电凸块将上述第二芯片贴附至位于该转接板的该第二侧上；

将该转接板贴附至一基底，使至少一个第二芯片位于该基底的一凹口内；以及

在该凹口内形成一热接垫。

8.如权利要求7所述的半导体装置的制造方法，其中该基底包括一导热接垫位于该凹口下方且该导热接垫自该凹口延伸至该基底的一相对侧。