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KR102318303B1 - 다이 스택 및 그 형성 방법 - Google Patents

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KR102318303B1
KR102318303B1 KR1020190080566A KR20190080566A KR102318303B1 KR 102318303 B1 KR102318303 B1 KR 102318303B1 KR 1020190080566 A KR1020190080566 A KR 1020190080566A KR 20190080566 A KR20190080566 A KR 20190080566A KR 102318303 B1 KR102318303 B1 KR 102318303B1
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semiconductor substrate
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천화 위
충하오 차이
추에이탕 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은, 디바이스 다이의 반도체 기판을 시닝하여, 상기 반도체 기판 내로 연장된 기판 관통 비아를 드러내보이는 단계, 및 제1 재배선 구조물을 형성하는 단계를 포함하고, 상기 제1 재배선 구조물을 형성하는 단계는, 반도체 기판 위에 복수의 제1 유전체층들을 형성하는 단계, 및 복수의 제1 유전체층들 내에 복수의 제1 재배선 라인들을 형성하는 단계를 포함한다. 복수의 제1 재배선 라인들은 기판 관통 비아에 전기적으로 연결된다. 본 방법은, 제1 재배선 구조물 위에 제1 메모리 다이를 배치하는 단계, 및 제1 재배선 구조물 위에 복수의 제1 금속 포스트들을 형성하는 단계를 더 포함한다. 복수의 제1 금속 포스트들은 복수의 제1 재배선 라인들에 전기적으로 연결된다. 제1 메모리 다이는 제1 인캡슐런트 내에 캡슐화된다. 복수의 제1 금속 포스트들 및 제1 메모리 다이에 전기적으로 연결된 복수의 제2 재배선 라인들이 복수의 제1 금속 포스트들 및 제1 메모리 다이 위에 형성된다.

Description

다이 스택 및 그 형성 방법{DIE STACKS AND METHODS FORMING SAME}
본 발명은 다이 스택 및 그 형성 방법에 관한 것이다.
고성능 컴퓨팅(High-Performance Computing; HPC) 시스템은 종종 로직 다이에 접합된 고 대역폭 메모리(High-Bandwidth-Memory; HBM) 스택을 포함한다. HBM 스택은 일반적으로 함께 적층된 복수의 메모리 다이들을 포함하고, 여기서는 상위 메모리 다이들이 솔더 접합 또는 마이크로 범프를 통한 금속 직접 접합을 통해 하위 메모리 다이들에 접합된다. 상위 다이들이 실리콘 관통 비아(Through-Silicon Via; TSV)를 통해 로직 다이에 전기적으로 연결될 수 있도록, TSV가 메모리 다이들 내에 형성된다.
본 발명개시의 일부 실시예들에 따르면, 방법은, 메모리 다이 스택을 형성하는 단계를 포함하고, 상기 메모리 다이 스택을 형성하는 단계는, 하부 유전체층 상에 제1 메모리 다이를 배치하는 단계; 하부 유전체층 위에 복수의 제1 금속 포스트들을 형성하는 단계; 제1 메모리 다이를 제1 인캡슐런트 내에 캡슐화하는 단계; 제1 재배선 구조물을 형성하는 단계 - 상기 제1 재배선 구조물을 형성하는 단계는, 제1 인캡슐런트 위에 복수의 제1 유전체층들을 형성하는 단계; 및 복수의 제1 재배선 라인들을 복수의 제1 유전체층들 내에 형성하는 단계를 포함하며, 복수의 제1 재배선 라인들은 복수의 제1 금속 포스트들과 제1 메모리 다이에 전기적으로 연결됨 -; 제1 재배선 구조물 위에 제2 메모리 다이를 배치하는 단계; 제1 재배선 구조물 위에 복수의 제2 금속 포스트들을 형성하는 단계 - 복수의 제2 금속 포스트들은 복수의 제1 금속 포스트들에 전기적으로 연결됨 -; 제2 메모리 다이를 제2 인캡슐런트 내에 캡슐화하는 단계; 제2 재배선 구조물을 형성하는 단계 - 상기 제2 재배선 구조물을 형성하는 단계는, 제2 인캡슐런트 위에 복수의 제2 유전체층들을 형성하는 단계; 및 복수의 제2 재배선 라인들을 복수의 제2 유전체층들 내에 형성하는 단계를 포함하며, 복수의 제2 재배선 라인들은 복수의 제2 금속 포스트들과 제2 메모리 다이에 전기적으로 연결됨 -를 포함한다. 실시예에서, 제1 메모리 다이와 제2 메모리 다이는 내부에 기판 관통 비아가 없다. 실시예에서, 제1 메모리 다이는 제1 접착막을 통해 하부 유전체층 상에 배치되고, 제2 메모리 다이는 제2 접착막을 통해 제2 재배선 구조물 상에 배치된다. 실시예에서, 본 방법은, 추가적인 재배선 구조물을 형성하는 단계를 더 포함하고, 추가적인 재배선 구조물을 형성하는 단계는, 반도체 기판 및 상기 반도체 기판 내의 관통 비아를 포함하는 디바이스 다이 위에 복수의 추가적인 유전체층들을 형성하는 단계 - 하부 유전체층은 복수의 추가적인 유전체층들 내에 포함됨 -; 및 복수의 추가적인 재배선 라인들을 복수의 추가적인 유전체층들 내에 형성하는 단계 - 복수의 추가적인 재배선 라인들은 관통 비아에 전기적으로 연결됨 -를 포함한다. 실시예에서, 추가적인 재배선 구조물은 디바이스 다이의 전측면 상에 형성되고, 디바이스 다이는 전측면 상에 있는 전기 커넥터와, 전기 커넥터를 내부에 캡슐화하는 제1 폴리머층을 포함한다. 실시예에서, 추가적인 재배선 구조물을 형성하는 단계는, 제1 폴리머층을 시닝하여 전기 커넥터를 드러내보이는 단계; 및 전기 커넥터 및 제1 폴리머층과 접촉하는 제2 폴리머층을 전기 커넥터 및 제1 폴리머층 위에 배치하는 단계를 포함하며, 제2 폴리머층은 복수의 추가적인 유전체층들 내에 포함된다. 실시예에서, 추가적인 재배선 구조물은 디바이스 다이의 후측면 상에 형성된다. 실시예에서, 추가적인 재배선 구조물을 형성하는 단계는, 디바이스 다이의 반도체 기판을 시닝하여 관통 비아를 드러내보이는 단계; 및 관통 비아 및 반도체 기판 둘 다와 접촉하는 폴리머층을 관통 비아 및 반도체 기판 위에 배치하는 단계를 포함하며, 폴리머층은 복수의 추가적인 유전체층들 내에 포함된다. 실시예에서, 상기 방법은 메모리 다이 스택을 디바이스 다이 상에 접합시키는 단계를 더 포함하며, 복수의 제1 금속 포스트들은 디바이스 다이의 반도체 기판 내의 관통 비아에 전기적으로 연결된다.
본 발명개시의 일부 실시예들에 따르면, 방법은, 디바이스 다이의 반도체 기판을 시닝하여, 반도체 기판 내로 연장된 기판 관통 비아를 드러내보이는 단계; 제1 재배선 구조물을 형성하는 단계 - 상기 제1 재배선 구조물을 형성하는 단계는, 반도체 기판 위에 복수의 제1 유전체층들을 형성하는 단계; 및 복수의 제1 재배선 라인들을 복수의 제1 유전체층들 내에 형성하는 단계를 포함하고, 복수의 제1 재배선 라인들은 기판 관통 비아에 전기적으로 연결됨 -; 제1 재배선 구조물 위에 제1 메모리 다이를 배치하는 단계; 제1 재배선 구조물 위에 복수의 제1 금속 포스트들을 형성하는 단계 - 복수의 제1 금속 포스트들은 복수의 제1 재배선 라인들에 전기적으로 연결됨 -; 제1 메모리 다이를 제1 인캡슐런트 내에 캡슐화하는 단계; 및 복수의 제1 금속 포스트들 및 제1 메모리 다이에 전기적으로 연결된 복수의 제2 재배선 라인들을 복수의 제1 금속 포스트들 및 제1 메모리 다이 위에 형성하는 단계를 포함한다. 실시예에서, 본 방법은, 제2 재배선 구조물을 형성하는 단계를 더 포함하고, 제2 재배선 구조물을 형성하는 단계는, 제1 인캡슐런트 위에 복수의 제2 유전체층들을 형성하는 단계를 포함하며, 복수의 제2 재배선 라인들은 복수의 제2 유전체층들 내에 있다. 실시예에서, 복수의 제1 유전체층들 내의 바닥부 유전체층은 반도체 기판 및 기판 관통 비아와 물리적으로 접촉한다. 실시예에서, 기판 관통 비아는 절연 라이너에 의해 반도체 기판으로부터 분리되고, 바닥부 유전체층은 또한 절연 라이너와 접촉한다. 실시예에서, 복수의 제1 유전체층들을 형성하는 단계는 복수의 폴리머층들을 형성하는 단계를 포함한다. 실시예에서, 제1 메모리 다이는 추가적인 반도체 기판을 포함하고, 제1 메모리 다이는 추가적인 반도체 기판 내에서 관통 비아가 없다.
본 발명개시의 일부 실시예들에 따르면, 집적 회로 구조물은 디바이스 다이를 포함한다. 디바이스 다이는, 반도체 기판; 반도체 기판을 관통하는 복수의 기판 관통 비아들; 및 반도체 기판의 측부 상에 있는 상호연결 구조물을 포함한다. 집적 회로 구조물은 디바이스 다이 위에 있는 제1 재배선 구조물을 더 포함하며, 제1 재배선 구조물은, 복수의 제1 유전체층들; 및 복수의 제1 유전체층들 내에 있는 복수의 제1 재배선 라인들을 포함하며, 복수의 제1 재배선 라인들은 디바이스 다이에 전기적으로 결합된다. 집적 회로 구조물은, 제1 재배선 구조물 위에 있는 제1 메모리 다이; 제1 재배선 구조물 위에 있는 복수의 제1 금속 포스트들 - 복수의 제1 금속 포스트들은 복수의 제1 재배선 라인들에 전기적으로 연결됨 -; 제1 메모리 다이 및 복수의 제1 금속 포스트들을 내부에 캡슐화하는 제1 인캡슐런트; 및 제1 인캡슐런트 위에 있고, 제1 메모리 다이 및 복수의 제1 금속 포스트들에 전기적으로 연결된 복수의 제2 재배선 라인들을 더 포함한다. 실시예에서, 제1 메모리 다이는 추가적인 반도체 기판을 포함하고, 제1 메모리 다이는 추가적인 반도체 기판을 관통하는 관통 비아가 없다. 실시예에서, 집적 회로 구조물은 복수의 제1 금속 포스트들 위에 있고 복수의 제1 금속 포스트들에 전기적으로 연결된 제2 메모리 다이를 더 포함한다. 실시예에서, 복수의 제1 유전체층들은 디바이스 다이의 반도체 기판과 물리적으로 접촉하는 바닥부 유전체층을 포함한다. 실시예에서, 상호연결 구조물은 제1 재배선 구조물과 반도체 기판 사이에 있다.
본 발명개시의 실시예들은 몇몇의 유리한 특징들을 갖는다. (로직 다이와 같은) 디바이스 다이 및/또는 메모리 다이로부터 직접 재배선 라인을 형성함으로써, 로직 다이와 메모리 다이 간의 상호연결은, 금속 범프 또는 솔더 영역을 통해서보다는, 메모리 다이와 디바이스 다이로부터 직접 형성된 RDL을 통해 이루어진다. 제거된 금속 범프 및 솔더 영역으로 인해 결과적인 패키지의 높이는 감소하므로, 더 많은 메모리 다이들이 동일한 높이에서 적층될 수 있게 해준다. 또한, 관통 비아는 메모리 다이의 반도체 기판 내보다는 인캡슐런트 물질 내에 형성된다. 따라서, 메모리 다이 내의 TSV와 반도체 기판 사이의 기생 커패시턴스로 인해 초래되는 로딩이 제거된다. 메모리 다이는 종종 아래에 있는 디바이스 다이보다 작은 풋프린트를 점유하기 때문에, 인캡슐런트 내에서의 관통 비아의 형성은 패키지의 점유 면적 증가를 야기시키지 않는다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 8은 일부 실시예들에 따른 로직 다이의 전측면에 부착된 메모리 다이 스택의 형성에서의 중간 스테이지들의 단면도들을 나타낸다.
도 9, 도 10, 도 11a, 및 도 11b는 일부 실시예들에 따른 다이 스택들의 단면도들을 나타낸다.
도 12 내지 도 18은 일부 실시예들에 따른 로직 다이의 후측면에 부착된 메모리 다이 스택의 형성에서의 중간 스테이지들의 단면도들을 나타낸다.
도 19 내지 도 25는 일부 실시예들에 따른, 로직 다이의 후측면에 부착된 메모리 다이 스택의 형성에서의 중간 스테이지들의 단면도들을 나타낸다.
도 26과 도 27은 일부 실시예들에 따른 실리콘 관통 비아(TSV)에 대한 연결부를 형성하기 전후의 예시적인 로직 다이의 단면도들을 나타낸다.
도 28은 일부 실시예들에 따른 예시적인 메모리 다이의 단면도를 나타낸다.
도 29 내지 도 32는 일부 실시예들에 따른 도 8에서의 구조물의 부분들의 일부 세부사항을 나타낸다.
도 33은 일부 실시예들에 따른 다이 스택을 형성하기 위한 공정 흐름을 나타낸다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 사용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
다양한 실시예들에 따라 메모리 다이들을 포함한 다이 스택 및 그 형성 방법이 제공된다. 다이 스택의 형성에서의 중간 스테이지들이 일부 실시예들에 따라 예시된다. 일부 실시예들의 몇가지 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다. 본 발명개시의 일부 실시예들에 따르면, 다이 스택은 로직 다이와 같은 디바이스 다이에 접합된 메모리 다이 스택을 포함한다. 메모리 다이 내에 실리콘 관통 비아(TSV)를 형성하는 것 대신에, 메모리 다이들을 캡슐화(encapsulating)하기 위한 (몰딩 화합물과 같은) 인캡슐런트(encapsulant) 내에 유전체 관통 비아들이 형성되고, TSV는 메모리 다이들을 로직 다이에 연결하는데 사용된다. TSV가 메모리 다이들의 반도체 기판들 내에 형성되면, TSV와 반도체 기판들 사이의 기생 커패시턴스로 인해 반도체 기판들은 불리하게도 TSV에 대한 로딩(loading)을 야기시킬 것이다. 본 발명개시의 일부 실시예들에 따르면, 유전체 관통 비아들이 유전체 인캡슐런트 내에 형성되고, 따라서 로딩(loading)이 없다. 로딩은 신호 감쇠를 일으킬 수 있기 때문에, 유전체 관통 비아들을 형성함으로써, 신호 감쇠가 회피된다.
실시예들을 특정 상황, 즉 디바이스 다이에 접합된 메모리 다이들을 포함하는 다이 스택과 관련하여 설명할 것임을 이해바란다. 논의된 실시예들의 개념은 또한, 비제한적인 예시로서, 로직 다이 스택들, IO 다이 스택, 또는 혼합 로직 다이(들), IO 다이(들), 메모리 다이(들) 등을 갖는 다이 스택의 형성을 비롯하여, 그 구조물 및 다른 구조물들의 처리에 적용될 수 있다. 본 명세서에서 논의된 실시예들은 본 발명개시의 발명내용을 실시하거나 또는 사용할 수 있게 하는 예시들을 제공하기 위한 것이며, 본 업계의 당업자는 상이한 실시예들의 구상가능한 범위 내에 남아있으면서 행해질 수 있는 변경들을 쉽게 이해할 것이다. 아래의 도면들에서 동일한 참조 번호 및 문자는 동일한 구성요소를 지칭한다. 방법 실시예들이 특정 순서로 수행되는 것으로서 설명될 수 있지만, 다른 방법 실시예들은 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 8은 본 발명개시의 일부 실시예들에 따른 다이 스택의 형성에서의 중간 스테이지들의 단면도들을 나타낸다. 대응하는 공정들은 또한 도 33에서 도시된 공정 흐름(300)에서 개략적으로 반영된다.
도 1을 참조하면, 캐리어(30)가 제공되고, 캐리어(30) 상에 박리막(release film)(32)이 형성된다. 캐리어(30)는 투명 물질로 형성되고, 유리 캐리어, 세라믹 캐리어, 유기 캐리어 등일 수 있다. 캐리어(30)는 둥근 평면 형상을 가질 수 있고, 실리콘 웨이퍼의 크기를 가질 수 있다. 박리막(32)은 캐리어(30) 위에 형성되고, 광열변환(Light-to-Heat Conversion; LTHC) 코팅 물질로 형성될 수 있다. 박리막(32)은 코팅을 통해 캐리어(30) 상에 도포될 수 있다. 본 발명개시의 일부 실시예들에 따르면, 박리막(32)은 (레이저 빔과 같은) 광/조사선의 가열 하에서 분해될 수 있으며, 이에 따라 캐리어(30)를 그 위에 형성된 구조물로부터 박리시킬 수 있다.
디바이스 웨이퍼(20)는 박리막(32) 위에 배치된다. 각각의 공정은 도 33에서 도시된 공정 흐름에서의 공정(302)으로서 나타난다. 일부 실시예들에 따르면, 디바이스 웨이퍼(20)는 복수의 로직 다이들(20')을 포함하는 로직 웨이퍼일 수 있다. 따라서, 이후부터는 디바이스 웨이퍼(20)를 로직 웨이퍼라고도 칭하며, 디바이스 다이(20')를 로직 다이라고도 칭한다. 대안적인 실시예들에 따르면, 디바이스 웨이퍼(20)는 입력-출력 웨이퍼, 인터포저 웨이퍼 등과 같은 다른 유형의 웨이퍼이다. 본 발명개시의 일부 예시적인 실시예들에 따르면, 디바이스 다이(20')는 중앙 처리 장치(Central Processing Unit; CPU) 다이, 그래픽 처리 장치(Graphic Processing Unit; GPU) 다이, 모바일 애플리케이션 다이, 마이크로 제어 장치(Micro Control Unit; MCU) 다이, 기저대역(BaseBand; BB) 다이, 애플리케이션 프로세서(Application processor; AP) 다이 등이다. 디바이스 다이(20')는 반도체 기판(22) 및 반도체 기판(22) 상에 형성된 상호연결 구조물(24)을 포함한다.
상호연결 구조물(24)은 도 1에서 개략적으로 도시되어 있고, 도 26에서는 일부 세부사항들이 일부 예시들에 따라 도시되어 있다. 도 26을 참조하면, 디바이스 웨이퍼(20)는 기판(22)을 포함한다. 일부 실시예들에 따르면, 기판(22)은 결정질 실리콘 기판일 수 있거나 또는 이를 포함할 수 있는 반도체 기판이지만, 이는 실리콘 게르마늄, 실리콘 탄소 등과 같은 다른 반도체 물질들을 포함할 수 있다. 일부 실시예들에 따르면, 디바이스 다이(20')는 반도체 기판(22)의 최상면에 형성된 트랜지스터(도시되지 않음)와 같은 능동 디바이스를 포함하는 능동 회로(220)를 포함한다. 웨이퍼(20)가 인터포저 웨이퍼인 일부 실시예들에 따르면, 웨이퍼(20)의 최상면에는 회로가 없다. 기판(22) 내로 연장되는 관통 비아(이를 때때로 기판 관통 비아(TSV)라고 칭함)(26)가 형성될 수 있다. TSV(26)는, 실리콘 기판 내에 형성될 때, 실리콘 관통 비아라고도 칭해진다. TSV들(26) 각각은 격리 라이너(28)에 의해 둘러싸일 수 있으며, 이 격리 라이너(28)는 실리콘 산화물, 실리콘 질화물 등과 같은 유전체 물질로 형성된다. 격리 라이너(28)는 각각의 TSV(26)를 반도체 기판(22)으로부터 격리시킨다. TSV(26) 및 격리 라이너(28)는 반도체 기판(22)의 최상면으로부터 반도체 기판(22)의 최상면과 바닥면 사이의 중간 레벨까지 연장된다.
상호연결 구조물(24)이 반도체 기판(22) 위에 형성된다. 상호연결 구조물(24)은 복수의 유전체층들을 포함할 수 있다. 금속 라인(228) 및 비아(226)가 유전체층(224) 내에 형성되고, TSV(26) 및 회로(220)에 전기적으로 연결된다. 일부 실시예들에 따르면, 유전체층(224)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 이들의 조합, 및/또는 이들의 다층으로 형성된다. 유전체층(224)은, 예를 들어, 약 3.0보다 낮거나, 또는 약 2.5와 약 3.0 사이의 범위 내에 있을 수 있는 로우 k 값을 갖는 로우 k 유전체 물질들로 형성된 하나 이상의 금속간 유전체(Inter-Metal-Dielectric; IMD)층을 포함할 수 있다.
전기 커넥터(230)가 디바이스 다이(20')의 최상면에 형성된다. 일부 실시예들에 따르면, 전기 커넥터(230)는 금속 필라(pillar), 금속 패드, 금속 범프(이를 때때로 마이크로 범프라고 칭함) 등을 포함한다. 전기 커넥터(230)의 물질은 비 솔더(non-solder) 물질을 포함할 수 있고, 비 솔더 물질은 구리, 니켈, 알루미늄, 금, 이들의 다층, 및 이들의 합금 등일 수 있거나 또는 이들을 포함할 수 있다. 전기 커넥터(230)는 비제한적인 예시로서, 알루미늄 패드, 사후 패시베이션 상호연결부(Post Passivation Interconnect; PPI) 등을 비롯한 일부 다른 도전성 피처들을 통해, 그리고 금속 라인(228)과 비아(226)를 통해 집적 회로(220)에 전기적으로 연결될 수 있다. 또한, 전기 커넥터(230)와 금속 라인(228) 사이에는, 로우 k 유전체층, 패시베이션(비 로우 k(non-low-k))층, 폴리머층 등과 같은 유전체층이 있을 수 있다. 전기 커넥터(230)는 유전체층(232) 내에 캡슐화될 수 있다. 본 발명개시의 일부 실시예들에 따르면, 유전체층(232)은, 예를 들어, 폴리벤즈옥사졸(polybenzoxazole; PBO), 폴리이미드, 벤조시클로부텐(benzocyclobutene; BCB) 등으로 형성된 폴리머층이다.
일부 실시예들에 따르면, 도 26에서 또한 도시된 바와 같이, 전기 커넥터(230)를 디바이스 다이(20')의 최상부 도전성 피처로서 위치시키는 것 대신에, 금속 포스트(metal post)(38)가 디바이스 다이(20')의 나머지 부분(웨이퍼(20)) 위로 돌출하도록 형성될 수 있다. 금속 포스트(38)는, 이 스테이지에서 형성될 수 있거나, 또는 도 3에서 도시된 단계에서 형성될 수 있다는 것을 보여주기 위해, 점선으로 도시되어 있다. 일부 실시예들에 따르면, 유전체층(232)은 형성되지 않고, 금속 포스트(38)는 금속 패드(33) 바로 위에 형성된다. 이들 실시예들이 채택될 때, 도 3에서 도시된 바와 같이 금속 포스트(38)를 형성하는 공정은 건너뛴다.
설명 전반에 걸쳐, 능동 회로(220) 및 상호연결 구조물(24)을 갖는 반도체 기판(22)의 측면을 반도체 기판(22)의 전측면(또는 활성 측면)이라고 칭하며, 반대 측면을 반도체 기판(22)의 후측면(또는 비활성 측면)이라고 칭한다. 또한, 반도체 기판(22)의 전측면을 디바이스 다이(20')(및 웨이퍼(20))의 전측면(또는 활성 측면)이라고도 칭하며, 반도체 기판(22)의 후측면을 디바이스 다이(20')(및 웨이퍼(20))의 후측면(또는 비활성 측면)이라고도 칭한다.
다시 도 1을 참조하면, 웨이퍼(20)는 전측면이 캐리어(30)를 향해 있도록 배치된다. 상호연결 구조물(24)의 세부사항은 도시되지 않았으며, 이는 도 26을 참조하면 파악해낼 수 있다. 다음으로, 도 2에서 도시된 바와 같이, 기판(22)은 예를 들어, 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP) 공정 또는 기계적 폴리싱 공정에서 시닝(thin)된다. 그 결과로서, TSV(26)가 노출된다. 각각의 공정은 도 33에서 도시된 공정 흐름에서의 공정(304)으로서 나타난다.
도 3은 유전체층(34)(34A와 34B를 포함함) 및 재배선 라인(Redistribution Line; RDL)(36)을 포함하는 재배선 구조물(41)(41A)의 형성을 나타낸다. 각각의 공정은 도 33에서 도시된 공정 흐름에서의 공정(306)으로서 나타난다. 일부의 실시예들에 따르면, 유전체층(34)은 PBO, 폴리이미드 등과 같은 폴리머들로 형성된다. 그 형성 방법은, 유전체층(34)을 유동가능한 형태로 코팅하는 단계, 및 그 후에 대응하는 유전체층을 경화시키는 단계를 포함한다. 본 발명개시의 대안적인 실시예들에 따르면, 유전체층(34)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 이들의 다층, 이들의 조합 등과 같은 무기 유전체 물질들로 형성된다. 형성 방법은 코팅, 화학적 기상 증착(Chemical Vapor Deposition; CVD), 원자층 증착(Atomic Layer Deposition; ALD), 플라즈마 강화 화학적 기상 증착(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 또는 다른 적용가능한 퇴적 방법을 포함할 수 있다. 유전체층(34)은 유전체층(34A, 34B)을 포함할 수 있으며, 라우팅 요건에 따라 더 많은 유전체층들이 형성될 수 있다.
RDL(36)은 유전체층(34A) 내로 연장되는 비아 부분들과, 유전체층(34A) 위의 트레이스 부분들을 갖도록 형성된다. 그 형성 공정은 유전체층(34A)을 패터닝하여 개구를 형성하고 이 개구를 통해 TSV(26)를 노출시키는 단계, 블랭킷 금속 시드층(도시되지 않음)을 형성하는 단계, 금속 시드층의 일부분들을 드러내보이기 위해 (포토레지스트와 같은) 도금 마스크를 형성하고 패터닝하는 단계, 도금 마스크 내의 개구에서 RDL(36)을 도금하는 단계, 도금 마스크를 제거하는 단계, 및 도금 마스크에 의해 이전에 덮혀져 있던 금속 시드층의 일부분을 에칭하는 단계를 포함할 수 있다. 본 발명개시의 일부 실시예들에 따르면, 금속 시드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 금속 시드층의 형성은, 예를 들어, PVD를 포함할 수 있다. 본 발명개시의 일부 실시예들에 따르면, 도금 물질은 구리 또는 구리 합금을 포함한다. 도금은 전기 화학 도금 또는 무전해 도금을 포함할 수 있다. 설명 전반에 걸쳐, 내부에 형성된 유전체층(34)과 RDL(36)을 재배선 구조물(41)이라고 총칭한다.
하나의 RDL(36) 층이 도시되어 있지만, 더 많은 RDL 층들이 형성될 수 있다. 그런 후, 금속 포스트(38)가 형성된다. 각각의 공정은 도 33에서 도시된 공정 흐름에서의 공정(308)으로서 나타난다. 일부 실시예들에 따르면, 그 형성 공정은 유전체층(34B)을 패터닝하여 개구를 형성하고 이 개구를 통해 RDL(36)의 일부 패드 부분들을 노출시키는 단계, 블랭킷 금속 시드층(도시되지 않음)을 형성하는 단계, 금속 시드층의 일부분들을 드러내보이기 위해 (포토레지스트와 같은) 도금 마스크를 형성하고 패터닝하는 단계, 도금 마스크 내의 개구에서 금속 포스트(38)를 도금하는 단계, 도금 마스크를 제거하는 단계, 및 금속 포스트(38)를 형성하기 위해 도금 마스크에 의해 이전에 덮혀져 있던 금속 시드층의 일부분을 에칭하는 단계를 포함한다. 비아(40)가 또한 금속 포스트(38)를 형성하는 것과 동일한 공정으로 형성되고, 유전체층(34B) 내로 연장된다.
도 4는 계층 1 메모리 다이(42)의 배치를 나타낸다. 각각의 공정은 도 33에서 도시된 공정 흐름에서의 공정(310)으로서 나타난다. 접착막인 다이 부착막(Die-Attach Film; DAF)(44)을 통해 메모리 다이(42)가 유전체층(34)에 부착될 수 있다. DAF(44)는, 웨이퍼가 메모리 다이(42)로 소잉(saw)되기 전에, 메모리 다이(42)를 갖는 각각의 웨이퍼 상에 미리 부착될 수 있다. 메모리 다이(42)는 각각의 DAF(44)와 물리적으로 접촉하는 후면(아래를 향하는 표면)을 갖는 반도체 기판들(도 28의 240)을 포함할 수 있다. 캐리어(30)는 웨이퍼 레벨로 있기 때문에, 두 개의 메모리 다이(42)가 그룹으로서 예시되어 있지만, 복수의 동일 메모리 그룹들이 재배선 구조물(41) 위에 배치되며, 각각의 그룹들은 디바이스 다이(20') 중 하나와 중첩된다. 또한, 그룹 내에는 4개, 6개, 8개 또는 그 이상과 같이 더 많은 메모리 다이들이 있을 수 있다.
메모리 다이(42)의 세부사항은 도 4에서 도시되어 있지 않으며, 일부 세부사항이 본 발명개시의 일부 실시예들에 따라 도 28에서 도시되어 있다. 도 28은 또한, 메모리 다이(42)에 더하여, 후속 단락들에서 논의될 일부 다른 부분들을 나타낸다. 메모리 다이(42)는 반도체 기판(240), 집적 회로(242)를 포함할 수 있고, 집적 회로(242)는 트랜지스터, 다이오드 등과 같은 능동 디바이스들을 포함할 수 있다. 반도체 기판(240)을 관통하는 관통 비아는 없다. 메모리 다이(42)는 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 또는 다른 유형의 메모리와 같은 메모리들을 포함할 수 있다. 예를 들어, 도 28은 DRAM에서 사용될 수 있는 일부 스택 커패시터를 나타낸다. 최상부 금속 접촉부(CTM)(252)와 바닥부 금속 접촉부(250)가 또한 도시되어 있다. 일부 실시예들에 따르면, 바닥부 금속 접촉부(250)는 비트 라인으로서 사용되고, 워드 라인(256)은 반도체 기판(240) 내에 임베딩될 수 있다. 상호연결 구조물(244)이 기판(240) 위에 형성되며, 이는 유전체층, 금속 라인, 비아 등을 포함할 수 있다. 유전체층은 로우 k 유전체층 및/또는 비 로우 k 유전체층을 포함할 수 있다. 일부 실시예들에 따르면, 상호연결 구조물(244)은 도 28에서 도시된 M1, M2, M3, 및 M4(또는 그 이상)와 같은 복수의 금속층들을 포함한다. 비도핑된 규산염 유리, 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층과 같은 비 로우 k 유전체 물질로 형성된 패시베이션층(246)이 상호연결 구조물(244) 위에 형성된다. 금속층(M4)의 일부일 수 있는 금속 패드(248)가 상호연결 구조물(244) 내의 금속 라인 및 비아 위에서 이들과 전기적으로 결합된다. 금속 패드(248)는 예를 들어, 알루미늄 구리로 형성될 수 있다. 구리, 니켈, 티타늄 등으로 형성될 수 있는 전기 커넥터(48)가 금속 패드(248) 위에서 형성되어 금속 패드(248)에 연결될 수 있다. PBO, 폴리이미드 등으로 형성될 수 있는 유전체층(46)이 전기 커넥터(48)를 캡슐화하도록 형성될 수 있다.
도 4를 다시 참조하면, 메모리 다이(42) 및 금속 포스트(38)가 인캡슐런트(50) 내에서 캡슐화된다. 각각의 공정은 도 33에서 도시된 공정 흐름에서의 공정(312)으로서 나타난다. 인캡슐런트(50)는 이웃해 있는 금속 포스트들(38) 사이의 갭과 금속 포스트(38)와 디바이스 다이(42) 사이의 갭을 채운다. 인캡슐런트(50)는 몰딩 화합물, 몰딩 언더필, 에폭시, 및/또는 수지를 포함할 수 있다. 인캡슐런트(50)의 최상면은 전기 커넥터(48)와 금속 포스트(38)의 최상단부들보다 높다. 인캡슐런트(50)는, 몰딩 화합물로 형성될 때, 폴리머, 수지, 에폭시 등일 수 있는 기저 물질, 및 기저 물질 내의 필러(filler)입자를 포함할 수 있다. 필러 입자는 SiO2, Al2O3, 또는 실리카 등의 유전체 입자일 수 있고, 구형 형상을 가질 수 있다. 또한, 구형 필러 입자는 복수의 상이한 직경을 가질 수 있다.
후속 단계에서, 금속 포스트(38)와 전기 커넥터(48)가 노출될 때까지, 인캡슐런트(50)와 메모리 다이(42)를 시닝하기 위해, CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행된다. 평탄화 공정으로 인해, 금속 포스트(38)의 최상단부들은 전기 커넥터(48)의 최상면과 실질적으로 동일한 높이(동일 평면)에 있고, 인캡슐런트(50)의 최상면과 실질적으로 동일 평면에 있다. 금속 포스트(38)는 인캡슐런트(50)를 관통하기 때문에, 이하의 단락들에서 금속 포스트(38)를 관통 비아(38)라고 달리 칭한다.
도 5는 RDL(36) 및 유전체층(34)을 포함하는 다른 재배선 구조물(41)(41B)의 형성을 나타낸다. 각각의 공정은 도 33에서 도시된 공정 흐름에서의 공정(314)으로서 나타난다. 재배선 구조물(41)의 상이한 계층들을 구별하기 위해, 메모리 다이(42) 아래에 있는 재배선 구조물(41)을 (계층 1) 재배선 구조물(41A)이라고 칭하고, 메모리 다이(42) 위에 있는 재배선 구조물(41)을 (계층 2) 재배선 구조물(41B)이라고 칭한다. 또한, 예시된 계층 1 메모리 다이(42)는 메모리 다이(42A)로서 식별되고, 예시된 관통 비아(38)는 (계층 1) 관통 비아(38A)로서 식별될 수 있다.
계층 2 재배선 구조물(41B) 내의 RDL(36)은 메모리 다이(42) 내의 관통 비아(38A) 및 전기 커넥터(48)에 전기적으로 연결된다. 따라서, 관통 비아(38A)는 메모리 다이(42)를 디바이스 다이(20')에 전기적으로 연결시킨다. RDL(36)은 개략적으로 도시되어 있지만, RDL(36)은 관통 비아(38)와 전기 커넥터(48)를 함께 전기적으로 단락시키지 않는다는 것을 알 수 있다. 대신에, 상이한 관통 비아들(38)이 상이한 RDL들(36)을 통해 상이한 전기 커넥터들(48)에 연결될 수 있다. 마찬가지로, RDL(36)은 전기 커넥터들(48)을 함께 전기적으로 단락시키지 않는다.
도 6은 더 많은 계층들의 메모리 다이(42)(42B, 42C, 및 42D를 포함함), 관통 비아(38)(38B, 38C, 및 38D를 포함함), 및 재배선 구조물(41)(41C, 41D, 및 41E를 포함함) 등의 형성/접착을 나타낸다. 각각의 공정은 도 33에서 도시된 공정 흐름에서의 공정(316)으로서 나타난다. 형성 공정들 및 이에 대응하는 물질들은 도 3 내지 도 5의 논의를 참조하여 파악해낼 수 있으며, 따라서 여기서는 반복하지 않는다. 메모리 다이들(42C, 42D)은 메모리 다이들(42A, 42B)과 동일하거나 또는 이와 상이할 수 있다. 최종적인 결과에서, 모든 메모리 다이들(42)이 각각의 아래에 있는 디바이스 다이(20')에 전기적으로 그리고 신호적으로 연결된다. 설명 전반에 걸쳐, 박리막(32) 위에 있는 피처들을 재구축된 웨이퍼(54)라고 통칭한다.
다음으로, 재구축된 웨이퍼(54)가, 예를 들어, 레이저 빔을 박리막(32) 상에 투사함으로써 캐리어(30)로부터 분리된다. 박리막(32)은 레이저 빔의 열에 의해 분해된다. 결과적인 재구축된 웨이퍼(54)가 도 7에서 도시된다. 다음으로, 도 8에서 도시된 바와 같이, 일부 실시예들에 따라, 재배선 구조물(52)이 디바이스 다이(20')의 상호연결 구조물(24) 상에 형성된다. 각각의 공정은 도 33에서 도시된 공정 흐름에서의 공정(318)으로서 나타난다. 대안적인 실시예들에 따르면, 재배선 구조물(52)의 형성은 건너뛴다. 따라서, 도 33에서의 공정(318)은 수행될 수도 있고 수행되지 않을 수도 있다는 것을 나타내기 위해 점선을 사용하여 도시된다. 재배선 구조물(52)의 형성 전에, 전기 커넥터(230)가 노출될 때까지, 전기 커넥터(230)를 덮는 유전체층(232)(도 26)이 시닝된다. 재배선 구조물(52)의 세부사항은 도시되지 않았다. 재배선 구조물(52)은 예를 들어, 재배선 구조물(41)을 형성하기 위한 유사한 공정 및 물질을 사용하여 형성될 수 있다. 재배선 구조물(52)은 유전체층 및 유전체층 내의 재배선 라인을 포함한다. 그런 후, 전기 커넥터(55)가 재배선 구조물(52) 상에 형성되고, 재배선 구조물(52)을 통해 디바이스 다이(20')에 전기적으로 연결된다. 각각의 공정은 도 33에서 도시된 공정 흐름에서의 공정(320)으로서 나타난다. 전기 커넥터(55)는 금속 필라, 솔더 영역, 언더 범프 금속(UBM) 등을 포함할 수 있다.
도 27은 일부 실시예들에 따른 재배선 구조물(52) 및 전기 커넥터(55)의 형성 후의 디바이스 다이(20')를 나타낸다. 디바이스 다이(20') 위의 재배선 구조물들 및 메모리 다이 스택은 도시되지 않았다.
도 8을 다시 참조하면, 재구축된 웨이퍼(54)는 다이 소잉 공정으로 단품화된다. 각각의 공정은 도 33에서 도시된 공정 흐름에서의 공정(322)으로서 나타난다. 예를 들어, 블레이드가 디바이스 다이들(20') 사이의 스크라이브 라인들을 소잉하여 재구축된 웨이퍼(54)를 복수의 동일한 패키지(54')로 분리시킬 수 있으며, 각각의 패키지는 몇가지 예시들에 따라 예시된 바와 같은 구조물을 갖는다. 그런 후, 패키지(54')는 예컨대, 인터포저, 패키지 기판, 인쇄 회로 기판 등과 같은 다른 패키지 컴포넌트(도시되지 않음)에 접합될 수 있고, 언더필이, 예컨대, 그 사이에 배치될 수 있다.
도 8에서, 관통 비아(38)는 모든 계층들의 메모리 다이들(42)에 의해 공유되는 공통 신호 채널들을 형성하는 것으로서 도시된다. 대안적인 실시예들에 따르면, 메모리 다이들(42) 각각은 각자의 전용 신호 채널(들)을 가질 수 있고, 일부의 관통 비아들(38)은 하나 또는 일부(전부는 아님) 계층의 메모리 다이들(42)에 연결될 수 있다.
도 28은 일부 실시예들에 따른 도 8에서의 영역(91)의 확대도를 나타낸다. 확대도에서, 메모리 다이(42)는 인캡슐런트(50) 내에 캡슐화되고, 전기 커넥터(48)의 최상면은 관통 비아(38)의 최상면과 동일 평면 상에 있다. 재배선 구조물(41)이 메모리 다이(42) 및 관통 비아(38) 위에 형성된다. RDL(36)의 하나의 층이 도시되어 있지만, RDL(36)의 복수의 층들(예를 들어, 두 개의 층들, 세 개의 층들, 또는 그 이상)이 있을 수 있다.
도 29 내지 도 32는 본 발명개시의 일부 실시예들에 따른 도 8에서의 영역(92)의 확대도를 나타낸다. 도 29를 참조하면, DAF(44)는 메모리 다이(42)를 재배선 구조물(41) 내의 최상부 유전체층(34)에 접착시킨다. RDL(36)은 유전체층(46) 내에 위치하는 전기 커넥터(48)의 최상면과 접촉하는 비아 부분을 갖는다. 유전체층(46)은 폴리이미드, PBO 등으로 형성될 수 있는 폴리머층일 수 있다. 금속 패드(248)는 알루미늄 함유 금속 패드일 수 있으며, 이는 일부 실시예들에 따라 알루미늄 구리 패드일 수 있다. 대안적으로, 금속 패드(248)는 구리 또는 구리 합금과 같은 다른 물질로 형성될 수 있다. 패시베이션층(246)은 실리콘 산화물, 실리콘 질화물, 이들의 다층, 또는 이들의 조합으로 형성될 수 있다.
도 30은 대안적인 실시예들에 따른 도 8에서의 영역(92)의 확대도를 나타낸다. 이들 실시예들은, 전기 커넥터(48)를 포함하는 동일한 금속층인 최상부 금속층이 또한 라우팅 목적으로 사용된다는 것을 제외하고는, 도 29에서 도시된 실시예와 유사하다. 달리 말하면, 전기 커넥터(48)와 동일한 높이에 있고 이와 동시에 형성되는 금속 라인들이 있으며, 금속 라인들은, 개략적으로 도시된 바와 같이, 전기 신호를 라우팅하도록 수평으로 연장될 수 있다. 따라서, 전기 커넥터(48)가 위치하는 금속층은 메모리 다이(42) 내의 (라우팅 목적의) 금속층들 중 하나로서 간주된다. 일부 실시예들에 따라, 전기 커넥터(48) 및 대응하는 비아가 착지해 있는 금속 패드(248)는 알루미늄 패드 또는 알루미늄 구리 패드이다.
도 31은 대안적인 실시예들에 따른 도 8에서의 영역(92)의 확대도를 나타낸다. 이들 실시예들은, 두 개의 RDL층(36)이 예로서 도시된다는 것을 제외하고는 도 29에서 도시된 실시예와 유사하다.
도 32는 대안적인 실시예들에 따른 도 8에서의 영역(92)의 확대도를 나타낸다. 이들 실시예들은, 전기 커넥터(48) 바로 아래에 형성된 알루미늄 패드가 없다는 것을 제외하고는, 도 29에서 도시된 실시예와 유사하다. 오히려, 전기 커넥터(48)의 비아 부분들은 최상부 금속층(예를 들어, M3) 내의 구리 패드 상에 착지해 있다.
도 8에서 도시된 구조물에서, 메모리 다이(42)는 대응하는 반도체 기판 내의 기판 관통 비아를 포함하지 않는다. 상위 계층 메모리 다이와 디바이스 다이(20')의 전기적 연결은 관통 비아(38)를 통해 이루어진다. 관통 비아(38)는 유전체 물질로 형성된 인캡슐런트(50) 내에 형성되기 때문에, (TSV와 반도체 기판 사이와는 달리) 관통 비아(38)와 인캡슐런트(50) 사이에는 기생 커패시턴스가 없으며, 결과적인 패키지는 또한 실리콘 관통 비아 내에 존재할 수 있는 로딩이 없다.
도 9, 도 10, 도 11a, 및 도 11b는 대안적인 실시예들에 따라 형성된 패키지(54')를 나타낸다. 이러한 실시예들(그리고 도 12 내지 도 28에서 도시된 실시예들)에서의 컴포넌트들의 물질들 및 형성 공정들은, 달리 명시되지 않는 한, 도 1 내지 도 8에서 도시된 실시예들에서 동일한 참조 번호들에 의해 표기된 동일한 컴포넌트들과 본질적으로 동일하다. 따라서, 도 9 내지 도 28에서 도시된 컴포넌트들의 형성 공정 및 물질들에 관한 세부사항들은 도 1 내지 도 8에서 도시된 실시예의 설명에서 찾아볼 수 있다.
상술된 실시예들에서, 관통 비아(38)는 메모리 다이들(42) 사이에 형성되고, TSV(26)는 디바이스 다이(20')의 중간에 형성된다. 따라서, 결과적인 구조물은 TSV(26)를 관통 비아(38)에 연결하기 위해 긴 수평 RDL을 필요로 하지 않는다. 도 9는, 각각의 계층 내에 그리고 각각의 디바이스 다이(20') 위에 단일 메모리 다이(42)가 있을 수 있고, 관통 비아(38)가 그에 대응하여 메모리 다이(42)의 대향 측부들 상에 형성된다는 것을 제외하고는, 도 8에서 도시된 실시예들과 유사한 실시예를 나타낸다. 일부 실시예들에 따르면, TSV(26)는 도시된 바와 같이 디바이스 다이(20')의 중간에 형성된다. 대안적인 실시예들에 따르면, 재배선 구조물(41A) 내에서 횡측 재배선 라인들의 길이를 감소시키기 위해 디바이스 다이(20')의 가장자리에 근접해 있는 영역(57) 내에 TSV(26)가 형성될 수 있다.
도 10은, 관통 비아(38)가 메모리 다이들(42) 사이가 아닌, 메모리 다이들(42)의 대향 측부 상에 형성된 것을 제외하고는, 도 8에서 도시된 실시예와 유사한 실시예를 나타낸다. 일부 실시예들에 따르면, TSV(26)는 디바이스 다이(20')의 가장자리에 근접하여 형성될 수 있다. 각각의 계층 내에 단일 메모리 다이(42)를 배치하는 것 대신에, 단일 메모리 다이의 기능은 두 개의 메모리 다이들로 분할될 수 있으며, 메모리 다이(42)는 디바이스 다이(20')의 대향 가장자리에 근접하여 배치될 수 있어서, 수평 RDL(36)의 길이가 짧아질 수 있다. 이러한 실시예는 디바이스 다이(20')가 메모리 다이(42)의 횡측 크기보다 훨씬 큰 횡측 크기를 가질 때 적용될 수 있다. 마찬가지로, 재배선 구조물(41A) 내에서 횡측 재배선 라인들의 길이를 감소시키기 위해 TSV(26)는 예시된 바와 같이 디바이스 다이(20')의 중간에 형성될 수 있거나, 또는 디바이스 다이(20')의 가장자리에 근접해 있는 영역(57) 내에 형성될 수 있다.
도 11a는, 각 계층에서 메모리 다이 대신에 메모리 패키지(43)가 배치된다는 것을 제외하고는, 도 8에서 도시된 실시예와 유사한 실시예를 나타낸다. 메모리 패키지(43)는 서로 동일할 수 있거나 또는 서로 상이할 수 있다. 각각의 메모리 패키지(43)는 서로 동일하거나 또는 서로 상이할 수 있는 메모리 다이(42')와 메모리 다이(42")를 포함할 수 있다. 각각의 메모리 다이들(42', 42")은 예를 들어, 몰딩 화합물일 수 있는 인캡슐런트(58) 내에 캡슐화될 수 있다. 인캡슐런트(58)는 또한 에폭시, 수지, 폴리머 등과 같은 기저 물질, 및 그 안에 필러 입자를 포함할 수 있다. 필러 입자들은 구형일 수 있고, 상이한 직경들을 가질 수 있다. 재배선 구조물(41)과 유사하게 형성될 수 있는 재배선 구조물(41')이 아래에 있는 메모리 다이들(42', 42") 위에 형성되고 이와 전기적으로 연결된다. 재배선 구조물(41')은 또한 내부에 유전체층들과 RDL들을 포함할 수 있다. 관통 비아(61)가 상부 인캡슐런트(58) 내에 형성될 수 있고, 메모리 다이(42')를 재배선 구조물(41) 내의 RDL(36)에 전기적으로 연결시킨다.
도 11b는, 메모리 다이(42)가 위로 향해 있는 것이 아니라 아래로 향해 있는 것을 제외하고는, 도 8에서 도시된 실시예와 유사한 실시예를 도시한다. 따라서, 계층 3 및 계층 4 다이들과 같은, 일부 메모리 다이들(42)은 이들 메모리 다이들(42)을 디바이스 다이(20')에 연결시키는 대응하는 관통 비아(38)와 중첩될 수 있다. 또한, 각각의 접합 패드(48)가 상이한 높이들에서 복수의 관통 비아들(38)과 중첩될 수 있다. (계층 1 다이 및 계층 2 다이와 같은) 일부 메모리 다이들의 일부 다른 접합 패드(48)는 여전히 수평 RDL(36)에 연결될 수 있다.
도 12 내지 도 18은 대안적인 실시예들에 따른 다이 스택의 형성에서의 중간 스테이지들의 단면도들을 나타낸다. 이들 실시예들은, 메모리 다이들이 디바이스 다이의 (후측면이 아닌) 전측면에 부착된다는 것을 제외하고는, 도 1 내지 도 10, 도 11a, 및 도 11b에서 도시된 실시예들과 유사하다. 도 12를 참조하면, 디바이스 다이(20')를 포함한 디바이스 웨이퍼(20)가 제공된다. 디바이스 웨이퍼(20)의 전측면이 위로 향해 있는 것으로서 도시되어 있고, 반도체 기판(22) 및 TSV(26) 위에 상호연결 구조물(24)이 있다. 상호연결 구조물(24)의 일부 세부사항을 도시하는 도 26에서 도시된 바와 같이, 전기 커넥터(230)는 유전체층(232)에 의해 덮혀 있다. 그런 후, 전기 커넥터(230)가 노출될 때까지, 유전체층(232)을 시닝하도록 평탄화 공정이 수행된다.
다음으로, 도 13을 참조하면, 계층 1 재배선 구조물(41) 및 금속 포스트(38)가 형성된다. 형성 공정 및 물질은 전술한 실시예들에서 논의된 것과 본질적으로 동일하며, 여기에서 반복되지 않는다. 일부 재배선 라인들(36)은 도 26에서 도시된 바와 같이 일부 전기 커넥터(230)와 물리적으로 접촉할 수 있다.
도 14는 계층 1 메모리 다이(42)의 배치 및 인캡슐런트(50) 내의 메모리 다이(42) 및 금속 포스트(38)의 캡슐화를 나타낸다. 이어서, 금속 포스트(38) 및 전기 커넥터(48)를 드러내보이도록 인캡슐런트(50)에 대해 평탄화 공정이 수행된다. 다음으로, 도 15에서 도시된 바와 같이, 계층 2 재배선 구조물(41)이 형성된다. 후속 공정에서, 더 많은 계층들의 금속 포스트(38), 인캡슐런트(50), 및 재배선 구조물(41)이 형성되고, 결과적인 구조물은 도 16에서 도시되며, 이 구조물을 이후부터 재구축된 웨이퍼(54)라고 칭한다.
도 16과 비교하여 위아래가 뒤집혀져 있는 재구축된 웨이퍼(54)를 나타내는 도 17을 참조하면, CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 TSV(26)가 노출될 때까지 수행된다. 다음으로, 도 18에서 도시된 바와 같이, 재배선 구조물(52')이 디바이스 다이(20')의 반도체 기판(22) 상에 형성된다. 재배선 구조물(52')은 예를 들어, 재배선 구조물(41)을 형성하기 위한 유사한 공정 및 물질을 사용하여 형성될 수 있다. 재배선 구조물(52')은 유전체층들(53A, 53B), 및 유전체층들(53A, 53B) 내의 재배선 라인(59)을 포함할 수 있다. 본 발명개시의 일부 실시예들에 따르면, 유전체층들(53A, 53B)은 PBO 또는 폴리이미드와 같은 폴리머로 형성된다. 유전체층(53A)은 반도체 기판(22) 및 가능하게는 TSV(26) 둘 다와 물리적으로 접촉할 수 있다. 그런 후, 전기 커넥터(55)가 재배선 구조물(52') 위에 형성되고, 재배선 라인(59)을 통해 디바이스 다이(20')에 전기적으로 연결된다. 전기 커넥터(55)는 금속 필라, 솔더 영역, 언더 범프 금속(UBM) 등을 포함할 수 있다. 후속 공정들에서, 재구축된 웨이퍼(54)는 단품화 공정에서 개개의 패키지들(54')로 소잉되고, 그 후, 이 패키지들(54')은, 인터포저, 패키지 기판, 인쇄 회로 기판 등과 같은 추가적인 패키지 컴포넌트들에 접합될 수 있으며, 이들 사이에 언더필이 배치된다.
도 19 내지 도 25는 대안적인 실시예들에 따른 메모리 다이 스택 및 대응 패키지의 형성에서의 중간 스테이지들의 단면도들을 나타낸다. 이들 실시예들은, 메모리 다이 스택이 먼저 형성되고, 그 다음 메모리 다이 스택을 로직 다이/웨이퍼로부터 직접 형성하는 것이 아니라, 접합 공정을 통해 로직 다이에 접합된다는 것을 제외하고는, 도 1 내지 도 18에서 도시된 실시예와 유사하다.
도 19를 참조하면, 캐리어(60)가 제공되고, 캐리어(60) 상에는 박리막(62)이 형성된다. 메모리 다이(42), 금속 포스트(38), 인캡슐런트(50), 및 재배선 구조물(41)을 포함하는 메모리 다이 스택(66)이 계층마다 형성된다. 메모리 다이 스택(66)은 또한, 예를 들어, PBO 또는 폴리이미드로 형성될 수 있거나 또는 이를 포함할 수 있는 버퍼 유전체(39)를 포함할 수 있다. 메모리 다이 스택(66)의 형성 공정 및 물질은 도 1 내지 도 8에서 도시된 실시예를 참조하여 논의된 것과 유사하며, 여기에서 반복되지 않는다. 계층 1 인캡슐런트(50)에서, 관통 비아(38)는 형성되지 않는다는 것을 알 수 있다. 다음으로, 도 20을 참조하면, 전기 커넥터(64)가 RDL(36) 및 관통 비아(38)에 전기적으로 결합되도록 형성된다. 전기 커넥터(64)는 금속 필라, 금속 패드, 솔더 영역 등을 포함할 수 있다. 따라서, 재구축된 웨이퍼(66)가 형성된다. 후속 공정에서, 재구축된 웨이퍼(66)는 캐리어(60)로부터 접합 해제되고, 이어서 재구축된 웨이퍼(66)를 복수의 메모리 스택(66')으로 소잉하는 단품화 공정이 뒤따른다.
도 21 내지 도 25는 메모리 스택(66')과 디바이스 웨이퍼(20)(및 디바이스 다이(20'))의 접합을 나타낸다. 도 21을 참조하면, 디바이스 웨이퍼(20)는 박리막(72)을 통해 캐리어(70) 상에 배치된다. 디바이스 웨이퍼(20)는 전측면이 아래를 향하게 하고, 따라서 상호연결 구조물(24)은 반도체 기판(22)과 캐리어(70) 사이에 있다. 일부 실시예들에 따라, 솔더 영역(74)(때때로 사전 솔더 영역이라고 칭해짐)이 인터포저 웨이퍼(20) 상에 사전에 형성되고, 유전체층(76) 내에 형성될 수 있으며, 유전체층(76)은 PBO, 폴리이미드 등과 같은 폴리머로 형성될 수 있거나 또는 이를 포함할 수 있다. 솔더 영역(74)은 도 26에서 도시된 바와 같은 전기 커넥터(230) 상에 형성될 수 있고, 가능하게는 전기 커넥터(230)와 접촉할 수 있다. 대안적으로, 솔더 영역(74)은 도 26에서 도시된 바와 같은 전기 커넥터(230)를 대체할 수 있다.
다음으로, 도 22에서 도시된 바와 같이, TSV(26)를 드러내보이기 위해 반도체 기판(22)에 대해 CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행된다. 그런 후, 디바이스 웨이퍼(20)는 디바이스 다이(20')를 형성하도록 단품화되며, 디바이스 다이(20') 중 하나가 도 23에서 도시된다. 도 23은 또한 솔더 영역(74)을 통해 인터포저 웨이퍼(78) 상으로의 디바이스 다이(20')의 접합을 나타낸다. 일부 실시예들에 따르면, 인터포저 웨이퍼(78)가 능동 디바이스와 같은 집적 회로(220)를 포함하지 않는다는 것을 제외하고, 인터포저 웨이퍼(78)는 도 26에서 도시된 디바이스 웨이퍼(20)와 유사한 구조물을 갖는다. 인터포저 웨이퍼(78)는 저항기, 커패시터, 인덕터 등과 같은 수동 디바이스를 포함할 수 있거나 또는 포함하지 않을 수 있다. TSV(82)가 실리콘 기판과 같은 반도체 기판일 수 있는 반도체 기판(81) 내로 연장되도록 형성된다. 절연 라이너(83)가 TSV(82)를 둘러싼다. 인터포저 웨이퍼(78)는 그 전면에 상호연결 구조물(80)을 포함할 수 있다. 상호연결 구조물(80)의 구조는 도시되지 않았으며, 도 26에서 도시된 바와 같은 상호연결 구조물(24)과 유사할 수 있다. 본 발명개시의 일부 실시예들에 따르면, 도 23에서 도시된 바와 같이, 인터포저 웨이퍼(78)의 전측면(상호연결 구조물(80)를 갖는 측면)이 위를 향한다. 본 발명개시의 대안적인 실시예들에 따르면, 인터포저 웨이퍼(78)의 전측면은 아래를 향하고, 솔더 영역(74)은, 인터포저 웨이퍼(78) 내의 기판(81)을 폴리싱함으로써 노출되는 TSV(82)에 직접 접합될 수 있다. 언더필(84)이 디바이스 다이(20')와 인터포저 웨이퍼(78) 사이에 배치된다. 하나의 디바이스 다이(20')가 도시되어 있지만, 복수의 디바이스 다이들(20')이, 예를 들어, 인터포저 웨이퍼(78) 상에 배치되며, 복수의 디바이스 다이들(20') 각각은 인터포저 웨이퍼(78) 내의 인터포저 다이들 중 하나와 중첩된다.
도 24는 디바이스 다이들(20') 중 하나의 디바이스 다이(20') 상으로의 복수의 메모리 스택들(66') 각각의 접합을 나타낸다. 언더필(84')이 메모리 스택(66')과 디바이스 다이(20') 사이에 배치된다. 인캡슐런트(86), 예를 들어, 몰딩 화합물, 에폭시 등이 메모리 스택(66') 및 디바이스 다이(20') 상에 캡슐화되어 재구축된 웨이퍼(88)를 형성한다. 또한, 인캡슐런트(86)는 기저 물질, 및 기저 물질 내의 구형 필러를 포함할 수 있다.
후속 공정에서, 인터포저 웨이퍼(78)는 반도체 기판(81)을 시닝하도록 폴리싱되어, TSV(82)를 드러낸다. 솔더 영역(90)(도 25)이 TSV(82) 상에 형성될 수 있다. 대안적으로, 솔더 영역(90)을 TSV(82)에 연결시키기 위해 다른 재배선 구조물이 형성될 수 있다. 이어서, 재구축된 웨이퍼(88)가 소잉되어 복수의 패키지(88')가 형성될 수 있다. 인터포저 웨이퍼(78)는 도 25에서 도시된 인터포저 다이들(78') 중 하나와 함께 인터포저 다이들로 소잉된다. 도 25는 또한 패키지(88')를 패키지 기판, 프레임, 인쇄 회로 기판 등일 수 있는 패키지 컴포넌트(92)에 접합하는 것을 나타낸다.
전술한 실시예들에서, 3차원(3D) 패키지를 형성하기 위해 일부 공정들 및 피처들이 본 발명개시의 일부 실시예들에 따라 논의된다. 다른 피처들 및 공정들이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 지원하기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 해주는, 배선층 내 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조물뿐만이 아니라 최종 구조물에 대해 수행될 수 있다. 또한, 여기에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양품 다이들의 중간 검증을 통합하는 테스트 방법과 함께 사용될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
메모리 다이 스택을 형성하는 단계를 포함하고, 상기 메모리 다이 스택을 형성하는 단계는,
하부 유전체층 상에 제1 메모리 다이를 배치하는 단계;
상기 하부 유전체층 위에 복수의 제1 금속 포스트(metal post)들을 형성하는 단계;
상기 제1 메모리 다이를 제1 인캡슐런트(encapsulant) 내에 캡슐화(encapsulating)하는 단계;
제1 재배선(redistribution) 구조물을 형성하는 단계 - 상기 제1 재배선 구조물을 형성하는 단계는,
상기 제1 인캡슐런트 위에 복수의 제1 유전체층들을 형성하는 단계; 및
복수의 제1 재배선 라인들을 상기 복수의 제1 유전체층들 내에 형성하는 단계를 포함하며, 상기 복수의 제1 재배선 라인들은 상기 복수의 제1 금속 포스트들과 상기 제1 메모리 다이에 전기적으로 연결됨 -;
상기 제1 재배선 구조물 위에 제2 메모리 다이를 배치하는 단계;
상기 제1 재배선 구조물 위에 복수의 제2 금속 포스트들을 형성하는 단계 - 상기 복수의 제2 금속 포스트들은 상기 복수의 제1 금속 포스트들에 전기적으로 연결됨 -;
상기 제2 메모리 다이를 제2 인캡슐런트 내에 캡슐화하는 단계;
제2 재배선 구조물을 형성하는 단계 - 상기 제2 재배선 구조물을 형성하는 단계는,
상기 제2 인캡슐런트 위에 복수의 제2 유전체층들을 형성하는 단계; 및
복수의 제2 재배선 라인들을 상기 복수의 제2 유전체층들 내에 형성하는 단계를 포함하며, 상기 복수의 제2 재배선 라인들은 상기 복수의 제2 금속 포스트들과 상기 제2 메모리 다이에 전기적으로 연결됨 -를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 메모리 다이와 상기 제2 메모리 다이는 내부에 기판 관통 비아가 없는 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 메모리 다이는 제1 접착막을 통해 상기 하부 유전체층 상에 배치되고, 상기 제2 메모리 다이는 제2 접착막을 통해 상기 제2 재배선 구조물 상에 배치된 것인 방법.
실시예 4. 실시예 1에 있어서,
추가적인 재배선 구조물을 형성하는 단계를 더 포함하고, 상기 추가적인 재배선 구조물을 형성하는 단계는,
반도체 기판 및 상기 반도체 기판 내의 관통 비아를 포함하는 디바이스 다이 위에 복수의 추가적인 유전체층들을 형성하는 단계 - 상기 하부 유전체층은 상기 복수의 추가적인 유전체층들 내에 포함됨 -; 및
복수의 추가적인 재배선 라인들을 상기 복수의 추가적인 유전체층들 내에 형성하는 단계 - 상기 복수의 추가적인 재배선 라인들은 상기 관통 비아에 전기적으로 연결됨 -를 포함한 것인 방법.
실시예 5. 실시예 4에 있어서, 상기 추가적인 재배선 구조물은 상기 디바이스 다이의 전측면 상에 형성되고, 상기 디바이스 다이는 상기 전측면 상에 있는 전기 커넥터와, 상기 전기 커넥터를 내부에 캡슐화하는 제1 폴리머층을 포함한 것인 방법.
실시예 6. 실시예 5에 있어서, 상기 추가적인 재배선 구조물을 형성하는 단계는,
상기 제1 폴리머층을 시닝(thinning)하여 상기 전기 커넥터를 드러내보이는 단계; 및
상기 전기 커넥터 및 상기 제1 폴리머층과 접촉하는 제2 폴리머층을 상기 전기 커넥터 및 상기 제1 폴리머층 위에 배치하는 단계를 포함하며, 상기 제2 폴리머층은 상기 복수의 추가적인 유전체층들 내에 포함된 것인 방법.
실시예 7. 실시예 4에 있어서, 상기 추가적인 재배선 구조물은 상기 디바이스 다이의 후측면 상에 형성된 것인 방법.
실시예 8. 실시예 7에 있어서, 상기 추가적인 재배선 구조물을 형성하는 단계는,
상기 디바이스 다이의 상기 반도체 기판을 시닝하여 상기 관통 비아를 드러내보이는 단계; 및
상기 관통 비아 및 상기 반도체 기판 둘 다와 접촉하는 폴리머층을 상기 관통 비아 및 상기 반도체 기판 위에 배치하는 단계를 포함하며, 상기 폴리머층은 상기 복수의 추가적인 유전체층들 내에 포함된 것인 방법.
실시예 9. 실시예 1에 있어서,
상기 메모리 다이 스택을 디바이스 다이 상에 접합시키는 단계를 더 포함하며, 상기 복수의 제1 금속 포스트들은 상기 디바이스 다이의 반도체 기판 내의 관통 비아에 전기적으로 연결된 것인 방법.
실시예 10. 방법에 있어서,
디바이스 다이의 반도체 기판을 시닝하여, 상기 반도체 기판 내로 연장된 기판 관통 비아를 드러내보이는 단계;
제1 재배선 구조물을 형성하는 단계 - 상기 제1 재배선 구조물을 형성하는 단계는,
상기 반도체 기판 위에 복수의 제1 유전체층들을 형성하는 단계; 및
복수의 제1 재배선 라인들을 상기 복수의 제1 유전체층들 내에 형성하는 단계를 포함하고, 상기 복수의 제1 재배선 라인들은 상기 기판 관통 비아에 전기적으로 연결됨 -;
상기 제1 재배선 구조물 위에 제1 메모리 다이를 배치하는 단계;
상기 제1 재배선 구조물 위에 복수의 제1 금속 포스트들을 형성하는 단계 - 상기 복수의 제1 금속 포스트들은 상기 복수의 제1 재배선 라인들에 전기적으로 연결됨 -;
상기 제1 메모리 다이를 제1 인캡슐런트 내에 캡슐화하는 단계; 및
상기 복수의 제1 금속 포스트들 및 상기 제1 메모리 다이에 전기적으로 연결된 복수의 제2 재배선 라인들을 상기 복수의 제1 금속 포스트들 및 상기 제1 메모리 다이 위에 형성하는 단계를 포함하는 방법.
실시예 11. 실시예 10에 있어서, 제2 재배선 구조물을 형성하는 단계를 더 포함하고, 상기 제2 재배선 구조물을 형성하는 단계는,
상기 제1 인캡슐런트 위에 복수의 제2 유전체층들을 형성하는 단계를 포함하며, 상기 복수의 제2 재배선 라인들은 상기 복수의 제2 유전체층들 내에 있는 것인 방법.
실시예 12. 실시예 10에 있어서, 상기 복수의 제1 유전체층들 내의 바닥부 유전체층은 상기 반도체 기판 및 상기 기판 관통 비아와 물리적으로 접촉한 것인 방법.
실시예 13. 실시예 12에 있어서, 상기 기판 관통 비아는 절연 라이너에 의해 상기 반도체 기판으로부터 분리되고, 상기 바닥부 유전체층은 또한 상기 절연 라이너와 접촉한 것인 방법.
실시예 14. 실시예 10에 있어서, 상기 복수의 제1 유전체층들을 형성하는 단계는 복수의 폴리머층들을 형성하는 단계를 포함한 것인 방법.
실시예 15. 실시예 10에 있어서, 상기 제1 메모리 다이는 추가적인 반도체 기판을 포함하고, 상기 제1 메모리 다이는 상기 추가적인 반도체 기판 내에서 관통 비아가 없는 것인 방법.
실시예 16. 집적 회로 구조물에 있어서,
디바이스 다이 - 상기 디바이스 다이는,
반도체 기판;
상기 반도체 기판을 관통하는 복수의 기판 관통 비아들; 및
상기 반도체 기판의 측부 상에 있는 상호연결 구조물을 포함함 -;
상기 디바이스 다이 위에 있는 제1 재배선 구조물 - 상기 제1 재배선 구조물은,
복수의 제1 유전체층들; 및
상기 복수의 제1 유전체층들 내에 있는 복수의 제1 재배선 라인들을 포함하며, 상기 복수의 제1 재배선 라인들은 상기 디바이스 다이에 전기적으로 결합됨 -;
상기 제1 재배선 구조물 위에 있는 제1 메모리 다이;
상기 제1 재배선 구조물 위에 있는 복수의 제1 금속 포스트들 - 상기 복수의 제1 금속 포스트들은 상기 복수의 제1 재배선 라인들에 전기적으로 연결됨 -;
상기 제1 메모리 다이 및 상기 복수의 제1 금속 포스트들을 내부에 캡슐화하는 제1 인캡슐런트; 및
상기 제1 인캡슐런트 위에 있고, 상기 복수의 제1 금속 포스트들에 전기적으로 연결된 복수의 제2 재배선 라인들을 포함하는 집적 회로 구조물.
실시예 17. 실시예 16에 있어서, 상기 제1 메모리 다이는 추가적인 반도체 기판을 포함하고, 상기 제1 메모리 다이는 상기 추가적인 반도체 기판을 관통하는 관통 비아가 없는 것인 집적 회로 구조물.
실시예 18. 실시예 16에 있어서, 상기 복수의 제1 금속 포스트들 위에 있고 상기 복수의 제1 금속 포스트들에 전기적으로 연결된 제2 메모리 다이를 더 포함하는 집적 회로 구조물.
실시예 19. 실시예 16에 있어서, 상기 복수의 제1 유전체층들은 상기 디바이스 다이의 상기 반도체 기판과 물리적으로 접촉하는 바닥부 유전체층을 포함한 것인 집적 회로 구조물.
실시예 20. 실시예 16에 있어서, 상기 상호연결 구조물은 상기 제1 재배선 구조물과 상기 반도체 기판 사이에 있는 것인 집적 회로 구조물.

Claims (10)

  1. 방법에 있어서,
    메모리 다이 스택을 형성하는 단계
    를 포함하고,
    상기 메모리 다이 스택을 형성하는 단계는,
    하부 유전체층 상에 제1 메모리 다이들을 배치하는 단계;
    상기 하부 유전체층 위에 복수의 제1 금속 포스트(metal post)들을 형성하는 단계 - 상기 복수의 제1 금속 포스트들은 상기 제1 메모리 다이들 사이의 영역에 배치됨 -;
    상기 제1 메모리 다이들을 제1 인캡슐런트(encapsulant) 내에 캡슐화(encapsulating)하는 단계;
    제1 재배선(redistribution) 구조물을 형성하는 단계 - 상기 제1 재배선 구조물을 형성하는 단계는,
    상기 제1 인캡슐런트 위에 복수의 제1 유전체층들을 형성하는 단계; 및
    복수의 제1 재배선 라인들을 상기 복수의 제1 유전체층들 내에 형성하는 단계를 포함하며, 상기 복수의 제1 재배선 라인들은 상기 복수의 제1 금속 포스트들과 상기 제1 메모리 다이에 전기적으로 연결되되, 상기 복수의 제1 재배선 라인들은 상기 제1 금속 포스트들을 통하지 않은 채, 상기 제1 메모리 다이의 일 면 상의 전기 커넥터를 통해 상기 제1 메모리 다이에 전기적으로 연결됨 -;
    상기 제1 재배선 구조물 위에 제2 메모리 다이들을 배치하는 단계;
    상기 제1 재배선 구조물 위에 복수의 제2 금속 포스트들을 형성하는 단계 - 상기 복수의 제2 금속 포스트들은 상기 복수의 제1 금속 포스트들에 전기적으로 연결되고, 상기 제2 메모리 다이들 사이의 영역에 배치됨 -;
    상기 제2 메모리 다이들을 제2 인캡슐런트 내에 캡슐화하는 단계; 및
    제2 재배선 구조물을 형성하는 단계 - 상기 제2 재배선 구조물을 형성하는 단계는,
    상기 제2 인캡슐런트 위에 복수의 제2 유전체층들을 형성하는 단계; 및
    복수의 제2 재배선 라인들을 상기 복수의 제2 유전체층들 내에 형성하는 단계를 포함하며, 상기 복수의 제2 재배선 라인들은 상기 복수의 제2 금속 포스트들과 상기 제2 메모리 다이에 전기적으로 연결되되, 상기 복수의 제2 재배선 라인들은 상기 제2 금속 포스트들을 통하지 않은 채, 상기 제2 메모리 다이의 일 면 상의 전기 커넥터를 통해 상기 제2 메모리 다이에 전기적으로 연결됨 -
    를 포함하고,
    상기 하부 유전체층의 엣지 영역 및 상기 엣지 영역과 중첩하는 영역에는 상기 복수의 제1 및 제2 금속 포스트들이 배치되지 않는 방법.
  2. 제1항에 있어서,
    추가적인 재배선 구조물을 형성하는 단계
    를 더 포함하고,
    상기 추가적인 재배선 구조물을 형성하는 단계는,
    반도체 기판 및 상기 반도체 기판 내의 관통 비아를 포함하는 디바이스 다이 위에 복수의 추가적인 유전체층들을 형성하는 단계 - 상기 하부 유전체층은 상기 복수의 추가적인 유전체층들 내에 포함됨 -; 및
    복수의 추가적인 재배선 라인들을 상기 복수의 추가적인 유전체층들 내에 형성하는 단계 - 상기 복수의 추가적인 재배선 라인들은 상기 관통 비아에 전기적으로 연결됨 -
    를 포함한 것인 방법.
  3. 제1항에 있어서,
    상기 메모리 다이 스택을 디바이스 다이 상에 접합시키는 단계
    를 더 포함하며,
    상기 복수의 제1 금속 포스트들은 상기 디바이스 다이의 반도체 기판 내의 관통 비아에 전기적으로 연결된 것인 방법.
  4. 방법에 있어서,
    디바이스 다이의 반도체 기판을 시닝(thinning)하여, 상기 반도체 기판 내로 연장된 기판 관통 비아를 드러내보이는 단계;
    제1 재배선 구조물을 형성하는 단계 - 상기 제1 재배선 구조물을 형성하는 단계는,
    상기 반도체 기판 위에 복수의 제1 유전체층들을 형성하는 단계; 및
    복수의 제1 재배선 라인들을 상기 복수의 제1 유전체층들 내에 형성하는 단계를 포함하고, 상기 복수의 제1 재배선 라인들은 상기 기판 관통 비아에 전기적으로 연결됨 -;
    상기 제1 재배선 구조물 위에 제1 메모리 다이들을 배치하는 단계;
    상기 제1 재배선 구조물 위에 복수의 제1 금속 포스트들을 형성하는 단계 - 상기 복수의 제1 금속 포스트들은 상기 복수의 제1 재배선 라인들에 전기적으로 연결되고, 상기 제1 메모리 다이들의 사이의 영역에 배치되고, 상기 반도체 기판의 엣지 영역 및 상기 엣지 영역과 중첩하는 영역에는 상기 복수의 제1 금속 포스트들이 배치되지 않음 -;
    상기 제1 메모리 다이들을 제1 인캡슐런트 내에 캡슐화하는 단계; 및
    상기 복수의 제1 금속 포스트들 및 상기 제1 메모리 다이에 전기적으로 연결된 복수의 제2 재배선 라인들을 상기 복수의 제1 금속 포스트들 및 상기 제1 메모리 다이 위에 형성하는 단계
    를 포함하고,
    상기 복수의 제2 재배선 라인들은 상기 제1 금속 포스트들을 통하지 않은 채, 상기 제1 메모리 다이의 일 면 상의 전기 커넥터를 통해 상기 제1 메모리 다이에 전기적으로 연결되는 방법.
  5. 제4항에 있어서,
    제2 재배선 구조물을 형성하는 단계
    를 더 포함하고,
    상기 제2 재배선 구조물을 형성하는 단계는,
    상기 제1 인캡슐런트 위에 복수의 제2 유전체층들을 형성하는 단계
    를 포함하며,
    상기 복수의 제2 재배선 라인들은 상기 복수의 제2 유전체층들 내에 있는 것인 방법.
  6. 집적 회로 구조물에 있어서,
    디바이스 다이 - 상기 디바이스 다이는,
    반도체 기판;
    상기 반도체 기판을 관통하는 복수의 기판 관통 비아들; 및
    상기 반도체 기판의 측부 상에 있는 상호연결 구조물을 포함함 -;
    상기 디바이스 다이 위에 있는 제1 재배선 구조물 - 상기 제1 재배선 구조물은,
    복수의 제1 유전체층들; 및
    상기 복수의 제1 유전체층들 내에 있는 복수의 제1 재배선 라인들을 포함하며, 상기 복수의 제1 재배선 라인들은 상기 디바이스 다이에 전기적으로 결합됨 -;
    상기 제1 재배선 구조물 위에 있는 제1 메모리 다이들;
    상기 제1 재배선 구조물 위에 있는 복수의 제1 금속 포스트들 - 상기 복수의 제1 금속 포스트들은 상기 복수의 제1 재배선 라인들에 전기적으로 연결되고, 상기 제1 메모리 다이들의 사이의 영역에 배치되며, 상기 반도체 기판의 엣지 영역 및 상기 엣지 영역과 중첩하는 영역에는 상기 복수의 제1 금속 포스트들이 배치되지 않음 -;
    상기 제1 메모리 다이들 및 상기 복수의 제1 금속 포스트들을 내부에 캡슐화하는 제1 인캡슐런트; 및
    상기 제1 인캡슐런트 위에 있고, 상기 복수의 제1 금속 포스트들에 전기적으로 연결된 복수의 제2 재배선 라인들
    을 포함하고,
    상기 복수의 제2 재배선 라인들은 상기 제1 금속 포스트들을 통하지 않은 채, 상기 제1 메모리 다이의 일 면 상의 전기 커넥터를 통해 상기 제1 메모리 다이에 전기적으로 연결되는 집적 회로 구조물.
  7. 제6항에 있어서,
    상기 제1 메모리 다이는 추가적인 반도체 기판을 포함하고,
    상기 제1 메모리 다이는 상기 추가적인 반도체 기판을 관통하는 관통 비아가 없는 것인 집적 회로 구조물.
  8. 제6항에 있어서,
    상기 복수의 제1 금속 포스트들 위에 있고 상기 복수의 제1 금속 포스트들에 전기적으로 연결된 제2 메모리 다이
    를 더 포함하는 집적 회로 구조물.
  9. 제6항에 있어서,
    상기 복수의 제1 유전체층들은 상기 디바이스 다이의 상기 반도체 기판과 물리적으로 접촉하는 바닥부 유전체층을 포함한 것인 집적 회로 구조물.
  10. 제6항에 있어서,
    상기 상호연결 구조물은 상기 제1 재배선 구조물과 상기 반도체 기판 사이에 있는 것인 집적 회로 구조물.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937736B2 (en) * 2019-06-14 2021-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid integrated circuit package and method
US11018113B2 (en) * 2019-10-17 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory module, semiconductor package including the same, and manufacturing method thereof
US11239203B2 (en) * 2019-11-01 2022-02-01 Xilinx, Inc. Multi-chip stacked devices
KR102792976B1 (ko) * 2020-08-31 2025-04-11 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
US12136597B2 (en) 2020-11-13 2024-11-05 Mediatek Inc. Semiconductor package having an interposer in which one or more dies are formed and method of forming the same
US11515278B2 (en) * 2021-02-25 2022-11-29 Global Unichip Corporation Communication interface structure between processing die and memory die
US11862590B2 (en) * 2021-04-14 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method of forming thereof
US11869877B2 (en) * 2021-08-06 2024-01-09 Sandisk Technologies Llc Bonded assembly including inter-die via structures and methods for making the same
KR20230039144A (ko) * 2021-09-13 2023-03-21 삼성전자주식회사 반도체 패키지
KR20230057043A (ko) 2021-10-21 2023-04-28 삼성전자주식회사 관통 전극을 갖는 반도체 패키지 및 그 형성 방법
CN118489153A (zh) * 2022-05-31 2024-08-13 华为技术有限公司 芯片堆叠封装结构及其制备方法、电子设备
US20230420412A1 (en) * 2022-06-23 2023-12-28 Intel Corporation Packaging architecture with coaxial pillars for high-speed interconnects
US20230420437A1 (en) * 2022-06-23 2023-12-28 Taiwan Semiconductor Manufacturing Company Limited Three dimensional (3d) chiplet and methods for forming the same
US12525563B2 (en) 2022-06-30 2026-01-13 Intel Corporation Microelectronic assemblies including stacked dies coupled by a through dielectric via
US12463319B2 (en) 2022-07-28 2025-11-04 Avago Technologies International Sales Pte. Limited Integrated antennas on side wall of 3D stacked die

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150303174A1 (en) * 2014-04-17 2015-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-Out Stacked System in Package (SIP) and the Methods of Making the Same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
KR101711048B1 (ko) 2010-10-07 2017-03-02 삼성전자 주식회사 차폐막을 포함하는 반도체 장치 및 제조 방법
US8816507B2 (en) 2012-07-26 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-Package structures having buffer dams and method for forming the same
JP6276151B2 (ja) 2014-09-17 2018-02-07 東芝メモリ株式会社 半導体装置
US9711474B2 (en) 2014-09-24 2017-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure with polymeric layer and manufacturing method thereof
US10368442B2 (en) 2015-03-30 2019-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method of forming
US9613942B2 (en) 2015-06-08 2017-04-04 Qualcomm Incorporated Interposer for a package-on-package structure
US11018025B2 (en) * 2015-07-31 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution lines having stacking vias
US20170098629A1 (en) 2015-10-05 2017-04-06 Mediatek Inc. Stacked fan-out package structure
US9842815B2 (en) 2016-02-26 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US9768133B1 (en) 2016-09-22 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US10529698B2 (en) 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10170341B1 (en) 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Release film as isolation film in package
US10522526B2 (en) 2017-07-28 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. LTHC as charging barrier in InFO package formation
CN107768344B (zh) * 2017-10-26 2019-01-11 长鑫存储技术有限公司 半导体封装系统整合装置及其制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150303174A1 (en) * 2014-04-17 2015-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-Out Stacked System in Package (SIP) and the Methods of Making the Same

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