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TWI604595B - 非揮發性電荷捕獲記憶體元件以及其製造方法 - Google Patents

非揮發性電荷捕獲記憶體元件以及其製造方法 Download PDF

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TWI604595B
TWI604595B TW102123446A TW102123446A TWI604595B TW I604595 B TWI604595 B TW I604595B TW 102123446 A TW102123446 A TW 102123446A TW 102123446 A TW102123446 A TW 102123446A TW I604595 B TWI604595 B TW I604595B
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賽格 利維
斐德列克 傑能
克里希納斯瓦米 庫馬爾
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賽普拉斯半導體公司
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Description

非揮發性電荷捕獲記憶體元件以及其製造方法
本發明實施例關於電子製造工業，且更特別地，關於非揮發性電荷捕獲記憶體元件之製造。
相關申請案交互參考
本申請案係2007年9月26日所提申之共同申請之美國申請案序號11/904,506之部分接續案，其基於35 U.S.C.119(e)條款主張2007年5月25日所提申之美國臨時專利申請案序號60/940,384之優先權利益，在此將其兩者一併整合參考之。
圖1係一半導體元件100的中間結構部分剖面圖，具有包含根據一傳統方法形成於一半導體基板108一表面106上方之傳統氧化物-氮化物-氧化物(ONO)堆疊104的半導體-氧化物-氮化物-氧化物-半導體(SONOS)閘極堆疊102。該元件100典型地包含對準該閘極堆疊並由一通道區域112分開之一或更多擴散區域110，例如，源極和汲極區域。該半導體-氧化物-氮化物-氧化物-半導體閘極堆疊102包含形成於其上並接觸該氧化物-氮化物-氧化物堆疊104之多晶矽(poly)閘極層114。該多晶矽閘極層114與該基 板108係經由該氧化物-氮化物-氧化物堆疊104電性隔離。該氧化物-氮化物-氧化物堆疊104大體上包含一氧化矽穿隧層106A，充當該元件100之電荷儲存或記憶體層之氮化矽電荷捕獲層118，及位在該電荷捕獲層118上方之一氧化矽阻擋層120。
這類半導體-氧化物-氮化物-氧化物-半導體型電晶體對於非揮發性記憶體(NVM)而言係有用的。該電荷捕獲層儲存電荷以提供非揮發性。為了程式化(也就是，寫入)該n型通道半導體-氧化物-氮化物-氧化物-半導體型元件，一正電壓被施加至該控制閘(Vcg)，同時，該源極、本體及汲極係接地的。在程式化期間，具有一通道212、氧化物穿隧層216、氮化物記憶體層218及氧化物阻擋層之傳統n型通道半導體-氧化物-氮化物-氧化物-半導體型元件之捕獲電荷分佈和陷阱密度分佈能帶圖係示於圖2。如所示地，該正電壓Vcg產生橫跨該半導體-氧化物-氮化物-氧化物-半導體堆疊之電場，導致該矽基板通道之埋入式通道內位於該傳導帶能量位準下之一些負電荷承受富勒-諾得漢穿隧(FNT)而透過該穿隧層進入該電荷捕獲層中。該些電子係儲存於該電荷捕獲層中之具有中間間隙能量位準的陷阱內。如所示地，該陷阱密度分佈實際上係均勻遍佈於該電荷捕獲層各處。如進一步所示地，在偏壓下，該捕獲電荷分佈係使得多數捕獲電荷為該電荷捕獲層(也就是記憶體層)中接近該阻擋氧化物之部分。為了抹除該通道半導體-氧化物-氮化物-氧化物-半導體元件，一負電壓被施加至該控制閘極314。顯示抹除期間之通道312、氧化物穿隧層316、氮化物記憶體層318及氧化物阻擋層320之能帶圖係示於圖3。如所示地，該負電壓Vcg產生一橫跨該半導體-氧化物-氮化物-氧化物-半導體堆疊之電場，吸引電洞穿隧電荷 透過該穿隧層進入該電荷捕獲層中。
半導體-氧化物-氮化物-氧化物-半導體型元件係正普遍流行於例如內嵌式非揮發性記憶體之高密度記憶體應用中。在該工業中已知到用於程式化及抹除之均勻通道富勒-諾得漢穿隧(FNT)及/或直接穿隧(DT)產生超過其它方法之改善的可靠性結果。富勒-諾得漢穿隧及直接穿隧結合係在此參考之並稱之為修改式富勒-諾得漢穿隧效應(MFNT)。目前，用於修改式富勒-諾得漢穿隧之傳統半導體-氧化物-氮化物-氧化物-半導體元件操作於該10伏特範圍內。然而，超過其它非揮發性記憶體元件之半導體-氧化物-氮化物-氧化物-半導體優勢係電壓可調性。已建立的理論為利用正確的縮放，現存於半導體-氧化物-氮化物-氧化物-半導體內之電位，可取得操作於該5伏特範圍內之記憶體技術，而非傳統半導體-氧化物-氮化物-氧化物-半導體型元件之10伏特範圍或傳統快閃記憶體技術之12伏特-15伏特範圍。可操作於低電壓(接近5伏特)下之半導體-氧化物-氮化物-氧化物-半導體型元件係具優勢地相容於低電壓互補式金屬氧化物半導體。替代性地，較快程式化或抹除對於一特定電壓下之縮放元件係可行的。然而，成功的縮放半導體-氧化物-氮化物-氧化物-半導體型元件係不普通的。例如，圖4說明運用一傳統氧化物-氮化物-氧化物堆疊之傳統半導體-氧化物-氮化物-氧化物-半導體元件之程式化及抹除時間，該堆疊由一10奈米厚二氧化矽阻擋層、一7奈米厚氮化矽電荷捕獲層及一3奈米厚二氧化矽穿隧層所構成。如所示地，當電壓Vcg係縮小時，該程式化/抹除時間戲劇性地增加。大體上，小於1毫秒(ms)之程式化及抹除時間在內嵌式記憶體應用令人滿意。然而，這類1毫秒程式化及抹除時間只有在具有+/-10伏特Vcg電壓之傳統半 導體-氧化物-氮化物-氧化物-半導體堆疊內可取得。當電壓Vcg係下降至約+/-9伏特時，傳統半導體-氧化物-氮化物-氧化物-半導體程式化/抹除時間延長至100毫秒或更久。
更進一步，降低該程式化電壓導致該抹除或程式化視窗(也就是，記憶體視窗)下降。這個係因為假設該整個氧化物-氮化物-氧化物堆疊之有效氧化物厚度(EOT)未隨該電壓下降而縮小，則橫跨該氧化物-氮化物-氧化物堆疊之電場被降低之故。因為減少該穿隧層厚度以允許在一較低施加電壓(Vcg)下之相同初始抹除位準會導致該抹除及程式化衰退率不利的增增加，故減少該堆疊之有效氧化物厚度係不普通的。類似地，若該電荷捕獲層厚度被減少，則該電荷質量中心係置於較接近該基板，增加對該基板之電荷損失。最後，當該阻擋氧化物厚度被縮小，來自該控制閘極之電子逆向注入係增加，引起對該氧化物-氮化物-氧化物堆疊及資料保留損失之損害。逆向注入係如圖4所進一步顯示地證明之，其中，該富勒-諾得漢穿隧抹除達到“飽和”。這個發生於電子自該閘極回流至該記憶體層快於它們可透過運送跨越該穿隧氧化物之電洞來移除之時。有鑑於此，仍舊對以能夠提供可於一較低程式化/抹除電壓操作之元件的方式來縮放一半導體-氧化物-氮化物-氧化物-半導體元件之氧化物-氮化物-氧化物堆疊有所要求。
根據本發明一觀點，一種非揮發性電荷捕獲記憶體元件之製造方法包括形成電性連接一基板內之源極區域和汲極區域之一通道區域，其中，該通道區域包括多晶矽；在該基板之通道區域上方形成一穿隧層，其中，形成該穿隧層包括氧化該基板以形成一氧化物薄膜並氮化該氧化物 薄膜；在該穿隧層上形成包含一富氧第一層和一貧氧第二層之一多層電荷捕獲層；及在該多層電荷捕獲層上形成一阻擋層。
根據本發明另一觀點，一種非揮發性電荷捕獲記憶體元件之製造方法包括形成電性連接一基板內之源極區域和汲極區域之一通道區域，其中，該通道區域包括多晶矽；在該基板之通道區域上方形成一穿隧層，其中，形成該穿隧層包括氧化該基板以形成一氧化物薄膜並氮化該氧化物薄膜；在該穿隧層上形成包含一富氧第一層、一貧氧第二層和包括分開該第一層與該第二層之氧化物之抗穿隧層之一分離式多層電荷捕獲層；及在該分離式多層電荷捕獲層上方形成一阻擋層。
根據本發明又一觀點，一種非揮發性電荷捕獲記憶體元件包括：一含矽之通道區域；位在該通道區域上方之一穿隧層；位在該穿隧層上方且包括一富氧第一層和一貧氧第二層之一多層電荷捕獲層；及在該多層電荷捕獲層上方形成一阻擋層，其中，該穿隧層包括一氮化氧化物並包含接近該通道區域之一第一區域，該第一區域具有低於接近該多層電荷儲存層之一第二區域之氮濃度。
100‧‧‧半導體元件
500、1100、1300、1400、1500、1726A、1726B‧‧‧記憶體元件
102、502、1102‧‧‧半導體-氧化物-氮化物-氧化物-半導體閘極堆疊
104、504、1104‧‧‧氧化物-氮化物-氧化物堆疊
106、506、1106、1304‧‧‧表面
108、508、612、812、1108、1306、1406、1606、1706‧‧‧基板
110、1604、1630‧‧‧擴散區域
112、512、1112、1302、1402、1502、1624、1708‧‧‧通道區域
114、514、1114、1320、1420、1514、1608、1722‧‧‧閘極層
614‧‧‧氮濃度
116、216、316、516、616、1116、1316、1414、1508、1618、1714A-B‧‧‧穿隧層
118、518、618、818、1118、1314、1416、1510、1616、1716A-C‧‧‧電荷捕獲層
120、220、320、520、820、1120、1318、1418、1512、1614、1718‧‧‧阻擋層
212、312‧‧‧通道
218、318‧‧‧記憶體層
314、814‧‧‧控制閘極
513、613‧‧‧界面
510、1110‧‧‧源極和汲極區域
517、617‧‧‧中心線
518A、518B、818A、818B‧‧‧氮氧化物層
525、1125‧‧‧閘極帽蓋層
816‧‧‧氧化物
901-910、1001-1006、1200-1208‧‧‧操作
1116A、1118A、1314A、1316A、1414A、1416A、1508A、1510A‧‧‧第一區域
1116B、1118B、1314B、1316B、1414B、1416B、1508B、1510B‧‧‧第二區域
1118C、1314C、1416C、1510C‧‧‧抗穿隧層
1308、1408、1504‧‧‧源極區域
1310、1410、1506‧‧‧汲極區域
1312、1412‧‧‧閘極
1322、1602、1610、1702‧‧‧介電層
1612、1712‧‧‧開口
1622、1628、1710‧‧‧半導體材料
1626‧‧‧填充材料
1704‧‧‧犧牲層
本發明實施例係舉例說明附圖之圖形，並非限制，其中：圖1說明一傳統半導體-氧化物-氮化物-氧化物-半導體元件之中間結構剖面圖。
圖2說明程式化期間之傳統半導體-氧化物-氮化物-氧化物-半導體元件之捕獲電荷分佈及陷阱密度分佈之能帶圖。
圖3說明抹除期間之傳統半導體-氧化物-氮化物-氧化物-半導體元件之 能帶圖。
圖4說明運用一傳統氧化物-氮化物-氧化物堆疊之傳統半導體-氧化物-氮化物-氧化物-半導體元件之程式化及抹除時間。
圖5根據本發明一實施例說明一縮放非揮發性電荷捕獲記憶體元件之一部分剖面圖，具有包含一氮化氧化物穿隧層、一多層氮氧化物電荷捕獲層及一密集阻擋層之縮放氧化物-氮化物-氧化物結構。
圖6根據本發明一實施例說明該氮化氧化物穿隧層之近似氮濃度輪廓。
圖7A根據本發明一實施例說明顯示降低可貢獻至一氮化氧化物穿隧層之程式化電壓模擬示圖。
圖7B說明二不同半導體-氧化物-氮化物-氧化物-半導體型元件之阻擋層、電荷捕獲層及穿隧層內之氫、氮、氧及矽之二濃渡輪廓比較。
圖8A根據本發明一實施例說明一縮放半導體-氧化物-氮化物-氧化物-半導體型元件之保留模式能帶圖。
圖8B圖根據本發明一實施例說明在程式化期間之縮放半導體-氧化物-氮化物-氧化物-半導體型元件之捕獲電荷分佈及陷阱密度分佈之能帶圖。
圖9係根據本發明一實施例之製造包含一氮化氧化物穿隧層、一多層電荷捕獲層及一再氧化阻擋層之縮放氧化物-氮化物-氧化物結構之半導體-氧化物-氮化物-氧化物-半導體縮放方法之流程圖。
圖10係形成一氮化氧化物穿隧層之半導體-氧化物-氮化物-氧化物-半導體縮放方法之流程圖。
圖11A和11B根據本發明一實施例說明一縮放非揮發性電荷捕獲記憶體元件之一部分剖面圖，具有包含一氮化氧化物穿隧層、一多層電荷捕獲 層及一密集阻擋層之縮放氧化物-氮化物-氧化物結構。
圖12係根據本發明一實施例說明形成一縮放非揮發性電荷捕獲記憶體元件之方法流程圖，該元件具有包含一氮化氧化物穿隧層、一多層電荷捕獲層及一密集阻擋層之縮放氧化物-氮化物-氧化物結構。
圖13A根據本發明一實施例說明包含一氮化氧化物穿隧層、一分離式多層電荷捕獲層及一密集阻擋層之非平面式多閘極元件。
圖13B說明圖13A之非平面式多閘極元件之剖面圖。
圖14A和14B根據本發明一實施例說明包含一氮化氧化物穿隧層、一分離式多層電荷捕獲層、一密集阻擋層及一水平奈米線通道之非平面式多閘極元件。
圖14C說明圖14A之非平面式多閘極元件垂直串之剖面圖。
圖15A和15B說明包含一氮化氧化物穿隧層、一分離式多層電荷捕獲層、一密集阻擋層及一垂直奈米線通道之非平面式多閘極元件。
圖16A至16F說明用於製造圖15A之非平面式多閘極元件之閘極優先方案。
圖17A至圖17F說明用於製造圖15A之非平面式多閘極元件之閘極後製方案。
縮放一非揮發性電荷捕獲記憶體元件之實施例係參考圖式在此做描述。然而，特定實施例可在沒有這些特定細節之一或更多下或結合已知方法、材料及設備來實施。在下列說明中，例如特定材料、尺寸及製程參數等等眾多特定細節被提出，以提供本發明之徹底了解。在其它範 例中，熟知半導體設計及製造技術未以特別詳加說明以避免不必要地混淆本發明。整份說明書對“一實施例”之參考意謂著結合該實施例所述之特定特性、結構、材料或特徵係包含於本發明至少一實施例內。因此，在整份說明書之不同地方中之用語“一實施例中”之出現並不一定參考至本發明之相同實施例。更進一步，該些特定特性、結構、材料或特徵可以任何合適方式結合至一或更多實施例中。
本發明一些實施例包含一縮放半導體-氧化物-氮化物-氧化物-半導體型元件。在本發明特定實施例中，改變該穿隧層、電荷捕獲層及阻擋層以縮放該半導體-氧化物-氮化物-氧化物-半導體型元件。在特定實施例中，該縮放半導體-氧化物-氮化物-氧化物-半導體元件係可操作於低於+/-10伏特程式化及抹除電壓。在某些這類實施例中，該縮放半導體-氧化物-氮化物-氧化物-半導體元件係操作於一抹除電壓介於-5伏特至-9伏特之間，且最好是介於-5伏特至-7伏特，以提供-1至-3伏特的初始抹除電壓臨界位準(VTE)，且在溫度介於-40至95攝氏度(℃)之間操作時，經過1毫秒-10毫秒脈衝後，抹除電壓臨界位準最好是-2至-3伏特。在其它特定實施例中，該半導體-氧化物-氮化物-氧化物-半導體型元件操作於一程式化電壓介於5伏特至9伏特之間，且最好是介於5伏特至7伏特，以提供1伏特至3伏特的初始程式化電壓臨界位準(VTP)，且在1毫秒-10毫秒程式化脈衝後，最好是5毫秒程式化脈衝後，程式化電壓臨界位準為2伏特至3伏特。這些示範性縮放半導體-氧化物-氮化物-氧化物-半導體元件在85℃及至少10,000寫入/抹除週期，最好是100,000週期下，於20年後提供介於1伏特至2伏特之間的壽命終止(EOL)記憶體視窗。
在一些實施例中，一傳統純氧(氧化物)穿隧層係以具有一特定氮濃度變化曲線之氮化氧化物來取代，以降低該穿隧層對該純氧穿隧層之有效氧化物厚度，同時保留低界面陷阱密度。這個可降低(縮減)該程式化/抹除電壓，同時提供較一傳統未縮放元件一樣好或更佳之抹除電壓臨界位準(VTPNTE)。在特定其它實施例中，該傳統氮化物電荷捕獲層係以具有至少一頂部和底部不同化學計量層的多層氮氧化物薄膜來取代之。在一這類實施例中，該多層氮氧化物包含一富矽又貧氧頂部層以定位並限制該電荷質量中心遠離該穿隧氧化物層，藉此局部增加該電荷捕獲層內之陷阱密度。在特定其它實施例中，該傳統高溫氧化物阻擋層係以一再氧化阻擋層來取代之，以增加該阻擋氧化物密度並藉此降低隨著縮放所產生的記憶體衰退率。這類實施例提供足夠淨電荷給一適當記憶體視窗，同時也降低陷阱輔助性穿隧以在該半導體-氧化物-氮化物-氧化物-半導體元件係操作於一降低之程式化/抹除電壓時，改善或維持程式化及抹除臨界電壓(VTPNTE)。
在此所使用之用語“上方”、“下方”、“之間”及“上”參考至一層對其它層之相對位置。據此，例如，一層沉積或置於另一層上方或下方可以是直接接觸著該另一層或具有一或更多中介層。甚至，一層沉積或置於各層間可以是直接接觸著該些層或具有一或更多中介層。相對地，位於一第二層上之第一層係接觸著那個第二層。此外，所提供一層相對於其它層之相對位置係假設相對於起始基板之薄膜的沉積、修改及移除操作，並未考慮到該基板絕對方位。
根據本發明一實施例，該非揮發性電荷捕獲記憶體元件係一半導體-氧化物-氮化物-氧化物-半導體型元件，其中，一電荷捕獲層係一例 如氮化物之絕緣體層。在另一實施例中，該非揮發性電荷捕獲記憶體元件係一快閃記憶體型元件，其中，該電荷捕獲層係一導體層或一例如多晶矽之半導體層。運用該氮化氧化物穿隧層之非揮發性電荷捕獲記憶體元件可致能一較低程式化或抹除電壓並提供與一傳統元件一樣好或更佳之抹除電壓臨界位準(VTPNTE)。
圖5根據本發明一實施例說明一縮放非揮發性電荷捕獲記憶體元件之一部分剖面圖，具有包含一氮化氧化物穿隧層、一多層氮氧化物電荷捕獲層及一密集阻擋層之縮放氧化物-氮化物-氧化物結構。應理解到在此所揭示之各種其它半導體-氧化物-氮化物-氧化物-半導體實施例也可被運用以產生超出圖5所述特定實施例之縮放氧化物-氮化物-氧化物堆疊，然而，也可操作於一降低之程式化/抹除電壓下。因此，儘管可將圖5之特性參考至本說明書各處時，然而本發明未限於本特定實施例。
在圖5所示特定實施例中，該半導體-氧化物-氮化物-氧化物-半導體型元件500包含一半導體-氧化物-氮化物-氧化物-半導體閘極堆疊502，內含形成於一基板508之表面506上方之氧化物-氮化物-氧化物堆疊504。半導體-氧化物-氮化物-氧化物-半導體型元件500進一步包含一或更多源極和汲極區域510，對準至該閘極堆疊502並由一通道區域512所分開。大體上，該縮放半導體-氧化物-氮化物-氧化物-半導體閘極堆疊502包含形成於其上並接觸著該縮放氧化物-氮化物-氧化物堆疊504及一部分基板508之閘極層514。該閘極層514與該基板508係由該縮放氧化物-氮化物-氧化物堆疊504所分開或電性隔離。
在一實施例中，基板508係一本體基板，由可包含矽、鍺、 矽-鍺或一III-V族化合物半導體材料之單一結晶材料，但不限於此。在另一實施例中，基板508係由具有一頂部磊晶層之本體層所構成。在一特定實施例中，該本體層係由可包含矽、鍺、矽/鍺、一III-V族化合物半導體材料及石英之單一結晶材料，但不限於此，而該頂部磊晶層係由可包含矽、鍺、矽/鍺及一III-V族化合物半導體材料之單一結晶層所構成，但不限於此。在另一實施例中，基板508係由位於一下方本體層上方之中間絕緣體層上的頂部磊晶層所構成。該頂部磊晶層係由可包含矽(也就是，用以形成絕緣體上矽(SOI)半導體基板)、鍺、矽儲及一III-V族化合物半導體材料之單一結晶層，但不限於此。該絕緣層係由可包含二氧化矽、氮化矽及氮氧化矽之材料所構成，但不限於此。該下方本體層係由可包含矽、鍺、矽/鍺、一III-V族化合物半導體材料及石英之單一結晶材料，但不限於此。基板508及因此所形成介於該源極和汲極區域510間之通道區域512可包括摻雜物雜質原子。在一特定實施例中，該通道區域係P型摻雜，且在一替代性實施例中，該通道區域係N型摻雜。
基板508內之源極和汲極區域510可為具有與該通道區域512相反導電性之任何區域。例如，根據本發明一實施例，源極和汲極區域510係N型摻雜，而通道區域512係P型摻雜。在一實施例中，基板508係由具有1x1015-1x1019原子/立方公分範圍硼濃度之硼摻雜單結晶矽所構成。源極和汲極區域510係由具有5x1016-5x1019原子/立方公分範圍之N型摻雜物濃度之磷或砷摻雜區域所構成。在一特定實施例中，源極和汲極區域510在基板508內具有80-200奈米範圍之深度。根據本發明一替代性實施例，源極和汲極區域510係P型摻雜，而該基板508之通道區域係N型摻雜。該 半導體-氧化物-氮化物-氧化物-半導體型元件500進一步包含在通道區域512上方之閘極堆疊502，內含一氧化物-氮化物-氧化物堆疊504、一閘極層514及一閘極帽蓋層525。該氧化物-氮化物-氧化物堆疊504進一步包含穿隧層516、一電荷捕獲層518及一阻擋層520。
在一實施例中，該穿隧層516包含一氮化氧化物。因為程式化及抹除電壓產生橫跨一穿隧層之10百萬伏特/公分等級大電場，故該程式化/抹除穿隧電流係大於該穿隧層障礙高度比上該穿隧層厚度之函數。然而，在保留期間，沒有大電場出現，因此，該電荷損失係大於該穿隧層厚度比上障礙高度之函數。為了改善用於降低之操作電壓的穿隧電流而不犧牲電荷保留，在一特定實施例中，該穿隧層516係一氮化氧化物。氮化作用藉由引誘氮至一不同純二氧化矽薄膜來增加該穿隧層之相對電容率或介電常數(ε)。在某些實施例中，該氮化氧化物之穿隧層516具有相同於運用純氧穿隧氧化物之傳統半導體-氧化物-氮化物-氧化物-半導體型元件之物理厚度。在特定實施例中，氮化作用在標準溫度下提供具有一5.07有效介電常數之穿隧層。
在某些實施例中，該縮放半導體-氧化物-氮化物-氧化物-半導體元件之氮化穿隧層具有相同於運用純氧穿隧氧化物之傳統未縮放半導體-氧化物-氮化物-氧化物-半導體型元件之物理厚度。大體上，該氮化穿隧氧化物之較高介電常數使得該記憶體層充電較快。在這類實施例中，因為來自該控制閘極之大電場跨越該氮化穿隧氧化物(由於氮化穿隧氧化物相對較高的介電常數之故)時係降低的相當少，所以該電荷捕獲層518在程式化/抹除期間充電快於那個厚度之純氧穿隧氧化物。這些實施例讓該半導體-氧 化物-氮化物-氧化物-半導體型元件500可以一降低之程式化/抹除電壓來操作，而仍能取得相同於一傳統半導體-氧化物-氮化物-氧化物-半導體型元件之程式化/抹除電壓臨界位準(VTPNTE)。在一特定實施例中，該半導體-氧化物-氮化物-氧化物-半導體型元件500運用一穿隧層516，具有介於1.5奈米至3.0奈米間，且較佳地介於1.9奈米至2.2奈米間之物理厚度的氮化穿隧氧化物。
在一進一步實施例中，該穿隧層516係以降低該基板界面處之陷阱密度的特定方式來進行氮化以改善電荷保留。對於該氮化氧化物穿隧層被縮放至與一純氧穿隧氧化物相同之物理厚度的特定實施例而言，電荷保留可大約相同於同一厚度之純氧穿隧氧化物。參考至圖6，其說明在該穿隧層616一實施例內之近似氮濃度變化曲線，往該基板界面613之氮濃度614快速地降低以限制一與該基板612接觸之氮化矽(Si2N4)層形成。若有陷阱出現於該基板界面613處，則包括極性分子之氮化矽層不利地增加該陷阱密度，藉此透過陷阱至陷阱穿隧來降低電荷保留。因此，藉由調整該氮化穿隧氧化物內之氮濃度，該程式化/抹除電壓Vcg可被降低而未顯著地降低該縮放半導體-氧化物-氮化物-氧化物-半導體元件之電荷保留。如圖6中進一步所示地，接近該界面613之穿隧層616厚度中的25%被氮化以具有小於約5x1021氮原子/立方公分的氮濃度614，而接近該電荷捕獲層618之穿隧層616厚度中的25%被氮化以具有至少5x1021氮原子/立方公分。
在一實施例中，該穿隧層內之氧化物氮化作用降低它的能障並增加相對於一純氧化物穿隧層之介電常數。如圖5所示地，穿隧層516係基於說明目的標註一中心線517。圖6說明具有該穿隧層616的一半厚度 接近該基板612且該穿隧層616的一半厚度接近該電荷捕獲層620之類似中心線。在一特定實施例中，遍及該穿隧層616厚度的第一個25%的氮濃度614係低於5x1021原子/立方公分，且在該穿隧層616厚度的50%處或在該中心線617處大約達到5x1021原子/立方公分。在一進一步實施例中，在接近該電荷捕獲層618之穿隧層616厚度的最後25%內的氮濃度614係超過5x1021原子/立方公分。在一示範性配置中，對於一2.2奈米穿隧層而言，在接近該基板612之穿隧層的第一個0.6奈米內的氮濃度614係低於5x1021原子/立方公分且在該穿隧層616厚度的1.1奈米處係至少5x1021原子/立方公分。在本方式中，可增加該穿隧層電容而不顯著地降低一縮放半導體-氧化物-氮化物-氧化物-半導體型元件之電荷保留。
圖7A根據本發明一實施例說明顯示降低可貢獻至一氮化氧化物穿隧層之程式化電壓模擬示圖。如所示地，對於20埃純氧化物穿隧層及40埃氮化物電荷捕獲層之保留電壓上的漏電係等於20埃氮化氧化物穿隧層及40埃氮化物電荷捕獲層，而對於該氮化氧化物穿隧層之程式化電壓上的充電電流係大於該純氧化物穿隧層的那個。因此，在一程式化或抹除電壓為9.1伏特下，根據本發明一氮化氧化物穿隧層可提供與具有一10伏特程式化或抹除電壓之傳統純氧化物穿隧層所得相同之程式化/抹除位準。
參考回至圖5，該半導體-氧化物-氮化物-氧化物-半導體型元件500之電荷捕獲層518可進一步包含任何一般已知之電荷捕獲材料並具有任何合適厚度以儲存電荷及調整該元件之臨界電壓。在某些實施例中，電荷捕獲層518係氮化矽(SiN4)、富矽氮化矽或富矽氮氧化矽。該富矽薄膜包含界面矽游離鍵。在一特定實施例中，該電荷捕獲層518具有橫跨該電荷 捕獲層厚度之均勻化學計量。例如，該電荷捕獲層518可進一步包含具有不同矽、氧及氮組成成分之至少二氮氧化物層。該電荷捕獲層內之這類組成成分異質性具有超過具有一實際上同質組成成分之傳統半導體-氧化物-氮化物-氧化物-半導體電荷捕獲層的一些執行效率優勢。例如，降低該傳統半導體-氧化物-氮化物-氧化物-半導體電荷捕獲層厚度增加該陷阱至陷阱穿隧率，產生損失資料保留的結果。然而，當該電荷捕獲層之化學計量係根據本發明一實施例而做修改時，該電荷捕獲層厚度可被縮小而仍舊維持良好資料保留。
在一特定實施例中，該底部氮氧化物層518A在具有一相對較低陷阱狀態密度的電荷捕獲層內提供一局部區域，藉此降低該穿隧氧化物界面處的陷阱密度以降低該縮放半導體-氧化物-氮化物-氧化物-半導體元件中的陷阱輔助性穿隧。這個導致一給予電荷捕獲層厚度的儲存電荷損失降低以致能用於該氧化物-氮化物-氧化物堆疊有效氧化物厚度縮放的電荷捕獲層縮放。在一這類實施例中，該底部氮氧化物518A具有含高矽濃度、高氧濃度及低氮濃度的第一組成成分以提供一富氧氮氧化物。這個第一氮氧化物對應至介於1.5奈米至5.0奈米之間的有效氧化物厚度可具有介於2.5奈米至4.0奈米之間的物理厚度。在一特定實施例中，該底部氮氧化物層518A具有一約為6的有效介電常數(ε)。
在一進一步實施例中，一頂部氮氧化物層518B在具有一相對較高陷阱狀態密度的電荷捕獲層內提供一局部區域。該相對較高陷阱狀態密度致能一降低厚度的電荷捕獲層以提供充足捕獲電荷使該該縮放氧化物-氮化物-氧化物堆疊內的記憶體視窗仍舊足夠。因此，該較高陷阱狀態密 度具有增加一特定電荷捕獲層厚度之記憶體元件的程式化及抹除電壓間差異，允許該電荷捕獲層厚度降低並藉此降低該縮放半導體-氧化物-氮化物-氧化物-半導體元件的氧化物-氮化物-氧化物之有效氧化物厚度的效應。在一特定實施例中，該頂部氮氧化物層組成成分具有一高矽濃度和一高氮濃度與一低氧濃度以產生一富矽又貧氧之氮氧化物。大體上，該頂部氮氧化物矽含量越高，該頂部氮氧化物所提供之陷阱狀態密度越高且可降低(藉此降低該電荷捕獲層厚度以致能較低電壓操作)的頂部氮氧化物層厚度越多。更進一步，該矽含量越高，該介電常數越大且該頂部氮氧化物層的有效氧化物厚度越小。相對於具有一實際上同質組成成分之傳統氮氧化物電荷捕獲層，本有效氧化物厚度降低可大於該富氧底部氮氧化物的有效氧化物厚度增加對於該電荷捕獲層在有效氧化物厚度上淨降低的位移。在一這類實施例中，該頂部氮氧化物具有一約為7的有效介電常數。
圖7B說明指示穿隧層、電荷捕獲層及阻擋層沉積(沉積時)後之矽(Si)、氮(N)、氧(O)及氫(H)濃渡之示範性第二離子質譜(SIMS)變化曲線。一基礎線條件(“BL”)及像圖5(“Bilayer”)所述之雙層氮氧化物條件被重覆。該基礎線條件具有含一同質組成成分之傳統電荷捕獲層。該x軸代表在該阻擋層露出頂部表面處的0奈米深度透過由上往下堆疊開始進行並終止於該基板內。如所示地，對應至該電荷捕獲層一部分的雙層條件氧濃度在介於約5奈米至10奈米間之深度區域理所當然地係低於1.0x1022原子/立方公分。相對地，該基礎線條件在這個相同區域內顯示一實際上大於1.0x1022的較高氧濃度。如進一步所示地，該基礎線條件在該6奈米至10奈米標記間具有一實際上定值氧濃度，而該雙層條件在靠近該10奈米標記處 較該6奈米標記處實際上顯示更多氧。這個氧濃度不均勻性代表在該雙層條件中的貧氧頂部氮氧化物及富氧底部氮氧化物之間的轉移。
在某些實施例中，該底部氮氧化物層厚度對該頂部氮氧化物層厚度的比值係介於1：6至6：1之間，且更佳地該底部氮氧化物厚度對該頂部氮氧化物厚度的比值至少為1：4。在該第一氮氧化物具有介於2.5奈米至4.0奈米間之物理厚度所在示範性配置中，對於具有淨物理厚度介於7.5奈米至10.0奈米之間的電荷捕獲層518而言，該第二氮氧化物518B具有介於5.0奈米至6.0奈米間之淨物理厚度。在一運用具有30埃物理厚度之底部氮氧化物特定實施例中，對於具有一90埃淨物理厚度的縮放電荷捕獲層而言，該頂部氮氧化物具有一60埃物理厚度。
在這些特定實施例中，組成成分異質性被利用以既定位又限制陷阱至該電荷捕獲層(也就是集中該些陷阱)中，距該穿隧層界面一段距離的內嵌現場。圖8A根據本發明一實施例進一步說明一縮放半導體-氧化物-氮化物-氧化物-半導體元件保留期間能帶圖，該元件包含一氮化穿隧氧化物816、一多層電荷捕獲氮氧化物818及介於一基板812和控制閘極814之間之一密集阻擋層820。如所述地，該電荷捕獲層818之組成成分異質性影響該電荷捕獲層之富矽頂部氮氧化物818B及富氧底部氮氧化物818A之間的原子價和傳導帶。如圖8B所示地，根據本發明一實施例的電荷捕獲層提供該電荷捕獲層818內之富氧及富矽氮氧化物層的界面處的能帶調整。本帶隙調整用以定位一給予電荷捕獲層厚度之頂部氮氧化物層內的捕獲電荷質量中心進一步遠離該基板。在該些氮氧化物層間之傳導帶調整也可用以降低回流。
如圖8A進一步所示地，在一特定實施例中，該富矽頂部氮氧化物818B被氧化或再氧化。相對於圖8A中用於說明目的之虛線所述之前氧化帶隙，這類富矽頂部區域氧化可在接近該阻擋層810產生分級帶隙。在一實施例中，大約該頂部氮氧化物層818B的一半被再氧化以在朝向該阻擋層820界面處具有一較高氧濃度。在另一實施例中，實際上全部該頂部氮氧化物層818B被再氧化以較沉積時具有一更高氧濃度。在一實施例中，該再氧化增加該頂部氮氧化物層818B的氧濃度大約0.25x1021-0.35x1021原子/公分。運用一再氧化電荷捕獲層之這類實施例可阻止陷阱漂移至該電荷捕獲層及該阻擋層間之界面，藉此允許該電荷捕獲層厚度降低而不引起與弄薄一實際上同質組成成分之荷捕獲層有關的電荷保留不利結果。阻止該電荷漂移至該阻擋氧化物層也降低抹除期間橫跨該阻擋氧化物的電場，其降低電子回流，或允許縮小該阻擋氧化物，同時維持相同位準的電子回流。在該電荷捕獲層內之不同化學計量區域所提供並如在特定實施例中進一步結合一部分電荷捕獲層再氧化的這類陷阱位置及限制可致能根據本發明之縮放半導體-氧化物-氮化物-氧化物-半導體元件以操作於一降低電壓或較快程式化和抹除時間，同時維持良好記憶體保留。
雖只描述二氮氧化物層，也就是一頂部及一底部層於該些圖形且在此其它地方，然而本發明並未限於此，且該多層電荷儲存層可包含任意氮氧化物層數量n、其中任一者或全部具有不同氧、氮及/或矽組成成分。尤其，具有高達5不同組成成分氮氧化物層多層電荷儲存層之已被生產及測試。
如圖5中進一步所述地，該氧化物-氮化物-氧化物堆疊之阻 擋層520包含一介於約30埃至約50埃間之二氧化矽層。縮放該半導體-氧化物-氮化物-氧化物-半導體型元件之氧化物-氮化物-氧化物堆疊中之阻擋層520係不普通的，因為若未正確執行則在某些偏壓條件下會不利地增加來自該控制閘極之載子回流之故。在一包含一部分再氧化電荷捕獲層實施例中，該阻檔層520係一較沉積時相對地更密集之高溫氧化物(HTO)。一密集氧化物具有一較低終端氫或氫氧鍵分數。例如，自一高溫氧化物中移除該氫或水具有增加該薄膜密度並改善該高溫氧化物品質的效應。該較高品質氧化物使該層在厚度上能被縮放。在一實施例中，沉積時之氫濃度係大於2.5x1020原子/立分公分並在該密集薄膜中降低至小於8.0x1019原子/立分公分。在一示範性實施例中，沉積時之高溫氧化物厚度係介於2.5奈米至10.0奈米之間，且因密集化作用而使各處更薄上10%至30%。
在一替代性實施例中，進一步改變該阻擋氧化物層以整合氮。在一這類實施例中，該氮係以橫跨該阻擋氧化物層厚度的氧化物-氮化物-氧化物堆疊形式進行整合。取代該傳統純氧阻檔層之這類三明治結構有利地降低該通道及控制閘極間之整個堆疊有效氧化物厚度並致能調整傳導帶位移以降低載子回流。該氧化物-氮化物-氧化物區塊層接著可與該氮化穿隧氧化物及包括一底部氮氧化物層和一頂部氮氧化物層之電荷捕獲層進行整合。
在該氧化物-氮化物-氧化物堆疊504上方係一閘極層514。該閘極層514可為任何導體或半導體材料。在一這類實施例中，該閘極層514係多晶矽(poly)。在另一實施例中，該閘極層514包含一金屬，例如，鉿、鍺、鈦、鉭、鋁、釕、鈀、鉑、鈷及鎳、它們的矽化物、它們的氮化物及 它們的碳化物，但不限於此。在一特定實施例中，該閘極層514係具有一物理厚度介於70奈米至250奈米之間的多晶矽。
如圖5中進一步所述地，該半導體-氧化物-氮化物-氧化物-半導體型元件500包含鄰接於該閘極層514上方之閘極帽蓋層525並具有大約相同於該閘極層514和氧化物-氮化物-氧化物堆疊504之關鍵尺寸。在某些實施例中，該閘極帽蓋層525形成該閘極堆疊502之頂部層並於該閘極層514和氧化物-氮化物-氧化物堆疊504圖案化期間提供一硬式遮罩。在一些實施例中，該閘極帽蓋層525有助於對該些半導體-氧化物-氮化物-氧化物-半導體元件之自我對準接觸件(SAC)之形成。該閘極帽蓋層525可由能夠提供後續蝕刻製程必選之任何材料所構成，例如，二氧化矽、氮化矽及氮氧化矽，但不限於此。
在一特定實施例中，一半導體-氧化物-氮化物-氧化物-半導體型元件運用一氧化物-氮化物-氧化物堆疊，包含對應至一大約18埃物理厚度之具有一14埃有效氧化物厚度的氮化穿隧氧化物、內含對應至一大約25埃物理厚度之具有一內含20埃有效氧化物厚度的底部氮氧化物層和對應至一大約60埃物理厚度之具有一30埃有效氧化物厚度的頂部氮氧化物層的電荷捕獲層、以及沉積至40埃並密集化至30埃的阻擋氧化物層。這類半導體-氧化物-氮化物-氧化物-半導體型元件可被操作於大約9伏特電壓範圍，以在1毫秒至10毫秒脈衝後提供一-2伏特初始抹除電壓臨界位準(VTE)。
圖9說明例如圖5所述那個縮放半導體-氧化物-氮化物-氧化物-半導體之製造方法流程圖，該半導體-氧化物-氮化物-氧化物-半導體如上所述地包含一氮化氧化物穿隧層、一已部分再氧化之多層電荷捕獲氮氧化 物及一密集阻擋氧化物層。圖9之製造方法始於操作900，在基板一含矽表面上方形成一氮化氧化物穿隧層。圖10說明圖9中操作900之形成該氮化氧化物之特定方法流程圖。
在圖10所述實施例中，量身定製一半導體-氧化物-氮化物-氧化物-半導體型元件之氮化穿隧氧化物內的氮變化曲線係以多步驟氮化及氧化方法來完成之。在操作1001，一薄熱氧化物係由例如圖5基板508之基板表面上的含矽層所形成。因為與該基板具有一良好界面係需要的，故一化學氧化物形成可為該熱氧化作用前奏。因此，在一特定實施例中，一化學氧化物係出現於該熱氧化作用期間(相反於執行一傳統“氫氟酸最後處理”預先清潔)。在一這類實施例中，該化學氧化物係隨著臭氧水而生長以形成具有一大約1.0奈米厚度的化學氧化物層。
該熱氧化物係形成至一約介於1.0奈米至1.8奈米間之厚度。在一特定實施例中，該熱氧化物係形成至一介於1.0奈米至1.2奈米間之厚度。因此，在操作501之熱氧化作用期間出現一1.0奈米化學氧化物所在實施例中，該表面氧化物厚度實際上未增加，然而，該氧化物品質被改善。在一進一步實施例中，該氧化物係相當低密度，有助於後續整合具有一顯著重量百比分的氮。然而，一薄膜密度太低會在該矽基板界面產生太多氮。在操作501下形成該二氧化矽層進一步充當下面進一步所述之後續熱處理期間阻擋額外基板氧化物形成之手段。在一實施例中，一大氣壓力垂直熱反應器(VTR)被運用以在介於680℃至800℃間之溫度下，存在有例如氧(O2)、氧化亞氮(N2O)、氧化氮(NO)、臭氧(O3)及蒸汽(H2O)之氧化氣體中，生長該熱氧化物。依據所選取氧化劑，該氧化操作1001可為3.5分鐘至20 分鐘持續時間。在一大氣壓實施例中，在介於700℃至750℃間之溫度，7分鐘至20分鐘製程時間下，運用氧氣來形成一約1.0奈米二氧化矽薄膜。
在另一實施例中，該氧化操作1001係利用例如市場上可由美加州斯科特山谷市的AVIZA科技公司取得之先進垂直處理器(AVP)之次大氣壓處理器來執行之。該先進垂直處理器可被操作於上述垂直熱反應器之溫度範圍內及一介於1托耳(T)至大氣壓力間之壓力下。依據該操作壓力，用以形成介於約1.0奈米至1.8奈米厚度間之熱二氧化矽薄膜的氧化時間可如一熟知此項技術之人士所可能決定地延長多達近乎一小時。
接著，在操作1002，在圖10所述之多個氧化及氮化方法實施例中，操作1001所形成之熱氧化物被氮化。大體上，在操作1002，一氮回火被執行以增加該介電係數(K)並降低該熱氧化物層之固定電荷。在一實施例中，該氮回火運用氮氣(N2)或例如氨(NH3)之氫化氮來源。在另一實施例中，該氮回火運用例如氘化氨(DH3)之氘化氮來源。在一特定實施例中，該氮回火係執行於700℃至850℃之間的溫度下，持續3.5分鐘至30分鐘的時間。在另一特定實施例中，該氮回火係執行於725℃至775℃間的溫度下，持續3.5分鐘至30分鐘間的時間。在一這類實施例中，氨係引進於溫度介於725℃至775℃之間的大氣壓力下，持續3.5分鐘至30分鐘。在一替代性實施例中，一次大氣壓的氨回火係執行於例如該先進垂直處理器之處理器中，以800℃至900℃進行5分鐘至30分鐘。在又一實施例中，一般稱之為氮電漿及熱回火結合者被執行。
接在操作1002之後，一再氧化作用係執行於操作1004。在一實施例中，在該再氧化製程期間，一氧化氣體被熱裂解以在接近該薄膜 表面處提供氧基。該些氧基消除氮及氫捕獲電荷。該再氧化操作1002也在該基板界面處生長一額外氧化物以提供在該基板和該穿隧層內之氮濃度之間的物理位移。例如，參考回至圖5，該再氧化作用有助於分開該基板界面513與該穿隧層516內之氮濃度。如圖6所特定顯示地，對於一配置而言，該穿隧層616內之基板界面613處的氮濃度614顯著地係小於5x1021氮原子/立方公分且可以是5x1020氮原子/立方公分等級。來自該基板界面之氮位移改善一半導體-氧化物-氮化物-氧化物-半導體型元件之保留。在一實施例中，該基板界面613所生長之氧化物厚度係限定為1.2奈米至3.0奈米之間。在操作1004，該再氧化製程條件被選取以使得操作1001所形成之熱氧化物厚度阻止超過一大約3.0奈米厚度的氧化作用，其可提供缺乏任何有利氮濃度的穿隧層。一般稱之為氧化劑者可被運用於該再氧化製程，例如，氧化氮、氧化亞氮、氧、臭氧及蒸汽，但不限於此。任何這類氧化劑可利用操作於800℃至900℃間之溫度的已知熱處理器來引進。依據該些操作參數，再氧化時間可介於5分鐘至40分鐘之間的任一時間點。在一特定實施例中，氧化氮被運用於一大氣壓熔爐內，操作於一介於800℃至850℃間之溫度下，持續約15分鐘製程時間以在一矽基板上形成大約2.2奈米厚度的氮化氧化物薄膜。在一這類實施例中，該2.2奈米厚度的再氧化薄膜在接近該矽基板界面處形成一介於0.5奈米至0.8奈米之間的區域，該區域具有小於5x1021氮原子/立方公分的氮濃度。
接在該再氧化操作1004之後，一第二氮回火係執行於操作1006，以再氮化該穿隧層。一第二氮回火被運用以進一步增加該穿隧層之介電係數而沒有在該基板界面處不利地引進大量氫或氮陷阱。在一實施例 中，該第二氮回火操作1006係利用與操作1002中所執行回火之一模一樣的條件來執行之。在另一實施例中，該第二氮回火操作1006係以較該第一氮回火操作1002高之溫度來執行以引進額外氮至該穿隧層中。在一實施例中，該氮回火運用例如氨之氫化氮來源。在另一實施例中，該氮回火運用例如氘化氨之氘化氮來源。在一特定實施例中，該氮回火操作1006於大氣壓力下，以一介於750℃至950℃間之溫度，執行一介於3.5分鐘至30分鐘間的製程時間來運用氨。在另一特定實施例中，該氮回火係執行於800°C至850℃間的大氣壓力下，持續5分鐘至10分鐘。
如所述地，圖10所述之操作1001至操作1006提供二氧化操作及二氮化操作。所述之重複性氧化及氮化方案使該穿隧層內的氮濃度可專門量身定製以得到程式化電壓的降低或程式化速度的增加與一半導體-氧化物-氮化物-氧化物-半導體型元件記憶體保留的增加兩者。該氧化、氮化、再氧化、再氮化操作1001-1006的連續性質讓一小於3.0奈米厚度穿隧層內的氮濃度可估計，同時提供於該穿隧層及該基板間的界面具有非常少的氮和氫陷阱。該獨立的氧化、氮化、再氧化、再氮化操作1001-1006讓該第一和第二氧化作用及第一和第二氮化作用可依獨立設計條件來執行以提供更大自由度量身定製一穿隧層內的氮濃度變化曲線。在一有利的實施例中，操作1001、1002、1004和1006係連續地執行於單一熱處理器內，而沒有在各操作間將該基板自該處理器中移除。在一這類實施例中，製程壓力係維持在操作1001-1006所用大氣壓力下。首先，氧化操作1001係執行於一介於700℃至750℃間之溫度下。氣體流動接著如指定般地改變，以在一介於725℃至775℃間之溫度下執行該氮回火操作1002。該熔爐溫度接 著被陡升至800℃至850℃之間，且氣體流動再被改變以執行該再氧化操作1004。最後，在該熔爐保持於800℃至850℃之間時，氣體流動再被改變以執行該第二氮回火操作1006。
隨著圖5氮化氧化物穿隧層516真正地完成，可藉由回到圖9所述之方法來繼續製造該氧化物-氮化物-氧化物堆疊。在一實施例中，多個氮化物或氮氧化物電荷捕獲層係於操作902和904下，以一低壓化學氣相沉積製程，使用包括例如矽烷(SiH4)、二氯矽烷(SiH2Cl2)、四氯矽烷(SiCl4)或雙三級丁氨基矽烷(BTBAS)類之矽來源，例如氮氣、氨、氧化亞氮或三氧化氮(NO3)類之氮來源及例如氧氣或氧化亞氮類之含氧氣體之製程氣體來形成之。替代性地，可使用已由氘取代氫的氣體，包含例如氘化氨(ND3)替代氨。以氘替代氫有利地鈍化在該基板界面處的矽懸空鍵，藉此增加半導體-氧化物-氮化物-氧化物-半導體型元件之NBTI(負偏壓溫度不穩定性)壽命。
在一示範性配置中，在操作902，一氮氧化物電荷捕獲層可藉由將該基板放置於一沉積腔室內並引進包含氧化亞氮、氨及二氯矽烷之製程氣體，同時，維持該腔室在大約自5毫托耳(mT)至500毫托耳壓力下並維持該基板在大約700攝氏度至850攝氏度，且較佳地至少約為780攝氏度之溫度下，持續一段大約自2.5分鐘至20分鐘的時間，而被沉積於一穿隧層上方。在一進一步實施例中，該製程氣體可包含以約從8：1至1：8比值混合之氧化亞氮和氨的第一氣體混合物及約從1：7至7：1比值混合之二氯矽烷和氨的第二氣體混合物，且可以大約每分鐘5至200標準立方公分(sccm)之流速來引進。已發現到在這些條件下所產生或沉積之氮氧化物層產生一富矽又富氧之氮氧化物層，例如，圖5所述之電荷捕獲層518A。該電荷捕 獲層之形成可進一步涉及操作904之化學氣相沉積製程，運用約從8：1至1：8比值混合之氧化亞氮和氨的第一氣體混合物及約從1：7至7：1比值混合之二氯矽烷和氨的第二氣體混合物，以大約每分鐘5至20標準立方公分之流速來引進，產生一富矽、富氮又貧氧之氮氧化物層，例如，圖5所述之電荷捕獲層518B。
在一實施例中，在操作902和904，一電荷捕獲層形成係接著以與使用於形成該穿隧層相同的製程工具來執行之，且未在操作901和904間將該基板自該沉積腔室中卸除。在一特定實施例中，不改變圖10之第二氮回火操作1006期間對基板加熱之溫度而沉積該電荷捕獲層。在一實施例中，接在操作901之氮化該穿隧層之後，該電荷捕獲層係藉由改變氨氣體流速並引進氧化亞氮和二氯矽烷來提供該些要求氣體比值而產生一富矽又富氧層和一富矽又富氮之氮氧化物層中任一者或是一雙層配置中的兩層來依序且立即地進行沉積。
接在操作904之後，一阻擋層可在操作906，經由包含例如熱氧化作用或具有化學氣相沉積技術之沉積作用的任何合適手段來形成之。在一較佳實施例中，該阻擋層係以一高溫化學氣相沉積製程來形成之。大體上，該沉積製程涉及在大約從50毫托耳至1000毫托耳壓力下，提供例如矽烷、二氯矽烷或四氯矽烷類之矽來源及例如氧氣或氧化亞氮類之含氧氣體於一沉積腔室內，持續一段約自10分鐘至120分鐘的時間，同時，維持該基板在650℃至850℃溫度下。較佳地，該阻擋層係以相同於操作902和904形成該電荷捕獲層所運用之製程工具來依序沉積之。更佳地，該阻擋層係以相同於該電荷捕獲層(各層)和該穿隧層兩者之製程工具來形成，且 未在各操作間移除該基板。
在圖9所述實施例中，操作906所沉積之阻擋層係於操作908進行再氧化以增加該阻擋層氧化物密度。如在此其它處所述地，操作908可進一步氧化或再氧化該電荷捕獲層的一部分或全部，例如，圖5B所示電荷捕獲層518B的一部分或全部以得到例如圖8A所述之分級帶隙。大體上，該再氧化作用係執行於例如氧氣(O2)、氧化亞氮(N2O)、氧化氮(NO)、臭氧(O3)及蒸汽(H2O)之氧化氣體存在時。在一實施例中，該再氧化製程可以較該阻擋層沉積溫度高之溫度來執行之。在該阻擋氧化物沉積後之再氧化使氧化劑擴散更受到控制而可控制地氧化或再氧化該薄的電荷捕獲層。在一特別有利的實施例中，一稀釋濕式氧化作用被運用。該稀釋濕式氧化作用不同於一濕式氧化作用之處在於氫氧氣比值係介於1至1.3之間。在一特定實施例中，具有一約1.2氫氧氣比值的稀釋氧化作用係執行於一介於800℃至900℃之間的溫度下。在一進一步實施例中，該稀釋氧化作用持續時間可足以在一矽基板上生長出介於5.0奈米至12.5奈米之間的二氧化矽。在一這類實施例中，該持續時間係足以在一矽基板上生長出一大約10奈米至1.1奈米的二氧化矽層。這類稀釋氧化製程用以再氧化該沉積阻擋層氧化物且可進一步氧化或再氧化一部分電荷捕獲層以給予像圖8A或8B所述之傳導帶結構。在另一實施例中，該再氧化操作908可進一步用以在與該半導體-氧化物-氮化物-氧化物-半導體型元件相同基板上之非半導體-氧化物-氮化物-氧化物-半導體型元件區域中形成例如用於一互補式金屬氧化物半導體(CMOS)場效電晶體(FET)的閘極氧化物。在另一實施例中，該再氧化操作908可進一步用以擴散氘至該半導體-氧化物-氮化物-氧化物-半導體型元件之電荷捕 獲層或阻擋層各部分中。
如圖9所述地，該方法接著可隨著例如圖5閘極層514之閘極層形成而完成於操作910。在某些實施例中，操作910可進一步包含例如圖5閘極帽蓋層525之閘極帽蓋層的形成。隨著該閘極堆疊製造的完成，進一步製程可如習知技術中所知般地發生以結束該半導體-氧化物-氮化物-氧化物-半導體型元件300的製造。
儘管本發明已以言語專述結構特性及/或方法動作，然要了解到在所附申請專利範圍中所定義之本發明不必受限於所述特定特性或動作。所揭示之該些特定特性及動作係欲了解本主張權利之發明努力說明的特別得體配置，而非用於限定本發明。
配置方式及替代例
圖11A說明一半導體-氧化物-氮化物-氧化物-半導體型元件1100之中間結構的剖面圖，該元件具有包含一氮化氧化物穿隧層、一多層電荷捕獲層及一密集阻擋層的縮放氧化物-氮化物-氧化物結構。應理解到在此所揭示之各種其它半導體-氧化物-氮化物-氧化物-半導體實施例也可被運用以產生超出圖11A所述特定實施例之縮放氧化物-氮化物-氧化物堆疊，然而，也可操作於一降低之程式化/抹除電壓下。因此，儘管可將圖11A之特性參考至本說明書各處，然而本發明未限於本特定實施例。
在圖11A所示特定實施例中，該半導體-氧化物-氮化物-氧化物-半導體型元件1100包含一半導體-氧化物-氮化物-氧化物-半導體閘極堆疊1102，內含形成於一基板1108之表面1106上方之氧化物-氮化物-氧化物堆疊1104。半導體-氧化物-氮化物-氧化物-半導體型元件1100進一步包含 一或更多源極和汲極區域1110，對準至該閘極堆疊1102並由一通道區域1112進行電性連接。大體上，該縮放半導體-氧化物-氮化物-氧化物-半導體閘極堆疊1102進一步包含形成於其上並接觸該縮放氧化物-氮化物-氧化物堆疊1104之閘極層1114以及一在該閘極層1114上方之閘極帽蓋層1125。該閘極層1114與該基板1108係由該縮放氧化物-氮化物-氧化物堆疊1104所分開或電性隔離。
在一實施例中，基板1108係一本體基板，由可包含矽、鍺、矽-鍺或一III-V族化合物半導體材料之單一結晶材料所構成，但不限於此。在另一實施例中，基板1108係由具有一頂部磊晶層之本體層所構成。在一特定實施例中，該本體層係由可包含矽、鍺、矽/鍺、一III-V族化合物半導體材料及石英之單一結晶材料所構成，但不限於此，而該頂部磊晶層係由可包含矽、鍺、矽/鍺及一III-V族化合物半導體材料之單一結晶層所構成，但不限於此。在另一實施例中，基板1108係由位於一下方本體層上方之中間絕緣體層上的頂部磊晶層所構成。該頂部磊晶層係由可包含矽(也就是，用以形成一絕緣體上矽(SOI)半導體基板)、鍺、矽/鍺及一III-V族化合物半導體材料之單一結晶層所構成，但不限於此。該絕緣層係由可包含二氧化矽、氮化矽及氮氧化矽之材料所構成，但不限於此。該下方本體層係由可包含矽、鍺、矽/鍺、一III-V族化合物半導體材料及石英之單一結晶材料所構成，但不限於此。基板1108及因此所形成介於該源極和汲極區域1110間之通道區域1112可包括摻雜物雜質原子。該通道區域1112可包括多晶矽或再結晶多晶矽以形成一單結晶通道區域。在一特定實施例中，在該通道區域1112包含一單結晶矽所在處，該通道區域可被形成以相對於該通道區 域一長軸具有<100>表面結晶方位。
基板1108內之源極和汲極區域1110可為具有相反於該通道區域1112導電性之任何區域。例如，根據本發明一實施例，源極和汲極區域1110係N型摻雜，而通道區域1112係P型摻雜。在一實施例中，基板1108係由具有1x1015-1x1019原子/立方公分範圍硼濃度之硼摻雜單結晶矽所構成。源極和汲極區域1110係由具有5x1016-5x1019原子/立方公分範圍之N型摻雜物濃度之磷或砷摻雜區域所構成。在一特定實施例中，源極和汲極區域1110在基板508內具有80-200奈米範圍之深度。根據本發明一替代性實施例，源極和汲極區域1110係P型摻雜，而該基板1108之通道區域係N型摻雜。
該氧化物-氮化物-氧化物堆疊1104包含一穿隧層1116、一多層電荷捕獲層1118及一阻擋層1120。
在一實施例中，該穿隧層1116係包含一氮化氧化物之氮化氧化物穿隧層。因為程式化及抹除電壓產生橫跨一穿隧層之10百萬伏特/公分等級大電場，故該程式化/抹除穿隧電流係大於該穿隧層障礙高度比上該穿隧層厚度之函數。然而，在保留期間，沒有大電場出現，因此，該電荷損失係大於該穿隧層厚度比上障礙高度之函數。氮化作用增加該穿隧層之相對電容率或介電常數(ε)以改善用於降低操作電壓之穿隧電流。在特定實施例中，氮化作用提供一穿隧層1116一介於4.75至5.25間之有效介電常數，且較佳地，介於4.90至5.1之間(在標準溫度下)。在一這類實施例中，在標準溫度下，氮化作用提供一具有5.07有效介電常數之穿隧層。
在這類實施例中，因為來自該控制閘極之大電場跨越該氮化 穿隧氧化物(由於氮化穿隧氧化物相對較高的介電常數之故)時係降低的相當少，所以該電荷捕獲層518在程式化/抹除期間進行充電會快於那個厚度之純氧化物穿隧層。這些實施例讓該半導體-氧化物-氮化物-氧化物-半導體型元件1100可以一降低之程式化/抹除電壓來操作，而仍能取得相同於一傳統半導體-氧化物-氮化物-氧化物-半導體型元件之程式化/抹除電壓臨界位準(VTPNTE)。
在一些實施例中，該氮化氧化物穿隧層具有相同於運用純氧化物穿隧層之傳統半導體-氧化物-氮化物-氧化物-半導體型元件的物理厚度，以改善用於降低之操作電壓的穿隧電流而不犧牲電荷保留。在某些實施例中，該半導體-氧化物-氮化物-氧化物-半導體型記憶體元件1100運用具有一介於1.5奈米至3.0奈米間厚度之氮化氧化物穿隧層1116，且更佳地介於1.9奈米至2.2奈米之間。在圖11B所示一特定實施例中，該氮化氧化物穿隧層1116包含接近該通道區域1112處之具有大約小於約5x1021氮原子/立方公分氮濃度的第一區域1116A及接近該多層電荷捕獲層1118處之具有至少5x1021氮原子/立方公分氮濃度的第二區域1116B。在圖11B所示一實施例中，該氮化氧化物穿隧層1116的第一和第二區域各包括大約不大於該穿隧層厚度的25%。
在一進一步實施例中，該多層電荷捕獲層1118包含具有不同之矽、氧和氮組成成分之至少二氮化物層。在一實施例中，該多層電荷捕獲區域包含一實際上無陷阱之富矽又富氧氮化物的富氧第一層1118A，以及一含密集陷阱之富矽、富氮又貧氧氮化物的貧氧第二層1118B。已發現到該富氧第一層1118A降低程式化及抹除後之電荷損失率，其係在該保留模 式中顯現一小電壓偏移。該貧氧第二層1118B改善該速度並增加程式化和抹除電壓間之初始差異，卻未危及使用該矽-氧化物-氮氧化物-氧化物-矽結構實施例所製造之記憶體元件的電荷損失率，因而延伸該元件操作壽命。
在另一實施例中，該多層電荷捕獲層1118係一分離式多層電荷捕獲層，進一步內含具有分開該富氧第一層1118A和該貧氧第二層1118B之氧化物的中間氧化物或抗穿隧層1118C。在該記憶體元件1100抹除期間，電洞往該阻擋層1120漂移，但是多數捕獲電洞電荷形成於該貧氧第二層1118B中。在程式化後，電子電荷累積於該貧氧第二層1118B界面處，因而在該富氧第一層1118A下方界面處有較少電荷累積。更進一步，因為該抗穿隧層1118C之故，該貧氧第二層1118B中捕獲之電子電荷穿隧可能性實際上係降低。這個可產生較該些傳統記憶體元件低的漏電結果。
儘管上面顯示及描述有二氮化物層，也就是一第一和一第二層，然本發明未限定於此，且該多層電荷捕獲層1118可包含一些氧化物、氮化物或氮氧化物層n，其中任一者或全部可具有不同氧、氮及/或矽化學計量組成成分。尤其，各具有不同化學計量組成成分的高達5，甚至更多氮化物層之多層電荷儲存結構被納入考量。這些層中的至少一些與其它層會由一或更多相當薄的氧化物層所分開。然而，如那些熟知此項技術之人士所理解地，大體上可期待儘可能運用最少層來完成一要求結果，以降低生產該元件所需製程步驟，並藉此提供一較簡單且更堅固製程。甚至，儘可能運用最少層又產生較高良率，因為它係較易於控制該較少層化學計量組成成分和尺寸之故。
在另一實施例中，該阻擋層1120包括係一較沉積時相對地 更密集之高溫氧化物(HTO)。一密集高溫氧化物具有一較低終端氫或氫氧鍵分數。例如，自一高溫氧化物中移除該氫或水具有增加該薄膜密度並改善該高溫氧化物品質的效應。該較高品質氧化物使該層在厚度上能被縮放。在一實施例中，沉積時之氫濃度係大於2.5x1020原子/立分公分並在該密集薄膜中降低至小於8.0x1019原子/立分公分。在一示範性實施例中，沉積時含一密集高溫氧化物之阻擋層1120的厚度係介於2.5奈米至10.0奈米之間，且因密集化作用而使各處更薄上10%至30%。
在一替代性實施例中，進一步改變該阻擋層1120以整合氮。在一這類實施例中，該氮係以橫跨該阻擋層1120厚度的氧化物-氮化物-氧化物堆疊形式進行整合。取代該傳統純氧阻檔層之這類三明治結構有利地降低該通道區域1112及控制閘極1114間之整個堆疊的有效氧化物厚度並致能調整傳導帶位移以降低載子回流。該氧化物-氮化物-氧化物堆疊阻擋層1120接著可與該氮化氧化物穿隧層1116以及包括一富氧第一層1118A、一貧氧第二層1118B和一抗穿隧層1118C之分離式多層電荷捕獲層1118進行整合。
現在根據一實施例參考圖12流程圖來說明一記憶體元件之形成或製造方法，該元件包含一氮化氧化物穿隧層、一分離式多層電荷捕獲層及一密集阻擋層。
參考至圖12，該方法始於具有在一基板中或上形成一含多晶矽通道區域之操作1200，該通道區域電性連接該基板內之源極區域和汲極區域。如上所述地，該通道區域可包括P型或N型摻雜物雜質原子。在一特定實施例中，該通道區域係P型摻雜，且在一替代性實施例中，該通 道區域係N型摻雜。該源極和汲極區域可摻雜有與該通道區域相反類型之摻雜物雜質原子。例如，根據一特定實施例，該源極和汲極區域係N型摻雜，內含具有5x1016-5x1019原子/立方公分範圍濃度之磷或砷摻雜區域，而該通道區域係P型摻雜，內含具有1x1015-1x1019原子/立方公分範圍濃度之硼。
在操作1202，包括一氮化氧化物之穿隧層係形成於該基板上之通道區域上方。大體上，包括一氮化氧化物之穿隧層該熱氧化物係藉由熱氧化該基板以形成一氧化物薄膜，再氮化該氧化物薄膜而成。因為與該基板的一良好界面係需要的，故該熱氧化物形成前可先形成一化學氧化物。在一特定實施例中，一化學氧化物係利用臭氧水來生長，以形成具有一大約介於1.0奈米厚度之化學氧化物層。該熱氧化物接著被形成達一介於1.0奈米至1.8奈米間之厚度。較佳地，該氧化物係為相當低的密度，有助於後續整合具有一顯著重量百比分的氮。然而，一薄膜密度太低會在該矽基板界面處產生太多氮。在一實施例中，一大氣壓力垂直熱反應器(VTR)被運用以在一介於680℃至800℃間之溫度下，例如氧氣(O2)、氧化亞氮(N2O)、氧化氮(NO)、臭氧(O3)及蒸汽(H2O)之氧化氣體存在時，生長該熱氧化物。依據所選取氧化劑，該氧化操作1001之持續時間可從3.5分鐘至20分鐘。在一大氣壓實施例中，在一介於700℃至750℃間之溫度，一介於7分鐘至20分鐘製程時間下，運用氧氣來形成一大約1.0奈米的二氧化矽薄膜。
在另一實施例中，該熱氧化物係利用例如市場上可由美加州斯科特山谷市的AVIZA科技公司取得之先進垂直處理器(AVP)之次大氣壓處理器來形成之。該先進垂直處理器可被操作於上述一垂直熱反應器實施例之溫度範圍內及一介於1托耳(T)至大氣壓力間之壓力下。依據該操作壓 力，用以形成介於大約1.0奈米至1.8奈米厚度間之熱二氧化矽薄膜的氧化時間可如一熟知此項技術之人士所可能決定地延長多達近乎一小時。
接著，一氮回火被執行以氮化該熱氧化物層來增加該介電係數(K)並降低該熱氧化物層的固定電荷。在一實施例中，該氮回火運用氮氣(N2)或例如氨(NH3)之氫化氮來源。在另一實施例中，該氮回火運用例如氘化氨(DH3)之氘化氮來源。在一特定實施例中，該氮回火係執行於一介於700°C至850℃之間的溫度下，持續3.5分鐘至30分鐘的時間。在另一特定實施例中，該氮回火係執行於一介於725℃至775℃間的溫度下，持續3.5分鐘至30分鐘間的時間。在一這類實施例中，氨被引進於一介於725℃至775℃之間溫度的大氣壓力下，持續3.5分鐘至30分鐘。在一替代性實施例中，一次大氣壓的氨回火係執行於例如該先進垂直處理器之處理器中，以800℃至900℃進行5分鐘至30分鐘。在又一實施例中，一般稱之為氮電漿及熱回火結合者被執行。
選擇性地，形成該氮化氧化物穿隧層進一步包含藉由將該基板曝露於氧氣中而再氧化該氧化物薄膜，且藉由將該基板曝露於氧化氮中而再氮化該再氧化之氮化氧化物薄膜。在一實施例中，在該再氧化製程期間，一氧化氣體被熱裂解以在接近該薄膜表面處提供氧基。該些氧基消除氮及氫捕獲電荷。該再氧化操作也在該基板和該穿隧層之間的界面處生長一額外氧化物以提供該基板和該穿隧層內之氮濃度間的物理位移。例如，參考回至圖11A和11B，在一實施例中，該穿隧層1116A內的氮濃度顯著地係小於該穿隧層1116B內的氮濃度。來自該基板界面之氮位移改善一半導體-氧化物-氮化物-氧化物-半導體型元件之保留。在一實施例中，該基板 界面所生長之氧化物厚度係限定為1.2奈米至3.0奈米之間。在該再氧化製程中，選取條件以使得操作1001所形成之熱氧化物厚度阻止超過一大約3.0奈米厚度的氧化作用，其可提供一缺乏任何有利氮濃度的穿隧層。一般稱之為氧化劑者可被運用於該再氧化製程，例如，氧化氮、氧化亞氮、氧氣、臭氧及蒸汽，但不限於此。任何這類氧化劑可利用操作於800℃至900℃間之溫度的已知熱處理器來引進。依據該些操作參數，再氧化時間可介於5分鐘至40分鐘之間的任一時間點。在一特定實施例中，氧化氮被運用於一大氣壓熔爐內，操作於一介於800℃至850℃間之溫度下，持續約15分鐘製程時間以在一矽基板上形成大約2.2奈米厚度的氮化氧化物薄膜。在一這類實施例中，該2.2奈米厚度的再氧化薄膜在接近該矽基板界面處形成一介於0.5奈米至0.8奈米間的區域，該區域具有小於5x1021氮原子/立方公分的氮濃度。
接在該再氧化操作之後，一第二氮回火被執行以再氮化該穿隧層。一第二氮回火被運用以進一步增加該穿隧層之介電係數而沒有在該基板界面處不利地引進大量氫或氮陷阱。在一實施例中，該第二氮回火操作1006係利用與該初始或第一氮回火一模一樣的條件來執行之。在另一實施例中，該第二氮回火之再氮化操作係以較該第一氮回火高之溫度來執行以引進額外氮至該穿隧層中。在一實施例中，該氮回火運用例如氨之氫化氮來源。在另一實施例中，該氮回火運用例如氘化氨之氘化氮來源。在一特定實施例中，該氮回火操作1006於大氣壓力下，以一介於750℃至950°C間之溫度，執行一介於3.5分鐘至30分鐘間之製程時間來運用氨。在另一特定實施例中，該氮回火係執行於800℃至850℃間的大氣壓力下，持 續5分鐘至10分鐘。
如所述地，操作1202與該再氧化作用和再氮化作用提供二氧化操作及二氮化操作。所述之重複性氧化及氮化方案使該穿隧層內的氮濃度可專門量身定製以得到程式化電壓的降低或程式化速度的增加與一半導體-氧化物-氮化物-氧化物-半導體型元件記憶體保留的增加兩者。該氧化、氮化、再氧化、再氮化操作的連續性質讓一小於3.0奈米厚度穿隧層內的氮濃度可估計，同時提供於該穿隧層及該基板間的界面具有非常少的氮和氫陷阱。該獨立的氧化、氮化、再氧化、再氮化操作讓該第一和第二氧化作用及第一和第二氮化作用可依獨立設計條件來執行以提供更大自由度來量身定製一穿隧層內的氮濃度變化曲線。在一有利的實施例中，操作係連續地執行於單一熱處理器內，而沒有在各操作間將該基板自該處理器中移除。在一這類實施例中，製程壓力係維持在大氣壓力下。該第一氧化操作係執行於一介於700℃至750℃間之溫度下。氣體流動接著如指定般地改變，以在一介於725℃至775℃間之溫度下執行該氮回火操作。該熔爐溫度接著被陡升至800℃至850℃之間，且氣體流動再被改變以執行該再氧化操作。最後，在該熔爐保持於800℃至850℃之間時，氣體流動再被改變以執行該第二氮回火操作。
在操作1204中，一多層電荷捕獲層係形成於該氮化氧化物穿隧層上。大體上，該多層電荷捕獲層包含一實際上無陷阱之富氧第一層以及一陷阱密集之貧氧第二層。在某些實施例中，該多層電荷捕獲層係一分離式多層電荷捕獲層，進一步內含具有將該第一層和該第二層分開之氧化物的抗穿隧層。
在一特定實施例中，該富氧第一層係以一低壓化學氣相沉積製程，使用例如矽烷(SiH4)、氯矽烷(SiH3Cl)、二氯矽烷或DCS(SiH2Cl2)、四氯矽烷(SiCl4)或雙三級丁氨基矽烷(BTBAS)類之矽來源，例如氮氣(H2)、氨(NH3)、三氧化氮(NO3)或氧化亞氮(N2O)類之氮來源及例如氧氣(O2)或氧化亞氮(N2O)類之含氧氣體來形成或沉積之。例如，該富氧第一層可藉由將該基板放置於一沉積腔室中並引進包含氧化亞氮、氨及二氯矽烷之製程氣體，同時，維持該腔室在大約自5毫托耳(mT)至500毫托耳壓力下並維持該基板在一介於大約700℃至850℃之溫度，且在一些實施例中至少約為760攝氏度之溫度下，持續一段大約自2.5分鐘至20分鐘的時間而被沉積於該第一氘化層上方。尤其，該製程氣體可包含具有以約從8：1至1：8比值混合氧化亞氮和氨之第一氣體混合物，及具有以約從1：7至7：1比值混合二氯矽烷和氨之第二氣體混合物，且可以大約每分鐘5至200標準立方公分(sccm)範圍之流速來引進。已發現到在這些條件下所產生或沉積之氮氧化物層產生一富矽又富氧第一層。
替代性地，可使用已由氘取代氫的氣體，包含例如由氘化氨(ND3)替代氨。由氘替代氫有利地鈍化在該矽-氧化物界面處的矽懸空鍵，藉此增加該些元件之NBTI(負偏壓溫度不穩定性)壽命。
一抗穿隧層接著被形成或沉積於該富氧第一層之表面上。該抗穿隧層可經由包含一電漿氧化製程、現場蒸汽產生技術(ISSG)或一基氧化製程之任何合適手段來形成或沉積之。在一實施例中，該基氧化製程涉及將氫氣(H2)及氧氣(O2)流入一批次處理工具或熔爐中，以經由氧化耗用一部分富氧第一層來造成該抗穿隧層之生長。
該多層電荷捕獲區域之貧氧第二層係接著形成於該抗穿隧層(1506)之表面上。該貧氧第二層可以一化學氣相沉積製程，使用包含氧化亞氮、氨及二氯矽烷之製程氣體，於大約自5毫托耳至500毫托耳腔室壓力下，並於大約700℃至850℃，且在某些實施例中至少約為760℃之基板溫度下，持續一段大約自2.5分鐘至20分鐘時間，而被沉積於該抗穿隧層上方。尤其，該製程氣體可包含以約從8：1至1：8比值混合氧化亞氮和氨之第一氣體混合物及以約從1：7至7：1比值混合二氯矽烷和氨之第二氣體混合物，且可以大約每分鐘5至20標準立方公分之流速來引進。已發現到在這些條件下所產生或沉積之氮氧化物層產生一富矽、富氮又貧氧第二層。
在一些實施例中，該貧氧第二層可以一化學氣相沉積製程，使用包含以約從1：7至7：1比值混合雙三級丁氨基矽烷和氨(NH3)之製程氣體，來沉積於該抗穿隧層上方，以進一步包含一所選碳濃度而增加其中之陷阱數量。在該第二氮氧化物層中之所選碳濃度可包含大約從5%至15%之碳濃度。
接著，在操作1206，一阻擋層係形成該多層電荷捕獲層或該分離式多層電荷捕獲層上。該阻擋層可經由包含例如熱氧化作用或具有化學氣相沉積技術之沉積作用的任何合適手段來形成之。在一較佳實施例中，該阻擋層係以一高溫化學氣相沉積製程來形成之。大體上，該沉積製程涉及在大約從50毫托耳至1000毫托耳壓力下，提供例如矽烷、二氯矽烷或四氯矽烷類之矽來源及例如氧氣或氧化亞氮類之含氧氣體於一沉積腔室內，持續一段約自10分鐘至120分鐘的時間，同時，維持該基板在650℃至850℃溫度下。較佳地，該阻擋層係以相同於形成該多層電荷捕獲層所運 用之製程工具來依序沉積之。更佳地，該阻擋層係以相同於該多層電荷捕獲層和該穿隧層兩者之製程工具來形成，且未在各操作間移除該基板。
在圖12所述實施例中，操作1206所沉積之阻擋層係於操作1208進行再氧化以密集化該阻擋層氧化物。如在此之其它處所述地，操作1208可進一步氧化或再氧化該多層電荷捕獲層1116之第二區域1116B的一部分以得到例如圖8A所述之分級帶隙。大體上，該再氧化作用可執行於例如氧氣(O2)、氧化亞氮(N2O)、氧化氮(NO)、臭氧(O3)及蒸汽(H2O)之氧化氣體存在時。在一實施例中，該再氧化製程可以較該阻擋層沉積溫度高之溫度來執行之。在該阻擋氧化物沉積後之再氧化作用使氧化劑擴散更受到控制而可控制地氧化或再氧化一部分第二區域1116B。在一特別具有利的實施例中，一稀釋濕式氧化作用被運用。該稀釋濕式氧化作用不同於一濕式氧化作用之處在於氫氧氣比值係介於1至1.3之間。在一特定實施例中，具有一約1.2氫氧氣比值的稀釋氧化作用係執行於一介於800℃至900℃之間的溫度下。
在一進一步實施例中，該稀釋氧化作用持續時間足以在一矽基板上生長出介於5.0奈米至12.5奈米的二氧化矽。在一這類實施例中，該持續時間係足以在一矽基板上生長出一大約10奈米至1.1奈米的二氧化矽層。這類稀釋氧化製程用以再氧化該沉積阻擋層氧化物且可進一步氧化或再氧化一部分電荷捕獲層以給予如圖8A或8B所述之傳導帶結構。
在另一實施例中，該再氧化操作1208可進一步用以在與該半導體-氧化物-氮化物-氧化物-半導體型元件相同基板上之非半導體-氧化物-氮化物-氧化物-半導體型元件區域中形成例如用於一互補式金屬氧化物 半導體(CMOS)場效電晶體(FET)的閘極氧化物。在另一實施例中，該再氧化操作1208可進一步用以擴散氘至該半導體-氧化物-氮化物-氧化物-半導體型元件之多層電荷捕獲層或阻擋層各部分中。
該方法接著可隨著例如圖11A之閘極層1114的閘極層形成而完成，且在某些實施例中，隨著例如圖11A所述閘極帽蓋層1125之閘極帽蓋層的形成而完成。隨著該閘極堆疊製造的完成，進一步製程可如習知技術中所知般地發生以結束該半導體-氧化物-氮化物-氧化物-半導體型元件300的製造。
在另一觀點中，本揭示也指向包含形成於一基板表面上或上方通道之二或更多側上方之多層電荷捕獲層的多閘極或多閘極表面記憶體元件，及其製造方法。多閘極元件包含平面式及非平面式元件兩者。一平面式多閘極元件(未顯示)大體上包含一雙閘極平面式元件，其中，一些第一層被沉積以在接著形成之通道區域下方形成一第一閘極，且一些第二層被沉積於其上方以形成一第二閘極。一非平面式多閘極元件大體上包含形成於一基板表面上或上方並由一閘極環繞於三側或更多側之水平或垂直通道區域。
圖13A和13B說明包含一多層電荷捕獲層之非平面式多閘極記憶體元件實施例。參考至圖13A，該記憶體元件1300，通常稱之為鰭狀物場效電晶體，包含由連接該記憶體元件之源極區域1308和汲極區域1310之基板1306上的一表面1304上方的含矽材料薄膜或薄層所形成之通道區域1302。該通道區域1302之三側係由形成該元件之閘極1312的鰭狀物所封閉。如同上述實施例，該通道區域1302可包括多晶矽或再結晶多晶矽以 形成一單結晶通道區域。選擇性地，在該通道區域1302包含一單結晶所在處，該通道區域可被形成以相對於該通道區域一長軸具有<100>表面結晶方位。
該閘極1312(自源極至汲極方向進行估測)之厚度決定該記憶體元件之有效通道長度。
根據本揭示，圖13A之非平面式多閘極記憶體元件1300可包含一分離式電荷捕獲層、一氮化氧化物穿隧層及一密集阻擋層。圖13B係圖13A之非平面式記憶體元件之一部分剖面圖，包含一部分基板1306、通道區域1302及說明一多層電荷捕獲層1314、一氮化氧化物穿隧層1316和一密集阻擋層1318之閘極1312。該閘極1312進一步包含位在該阻擋層上方以形成該記憶體元件1300之控制閘極的金屬閘極層1320。在一些實施例中，一摻雜多晶矽代替金屬可被沉積，以取代金屬來提供一多晶矽閘極層。該通道區域1302及閘極1312可直接形成於基板1306上或該基板上或上方所形成之例如一埋入式氧化物層的絕緣或介電層1322上。
參考至圖13B，在例如所示那個的某些實施例中的穿隧層1316係一氮化氧化物穿隧層1316，且包含接近該通道區域1302處之具有一大約小於5x1021氮原子/立方公分氮濃度的第一區域1316A和接近該多層電荷捕獲層1314處之具有至少5x1021氮原子/立方公分氮濃度的第二區域1316B。在一實施例中，類似於圖11B所揭示那個，該氮化氧化物穿隧層1316的第一和第二區域各包括大約不大於該穿隧層厚度的25%。
該多層電荷捕獲層1314包含接近該穿隧層1316之含氮化物的至少一富氧第一層1314A及位在該富氧第一層上方的貧氧第二層 1314B。大體上，該貧氧第二層1314B包含一富矽又貧氧氮化物層且包含分佈於該多層電荷捕獲層1314內的多數電荷陷阱，而該富氧第一層1314A包含一富氧氮化物或氮氧化矽且相對於該貧氧第二層係富氧的，以降低其中的電荷陷阱數量。富氧係意謂著在該含氧第一層1314A內的氧濃度係從大約15至40%，而在該貧氧第二層1314B內的氧濃度係小於5%。
在一些實施例中，例如圖13B所示那個，該多層電荷儲存層1314進一步包含至少一薄的中間或抗穿隧層1314C，內含例如一氧化物之介電層以將該貧氧第二層1314B與該富氧第一層1314A分開。如上所述地，該抗穿隧層1314C實際上降低在程式化期間所累積於該貧氧第二層1314B界面處之電子電荷穿隧至該富氧第一層1314A的可能性。
如同上述實施例，該富氧第一層1314A及該貧氧第二層1314B中任一者或兩者可包含氮化矽或氮氧化矽，並可例如經由包含氧化亞氮/氨及二氯矽烷/氨氣體混合物之化學氣相沉積製程，以量身定製之比值和流速來提供一富矽又富氧之氮氧化物層而形成之。該多層電荷儲存結構之貧氧第二層係接著形成於該中間氧化物層上。該貧氧第二層1314B具有不同於該底部富氧第一層1314A那個之氧、氮及/或矽化學計量組成成分，也可經由一化學氣相沉積製程，使用包含二氯矽烷/氨及氧化亞氮/氨氣體混合物之製程氣體，以量身定製之比值和流速來提供一富矽又貧氧之頂部氮化物層而形成或沉積之。
在包含一含氧化物之中間或抗穿隧層1314C之那些實施例中，該抗穿隧層可使用基氧化作用來氧化該富氧第一層1314A至一所選深度而形成之。基氧化作用可在例如1000-1100℃溫度下使用一單晶圓工具 或在800-900℃溫度下使用一批次反應器工具來執行之。一氫氣和氧氣混合物可在300-500托耳壓力下運用於一批次製程或在10-15托耳壓力下使用一單一氣相工具，使用一單晶圓工具則持續1-2分鐘時間，或者，使用一批次製程則持續30分鐘-1小時時間。
該富氧第一層1314A之合適厚度可從大約30埃至大約130埃(有一些變異值，例如，±10埃)，其中，大約5-20埃厚度可經由基氧化作用來消耗以形成該抗穿隧層1314C。在一些實施例中，該貧氧第二層1314B可形成高達130埃厚，其中，30-70埃厚度可經由基氧化作用來消耗以形成該阻擋層1318。在一些實施例中，該富氧第一層1314A和該貧氧第二層1314B之厚度比值係大約1：1，然而其它比值也是可行的。
該阻擋層1318包括一較沉積時相對地更密集之高溫氧化物(HTO)。一密集高溫氧化物具有一較低終端氫或氫氧鍵分數。例如，自一高溫氧化物中移除該氫或水具有增加該薄膜密度並改善該高溫氧化物品質的效應。該較高品質氧化物使該層在厚度上可被縮放。在一實施例中，沉積時之氫濃度係大於2.5x1020原子/立分公分且在該密集薄膜中降低至小於8.0x1019原子/立分公分。在一示範性實施例中，包括一密集高溫氧化物之阻擋層1318的厚度在沉積時係介於2.5奈米至10.0奈米之間，且因密集化作用而使各處更薄上10%至30%。
在一替代性實施例中，進一步改變該阻擋層1318以整合氮。在一這類實施例中，該氮係以橫跨該阻擋層1318厚度的氧化物-氮化物-氧化物堆疊形式進行整合。取代該傳統純氧阻檔層之這類三明治結構有利地降低該通道區域1302及控制閘極1320間之整個堆疊的有效氧化物厚度並 致能調整傳導帶位移以降低載子回流。該氧化物-氮化物-氧化物堆疊阻擋層1318接著可與該氮化氧化物穿隧層1316及包括一富氧第一層1314A、一貧氧第二層1314B和一抗穿隧層1314C之分離式多層電荷捕獲層1314進行整合。
在圖14A及14B所示之另一實施例中，該記憶體元件可包含由位在連接該記憶體元件之源極區域和汲極區域之基板上之一表面上方的半導體材料薄膜所形成之奈米線通道區域。奈米線通道區域係意謂著在一結晶矽材料薄條帶內所形成之傳導通道區域，具有最大剖面尺寸約為10奈米(nm)或更小，且較佳地，大約小於6奈米。選擇性地，該通道區域可被形成以相對於該通道一長軸具有<100>表面結晶方位。
參考至圖14A，該記憶體元件1400包含形成自一基板1406上之一表面上或上方的半導體材料薄膜或薄層並連接該記憶體元件之源極區域1408和汲極區域1410之水平奈米線通道區域1402。在所示實施例中，該元件具有一繞式閘極(GAA)結構，其中，該奈米通道區域1402之所有側被該元件之閘極1412所封閉。該閘極1412(自源極至汲極方向進行估測)之厚度決定該元件之有效通道長度。如同上述實施例，該奈米線通道區域1402可包括多晶矽或再結晶多晶矽以形成一單結晶通道區域。選擇性地，在該通道區域1402包含一單結晶矽所在處，該通道區域可被形成以相對於該通道區域一長軸具有<100>表面結晶方位。
根據本揭示，圖14A之非平面式多閘極記憶體元件1400可包含一分離式電荷捕獲層、一氮化氧化物穿隧層和一密集阻擋層。圖14B係圖14A之非平面式多閘極元件之一部分剖面圖，包含一部分基板1406、 奈米線通道區域1402及該閘極1412。參考至圖14B，該閘極1412包含一氮化氧化物穿隧層1414、一多層電荷捕獲層1416、一密集阻擋層1418。該閘極1412進一步包含位在該阻擋層上方以形成該記憶體元件1400之控制閘極之閘極層1420。該閘極層1420可包括一沉積金屬或一摻雜多晶矽。
在例如所示那個之某些實施例中，該穿隧層1414係一氮化氧化物穿隧層1414，包含接近該通道區域1402處之具有一大約小於5x1021氮原子/立方公分氮濃度的第一區域1414A及接近該多層電荷捕獲層1416處之具有至少5x1021氮原子/立方公分氮濃度的第二區域1414B。在一實施例中，類似於圖11B所揭示那個，該氮化氧化物穿隧層1414的第一和第二區域各包括大約不大於該穿隧層厚度的25%。
該多層電荷捕獲層1416包含較接近該穿隧層1414之含氮化物的至少一薄的富氧第一層1416A和位在該富氧第一層上方之外部貧氧第二層1416B。大體上，該貧氧第二層1416B包括一富矽又貧氧氮化物層並包含散佈於該多層電荷捕獲層1416內之多數電荷陷阱，而該富氧第一層1416A包括一富氧氮化物或氮氧化矽層且相對於該貧氧第二層係富氧的，以減少其中之電荷陷阱數量。富氧係意謂著在該富氧第一層1416A內的氧濃度係從大約15至40%，而在該貧氧第二層1416B內的氧濃度係小於5%。
在一些實施例中，如同圖14B所示那個，該多層電荷捕獲層1416進一步包含至少一薄的中間或抗穿隧層1416C，內含例如一氧化物之介電層以將該貧氧第二層1416B與該富氧第一層1416A分開。如上所述地，該抗穿隧層1416C實際上降低程式化期間所累積於該貧氧第二層1416B界面處之電子電荷穿隧至該富氧第一層1416A之可能性。
如同上述實施例，該富氧第一層1416A和該貧氧第二層1416B中任一者或兩者可包括氮化矽或氮氧化矽，並可例如經由包含氧化亞氮/氨及二氯矽烷/氨氣體混合物之化學氣相沉積製程，以量身定製之比值和流速來提供一富矽又富氧之氮氧化物層而形成之。該多層電荷儲存結構之貧氧第二層接著係形成於該中間氧化物層上。該貧氧第二層1416B具有不同於該富氧第一層1416A那個之氧、氮及/或矽化學計量組成成分，也可經由一化學氣相沉積製程，使用包含二氯矽烷/氨及氧化亞氮/氨氣體混合物之製程氣體，以量身定製之比值和流速來提供一富矽又貧氧之頂部氮化物層而形成或沉積之。
在包含一含氧化物之中間或抗穿隧層1416C之那些實施例中，該抗穿隧層可使用基氧化作用來氧化該富氧第一層1416A至一所選深度而形成之。基氧化作用可在例如1000-1100℃溫度下使用一單晶圓工具或在800-900攝氏度溫度下使用一批次反應器工具來執行之。一氫氣和氧氣混合物可在300-500托耳壓力下運用於一批次製程或在10-15托耳壓力下使用一單一氣相工具，使用一單晶圓工具則持續1-2分鐘時間，或者，使用一批次製程則持續30分鐘-1小時時間。
該富氧第一層1416A之合適厚度可從大約30埃至大約130埃(具有一些變異值，例如，±10埃)，其中，大約5-20埃厚度可經由基氧化作用來消耗以形成該抗穿隧層1416C。該貧氧第二層1416B之合適厚度至少為30埃。在某些實施例中，該貧氧第二層1416B可形成高達130埃厚，其中，30-70埃厚度可經由基氧化作用來消耗以形成該阻擋層1418。在一些實施例中，富氧第一層1416A和該貧氧第二層1416B之厚度比值係大約1：1， 然而其它比值也是可行的。
該阻擋層1418包括一較沉積時相對地更密集之高溫氧化物(HTO)。一密集高溫氧化物具有一較低終端氫或氫氧鍵分數。例如，自一高溫氧化物中移除該氫或水具有增加該薄膜密度並改善該高溫氧化物品質的效應。該較高品質氧化物使該層在厚度上可被縮放。在一實施例中，沉積時之氫濃度係大於2.5x1020原子/立分公分且在該密集薄膜中降低至小於8.0x1019原子/立分公分。在一示範性實施例中，包括一密集高溫氧化物之阻擋層1418的厚度在沉積時係介於2.5奈米至10.0奈米之間，且因密集化作用而使各處更薄上10%至30%。
在一替代性實施例中，進一步改變該阻擋層1418以整合氮。在一這類實施例中，該氮係以橫跨該阻擋層1418厚度的氧化物-氮化物-氧化物堆疊形式進行整合。取代該傳統純氧阻檔層之這類三明治結構有利地降低該通道區域1402及閘極層1420間之整個堆疊的有效氧化物厚度並致能調整傳導帶位移以降低載子回流。該氧化物-氮化物-氧化物堆疊阻擋層1418接著可與該氮化氧化物穿隧層1414及包括一富氧第一層1416A、一貧氧第二層1416B和一抗穿隧層1416C之分離式多層電荷捕獲層1416進行整合。
圖14C說明圖14A中安排成位元成本可調或BiCS架構1422之非平面式多閘極元件1400垂直串之剖面圖。該架構1422由一非平面式多閘極元件1400垂直串或堆疊所構成，其中，每一個元件或單元包含位在該基板1406上方並連接該記憶體元件之源極區域和汲極區域(未顯示於圖形中)之通道區域1402，具有一繞式閘極(GAA)結構，其中，該奈米線通道區 域1402所有側係由一閘極區域1412所封閉。相較於一簡單層堆疊，該BiCS架構減少關鍵性微影成像步驟數，使得每一記憶體位元成本下降。
在另一實施例中，該記憶體元件係或包含一非平面式元件，內含由一基板上之一些傳導半導體層上方或之處凸出的半導體材料內或之中所形成之一垂直奈米線通道。在圖15A切面所示之本實施例一版本中，該記憶體元件1500包括由連接該元件之源極區域1504和汲極區域1506之半導體材料圓柱體中所形成之垂直奈米線通道區域1502。該通道區域1502係由一穿隧層1508、一多層電荷捕獲層1510、一阻擋層1512及位於該阻擋層上方以形成該記憶體元件1500之控制閘極的閘極層1514所環繞。該通道區域1502可包含在一實際上實心半導體材料圓柱體外層內之環狀區域，或可包含形成於一介電填充材料圓柱體上方之環狀層。如同上述水平奈米線，該通道區域1502可包括用以形成一單結晶通道區域之多晶矽或再結晶多晶矽。選擇性地，在該通道區域1502包含一結晶矽所在處，該通道可被形成以相對於該通道一長軸具有<100>表面結晶方位。
在一些實施例中，例如圖15B所示那個，該穿隧層1508係一氮化氧化物穿隧層，包含接近該通道區域1502處之具有一大約小於5x1021氮原子/立方公分氮濃度的第一區域1508A及接近該多層電荷捕獲層1510處之具有至少5x1021氮原子/立方公分氮濃度的第二區域1508B。在一實施例中，類似於圖11B所揭示那個，該氮化氧化物穿隧層1508的第一和第二區域各包括大約不大於該穿隧層厚度的25%。
該多層電荷捕獲層1510係一分離式多層電荷捕獲層，進一步包含較接近該穿隧層1508之含氮化物的至少一薄的富氧第一層1510A和 位在該富氧第一層上方之外部貧氧第二層1510B。大體上，該貧氧第二層1510B包括一富矽又貧氧氮化物層並包含散佈於該多層電荷捕獲層1510內之多數電荷陷阱，而該富氧第一層1510A包括一富氧氮化物或氮氧化矽層且相對於該貧氧第二層係富氧的，以減少其中之電荷陷阱數量。富氧係意謂著在該富氧第一層1510A內的氧濃度係從大約15至40%，而在該貧氧第二層1510B內的氧濃度係小於5%。
在一些實施例中，如圖15B所示那個，該分離式多層電荷捕獲層1510進一步包含至少一薄的中間或抗穿隧層1510C，內含例如一氧化物之介電層以將該貧氧第二層1510B與該富氧第一層1510A分開。如上所述地，該抗穿隧層1510C實際上降低程式化期間所累積於該貧氧第二層1510B界面處之電子電荷穿隧至該富氧第一層1510A之可能性。
如同上述實施例，該富氧第一層1510A和該貧氧第二層1510B中任一者或兩者可包括氮化矽或氮氧化矽，並可例如經由包含氧化亞氮/氨及二氯矽烷/氨氣體混合物之化學氣相沉積製程，以量身定製之比值和流速來提供一富矽又富氧之氮氧化物層而形成之。該多層電荷儲存結構之貧氧第二層接著係形成於該中間氧化物層上。該貧氧第二層1510B具有不同於該富氧第一層1510A那個之氧、氮及/或矽化學計量組成成分，也可經由一化學氣相沉積製程，使用包含二氯矽烷/氨及氧化亞氮/氨氣體混合物之製程氣體，以量身定製之比值和流速來提供一富矽又貧氧之頂部氮化物層而形成或沉積之。
在包含一含氧化物之中間或抗穿隧層1510C之那些實施例中，該抗穿隧層可使用基氧化作用來氧化該富氧第一層1510A至一所選深 度而形成之。基氧化作用可在例如1000-1100℃溫度下使用一單晶圓工具或在800-900攝氏度溫度下使用一批次反應器工具來執行之。一氫氣和氧氣混合物可在300-500托耳壓力下運用於一批次製程或在10-15托耳壓力下使用單一氣相工具，使用一單晶圓工具則持續1-2分鐘時間，或者，使用一批次製程則持續30分鐘-1小時時間。
該富氧第一層1510A之合適厚度可從大約30埃至大約130埃(具有一些變異值，例如，±10埃)，其中，大約5-20埃厚度可經由基氧化作用來消耗以形成該抗穿隧層1510C。該貧氧第二層1510B之合適厚度至少為30埃。在某些實施例中，該貧氧第二層1510B可形成高達130埃厚，其中，30-70埃厚度可經由基氧化作用來消耗以形成該阻擋層1512。在一些實施例中，富氧第一層1510A和該貧氧第二層1510B之厚度比值係大約1：1，然而其它比值也是可行的。
該阻擋層1512包括一較沉積時相對地更密集之高溫氧化物(HTO)。一密集高溫氧化物具有一較低終端氫或氫氣鍵分數。例如，自一高溫氧化物中移除該氫或水具有增加該薄膜密度並改善該高溫氧化物品質的效應。該較高品質氧化物使該層在厚度上可被縮放。在一實施例中，沉積時之氫濃度係大於2.5x1020原子/立分公分且在該密集薄膜中降低至小於8.0x1019原子/立分公分。在一示範性實施例中，包括一密集高溫氧化物之阻擋層1512的厚度在沉積時係介於2.5奈米至10.0奈米之間，且因密集化作用而使各處更薄上10%至30%。
在一替代性實施例中，進一步改變該阻擋層1512以整合氮。在一這類實施例中，該氮係以橫跨該阻擋層1512厚度的氧化物-氮化物 -氧化物堆疊形式進行整合。取代該傳統純氧阻檔層之這類三明治結構有利地降低該通道區域1502及閘極層1514間之整個堆疊的有效氧化物厚度並致能調整傳導帶位移以降低載子回流。該氧化物-氮化物-氧化物堆疊阻擋層1512接著可與該氮化氧化物穿隧層1508及包括一富氧第一層1510A、一貧氧第二層1510B和一抗穿隧層1510C之分離式多層電荷捕獲層1510進行整合。
圖15A之記憶體元件1500不是使用一閘極優先就是使用閘極後製方案來製造之。圖16A-F說明用於製造圖15A之非平面式多閘極元件的閘極優先方案。圖17A-F說明用於製造圖15A之非平面式多閘極元件的閘極後製方案。
參考至圖16A，在一閘極優先方案中，一第一或下方介電層1602係形成於一基板1606內，例如一源極區域或一汲極區域的第一摻雜擴散區域1604上方。一閘極層1608係沉積於該第一介電層1602上方以形成該元件之控制閘極，且一第二或上方介電層1610形成於其上方。如同上述實施例，該第一和第二介電層1602、1610可經由化學氣相沉積製程、基氧化製程來沉積，或經由氧化一部分下層或下方基板而形成之。該閘極層1608可包括經由化學氣相沉積製程所沉積之金屬或摻雜多晶矽。大體上，該閘極層1608之厚度約為40-110埃，且該第一和第二介電層1602、1610約為20-80埃。
參考至圖16B，一第一開口1612係蝕刻穿透該第二介電層1610、該閘極層1608和該第一介電層1602，到達該基板1606內之擴散區域1604。接著，阻擋層1614、多層電荷捕獲層1616和穿隧層1618各層係接著 沉積於該開口中，並將該上方介電層1610之表面平坦化以產生圖16C所示之中間結構。
如同上述實施例，該阻擋層1614可為一密集阻擋層，包括較沉積時相對地更密集且具有一較低終端氫或氫氧鍵分數之密集高溫氧化物。
雖未顯示，但會了解到如同上述實施例，該多層電荷捕獲層1616可包含一分離式多層電荷捕獲層，包括較接近或沉積於該密集阻擋層1614上之一外部貧氧第二層及沉積或形成於該貧氧第二層上之一內部富氧第一層。大體上，該貧氧第二層包括一富矽又貧氧之氮化物層，並包括散佈於多個電荷捕獲層之多數電荷陷阱，而該富氧第一層包括一富氧氮化物或氮氧化矽，且相對於該頂部電荷捕獲層係富氧的，以減少其中之電荷陷阱數量。在一些實施例中，該多層電荷捕獲層1616係一分離式多層電荷捕獲層，進一步內含至少一薄的中間或抗穿隧層，該薄層包括例如一氧化物之介電質以將該外部貧氧第二層與該內部富氧第一層分開。
進一步會了解到該穿隧層1618係一氮化氧化物穿隧層，並可包含具有大約小於約5x1021氮原子/立方公分氮濃度的第一區域，位於接近該多層電荷捕獲層1616處之具有至少5x1021氮原子/立方公分氮濃度的第二區域1116B的上方。
接著，參考至圖16D，一第二或通道開口1620係異向性地蝕刻穿透穿隧層1618、多層電荷捕獲層1616及阻擋層1614而露出該基板1606內的一部分擴散區域1604。參考至圖16E，一半導體材料1622係沉積於該通道開口中，以於其中形成一垂直通道1624。該垂直通道1624可包含 在一實際上實心半導體材料圓柱體外層內之環狀區域，或如圖16E所示地，可包含環繞一填充材料1626圓柱體之獨立半導體材料層1622。
參考至圖16F，將該上方介電層1610表面平坦化，且包含形成於其中之例如一源極區域或一汲極區域之第二摻雜擴散區域1630的半導體材料層1628沉積於該上方介電層上方以形成所示元件。
參考至圖17A，在一閘極後製方案中，例如一氧化物之介電層1702係形成於一基板1706表面上之犧牲層1704上方，一開口蝕刻穿透該介電和犧牲層並於其中形成一垂直通道1708。如同上述實施例，該垂直通道1708可包含在例如多晶矽或單結晶矽之實際上實心半導體材料1710圓柱體外層內之環狀區域，或可包含環繞一介電填充材料(未顯示)圓柱體之獨立半導體材料層。該介電層1702可包括能夠電性隔離該記憶體元件1500中接著形成之閘極層與一上方電性作用層或另一記憶體元件之例如氧化矽的任何合適介電材料。該犧牲層1704可包括相對於該介電層1702、基板1706和垂直通道1708之材料可具有高選擇性來蝕刻或移除之任何合適材料。
參考至圖17B，一第二開口1712係蝕刻穿透介電及犧牲層1702、1704，到達該基板1706，且該犧牲層1704至少部分被蝕刻或移除。該犧牲層1704可包括相對於該介電層1702、基板1706和垂直通道區域1708之材料可具有高選擇性來蝕刻或移除之任何合適材料。在一實施例中，該犧牲層1704包括可經由緩衝式氧化物蝕刻技術(BOE蝕刻技術)來移除。
參考至圖17C及17D，包括一氮化氧化物之穿隧層1714A-B、一多層電荷捕獲層1716A-C及一阻擋層1718各層係依序沉積於該開口中，且將該介電層1702表面平坦化以產生圖17C所示之中間結構。如 同上述實施例，該阻擋層1718可為一密集阻擋層，包括較沉積時相對地更密集且具有一較低終端氫或氫氧鍵分數之密集高溫氧化物。
在一些實施例中，例如圖17D所示那個，該氮化氧化物穿隧層包含接近該半導體材料1710處之具有大約小於約5x1021氮原子/立方公分氮濃度的第一區域1714A及接近該多層電荷捕獲層1716A-C處之具有至少5x1021氮原子/立方公分氮濃度的第二區域1714B。
該多層電荷捕獲層1716A-C係一分離式多層電荷捕獲層，內含最接近該穿隧氧化物層1714之至少一內部富氧第一層1716A及一外部貧氧第二層1716B。選擇性地，該第一和第二電荷捕獲層可由一中間氧化物或抗穿隧層1716C所分開。
接著，一閘極層1722被沉積至該第二開口1712中，並將該上方介電層1702表面平坦化以產生圖17E所示之中間結構。如同上述實施例，該閘極層1722可包括一沉積金屬或一摻雜多晶矽。最後，一開口1724係蝕刻穿透該閘極層1722以形成各記憶體元件1726A和1726B之控制閘。
因此，一非揮發性電荷捕獲記憶體元件之製造方法已被揭示。根據本發明一實施例，一基板係在一叢集工具之第一製程腔室內承受一第一基氧化製程以形成一第一介電層。一電荷捕獲層可接著在該叢集工具之第二製程腔室內沉積於該第一介電層上方。在一實施例中，該電荷捕獲層接著係在該叢集工具之第一製程腔室內承受一第二基氧化製程以在該電荷捕獲層上方形成一第二介電層。藉由在一叢集工具內形成一氧化物-氮化物-氧化物(ONO)堆疊所有各層，各層間之界面損毀可被降低。因此，根據本發明一實施例，一氧化物-氮化物-氧化物堆疊係以一次操作製造於叢集 工具內，用以在該氧化物-氮化物-氧化物堆疊各層間保留一原始界面。在一特定實施例中，該叢集工具係一單晶圓叢集工具。
500‧‧‧半導體-氧化物-氮化物-氧化物-半導體型元件
502‧‧‧半導體-氧化物-氮化物-氧化物-半導體閘極堆疊
504‧‧‧氧化物-氮化物-氧化物堆疊
508‧‧‧基板
510‧‧‧源極和汲極區域
512‧‧‧通道區域
513‧‧‧界面
514‧‧‧閘極層
516‧‧‧穿隧層
517‧‧‧中心線
518A‧‧‧底部氮氧化物層
518B‧‧‧頂部氮氧化物層
520‧‧‧阻擋層
525‧‧‧閘極帽蓋層

Claims (20)

  1. 一種製造非揮發性電荷捕獲記憶體元件之方法，包括：在基板中形成通道區域，該通道區域電性連接該基板中的源極區域和汲極區域，其中該通道區域包括多晶矽；在該基板上的該通道區域上方形成穿隧層，其中形成該穿隧層包括氧化該基板以形成氧化物薄膜並氮化該氧化物薄膜；形成多層電荷捕獲層，該多層電荷捕獲層包含在該穿隧層上的富氧的第一層和在該第一層上方的貧氧的第二層；及在該多層電荷捕獲層上形成阻擋層，其中形成該多層電荷捕獲層進一步包括形成抗穿隧層，該抗穿隧層包括分開該第一層與該第二層的氧化物。
  2. 如申請專利範圍第1項之方法，其中形成該通道區域包括再結晶該多晶矽。
  3. 如申請專利範圍第1項之方法，進一步包括利用氧化回火來密集化該阻擋層，其中該氧化回火氧化接近該阻擋層的該多層電荷捕獲層中貧氧的該第二層的一部分。
  4. 如申請專利範圍第1項之方法，其中形成該穿隧層進一步包括藉由將該基板曝露於氧氣而再氧化該氮化氧化物薄膜。
  5. 如申請專利範圍第4項之方法，其中形成該穿隧層進一步包括藉由將該基板曝露於氧化氮而再氮化該再氧化之氮化氧化物薄膜。
  6. 如申請專利範圍第1項之方法，其中該多層電荷捕獲層的該第一層和該第二層中的至少一者包括氮氧化物。
  7. 一種製造非揮發性電荷捕獲記憶體元件之方法，包括：在基板中形成通道區域；在該通道區域上方形成穿隧層，其中形成該穿隧層包括氧化該基板的表面以形成氧化物薄膜並氮化該氧化物薄膜；以及在該穿隧層上形成多層電荷捕獲層，該多層電荷捕獲層包括富氧的第一層、貧氧的第二層和包括分開該第一層與該第二層之氧化物之抗穿隧層。
  8. 如申請專利範圍第7項之方法，進一步包括在該多層電荷捕獲層上形成阻擋層。
  9. 如申請專利範圍第8項之方法，進一步包括利用氧化回火來密集化該阻擋層，其中該氧化回火氧化接近該阻擋層的該多層電荷捕獲層中貧氧的該第二層的至少一部分。
  10. 如申請專利範圍第7項之方法，其中該通道區域包括多晶矽。
  11. 如申請專利範圍第10項之方法，其中形成該通道區域包括再結晶該多晶矽。
  12. 如申請專利範圍第7項之方法，其中形成該穿隧層進一步包括藉由將該基板曝露於氧氣而再氧化該氮化氧化物薄膜。
  13. 如申請專利範圍第12項之方法，其中形成該穿隧層進一步包括藉由將該基板曝露於氧化氮而再氮化該再氧化之氮化氧化物薄膜。
  14. 如申請專利範圍第7項之方法，其中該多層電荷捕獲層的該第一層和該第二層中的至少一者包括氮氧化物。
  15. 一種非揮發性電荷捕獲記憶體元件，包括：含矽之通道區域； 位在該通道區域上方之穿隧層；多層電荷捕獲層，其位在該穿隧層上方且包括富氧的第一層和貧氧的第二層，其中該多層電荷捕獲層包括抗穿隧層，該抗穿隧層包括分開該第一層與該第二層之氧化物；及阻擋層，其位在該多層電荷捕獲層上方，其中該穿隧層包括氮化氧化物並包含接近該通道區域之第一區域，該第一區域具有低於接近該多層電荷捕獲層之第二區域之氮濃度。
  16. 如申請專利範圍第15項之記憶體元件，其中該通道區域包括多晶矽。
  17. 如申請專利範圍第15項之記憶體元件，其中該多層電荷捕獲層係分離式多層電荷捕獲層，該分離式多層電荷捕獲層進一步內含具有分開該第一層與該第二層之氧化物的抗穿隧層。
  18. 如申請專利範圍第17項之記憶體元件，其中該通道區域包括再結晶多晶矽。
  19. 如申請專利範圍第16項之記憶體元件，其中該通道區域包括位在基板的表面上方且電性連接形成於該基板中的源極區域和汲極區域的半導體材料凸出物。
  20. 如申請專利範圍第16項之記憶體元件，其中該通道區域包括垂直通道，該垂直通道由形成於基板的表面上之第一擴散區域延伸至形成於該基板的該表面上方之第二擴散區域的半導體材料凸出物所形成，該垂直通道電性連接該第一擴散區域至該第二擴散區域。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6420614B2 (ja) * 2014-09-30 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10256288B2 (en) * 2015-10-20 2019-04-09 National Institute Of Advanced Industrial Science And Technology Nonvolatile memory device
US10468295B2 (en) * 2016-12-05 2019-11-05 GlobalWafers Co. Ltd. High resistivity silicon-on-insulator structure and method of manufacture thereof
JP2018157035A (ja) * 2017-03-16 2018-10-04 東芝メモリ株式会社 半導体装置、およびその製造方法
CN109003879B (zh) * 2017-06-06 2021-03-19 中芯国际集成电路制造(上海)有限公司 栅介质层的形成方法
CN110838496B (zh) * 2018-08-17 2023-04-07 旺宏电子股份有限公司 存储器元件及其制造方法
CN109346528B (zh) * 2018-09-27 2022-03-29 上海华力微电子有限公司 闪存结构及对应的编程、擦除和读取方法
KR102653530B1 (ko) * 2018-12-27 2024-04-02 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
WO2021026283A1 (en) * 2019-08-07 2021-02-11 Applied Materials, Inc. Modified stacks for 3d nand
CN111403396B (zh) * 2020-01-14 2021-11-23 长江存储科技有限责任公司 包括具有经调节的氮重量百分比的隧穿层的沟道结构及其形成方法
TWI812974B (zh) * 2020-09-04 2023-08-21 日商鎧俠股份有限公司 半導體記憶裝置
JP2022043897A (ja) 2020-09-04 2022-03-16 キオクシア株式会社 半導体記憶装置
CN114300471A (zh) * 2021-12-30 2022-04-08 长江存储科技有限责任公司 三维存储器及其制作方法
US20240266414A1 (en) * 2023-02-07 2024-08-08 Applied Materials, Inc. Multi-vt integration scheme for semiconductor devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4667217A (en) * 1985-04-19 1987-05-19 Ncr Corporation Two bit vertically/horizontally integrated memory cell
US6469343B1 (en) * 1998-04-02 2002-10-22 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
KR100501457B1 (ko) * 2003-02-04 2005-07-18 동부아남반도체 주식회사 양자 트랩 디바이스를 위한 에스오엔오엔오에스 구조를 갖는 반도체 소자
KR100885910B1 (ko) * 2003-04-30 2009-02-26 삼성전자주식회사 게이트 적층물에 ｏｈａ막을 구비하는 비 휘발성 반도체메모리 장치 및 그 제조방법
KR100697291B1 (ko) * 2005-09-15 2007-03-20 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그 제조방법
US8680601B2 (en) * 2007-05-25 2014-03-25 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a deuterated layer in a multi-layer charge-trapping region
US8614124B2 (en) * 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US20110018053A1 (en) * 2007-12-07 2011-01-27 Agency For Science, Technology And Research Memory cell and methods of manufacturing thereof
US8163660B2 (en) * 2008-05-15 2012-04-24 Cypress Semiconductor Corporation SONOS type stacks for nonvolatile change trap memory devices and methods to form the same
JP5172920B2 (ja) * 2010-09-16 2013-03-27 株式会社東芝 不揮発性半導体記憶装置
WO2013148112A1 (en) * 2012-03-27 2013-10-03 Cypress Semiconductor Corporation Sonos stack with split nitride memory layer

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