JP2002050704A - メモリ素子およびその製造方法並びに集積回路 - Google Patents
メモリ素子およびその製造方法並びに集積回路Info
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Abstract
(57)【要約】
【課題】 データを正確に読み出すことが可能なメモリ
素子およびその製造方法並びに集積回路を提供する。 【解決手段】 伝導領域１３および蓄積領域１６を挟ん
で、第２の制御電極１８とほぼ対向するように第１の制
御電極１１が配設されている。「データの読み出し」時
には、第１の制御電極１１に対して電位が印加される。
「データの読み出し」時において、伝導領域１３〜蓄積
領域１６間における電位変化が抑制されるため、意図し
ない情報の書き込みや消去を抑制し、書き込まれた情報
を正確に読み出すことができる。
素子およびその製造方法並びに集積回路を提供する。 【解決手段】 伝導領域１３および蓄積領域１６を挟ん
で、第２の制御電極１８とほぼ対向するように第１の制
御電極１１が配設されている。「データの読み出し」時
には、第１の制御電極１１に対して電位が印加される。
「データの読み出し」時において、伝導領域１３〜蓄積
領域１６間における電位変化が抑制されるため、意図し
ない情報の書き込みや消去を抑制し、書き込まれた情報
を正確に読み出すことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、伝導領域から遷移
された電荷を蓄積領域に蓄積することによりデータを保
持するメモリ素子およびその製造方法並びにそれを集積
した集積回路に関する。
された電荷を蓄積領域に蓄積することによりデータを保
持するメモリ素子およびその製造方法並びにそれを集積
した集積回路に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（Electric Erasable-Prog
rammable Read Only Memory ）やフラッシュメモリなど
に代表される従来のメモリ素子は、１のゲート電極と、
半導体よりなるソース領域、伝導領域およびドレイン領
域と、ゲート電極と伝導領域との間に絶縁膜を介して配
設された二次元的な広がりを有する蓄積領域とを備えて
いる。このメモリ素子は、量子力学的トンネル効果によ
って伝導領域〜蓄積領域間を電荷が遷移することにより
動作する。すなわち、伝導領域から蓄積領域に遷移した
電荷が蓄積領域内に蓄積されることによりデータの書き
込みが行われ、一方、蓄積領域内に蓄積されていた電荷
が伝導領域に遷移することによりデータの消去が行われ
る。データの読み出しは、ゲート電極の電位に対する伝
導領域の伝導度およびその内部を流れる電流量を測定す
ることにより行われる。上記したメモリ素子の一連の機
能（データの書き込み、消去および読み出し等）は、１
のゲート電極に対して、上記の各機能に対応した所定の
値の電位が印加されることにより実行可能となる。
rammable Read Only Memory ）やフラッシュメモリなど
に代表される従来のメモリ素子は、１のゲート電極と、
半導体よりなるソース領域、伝導領域およびドレイン領
域と、ゲート電極と伝導領域との間に絶縁膜を介して配
設された二次元的な広がりを有する蓄積領域とを備えて
いる。このメモリ素子は、量子力学的トンネル効果によ
って伝導領域〜蓄積領域間を電荷が遷移することにより
動作する。すなわち、伝導領域から蓄積領域に遷移した
電荷が蓄積領域内に蓄積されることによりデータの書き
込みが行われ、一方、蓄積領域内に蓄積されていた電荷
が伝導領域に遷移することによりデータの消去が行われ
る。データの読み出しは、ゲート電極の電位に対する伝
導領域の伝導度およびその内部を流れる電流量を測定す
ることにより行われる。上記したメモリ素子の一連の機
能（データの書き込み、消去および読み出し等）は、１
のゲート電極に対して、上記の各機能に対応した所定の
値の電位が印加されることにより実行可能となる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
メモリ素子では、１のゲート電極に対する電位印加によ
りメモリ素子を動作させているため、以下のような不具
合が生じるという問題があった。すなわち、例えば、デ
ータの読み出し時において、１のゲート電極に対して電
位が印加されると、このときの電位印加の作用により伝
導領域〜蓄積領域間の電位が変化する。このような場合
には、伝導領域〜蓄積領域間の電位変化に起因して、伝
導領域から蓄積領域に新たに電荷が遷移したり、蓄積領
域内に蓄積されていた電荷の一部が伝導領域に遷移して
しまう。このため、データの読み出し時において、意図
しないデータの書き込みまたは消去が行われてしまい、
書き込まれたデータを正確に読み出すことができない。
メモリ素子では、１のゲート電極に対する電位印加によ
りメモリ素子を動作させているため、以下のような不具
合が生じるという問題があった。すなわち、例えば、デ
ータの読み出し時において、１のゲート電極に対して電
位が印加されると、このときの電位印加の作用により伝
導領域〜蓄積領域間の電位が変化する。このような場合
には、伝導領域〜蓄積領域間の電位変化に起因して、伝
導領域から蓄積領域に新たに電荷が遷移したり、蓄積領
域内に蓄積されていた電荷の一部が伝導領域に遷移して
しまう。このため、データの読み出し時において、意図
しないデータの書き込みまたは消去が行われてしまい、
書き込まれたデータを正確に読み出すことができない。
【０００４】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、データを正確に読み出すことが可能
なメモリ素子およびその製造方法並びに集積回路を提供
することにある。
ので、その目的は、データを正確に読み出すことが可能
なメモリ素子およびその製造方法並びに集積回路を提供
することにある。
【０００５】
【課題を解決するための手段】本発明のメモリ素子は、
絶縁体よりなる下地部と、この下地部の一面またはその
一部に設けられた凹部に配設された第１の制御電極と、
この第１の制御電極に対応するように配設された半導体
よりなる伝導領域と、この伝導領域を挟んで前１の制御
電極の配設領域と反対側の領域に配設された第２の制御
電極と、伝導領域に隣接して配設された第１の不純物領
域と、この第１の不純物領域と離間されると共に伝導領
域に隣接して配設された第２の不純物領域と、第１の制
御電極と伝導領域との間または第２の制御電極と伝導領
域との間のいずれか一方の領域に配設され、伝導領域か
ら遷移された電荷を蓄積する蓄積領域と、この蓄積領域
と伝導領域との間の領域に配設されたトンネル絶縁膜
と、第１の制御電極と伝導領域との間に配設された第１
の制御絶縁膜と、第２の制御電極と伝導領域との間に配
設された第２の制御絶縁膜とを備えるようにしたもので
ある。
絶縁体よりなる下地部と、この下地部の一面またはその
一部に設けられた凹部に配設された第１の制御電極と、
この第１の制御電極に対応するように配設された半導体
よりなる伝導領域と、この伝導領域を挟んで前１の制御
電極の配設領域と反対側の領域に配設された第２の制御
電極と、伝導領域に隣接して配設された第１の不純物領
域と、この第１の不純物領域と離間されると共に伝導領
域に隣接して配設された第２の不純物領域と、第１の制
御電極と伝導領域との間または第２の制御電極と伝導領
域との間のいずれか一方の領域に配設され、伝導領域か
ら遷移された電荷を蓄積する蓄積領域と、この蓄積領域
と伝導領域との間の領域に配設されたトンネル絶縁膜
と、第１の制御電極と伝導領域との間に配設された第１
の制御絶縁膜と、第２の制御電極と伝導領域との間に配
設された第２の制御絶縁膜とを備えるようにしたもので
ある。
【０００６】本発明のメモリ素子では、第１の制御電極
および第２の制御電極のうちの少なくとも一方に対して
電位が印加されることにより、伝導領域〜蓄積領域間を
電荷が遷移し、データの書き込みまたは消去等が行われ
る。また、第１の制御電極および第２の制御電極のうち
の少なくとも一方の電位に対する伝導領域の伝導度およ
びその内部を流れる電流量が測定されることにより、デ
ータの読み出しが行われる。このとき、第１の制御電極
に対して電位が印加された状態においてデータの読み出
しが行われるため、伝導領域〜蓄積領域間における電位
変化が抑制される。
および第２の制御電極のうちの少なくとも一方に対して
電位が印加されることにより、伝導領域〜蓄積領域間を
電荷が遷移し、データの書き込みまたは消去等が行われ
る。また、第１の制御電極および第２の制御電極のうち
の少なくとも一方の電位に対する伝導領域の伝導度およ
びその内部を流れる電流量が測定されることにより、デ
ータの読み出しが行われる。このとき、第１の制御電極
に対して電位が印加された状態においてデータの読み出
しが行われるため、伝導領域〜蓄積領域間における電位
変化が抑制される。
【０００７】本発明のメモリ素子の製造方法は、絶縁体
よりなる下地部上またはその一部に設けられた凹部に第
１の制御電極を形成する工程と、この第１の制御電極に
対応するように半導体よりなる伝導領域を形成する工程
と、この伝導領域を挟んで第１の制御電極の配設領域と
反対側の領域に第２の制御電極を形成する工程と、伝導
領域に隣接するように第１の不純物領域を形成する工程
と、この第１の不純物領域と離間させると共に伝導領域
に隣接するように第２の不純物領域を形成する工程と、
第１の制御電極と伝導領域との間または第２の制御電極
と伝導領域との間のいずれか一方の領域に分散された複
数の微粒子よりなる蓄積領域を形成する工程と、この蓄
積領域と伝導領域との間の領域にトンネル絶縁膜を形成
する工程と、第１の制御電極と伝導領域との間に第１の
制御絶縁膜を形成する工程と、第２の制御電極と伝導領
域との間に第２の制御絶縁膜を形成する工程とを含むよ
うにしたものである。
よりなる下地部上またはその一部に設けられた凹部に第
１の制御電極を形成する工程と、この第１の制御電極に
対応するように半導体よりなる伝導領域を形成する工程
と、この伝導領域を挟んで第１の制御電極の配設領域と
反対側の領域に第２の制御電極を形成する工程と、伝導
領域に隣接するように第１の不純物領域を形成する工程
と、この第１の不純物領域と離間させると共に伝導領域
に隣接するように第２の不純物領域を形成する工程と、
第１の制御電極と伝導領域との間または第２の制御電極
と伝導領域との間のいずれか一方の領域に分散された複
数の微粒子よりなる蓄積領域を形成する工程と、この蓄
積領域と伝導領域との間の領域にトンネル絶縁膜を形成
する工程と、第１の制御電極と伝導領域との間に第１の
制御絶縁膜を形成する工程と、第２の制御電極と伝導領
域との間に第２の制御絶縁膜を形成する工程とを含むよ
うにしたものである。
【０００８】本発明のメモリ素子の製造方法では、伝導
領域および蓄積領域を挟むように、第１の制御電極およ
び第２の制御電極のそれぞれが形成される。
領域および蓄積領域を挟むように、第１の制御電極およ
び第２の制御電極のそれぞれが形成される。
【０００９】本発明の集積回路は、複数のメモリ素子が
集積された集積回路であって、各メモリ素子が、絶縁体
よりなる下地部と、この下地部の一面またはその一部に
設けられた凹部に配設された第１の制御電極と、この第
１の制御電極に対応するように配設された半導体よりな
る伝導領域と、この伝導領域を挟んで第１の制御電極の
配設領域と反対側の領域に配設された第２の制御電極
と、伝導領域に隣接して配設された第１の不純物領域
と、この第１の不純物領域と離間されると共に伝導領域
に隣接して配設された第２の不純物領域と、第１の制御
電極と伝導領域との間または第２の制御電極と伝導領域
との間のいずれか一方の領域に配設され、伝導領域から
遷移された電荷を蓄積する蓄積領域と、この蓄積領域と
伝導領域との間の領域に配設されたトンネル絶縁膜と、
第１の制御電極と伝導領域との間に配設された第１の制
御絶縁膜と、第２の制御電極と伝導領域との間に配設さ
れた第２の制御絶縁膜とを有するようにしたものであ
る。
集積された集積回路であって、各メモリ素子が、絶縁体
よりなる下地部と、この下地部の一面またはその一部に
設けられた凹部に配設された第１の制御電極と、この第
１の制御電極に対応するように配設された半導体よりな
る伝導領域と、この伝導領域を挟んで第１の制御電極の
配設領域と反対側の領域に配設された第２の制御電極
と、伝導領域に隣接して配設された第１の不純物領域
と、この第１の不純物領域と離間されると共に伝導領域
に隣接して配設された第２の不純物領域と、第１の制御
電極と伝導領域との間または第２の制御電極と伝導領域
との間のいずれか一方の領域に配設され、伝導領域から
遷移された電荷を蓄積する蓄積領域と、この蓄積領域と
伝導領域との間の領域に配設されたトンネル絶縁膜と、
第１の制御電極と伝導領域との間に配設された第１の制
御絶縁膜と、第２の制御電極と伝導領域との間に配設さ
れた第２の制御絶縁膜とを有するようにしたものであ
る。
【００１０】本発明の集積回路は、本発明のメモリ素子
を用いたものである。第１の制御電極に対して電位が印
加された状態においてデータの読み出しが行われるた
め、伝導領域〜蓄積領域間における電位変化が抑制され
る。
を用いたものである。第１の制御電極に対して電位が印
加された状態においてデータの読み出しが行われるた
め、伝導領域〜蓄積領域間における電位変化が抑制され
る。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１２】［第１の実施の形態］ ＜メモリ素子の構成＞まず、図１を参照して、本発明の
第１の実施の形態に係るメモリ素子の概略構成について
説明する。本実施の形態に係るメモリ素子は、例えば、
下地部１０と、この下地部１０上に形成されたメモリト
ランジスタ３０と、このメモリトランジスタ３０を覆う
ように形成された保護膜２０とを備えている。
第１の実施の形態に係るメモリ素子の概略構成について
説明する。本実施の形態に係るメモリ素子は、例えば、
下地部１０と、この下地部１０上に形成されたメモリト
ランジスタ３０と、このメモリトランジスタ３０を覆う
ように形成された保護膜２０とを備えている。
【００１３】下地部１０は、例えば、比較的低い耐熱特
性を有する珪酸塩ガラスや石英ガラスなどよりなる基板
１と、この基板１の一面上に順次形成された窒化珪素
（Ｓｉ 3 Ｎ4 ）よりなる絶縁膜２および二酸化珪素（Ｓ
ｉＯ2 ）よりなる絶縁膜３とにより構成されている。絶
縁膜２，３は、バッファ層として機能するものである。
基板１，絶縁膜２，絶縁膜３のそれぞれの厚みは、例え
ば、約０．４ｍｍ，約１００ｎｍ，約１００ｎｍ程度で
ある。なお、基板１は、上記した珪酸塩ガラス等の他、
樹脂を含み、珪酸塩ガラス等と同様に比較的低い耐熱特
性を有する材料、例えばプラスチックなどにより構成さ
れる場合もある。比較的低い耐熱特性を有する材料を基
板１として用いることは、例えば、蓄積領域１６を所定
の構成とすることにより可能となる。この基板１の材質
に関与する蓄積領域１６の構成の詳細については、後述
する。
性を有する珪酸塩ガラスや石英ガラスなどよりなる基板
１と、この基板１の一面上に順次形成された窒化珪素
（Ｓｉ 3 Ｎ4 ）よりなる絶縁膜２および二酸化珪素（Ｓ
ｉＯ2 ）よりなる絶縁膜３とにより構成されている。絶
縁膜２，３は、バッファ層として機能するものである。
基板１，絶縁膜２，絶縁膜３のそれぞれの厚みは、例え
ば、約０．４ｍｍ，約１００ｎｍ，約１００ｎｍ程度で
ある。なお、基板１は、上記した珪酸塩ガラス等の他、
樹脂を含み、珪酸塩ガラス等と同様に比較的低い耐熱特
性を有する材料、例えばプラスチックなどにより構成さ
れる場合もある。比較的低い耐熱特性を有する材料を基
板１として用いることは、例えば、蓄積領域１６を所定
の構成とすることにより可能となる。この基板１の材質
に関与する蓄積領域１６の構成の詳細については、後述
する。
【００１４】保護膜２０は、例えば、窒化珪素または二
酸化珪素よりなるものであり、メモリトランジスタ３０
を外部から保護するためのものである。
酸化珪素よりなるものであり、メモリトランジスタ３０
を外部から保護するためのものである。
【００１５】メモリトランジスタ３０は、下地部１０上
に配設された第１の制御電極１１と、この第１の制御電
極１１を覆うように配設された第１の制御絶縁膜１２
と、この第１の制御絶縁膜１２上に配設された伝導領域
１３と、この伝導領域１３に隣接するように配設された
第１の不純物領域１４ａと、この第１の不純物領域１４
ａと離間されると共に伝導領域１３に隣接するように配
設された第２の不純物領域１４ｂと、伝導領域１３、第
１の不純物領域１４ａおよび第２の不純物領域１４ｂを
覆うように配設されたトンネル絶縁膜１５と、このトン
ネル絶縁膜１５上に配設された複数の半導体微粒子１６
Ｂよりなる蓄積領域１６と、第１の不純物領域１４ａと
接続されたソース電極１９ａと、第２の不純物領域１４
ｂと接続されたドレイン電極１９ｂと、蓄積領域１６等
を覆うように配設された第２の制御絶縁膜１７と、この
第２の制御絶縁膜１７上に形成された第２の制御電極１
８とを備えている。
に配設された第１の制御電極１１と、この第１の制御電
極１１を覆うように配設された第１の制御絶縁膜１２
と、この第１の制御絶縁膜１２上に配設された伝導領域
１３と、この伝導領域１３に隣接するように配設された
第１の不純物領域１４ａと、この第１の不純物領域１４
ａと離間されると共に伝導領域１３に隣接するように配
設された第２の不純物領域１４ｂと、伝導領域１３、第
１の不純物領域１４ａおよび第２の不純物領域１４ｂを
覆うように配設されたトンネル絶縁膜１５と、このトン
ネル絶縁膜１５上に配設された複数の半導体微粒子１６
Ｂよりなる蓄積領域１６と、第１の不純物領域１４ａと
接続されたソース電極１９ａと、第２の不純物領域１４
ｂと接続されたドレイン電極１９ｂと、蓄積領域１６等
を覆うように配設された第２の制御絶縁膜１７と、この
第２の制御絶縁膜１７上に形成された第２の制御電極１
８とを備えている。
【００１６】第２の制御電極１８は、メモリトランジス
タ３０において「ゲート電極」として機能すると共に、
伝導領域１３の伝導度および蓄積領域１６に蓄積される
電荷量を制御するものである。第１の制御電極１１は、
主に、後述する「データの読み出し」時において所定の
電位を印加されることにより、伝導領域１３〜蓄積領域
１６間の電位変化を抑制し、この電位変化に起因する電
荷の移動を抑制するためのものである。この第１の制御
電極１１は、第２の制御電極１８と同様に、伝導領域１
３の伝導度等を制御する機能も有している。第１の制御
電極１１および第２の制御電極１８の双方は、例えば、
不純物の添加により低抵抗化された多結晶シリコン（Ｓ
ｉ）または非晶質（アモルファス）シリコンなどの非単
結晶半導体よりなるものであり、その厚みは、約１００
ｎｍ程度である。上記の不純物は、例えば、ｎ型不純物
としてのリン（Ｐ）などのＶ族元素やｐ型不純物として
のボロン（Ｂ）などのＩＩＩ族元素などである。なお、
第１の制御電極１１および第２の制御電極１８は、上記
した非単結晶半導体の他、低抵抗特性を有する金属、例
えば、タンタル（Ｔａ）、モリブデン（Ｍｏ）、アルミ
ニウム（Ａｌ）、銅（Ｃｕ）またはタングステン（Ｗ）
などにより構成される場合もある。
タ３０において「ゲート電極」として機能すると共に、
伝導領域１３の伝導度および蓄積領域１６に蓄積される
電荷量を制御するものである。第１の制御電極１１は、
主に、後述する「データの読み出し」時において所定の
電位を印加されることにより、伝導領域１３〜蓄積領域
１６間の電位変化を抑制し、この電位変化に起因する電
荷の移動を抑制するためのものである。この第１の制御
電極１１は、第２の制御電極１８と同様に、伝導領域１
３の伝導度等を制御する機能も有している。第１の制御
電極１１および第２の制御電極１８の双方は、例えば、
不純物の添加により低抵抗化された多結晶シリコン（Ｓ
ｉ）または非晶質（アモルファス）シリコンなどの非単
結晶半導体よりなるものであり、その厚みは、約１００
ｎｍ程度である。上記の不純物は、例えば、ｎ型不純物
としてのリン（Ｐ）などのＶ族元素やｐ型不純物として
のボロン（Ｂ）などのＩＩＩ族元素などである。なお、
第１の制御電極１１および第２の制御電極１８は、上記
した非単結晶半導体の他、低抵抗特性を有する金属、例
えば、タンタル（Ｔａ）、モリブデン（Ｍｏ）、アルミ
ニウム（Ａｌ）、銅（Ｃｕ）またはタングステン（Ｗ）
などにより構成される場合もある。
【００１７】伝導領域１３は、電流の流路、すなわち、
第１の不純物領域１４ａ〜第２の不純物領域１４ｂ間に
おける電荷の移動経路として機能するものであり、非単
結晶半導体、例えば多結晶シリコンよりなるものであ
る。伝導領域１３の厚みは、例えば、０．０１μｍ以上
０．１μｍ以下の範囲内となるように設計されており、
具体的には数十ｎｍ程度である。
第１の不純物領域１４ａ〜第２の不純物領域１４ｂ間に
おける電荷の移動経路として機能するものであり、非単
結晶半導体、例えば多結晶シリコンよりなるものであ
る。伝導領域１３の厚みは、例えば、０．０１μｍ以上
０．１μｍ以下の範囲内となるように設計されており、
具体的には数十ｎｍ程度である。
【００１８】第１の不純物領域１４ａは、メモリトラン
ジスタ３０において「ソース領域」として機能するもの
であり、非単結晶半導体、例えば、ｎ型不純物としてリ
ン（Ｐ）などのＶ族元素を添加した多結晶シリコン（ｎ
型半導体）よりなるものである。第２の不純物領域１４
ｂは、メモリトランジスタ３０において「ドレイン領
域」として機能するものであり、例えば、第１の不純物
領域１４ａと同様の材料（ｎ型半導体）よりなるもので
ある。第１の不純物領域１４ａおよび第２の不純物領域
１４ｂの厚みは、例えば、いずれも数十ｎｍ程度であ
る。
ジスタ３０において「ソース領域」として機能するもの
であり、非単結晶半導体、例えば、ｎ型不純物としてリ
ン（Ｐ）などのＶ族元素を添加した多結晶シリコン（ｎ
型半導体）よりなるものである。第２の不純物領域１４
ｂは、メモリトランジスタ３０において「ドレイン領
域」として機能するものであり、例えば、第１の不純物
領域１４ａと同様の材料（ｎ型半導体）よりなるもので
ある。第１の不純物領域１４ａおよび第２の不純物領域
１４ｂの厚みは、例えば、いずれも数十ｎｍ程度であ
る。
【００１９】すなわち、このメモリトランジスタ３０
は、例えば、ｎ型チャネル構造を有するものである。な
お、伝導領域１３、第１の不純物領域１４ａおよび第２
の不純物領域１４ｂのそれぞれは、上記した多結晶シリ
コンの他、例えば非晶質シリコンにより構成される場合
もある。
は、例えば、ｎ型チャネル構造を有するものである。な
お、伝導領域１３、第１の不純物領域１４ａおよび第２
の不純物領域１４ｂのそれぞれは、上記した多結晶シリ
コンの他、例えば非晶質シリコンにより構成される場合
もある。
【００２０】蓄積領域１６は、量子力学的トンネル効果
により遷移された電荷（ここでは電子）を蓄積するため
のものである。この蓄積領域１６は、例えば、シリコン
およびゲルマニウム（Ｇｅ）のうちの少なくとも一方を
含む半導体よりなる分散された複数の微粒子（半導体微
粒子１６Ｂ）により構成されている。なお、蓄積領域１
６を構成する複数の微粒子は、上記した半導体の他、タ
ングステン、銅、アルミニウムまたは金（Ａｕ）などの
金属や窒化珪素などにより構成される場合もある。
により遷移された電荷（ここでは電子）を蓄積するため
のものである。この蓄積領域１６は、例えば、シリコン
およびゲルマニウム（Ｇｅ）のうちの少なくとも一方を
含む半導体よりなる分散された複数の微粒子（半導体微
粒子１６Ｂ）により構成されている。なお、蓄積領域１
６を構成する複数の微粒子は、上記した半導体の他、タ
ングステン、銅、アルミニウムまたは金（Ａｕ）などの
金属や窒化珪素などにより構成される場合もある。
【００２１】トンネル絶縁膜１５は、伝導領域１３と蓄
積領域１６との間を電気的に分離するものであり、例え
ば、二酸化珪素、窒化珪素または窒素と酸素とシリコン
との化合物（酸化窒化ケイ素）などよりなるものであ
る。トンネル絶縁膜１５の厚みは、例えば、２ｎｍ〜２
０ｎｍ程度である。
積領域１６との間を電気的に分離するものであり、例え
ば、二酸化珪素、窒化珪素または窒素と酸素とシリコン
との化合物（酸化窒化ケイ素）などよりなるものであ
る。トンネル絶縁膜１５の厚みは、例えば、２ｎｍ〜２
０ｎｍ程度である。
【００２２】上記したように、このメモリ素子では、例
えば、伝導領域１３と第２の制御電極１８との間の領域
に、トンネル絶縁膜１５、蓄積領域１６および第２の制
御絶縁膜１７が配設されている。
えば、伝導領域１３と第２の制御電極１８との間の領域
に、トンネル絶縁膜１５、蓄積領域１６および第２の制
御絶縁膜１７が配設されている。
【００２３】ソース電極１９ａおよびドレイン電極１９
ｂの双方は、例えば、アルミニウムや銅などの低抵抗特
性を有する金属よりなるものである。ソース電極１９ａ
は第１の不純物領域１４ａとオーミック接触しており、
ドレイン電極１９ｂは第２の不純物領域１４ｂとオーミ
ック接触している。
ｂの双方は、例えば、アルミニウムや銅などの低抵抗特
性を有する金属よりなるものである。ソース電極１９ａ
は第１の不純物領域１４ａとオーミック接触しており、
ドレイン電極１９ｂは第２の不純物領域１４ｂとオーミ
ック接触している。
【００２４】第１の制御絶縁膜１２は、第１の制御電極
１１をその周辺領域から電気的に分離させるためのもの
であり、第２の制御絶縁膜１７は、第２の制御電極１８
をその周辺領域から電気的に分離させるためのものであ
る。第１の制御絶縁膜１２および第２の制御絶縁膜１７
の双方は、例えば、トンネル絶縁膜１５と同様の材料よ
りなるものである。第１の制御絶縁膜１２および第２の
制御絶縁膜１７のうち、伝導領域１３の配設位置を基準
の位置とした場合における蓄積領域１６が配設されてい
ない側の一方（第１の制御絶縁膜１２）の厚みは、他方
（第２の制御絶縁膜１７）の厚みよりも小さくなってい
る。具体的には、例えば、前者の厚み（例えば２５ｎ
ｍ）は、後者の厚み（例えば５０ｎｍ）の約１／２倍に
なっている。
１１をその周辺領域から電気的に分離させるためのもの
であり、第２の制御絶縁膜１７は、第２の制御電極１８
をその周辺領域から電気的に分離させるためのものであ
る。第１の制御絶縁膜１２および第２の制御絶縁膜１７
の双方は、例えば、トンネル絶縁膜１５と同様の材料よ
りなるものである。第１の制御絶縁膜１２および第２の
制御絶縁膜１７のうち、伝導領域１３の配設位置を基準
の位置とした場合における蓄積領域１６が配設されてい
ない側の一方（第１の制御絶縁膜１２）の厚みは、他方
（第２の制御絶縁膜１７）の厚みよりも小さくなってい
る。具体的には、例えば、前者の厚み（例えば２５ｎ
ｍ）は、後者の厚み（例えば５０ｎｍ）の約１／２倍に
なっている。
【００２５】このメモリ素子は、一般に、同一の下地部
１０上に複数のメモリトランジスタ３０が配設され、す
なわち複数のメモリ素子が集積されて用いられるもので
ある。メモリ素子の集積化については、後述する。
１０上に複数のメモリトランジスタ３０が配設され、す
なわち複数のメモリ素子が集積されて用いられるもので
ある。メモリ素子の集積化については、後述する。
【００２６】＜メモリ素子の作用＞次に、図１を参照し
て、メモリ素子の作用（主に、データの書き込み、保
持、消去および読み出し）について説明する。なお、以
下では、例えば、メモリトランジスタ３０がｎ型チャネ
ル構造を有し、第１の不純物領域１４ａ（ソース領域）
が接地されている（第１の不純物領域１４ａの電位Ｅ
０；Ｅ０＝０Ｖ）ものとする。
て、メモリ素子の作用（主に、データの書き込み、保
持、消去および読み出し）について説明する。なお、以
下では、例えば、メモリトランジスタ３０がｎ型チャネ
ル構造を有し、第１の不純物領域１４ａ（ソース領域）
が接地されている（第１の不純物領域１４ａの電位Ｅ
０；Ｅ０＝０Ｖ）ものとする。
【００２７】《データの書き込み》このメモリ素子で
は、例えば、第１の制御電極１１の電位を０Ｖとした状
態において、第２の不純物領域１４ｂを第１の不純物領
域１４ａと等電位状態（Ｅ０）とすると共に、第２の制
御電極１８に対して第１の不純物領域１４ａの電位（Ｅ
０）よりも大きい電位Ｅ１（例えば、Ｅ１＝＋２０Ｖ；
Ｅ１＞Ｅ０）を印加することにより、量子力学的トンネ
ル効果によって電荷（ここでは電子）が伝導領域１３か
ら蓄積領域１６に遷移し、「データの書き込み」が行わ
れる。なお、上記の「データの書き込み」は、第２の不
純物領域１４ｂに対して、第１の不純物領域１４ａの電
位（Ｅ０）よりも大きく、かつ第２の制御電極１８の電
位（Ｅ１）よりも小さい電位Ｅ２（例えば、Ｅ２＝＋１
０Ｖ；Ｅ０＜Ｅ２＜Ｅ１）を印加した場合においても同
様に行われる。伝導領域１３から蓄積領域１６に遷移し
た電荷は、蓄積領域１６の内部に蓄積される。
は、例えば、第１の制御電極１１の電位を０Ｖとした状
態において、第２の不純物領域１４ｂを第１の不純物領
域１４ａと等電位状態（Ｅ０）とすると共に、第２の制
御電極１８に対して第１の不純物領域１４ａの電位（Ｅ
０）よりも大きい電位Ｅ１（例えば、Ｅ１＝＋２０Ｖ；
Ｅ１＞Ｅ０）を印加することにより、量子力学的トンネ
ル効果によって電荷（ここでは電子）が伝導領域１３か
ら蓄積領域１６に遷移し、「データの書き込み」が行わ
れる。なお、上記の「データの書き込み」は、第２の不
純物領域１４ｂに対して、第１の不純物領域１４ａの電
位（Ｅ０）よりも大きく、かつ第２の制御電極１８の電
位（Ｅ１）よりも小さい電位Ｅ２（例えば、Ｅ２＝＋１
０Ｖ；Ｅ０＜Ｅ２＜Ｅ１）を印加した場合においても同
様に行われる。伝導領域１３から蓄積領域１６に遷移し
た電荷は、蓄積領域１６の内部に蓄積される。
【００２８】《データの保持》また、例えば、第１の制
御電極１１、第１の不純物領域１４ａ、第２の不純物領
域１４ｂおよび第２の制御電極１８のそれぞれの電位を
浮遊状態（例えば０Ｖ）とするか、または等電位状態と
することにより、蓄積領域１６における電荷の蓄積状態
が維持され、書き込まれたデータが保持される。
御電極１１、第１の不純物領域１４ａ、第２の不純物領
域１４ｂおよび第２の制御電極１８のそれぞれの電位を
浮遊状態（例えば０Ｖ）とするか、または等電位状態と
することにより、蓄積領域１６における電荷の蓄積状態
が維持され、書き込まれたデータが保持される。
【００２９】《データの消去》また、例えば、第１の制
御電極１１および第２の不純物領域１４ｂの双方を第１
の不純物領域１４ａと等電位状態（Ｅ０）とすると共
に、第２の制御電極１８に対して第１の不純物領域１４
ａの電位（Ｅ０）よりも小さい電位Ｅ３（例えば、Ｅ３
＝−２０Ｖ；Ｅ３＜Ｅ０）を印加することにより、蓄積
領域１６の内部に蓄積されていた電荷が量子力学的トン
ネル効果により伝導領域１３に遷移し、「データの消
去」が行われる。
御電極１１および第２の不純物領域１４ｂの双方を第１
の不純物領域１４ａと等電位状態（Ｅ０）とすると共
に、第２の制御電極１８に対して第１の不純物領域１４
ａの電位（Ｅ０）よりも小さい電位Ｅ３（例えば、Ｅ３
＝−２０Ｖ；Ｅ３＜Ｅ０）を印加することにより、蓄積
領域１６の内部に蓄積されていた電荷が量子力学的トン
ネル効果により伝導領域１３に遷移し、「データの消
去」が行われる。
【００３０】《データの読み出し》また、例えば、第２
の制御電極１８の電位を０Ｖとした状態において、第１
の制御電極１１に対して正の電位Ｅ４（例えば、Ｅ４＝
＋５Ｖ）を印加し、第１の制御電極１１の電位に対する
伝導領域１３の伝導度またはその内部を流れる電流値を
測定することにより、蓄積領域１６の内部に蓄積されて
いる電荷量が検出され、「データの読み出し」が行われ
る。具体的には、例えば、蓄積領域１６の内部に電荷が
蓄積されている状態において伝導領域１３を流れる電流
量は、蓄積領域１６の内部に電荷が蓄積されていない状
態において伝導領域１３を流れる電流量よりも小さくな
る。一方、蓄積領域１６の内部に電荷が蓄積されていな
い状態において伝導領域１３を流れる電流量は、蓄積領
域１６の内部に電荷が蓄積されている状態において伝導
領域１３を流れる電流量よりも大きくなる。すなわち、
伝導領域１３を流れる電流量は、蓄積領域１６における
電荷の蓄積状態に応じて変化する。この伝導領域１３を
流れる電流量の変化（または伝導度）を測定することに
より、蓄積領域１６における電荷の蓄積状態、すなわち
「書き込まれたデータ」が読み出される。
の制御電極１８の電位を０Ｖとした状態において、第１
の制御電極１１に対して正の電位Ｅ４（例えば、Ｅ４＝
＋５Ｖ）を印加し、第１の制御電極１１の電位に対する
伝導領域１３の伝導度またはその内部を流れる電流値を
測定することにより、蓄積領域１６の内部に蓄積されて
いる電荷量が検出され、「データの読み出し」が行われ
る。具体的には、例えば、蓄積領域１６の内部に電荷が
蓄積されている状態において伝導領域１３を流れる電流
量は、蓄積領域１６の内部に電荷が蓄積されていない状
態において伝導領域１３を流れる電流量よりも小さくな
る。一方、蓄積領域１６の内部に電荷が蓄積されていな
い状態において伝導領域１３を流れる電流量は、蓄積領
域１６の内部に電荷が蓄積されている状態において伝導
領域１３を流れる電流量よりも大きくなる。すなわち、
伝導領域１３を流れる電流量は、蓄積領域１６における
電荷の蓄積状態に応じて変化する。この伝導領域１３を
流れる電流量の変化（または伝導度）を測定することに
より、蓄積領域１６における電荷の蓄積状態、すなわち
「書き込まれたデータ」が読み出される。
【００３１】このメモリ素子では、伝導領域１３および
蓄積領域１６等を挟んで、第２の制御電極１８とほぼ対
向するように第１の制御電極１１が配設されている。
「データの読み出し」時には、第１の制御電極１１に対
して電位が印加されるため、第２の制御電極１８に対し
てのみ電位が印加される場合とは異なり、電位印加時に
おける伝導領域１３〜蓄積領域１６間の電位変化が抑制
される。このため、伝導領域１３〜蓄積領域１６間にお
ける電荷の遷移が抑制され、「データの読み出し」時に
おける意図しないデータの書き込みまたは消去が抑制さ
れる。すなわち、書き込まれたデータが正確に読み出さ
れる。
蓄積領域１６等を挟んで、第２の制御電極１８とほぼ対
向するように第１の制御電極１１が配設されている。
「データの読み出し」時には、第１の制御電極１１に対
して電位が印加されるため、第２の制御電極１８に対し
てのみ電位が印加される場合とは異なり、電位印加時に
おける伝導領域１３〜蓄積領域１６間の電位変化が抑制
される。このため、伝導領域１３〜蓄積領域１６間にお
ける電荷の遷移が抑制され、「データの読み出し」時に
おける意図しないデータの書き込みまたは消去が抑制さ
れる。すなわち、書き込まれたデータが正確に読み出さ
れる。
【００３２】＜メモリ素子の製造方法＞次に、図１〜図
６を参照して、メモリ素子の製造方法について説明す
る。
６を参照して、メモリ素子の製造方法について説明す
る。
【００３３】メモリ素子を製造する際には、まず、図２
に示したように、例えば、石英ガラス等よりなる基板１
上に、化学気相成長（Chemical Vapor Deposition ；以
下、単に「ＣＶＤ」という。）法またはスパッタリング
法により、窒化珪素よりなる絶縁膜２を約１００ｎｍの
厚みで形成する。続いて、この絶縁膜２上に、例えば、
絶縁膜２を形成した場合と同様の手法により、二酸化珪
素よりなる絶縁膜３を約１００ｎｍの厚みで形成する。
これにより、メモリトランジスタ３０を形成するための
下地部１０が形成される。
に示したように、例えば、石英ガラス等よりなる基板１
上に、化学気相成長（Chemical Vapor Deposition ；以
下、単に「ＣＶＤ」という。）法またはスパッタリング
法により、窒化珪素よりなる絶縁膜２を約１００ｎｍの
厚みで形成する。続いて、この絶縁膜２上に、例えば、
絶縁膜２を形成した場合と同様の手法により、二酸化珪
素よりなる絶縁膜３を約１００ｎｍの厚みで形成する。
これにより、メモリトランジスタ３０を形成するための
下地部１０が形成される。
【００３４】続いて、下地部１０（絶縁膜３）上に、例
えば、約６００〜７００°Ｃの範囲内における基板温度
条件下において、ＣＶＤ法またはスパッタリング法によ
り、不純物を添加した非単結晶シリコン（多結晶シリコ
ンまたは非晶質シリコン）よりなる第１の制御電極１１
を選択的に形成する。なお、第１の制御電極１１の形成
方法としては、上記した手法の他、例えば、スパッタリ
ング法によりタンタルなどの金属層を形成したのち、こ
の金属層をエッチングしてパターニングする手法を用い
るようにしてもよい。
えば、約６００〜７００°Ｃの範囲内における基板温度
条件下において、ＣＶＤ法またはスパッタリング法によ
り、不純物を添加した非単結晶シリコン（多結晶シリコ
ンまたは非晶質シリコン）よりなる第１の制御電極１１
を選択的に形成する。なお、第１の制御電極１１の形成
方法としては、上記した手法の他、例えば、スパッタリ
ング法によりタンタルなどの金属層を形成したのち、こ
の金属層をエッチングしてパターニングする手法を用い
るようにしてもよい。
【００３５】続いて、下地部１０および第１の制御電極
１１の双方を覆うように、例えば、シラン（ＳｉＨ4 ）
やジシラン（Ｓｉ2 Ｈ6 ）などのシリコン（Ｓｉ）原子
を含むガスと酸素（Ｏ2 ）や一酸化二窒素（Ｎ2 Ｏ）な
どの酸素原子（Ｏ）を含むガスとの混合ガス中におい
て、ＣＶＤ法により、二酸化珪素、窒化珪素または酸化
窒化珪素よりなる第１の制御絶縁膜１２を約２５ｎｍの
厚みで形成する。なお、第１の制御絶縁膜１２の形成方
法としては、上記した手法の他、例えば、酸素や一酸化
二窒素などの酸素原子を含むガス雰囲気中において、ス
パッタリングによりシリコンを堆積させる手法を用いる
ようにしてもよい。
１１の双方を覆うように、例えば、シラン（ＳｉＨ4 ）
やジシラン（Ｓｉ2 Ｈ6 ）などのシリコン（Ｓｉ）原子
を含むガスと酸素（Ｏ2 ）や一酸化二窒素（Ｎ2 Ｏ）な
どの酸素原子（Ｏ）を含むガスとの混合ガス中におい
て、ＣＶＤ法により、二酸化珪素、窒化珪素または酸化
窒化珪素よりなる第１の制御絶縁膜１２を約２５ｎｍの
厚みで形成する。なお、第１の制御絶縁膜１２の形成方
法としては、上記した手法の他、例えば、酸素や一酸化
二窒素などの酸素原子を含むガス雰囲気中において、ス
パッタリングによりシリコンを堆積させる手法を用いる
ようにしてもよい。
【００３６】続いて、第１の制御絶縁膜１２上に、例え
ば、約６００〜７００°Ｃの範囲内における基板温度条
件下において、ＣＶＤ法またはスパッタリング法によ
り、非単結晶シリコン（多結晶シリコンまたは非晶質シ
リコン）層を形成する。続いて、この非単結晶シリコン
層をエッチング処理によりパターニングして素子分離す
ることにより、半導体層１００を数十ｎｍの厚みで選択
的に形成する。この半導体層１００は、後工程において
イオン注入処理を施されることにより、伝導領域１３、
第１の不純物領域１４ａおよび第２の不純物領域１４ｂ
となるものである。
ば、約６００〜７００°Ｃの範囲内における基板温度条
件下において、ＣＶＤ法またはスパッタリング法によ
り、非単結晶シリコン（多結晶シリコンまたは非晶質シ
リコン）層を形成する。続いて、この非単結晶シリコン
層をエッチング処理によりパターニングして素子分離す
ることにより、半導体層１００を数十ｎｍの厚みで選択
的に形成する。この半導体層１００は、後工程において
イオン注入処理を施されることにより、伝導領域１３、
第１の不純物領域１４ａおよび第２の不純物領域１４ｂ
となるものである。
【００３７】続いて、例えば、約１５０°Ｃの基板温度
条件下において、酸素原子を含む電離気体Ｇ１の雰囲気
中に半導体層１００を曝すことにより、半導体１００の
表層部を酸化する。なお、この電離気体Ｇ１の生成は、
例えば、１３．６ＭＨｚ、３５０Ｗの交流電磁場中に約
８０Ｐａの酸素ガスを導入することにより行う。この酸
化処理により、図３に示したように、二酸化珪素よりな
るトンネル絶縁膜１５が形成される。上記の酸化処理を
行う際には、例えば、形成されることとなるトンネル絶
縁膜１５の厚みが約１０ｎｍとなるように酸化条件を調
整する。トンネル絶縁膜１５およびトンネル絶縁膜１５
と半導体層１００との間の界面には、多くの構造欠陥が
存在している。なお、トンネル絶縁膜１５を形成する方
法としては、上記した手法の他、例えば、熱酸化法やＣ
ＶＤ法を用いるようにしてもよい。
条件下において、酸素原子を含む電離気体Ｇ１の雰囲気
中に半導体層１００を曝すことにより、半導体１００の
表層部を酸化する。なお、この電離気体Ｇ１の生成は、
例えば、１３．６ＭＨｚ、３５０Ｗの交流電磁場中に約
８０Ｐａの酸素ガスを導入することにより行う。この酸
化処理により、図３に示したように、二酸化珪素よりな
るトンネル絶縁膜１５が形成される。上記の酸化処理を
行う際には、例えば、形成されることとなるトンネル絶
縁膜１５の厚みが約１０ｎｍとなるように酸化条件を調
整する。トンネル絶縁膜１５およびトンネル絶縁膜１５
と半導体層１００との間の界面には、多くの構造欠陥が
存在している。なお、トンネル絶縁膜１５を形成する方
法としては、上記した手法の他、例えば、熱酸化法やＣ
ＶＤ法を用いるようにしてもよい。
【００３８】続いて、例えば、トンネル絶縁膜１５に対
してエネルギービームＢを照射し、トンネル絶縁膜１５
および半導体層１００の双方を加熱する。このエネルギ
ービームＢとしては、例えば、エキシマレーザビームや
電子線ビームなどを用いるようにする。エキシマレーザ
としては、例えば、塩化キセノン（ＸｅＣｌ；波長３０
８ｎｍ）、フッ化クリプトン（ＫｒＦ；波長２４８ｎ
ｍ）またはフッ化アルゴン（ＡｒＦ；波長１９３ｎｍ）
などよりなるものを用いるようにする。
してエネルギービームＢを照射し、トンネル絶縁膜１５
および半導体層１００の双方を加熱する。このエネルギ
ービームＢとしては、例えば、エキシマレーザビームや
電子線ビームなどを用いるようにする。エキシマレーザ
としては、例えば、塩化キセノン（ＸｅＣｌ；波長３０
８ｎｍ）、フッ化クリプトン（ＫｒＦ；波長２４８ｎ
ｍ）またはフッ化アルゴン（ＡｒＦ；波長１９３ｎｍ）
などよりなるものを用いるようにする。
【００３９】エネルギービームＢの照射時間は、例え
ば、約１００ｎｓｅｃ程度とし、半導体層１００の表面
温度が、トンネル絶縁膜１５の形成時における表面温度
よりも高くなるようにする。加熱処理時には、トンネル
絶縁膜１５の温度および半導体層１００の表面温度のみ
が瞬間的に高くなり、下地部１０の温度は高くならな
い。この加熱処理により、トンネル絶縁膜１５の膜質が
改質され、トンネル絶縁膜１５およびトンネル絶縁膜１
５と半導体層１００との間の界面における構造欠陥が減
少する。
ば、約１００ｎｓｅｃ程度とし、半導体層１００の表面
温度が、トンネル絶縁膜１５の形成時における表面温度
よりも高くなるようにする。加熱処理時には、トンネル
絶縁膜１５の温度および半導体層１００の表面温度のみ
が瞬間的に高くなり、下地部１０の温度は高くならな
い。この加熱処理により、トンネル絶縁膜１５の膜質が
改質され、トンネル絶縁膜１５およびトンネル絶縁膜１
５と半導体層１００との間の界面における構造欠陥が減
少する。
【００４０】続いて、図４に示したように、トンネル絶
縁膜１５を覆うように、例えば、ＣＶＤ法により、シリ
コンおよびゲルマニウムのうちの少なくとも一方を含む
半導体材料よりなる複数の半導体微粒子１６Ｂを成長さ
せ、これらの複数の半導体微粒子層１６Ｂによって構成
される蓄積領域１６を形成する。上記のＣＶＤ法による
半導体微粒子１６Ｂの成長処理は、例えば、シランまた
はジシランなどのシリコン原子を含むガスとゲルマン
（ＧｅＨ4 ）などのゲルマニウム原子を含むガスとの混
合ガス中において行うようにする。蓄積領域１６を形成
する際には、例えば、トンネル絶縁膜１５に対する被覆
率が１よりも小さくなるように、トンネル絶縁膜１５上
に半導体微粒子１６Ｂを成長させる。なお、蓄積領域１
６を構成する複数の微粒子の形成材料としては、上記し
た半導体材料の他、タングステン、銅、アルミニウムま
たは金などの金属材料や窒化珪素などを用いるようにし
てもよい。
縁膜１５を覆うように、例えば、ＣＶＤ法により、シリ
コンおよびゲルマニウムのうちの少なくとも一方を含む
半導体材料よりなる複数の半導体微粒子１６Ｂを成長さ
せ、これらの複数の半導体微粒子層１６Ｂによって構成
される蓄積領域１６を形成する。上記のＣＶＤ法による
半導体微粒子１６Ｂの成長処理は、例えば、シランまた
はジシランなどのシリコン原子を含むガスとゲルマン
（ＧｅＨ4 ）などのゲルマニウム原子を含むガスとの混
合ガス中において行うようにする。蓄積領域１６を形成
する際には、例えば、トンネル絶縁膜１５に対する被覆
率が１よりも小さくなるように、トンネル絶縁膜１５上
に半導体微粒子１６Ｂを成長させる。なお、蓄積領域１
６を構成する複数の微粒子の形成材料としては、上記し
た半導体材料の他、タングステン、銅、アルミニウムま
たは金などの金属材料や窒化珪素などを用いるようにし
てもよい。
【００４１】続いて、全体を覆うように、例えば、第１
の制御絶縁膜１２の場合と同様の形成材料および形成方
法を用いて、第２の制御絶縁膜１７を約５０ｎｍの厚み
で形成する。
の制御絶縁膜１２の場合と同様の形成材料および形成方
法を用いて、第２の制御絶縁膜１７を約５０ｎｍの厚み
で形成する。
【００４２】続いて、第２の制御絶縁膜１７上に、例え
ば、第１の制御電極１１の場合と同様の形成材料および
形成方法を用いて、第２の制御電極１８を選択的に形成
する。第２の制御電極１８を形成する際には、例えば、
その配設位置が、蓄積領域１６および半導体層１００等
を挟んで第１の制御電極１１の配設位置とほぼ対向する
ようにする。
ば、第１の制御電極１１の場合と同様の形成材料および
形成方法を用いて、第２の制御電極１８を選択的に形成
する。第２の制御電極１８を形成する際には、例えば、
その配設位置が、蓄積領域１６および半導体層１００等
を挟んで第１の制御電極１１の配設位置とほぼ対向する
ようにする。
【００４３】続いて、例えば、第２の制御電極１８をマ
スクとして、イオンインプランテーションにより、半導
体層１００に対して不純物Ｉを注入する。この不純物Ｉ
としては、例えば、リンなどのＶ族元素（ｎ型不純物）
を用いるようにする。このイオン注入処理により、図５
に示したように、第１の不純物領域１４ａおよび第２の
不純物領域１４ｂのそれぞれが選択的に形成される。半
導体層１００のうちの第１の不純物領域１４ａと第２の
不純物領域１４ｂとの間の領域は、伝導領域１３とな
る。
スクとして、イオンインプランテーションにより、半導
体層１００に対して不純物Ｉを注入する。この不純物Ｉ
としては、例えば、リンなどのＶ族元素（ｎ型不純物）
を用いるようにする。このイオン注入処理により、図５
に示したように、第１の不純物領域１４ａおよび第２の
不純物領域１４ｂのそれぞれが選択的に形成される。半
導体層１００のうちの第１の不純物領域１４ａと第２の
不純物領域１４ｂとの間の領域は、伝導領域１３とな
る。
【００４４】続いて、例えば、第１の不純物領域１４ａ
および第２の不純物領域１４ｂに対して、エキシマレー
ザを用いてエネルギービームを照射する。このビーム照
射により、第１の不純物領域１４ａおよび第２の不純物
領域１４ｂのそれぞれに添加された不純物（リン）が活
性化する。
および第２の不純物領域１４ｂに対して、エキシマレー
ザを用いてエネルギービームを照射する。このビーム照
射により、第１の不純物領域１４ａおよび第２の不純物
領域１４ｂのそれぞれに添加された不純物（リン）が活
性化する。
【００４５】続いて、図６に示したように、例えば、第
２の制御絶縁膜１７のうち、第１の不純物領域１４ａお
よび第２の不純物領域１４ｂのそれぞれに対応する領域
を選択的にエッチングする。このエッチング処理によ
り、第１の不純物領域１４ａおよび第２の不純物領域１
４ｂのそれぞれの上方におけるトンネル絶縁膜１５およ
び蓄積領域１６（半導体粒子１６Ｂ）が選択的に除去さ
れ、開口部１７ｋａ，１７ｋｂが形成される。開口部１
７ｋａにおいて第１の不純物領域１４ａが露出すると共
に、開口部１７ｋｂにおいて第２の不純物領域１４ｂが
露出する。
２の制御絶縁膜１７のうち、第１の不純物領域１４ａお
よび第２の不純物領域１４ｂのそれぞれに対応する領域
を選択的にエッチングする。このエッチング処理によ
り、第１の不純物領域１４ａおよび第２の不純物領域１
４ｂのそれぞれの上方におけるトンネル絶縁膜１５およ
び蓄積領域１６（半導体粒子１６Ｂ）が選択的に除去さ
れ、開口部１７ｋａ，１７ｋｂが形成される。開口部１
７ｋａにおいて第１の不純物領域１４ａが露出すると共
に、開口部１７ｋｂにおいて第２の不純物領域１４ｂが
露出する。
【００４６】続いて、図１に示したように、例えば、真
空蒸着法により、第１の不純物領域１４ａの露出部分と
接続されるように開口部１７ｋａにソース電極１９ａを
選択的に形成すると共に、第２の不純物領域１４ｂの露
出部分と接続されるように開口部１７ｋｂにドレイン電
極１９ｂを選択的に形成する。ソース電極１９ａおよび
ドレイン電極１９ｂの双方の形成材料としては、例え
ば、アルミニウムや銅などの低抵抗特性を有する金属を
用いるようにする。これにより、下地部１０上にメモリ
トランジスタ３０が形成される。
空蒸着法により、第１の不純物領域１４ａの露出部分と
接続されるように開口部１７ｋａにソース電極１９ａを
選択的に形成すると共に、第２の不純物領域１４ｂの露
出部分と接続されるように開口部１７ｋｂにドレイン電
極１９ｂを選択的に形成する。ソース電極１９ａおよび
ドレイン電極１９ｂの双方の形成材料としては、例え
ば、アルミニウムや銅などの低抵抗特性を有する金属を
用いるようにする。これにより、下地部１０上にメモリ
トランジスタ３０が形成される。
【００４７】最後に、全体を覆うように、例えば、ＣＶ
Ｄ法またはスパッタリング法により、窒化珪素または二
酸化珪素よりなる保護膜２０を形成し、メモリ素子が完
成する。
Ｄ法またはスパッタリング法により、窒化珪素または二
酸化珪素よりなる保護膜２０を形成し、メモリ素子が完
成する。
【００４８】＜メモリ素子の作用および効果＞以上のよ
うに、本実施の形態に係るメモリ素子では、「データの
読み出し」時において、蓄積領域１６を挟んで第２の制
御電極１８の反対側に設けられた第１の制御電極１１に
対して電位が印加されるようにしたので、伝導領域１３
〜蓄積領域１６間の電位変化に起因する電荷の移動が抑
制される。このため、データの読み出し時における意図
しないデータの書き込みまたは消去を抑制し、書き込ま
れたデータを正確に読み出すことができる。
うに、本実施の形態に係るメモリ素子では、「データの
読み出し」時において、蓄積領域１６を挟んで第２の制
御電極１８の反対側に設けられた第１の制御電極１１に
対して電位が印加されるようにしたので、伝導領域１３
〜蓄積領域１６間の電位変化に起因する電荷の移動が抑
制される。このため、データの読み出し時における意図
しないデータの書き込みまたは消去を抑制し、書き込ま
れたデータを正確に読み出すことができる。
【００４９】また、本実施の形態では、分散された複数
の半導体微粒子１６Ｂにより蓄積領域１６が構成される
ようにしたので、以下のような作用により、意図しない
「データの消去」を抑制することができる。すなわち、
例えば、蓄積領域が２次元的な広がりを有するような場
合には、製造上の要因（形成温度等）に起因してトンネ
ル絶縁膜に構造的な欠陥が生じたとすると、蓄積領域に
蓄積された電荷の一部がトンネル絶縁膜中の欠陥領域を
通じてリークしてしまう。このような場合には、電荷の
リーク現象に起因して、意図しない「データの消去」が
生じてしまう。これに対して、本実施の形態では、蓄積
領域１６に移動した電荷は、各半導体微粒子１６Ｂごと
に分散されて蓄積されることとなる。このため、トンネ
ル絶縁膜１５に構造的な欠陥が生じ、一部の半導体粒子
１６Ｂに蓄積されていた電荷がトンネル絶縁膜１５の欠
陥領域を通じてリークしたとしても、「一部の半導体粒
子１６Ｂ」以外の他の半導体粒子１６Ｂに蓄積されてい
る電荷は蓄積領域１６の内部に蓄積されたままとなる。
したがって、トンネル絶縁膜１５中の欠陥構造に起因す
る電荷のリーク現象、すなわち意図しない「データの消
去」が抑制され、書き込まれたデータを長期に渡って安
定的に保持することができる。
の半導体微粒子１６Ｂにより蓄積領域１６が構成される
ようにしたので、以下のような作用により、意図しない
「データの消去」を抑制することができる。すなわち、
例えば、蓄積領域が２次元的な広がりを有するような場
合には、製造上の要因（形成温度等）に起因してトンネ
ル絶縁膜に構造的な欠陥が生じたとすると、蓄積領域に
蓄積された電荷の一部がトンネル絶縁膜中の欠陥領域を
通じてリークしてしまう。このような場合には、電荷の
リーク現象に起因して、意図しない「データの消去」が
生じてしまう。これに対して、本実施の形態では、蓄積
領域１６に移動した電荷は、各半導体微粒子１６Ｂごと
に分散されて蓄積されることとなる。このため、トンネ
ル絶縁膜１５に構造的な欠陥が生じ、一部の半導体粒子
１６Ｂに蓄積されていた電荷がトンネル絶縁膜１５の欠
陥領域を通じてリークしたとしても、「一部の半導体粒
子１６Ｂ」以外の他の半導体粒子１６Ｂに蓄積されてい
る電荷は蓄積領域１６の内部に蓄積されたままとなる。
したがって、トンネル絶縁膜１５中の欠陥構造に起因す
る電荷のリーク現象、すなわち意図しない「データの消
去」が抑制され、書き込まれたデータを長期に渡って安
定的に保持することができる。
【００５０】また、本実施の形態では、伝導領域１３の
厚みが０．０１μｍ以上０．１μｍ以下の範囲内である
ようにしたので、エネルギービームＢの照射によって適
正に結晶化された非単結晶シリコンよりなる伝導領域１
３を備えた高性能のメモリトランジスタ３０を構成する
ことができる。
厚みが０．０１μｍ以上０．１μｍ以下の範囲内である
ようにしたので、エネルギービームＢの照射によって適
正に結晶化された非単結晶シリコンよりなる伝導領域１
３を備えた高性能のメモリトランジスタ３０を構成する
ことができる。
【００５１】また、本実施の形態では、第１の制御絶縁
膜１２の厚みが、第２の制御絶縁膜１７の厚みよりも小
さくなるようにしたので、第１の制御絶縁膜１２と蓄積
領域１６との間の距離は、第２の制御絶縁膜１８と蓄積
領域１６との間の距離よりも小さくなる。このような場
合には、「データの読み出し」時において、第２の制御
電極１８に対して電位を印加する場合に要する電位より
も小さい電位（Ｅ４）を第１の制御電極１１に対して印
加することで、メモリトランジスタ３０を駆動させるこ
とが可能となる。このため、メモリトランジスタ３０を
駆動させるために必要な消費電力を減少させることがで
きる。
膜１２の厚みが、第２の制御絶縁膜１７の厚みよりも小
さくなるようにしたので、第１の制御絶縁膜１２と蓄積
領域１６との間の距離は、第２の制御絶縁膜１８と蓄積
領域１６との間の距離よりも小さくなる。このような場
合には、「データの読み出し」時において、第２の制御
電極１８に対して電位を印加する場合に要する電位より
も小さい電位（Ｅ４）を第１の制御電極１１に対して印
加することで、メモリトランジスタ３０を駆動させるこ
とが可能となる。このため、メモリトランジスタ３０を
駆動させるために必要な消費電力を減少させることがで
きる。
【００５２】＜メモリ素子の製造方法の作用および効果
＞本実施の形態に係るメモリ素子の製造方法では、ＣＶ
Ｄ法により、トンネル絶縁膜１５に対する被覆率が１よ
りも小さくなるように複数の半導体微粒子１６Ｂを分散
して成長させ、これらの複数の半導体微粒子１６Ｂによ
って蓄積領域１６が構成されるようにしたので、蓄積領
域１６の形成が容易となる。このため、メモリ素子を容
易に製造し、具現化することができる。なお、上記した
「蓄積領域１６の形成の容易化」に係る効果は、スパッ
タリング法により、金属微粒子よりなる蓄積領域１６を
形成する場合においても同様である。
＞本実施の形態に係るメモリ素子の製造方法では、ＣＶ
Ｄ法により、トンネル絶縁膜１５に対する被覆率が１よ
りも小さくなるように複数の半導体微粒子１６Ｂを分散
して成長させ、これらの複数の半導体微粒子１６Ｂによ
って蓄積領域１６が構成されるようにしたので、蓄積領
域１６の形成が容易となる。このため、メモリ素子を容
易に製造し、具現化することができる。なお、上記した
「蓄積領域１６の形成の容易化」に係る効果は、スパッ
タリング法により、金属微粒子よりなる蓄積領域１６を
形成する場合においても同様である。
【００５３】また、本実施の形態では、酸素原子を含む
電離気体Ｇ１中に半導体層１００を曝すことによりトン
ネル絶縁膜１５を形成するようにしたので、加工時の温
度条件として比較的高い温度条件（例えば８００〜１０
００°Ｃ）を要する熱酸化法を用いた場合よりも、比較
的低い温度条件（例えば１５０°Ｃ）下においてトンネ
ル絶縁膜１５を形成することができる。このため、トン
ネル絶縁膜１５の形成に係る製造条件（温度条件）を容
易にすることができる。
電離気体Ｇ１中に半導体層１００を曝すことによりトン
ネル絶縁膜１５を形成するようにしたので、加工時の温
度条件として比較的高い温度条件（例えば８００〜１０
００°Ｃ）を要する熱酸化法を用いた場合よりも、比較
的低い温度条件（例えば１５０°Ｃ）下においてトンネ
ル絶縁膜１５を形成することができる。このため、トン
ネル絶縁膜１５の形成に係る製造条件（温度条件）を容
易にすることができる。
【００５４】また、本実施の形態では、トンネル絶縁膜
１５を形成したのち、このトンネル絶縁膜１５に対して
エネルギービームＢを照射するようにしたので、下地部
１０の温度を高くすることなくトンネル絶縁膜１５およ
びトンネル絶縁膜１５と伝導領域１３との間の界面にお
ける構造欠陥を減少させることができる。これらの欠陥
領域において生じる電荷のリーク現象が抑制されるた
め、この点においても、「データの保持」の安定化に寄
与することとなる。
１５を形成したのち、このトンネル絶縁膜１５に対して
エネルギービームＢを照射するようにしたので、下地部
１０の温度を高くすることなくトンネル絶縁膜１５およ
びトンネル絶縁膜１５と伝導領域１３との間の界面にお
ける構造欠陥を減少させることができる。これらの欠陥
領域において生じる電荷のリーク現象が抑制されるた
め、この点においても、「データの保持」の安定化に寄
与することとなる。
【００５５】また、本実施の形態では、上記したトンネ
ル絶縁膜１５の形成温度の低下により、以下のような利
点も有する。すなわち、例えば、比較的高い温度条件
（例えば８００〜１０００°Ｃ）下において伝導領域１
３の表面を熱酸化してトンネル絶縁膜１５を形成する場
合には、基板１の材質は、上記の高温環境に耐えうる比
較的高い耐熱特性を有するもの（例えばシリコン）に限
られてしまう。これに対して、本実施の形態では、比較
的低い温度条件（例えば１５０°Ｃ）下においてトンネ
ル絶縁膜１５を形成することができるため、基板１の材
質として、比較的低い耐熱特性を有するものを選択する
ことが可能となり、材質に係る基板１の選択性が拡張す
る。具体的には、基板１の材質として、上記した珪酸塩
ガラスや石英ガラスなどのガラス材料やプラスチックな
どの樹脂材料などのように、シリコンよりも比較的安価
な材料を用いることが可能となる。
ル絶縁膜１５の形成温度の低下により、以下のような利
点も有する。すなわち、例えば、比較的高い温度条件
（例えば８００〜１０００°Ｃ）下において伝導領域１
３の表面を熱酸化してトンネル絶縁膜１５を形成する場
合には、基板１の材質は、上記の高温環境に耐えうる比
較的高い耐熱特性を有するもの（例えばシリコン）に限
られてしまう。これに対して、本実施の形態では、比較
的低い温度条件（例えば１５０°Ｃ）下においてトンネ
ル絶縁膜１５を形成することができるため、基板１の材
質として、比較的低い耐熱特性を有するものを選択する
ことが可能となり、材質に係る基板１の選択性が拡張す
る。具体的には、基板１の材質として、上記した珪酸塩
ガラスや石英ガラスなどのガラス材料やプラスチックな
どの樹脂材料などのように、シリコンよりも比較的安価
な材料を用いることが可能となる。
【００５６】なお、本実施の形態では、伝導領域１３、
第１の不純物領域１４ａおよび第２の不純物領域１４ｂ
の全てが多結晶シリコンまたは非晶質シリコンにより構
成される場合について説明したが、必ずしもこれに限ら
れるものではない。例えば、伝導領域１３が非晶質シリ
コン（または多結晶シリコン）により構成されるように
し、第１の不純物領域１４ａおよび第２の不純物領域１
４ｂの双方が多結晶シリコン（または非晶質シリコン）
により構成されるようにしてもよい。
第１の不純物領域１４ａおよび第２の不純物領域１４ｂ
の全てが多結晶シリコンまたは非晶質シリコンにより構
成される場合について説明したが、必ずしもこれに限ら
れるものではない。例えば、伝導領域１３が非晶質シリ
コン（または多結晶シリコン）により構成されるように
し、第１の不純物領域１４ａおよび第２の不純物領域１
４ｂの双方が多結晶シリコン（または非晶質シリコン）
により構成されるようにしてもよい。
【００５７】［第２の実施の形態］次に、図１〜図６を
参照して、本発明の第２の実施の形態に係るメモリ素子
について説明する。
参照して、本発明の第２の実施の形態に係るメモリ素子
について説明する。
【００５８】本実施の形態に係るメモリ素子は、第１の
不純物領域１４ａおよび第２の不純物領域１４ｂの双方
がｎ型半導体により構成されていた上記第１の実施の形
態の場合とは異なり、双方の部位がｐ型半導体により構
成されるようにしたものである。メモリ素子に関する上
記以外の構成および形成方法等は上記第１の実施の形態
の場合と同様である。なお、以下では、上記第１の実施
の形態における構成要素と同一の構成要素については同
一の符号を用い、それらの要素に関する詳細な説明は適
宜省略する。
不純物領域１４ａおよび第２の不純物領域１４ｂの双方
がｎ型半導体により構成されていた上記第１の実施の形
態の場合とは異なり、双方の部位がｐ型半導体により構
成されるようにしたものである。メモリ素子に関する上
記以外の構成および形成方法等は上記第１の実施の形態
の場合と同様である。なお、以下では、上記第１の実施
の形態における構成要素と同一の構成要素については同
一の符号を用い、それらの要素に関する詳細な説明は適
宜省略する。
【００５９】このメモリ素子では、図１に示した第１の
不純物領域１４ａおよび第２の不純物領域１４ｂの双方
が、非単結晶半導体、例えば、ｐ型不純物としてボロン
などのＩＩＩ族元素を添加した多結晶シリコン（ｐ型半
導体）により構成されている。すなわち、このメモリト
ランジスタ３０は、例えば、ｐ型チャネル構造を有する
ものである。上記第１の実施の形態の場合とは異なり、
蓄積領域１６には、電荷として正孔（ホール）が蓄積さ
れるようになっている。
不純物領域１４ａおよび第２の不純物領域１４ｂの双方
が、非単結晶半導体、例えば、ｐ型不純物としてボロン
などのＩＩＩ族元素を添加した多結晶シリコン（ｐ型半
導体）により構成されている。すなわち、このメモリト
ランジスタ３０は、例えば、ｐ型チャネル構造を有する
ものである。上記第１の実施の形態の場合とは異なり、
蓄積領域１６には、電荷として正孔（ホール）が蓄積さ
れるようになっている。
【００６０】このメモリ素子では、第１の実施の形態の
場合とは逆の符号の電位を印加することにより、データ
の書き込み、保持、消去および読み出しが行われる。す
なわち、図１において、例えば、第１の制御電極１１の
電位を０Ｖとした状態において、第２の不純物領域１４
ｂを第１の不純物領域１４ａと等電位状態（Ｅ０）とす
ると共に、第２の制御電極１８に対して第１の不純物領
域１４ａよりも小さい電位Ｅ５（例えば、Ｅ５＝−２０
Ｖ；Ｅ５＜Ｅ０）を印加することにより、量子力学的ト
ンネル効果によって電荷（ここでは正孔）が伝導領域１
３から蓄積領域１６に遷移し、「データの書き込み」が
行われる。なお、上記した「データの書き込み」は、第
２の不純物領域１４ｂに対して、第１の不純物領域１４
ａの電位（Ｅ０）よりも小さく、かつ第２の制御電極１
８の電位（Ｅ５）よりも大きい電位Ｅ６（例えば、Ｅ６
＝−１０Ｖ；Ｅ５＜Ｅ６＜Ｅ０）を印加した場合におい
ても同様に行われる。
場合とは逆の符号の電位を印加することにより、データ
の書き込み、保持、消去および読み出しが行われる。す
なわち、図１において、例えば、第１の制御電極１１の
電位を０Ｖとした状態において、第２の不純物領域１４
ｂを第１の不純物領域１４ａと等電位状態（Ｅ０）とす
ると共に、第２の制御電極１８に対して第１の不純物領
域１４ａよりも小さい電位Ｅ５（例えば、Ｅ５＝−２０
Ｖ；Ｅ５＜Ｅ０）を印加することにより、量子力学的ト
ンネル効果によって電荷（ここでは正孔）が伝導領域１
３から蓄積領域１６に遷移し、「データの書き込み」が
行われる。なお、上記した「データの書き込み」は、第
２の不純物領域１４ｂに対して、第１の不純物領域１４
ａの電位（Ｅ０）よりも小さく、かつ第２の制御電極１
８の電位（Ｅ５）よりも大きい電位Ｅ６（例えば、Ｅ６
＝−１０Ｖ；Ｅ５＜Ｅ６＜Ｅ０）を印加した場合におい
ても同様に行われる。
【００６１】また、例えば、第１の制御電極１１、第１
の不純物領域１４ａ、第２の不純物領域１４ｂおよび第
２の制御電極１８のそれぞれの電位を浮遊状態（例えば
０Ｖ）とするか、または等電位状態とすることにより、
蓄積領域１６における電荷（正孔）の蓄積状態が維持さ
れ、書き込まれたデータが保持される。
の不純物領域１４ａ、第２の不純物領域１４ｂおよび第
２の制御電極１８のそれぞれの電位を浮遊状態（例えば
０Ｖ）とするか、または等電位状態とすることにより、
蓄積領域１６における電荷（正孔）の蓄積状態が維持さ
れ、書き込まれたデータが保持される。
【００６２】また、例えば、第１の制御電極１１および
第２の不純物領域１４ｂの双方を第１の不純物領域１４
ａと等電位状態（Ｅ０）とすると共に、第２の制御電極
１８に対して、第１の不純物領域１４ａの電位（Ｅ０）
よりも大きい電位Ｅ７（例えば、Ｅ７＝＋２０Ｖ；Ｅ７
＞Ｅ０）を印加することにより、蓄積領域１６の内部に
蓄積されていた電荷が量子力学的トンネル効果により伝
導領域１３に遷移し、「データの消去」が行われる。
第２の不純物領域１４ｂの双方を第１の不純物領域１４
ａと等電位状態（Ｅ０）とすると共に、第２の制御電極
１８に対して、第１の不純物領域１４ａの電位（Ｅ０）
よりも大きい電位Ｅ７（例えば、Ｅ７＝＋２０Ｖ；Ｅ７
＞Ｅ０）を印加することにより、蓄積領域１６の内部に
蓄積されていた電荷が量子力学的トンネル効果により伝
導領域１３に遷移し、「データの消去」が行われる。
【００６３】また、例えば、第２の制御電極１８の電位
を０Ｖとした状態において、第１の制御電極１１に対し
て負の電位Ｅ８（例えば、Ｅ８＝−５Ｖ）を印加し、第
１の制御電極１１の電位に対する伝導領域１３の伝導度
またはその内部を流れる電流値を測定することにより、
蓄積領域１６の内部に蓄積されている電荷量が検出さ
れ、「データの読み出し」が行われる。具体的には、例
えば、蓄積領域１６の内部に電荷が蓄積されている状態
において伝導領域１６を流れる電流量は、蓄積領域１６
の内部に電荷が蓄積されていない状態において伝導領域
１６を流れる電流量よりも小さくなる。一方、蓄積領域
１６の内部に電荷が蓄積されていない状態において伝導
領域１６を流れる電流量は、蓄積領域１６の内部に電荷
が蓄積されていない状態において伝導領域１６を流れる
電流量よりも大きくなる。
を０Ｖとした状態において、第１の制御電極１１に対し
て負の電位Ｅ８（例えば、Ｅ８＝−５Ｖ）を印加し、第
１の制御電極１１の電位に対する伝導領域１３の伝導度
またはその内部を流れる電流値を測定することにより、
蓄積領域１６の内部に蓄積されている電荷量が検出さ
れ、「データの読み出し」が行われる。具体的には、例
えば、蓄積領域１６の内部に電荷が蓄積されている状態
において伝導領域１６を流れる電流量は、蓄積領域１６
の内部に電荷が蓄積されていない状態において伝導領域
１６を流れる電流量よりも小さくなる。一方、蓄積領域
１６の内部に電荷が蓄積されていない状態において伝導
領域１６を流れる電流量は、蓄積領域１６の内部に電荷
が蓄積されていない状態において伝導領域１６を流れる
電流量よりも大きくなる。
【００６４】このメモリ素子は、以下のような工程を経
て製造される。なお、このメモリ素子の製造工程におい
て、第２の制御電極１８を形成するところまでの工程
は、上記第１の実施の形態における同工程まで（図２〜
図４参照）と同様であるので、その説明を省略する。上
記の工程により第２の制御電極１８を形成したのち、図
４において、第２の制御電極１８をマスクとして、イオ
ンインプランテーションにより、半導体層１００に対し
て不純物Ｉ（ｐ型不純物）を注入し、ｐ型半導体よりな
る第１の不純物領域１４ａおよび第２の不純物領域１４
ｂのそれぞれを選択的に形成する。このとき注入される
不純物（ｐ型不純物）としては、例えば、ボロンなどの
ＩＩＩ族元素を用いるようにする。なお、第１の不純物
領域１４ａおよび第２の不純物領域１４ｂの双方を形成
したのち、開口部１７ｋａ，１７ｋｂを形成する以降の
工程は、上記第１の実施の形態において説明した場合
（図６，図１参照）と同様である。以上の工程により、
本実施の形態に係るメモリ素子が形成される。
て製造される。なお、このメモリ素子の製造工程におい
て、第２の制御電極１８を形成するところまでの工程
は、上記第１の実施の形態における同工程まで（図２〜
図４参照）と同様であるので、その説明を省略する。上
記の工程により第２の制御電極１８を形成したのち、図
４において、第２の制御電極１８をマスクとして、イオ
ンインプランテーションにより、半導体層１００に対し
て不純物Ｉ（ｐ型不純物）を注入し、ｐ型半導体よりな
る第１の不純物領域１４ａおよび第２の不純物領域１４
ｂのそれぞれを選択的に形成する。このとき注入される
不純物（ｐ型不純物）としては、例えば、ボロンなどの
ＩＩＩ族元素を用いるようにする。なお、第１の不純物
領域１４ａおよび第２の不純物領域１４ｂの双方を形成
したのち、開口部１７ｋａ，１７ｋｂを形成する以降の
工程は、上記第１の実施の形態において説明した場合
（図６，図１参照）と同様である。以上の工程により、
本実施の形態に係るメモリ素子が形成される。
【００６５】本実施の形態のメモリ素子に関する効果お
よび変形例等は、上記第１の実施の形態の場合と同様で
ある。
よび変形例等は、上記第１の実施の形態の場合と同様で
ある。
【００６６】［第３の実施の形態］次に、図７〜図１０
を参照して、本発明の第３の実施の形態に係るメモリ素
子について説明する。
を参照して、本発明の第３の実施の形態に係るメモリ素
子について説明する。
【００６７】本実施の形態に係るメモリ素子は、トンネ
ル絶縁膜１５および蓄積領域１６の双方が伝導領域１３
と第２の制御電極１８との間の領域に配設されていた上
記各実施の形態の場合とは異なり、蓄積領域４１および
トンネル絶縁膜４２の双方が第１の制御電極１１と伝導
領域４３との間の領域に配設させたものである。なお、
図７〜図１０において、上記第１の実施の形態における
構成要素と同一の構成要素については同一の符号を付す
ものとし、これらの要素に関する詳細な説明は適宜省略
する。
ル絶縁膜１５および蓄積領域１６の双方が伝導領域１３
と第２の制御電極１８との間の領域に配設されていた上
記各実施の形態の場合とは異なり、蓄積領域４１および
トンネル絶縁膜４２の双方が第１の制御電極１１と伝導
領域４３との間の領域に配設させたものである。なお、
図７〜図１０において、上記第１の実施の形態における
構成要素と同一の構成要素については同一の符号を付す
ものとし、これらの要素に関する詳細な説明は適宜省略
する。
【００６８】このメモリ素子では、図７に示したよう
に、第１の制御絶縁膜１２上に蓄積領域４１およびトン
ネル絶縁膜４２の双方が配設されており、このトンネル
絶縁膜４２上に伝導領域４３、第１の不純物領域４４ａ
および第２の不純物領域４４ｂ等が配設されている。第
１の制御絶縁膜１２および第２の制御絶縁膜４５のう
ち、伝導領域４３の配設位置を基準の位置とした場合に
おける蓄積領域４１が配設されてない側の一方（第２の
制御絶縁膜４５）の厚みは、他方（第１の制御絶縁膜１
２）の厚みよりも小さくなっている。具体的には、例え
ば、前者の厚み（例えば２５ｎｍ）は、後者の厚み（例
えば５０ｎｍ）の約１／２倍になっている。このメモリ
素子における上記以外の部位（例えば伝導領域４３等）
の機能および構造的特徴等は、上記第１の実施の形態の
場合（図１参照）において同一の名称にて記載した部位
（例えば伝導領域１３等）の場合と同様である。下地部
１０上に形成されるメモリトランジスタ５０は、ｎ型チ
ャネル構造を有するようにしてもよいし、ｐ型チャネル
構造を有するようにしてもよい。
に、第１の制御絶縁膜１２上に蓄積領域４１およびトン
ネル絶縁膜４２の双方が配設されており、このトンネル
絶縁膜４２上に伝導領域４３、第１の不純物領域４４ａ
および第２の不純物領域４４ｂ等が配設されている。第
１の制御絶縁膜１２および第２の制御絶縁膜４５のう
ち、伝導領域４３の配設位置を基準の位置とした場合に
おける蓄積領域４１が配設されてない側の一方（第２の
制御絶縁膜４５）の厚みは、他方（第１の制御絶縁膜１
２）の厚みよりも小さくなっている。具体的には、例え
ば、前者の厚み（例えば２５ｎｍ）は、後者の厚み（例
えば５０ｎｍ）の約１／２倍になっている。このメモリ
素子における上記以外の部位（例えば伝導領域４３等）
の機能および構造的特徴等は、上記第１の実施の形態の
場合（図１参照）において同一の名称にて記載した部位
（例えば伝導領域１３等）の場合と同様である。下地部
１０上に形成されるメモリトランジスタ５０は、ｎ型チ
ャネル構造を有するようにしてもよいし、ｐ型チャネル
構造を有するようにしてもよい。
【００６９】このメモリ素子では、例えば、メモリトラ
ンジスタ５０がｎ型チャネル構造を有する場合には上記
第１の実施の形態において説明した作用により、一方、
メモリトランジスタ５０がｐ型チャネル構造を有する場
合には上記の第２の実施の形態において説明した作用に
より、データの書き込み、保持、消去および読み出しが
行われる。ただし、このメモリ素子を動作させる際に
は、上記各実施の形態における「メモリ素子の作用」に
関する記載のうち、「第２の制御電極１８」を「第１の
制御電極１１」に置き換えると共に、「第１の制御電極
１１」を「第２の制御電極４６」に置き換えて電位印加
を行うようにする。
ンジスタ５０がｎ型チャネル構造を有する場合には上記
第１の実施の形態において説明した作用により、一方、
メモリトランジスタ５０がｐ型チャネル構造を有する場
合には上記の第２の実施の形態において説明した作用に
より、データの書き込み、保持、消去および読み出しが
行われる。ただし、このメモリ素子を動作させる際に
は、上記各実施の形態における「メモリ素子の作用」に
関する記載のうち、「第２の制御電極１８」を「第１の
制御電極１１」に置き換えると共に、「第１の制御電極
１１」を「第２の制御電極４６」に置き換えて電位印加
を行うようにする。
【００７０】このメモリ素子は、例えば、以下のような
工程を経て製造される。なお、メモリ素子の製造工程に
おいて、第１の制御絶縁膜１２を形成するところまでの
工程は、上記第１の実施の形態における同工程まで（図
２参照）と同様であるので、その説明を省略する。上記
の工程により第１の制御絶縁膜１２を形成したのち、図
８に示したように、第１の制御絶縁膜１２を覆うように
複数の微粒子４１Ｂを成長させ、これらの複数の微粒子
４１Ｂによって構成される蓄積領域４１を形成する。な
お、蓄積領域４１（微粒子４１Ｂ）の形成材料、形成方
法および構造的特徴等は、例えば、上記第１の実施の形
態における蓄積領域１６の場合と同様である。
工程を経て製造される。なお、メモリ素子の製造工程に
おいて、第１の制御絶縁膜１２を形成するところまでの
工程は、上記第１の実施の形態における同工程まで（図
２参照）と同様であるので、その説明を省略する。上記
の工程により第１の制御絶縁膜１２を形成したのち、図
８に示したように、第１の制御絶縁膜１２を覆うように
複数の微粒子４１Ｂを成長させ、これらの複数の微粒子
４１Ｂによって構成される蓄積領域４１を形成する。な
お、蓄積領域４１（微粒子４１Ｂ）の形成材料、形成方
法および構造的特徴等は、例えば、上記第１の実施の形
態における蓄積領域１６の場合と同様である。
【００７１】続いて、図９に示したように、蓄積領域４
１（微粒子４１Ｂ）を覆うようにトンネル絶縁膜４２を
数十ｎｍの厚みで形成する。続いて、トンネル絶縁膜４
２上に非単結晶シリコン（多結晶シリコンまたは非晶質
シリコン）層（図示せず）を形成したのち、この非単結
晶シリコン層をエッチング処理によりパターニングして
素子分離することにより、半導体層１０１を数十ｎｍの
厚みで選択的に形成する。続いて、全体を覆うように、
第２の制御絶縁膜４５を約１００ｎｍの厚みで形成す
る。続いて、第２の制御絶縁膜４５の表面を電離気体Ｇ
１（図示せず）に曝して、第２の制御絶縁膜４５と半導
体層１０１との間の界面における構造欠陥を減少させ
る。続いて、第２の制御絶縁膜４５上に、第２の制御電
極４６を選択的に形成する。なお、トンネル絶縁膜４
２、半導体層１０１、第２の制御絶縁膜４５および第２
の制御電極４６の形成材料、形成方法および構造的特徴
等は、例えば、上記第１の実施の形態におけるトンネル
絶縁膜１５、半導体層１００、第２の制御絶縁膜１７お
よび第２の制御電極１８の場合と同様である。
１（微粒子４１Ｂ）を覆うようにトンネル絶縁膜４２を
数十ｎｍの厚みで形成する。続いて、トンネル絶縁膜４
２上に非単結晶シリコン（多結晶シリコンまたは非晶質
シリコン）層（図示せず）を形成したのち、この非単結
晶シリコン層をエッチング処理によりパターニングして
素子分離することにより、半導体層１０１を数十ｎｍの
厚みで選択的に形成する。続いて、全体を覆うように、
第２の制御絶縁膜４５を約１００ｎｍの厚みで形成す
る。続いて、第２の制御絶縁膜４５の表面を電離気体Ｇ
１（図示せず）に曝して、第２の制御絶縁膜４５と半導
体層１０１との間の界面における構造欠陥を減少させ
る。続いて、第２の制御絶縁膜４５上に、第２の制御電
極４６を選択的に形成する。なお、トンネル絶縁膜４
２、半導体層１０１、第２の制御絶縁膜４５および第２
の制御電極４６の形成材料、形成方法および構造的特徴
等は、例えば、上記第１の実施の形態におけるトンネル
絶縁膜１５、半導体層１００、第２の制御絶縁膜１７お
よび第２の制御電極１８の場合と同様である。
【００７２】続いて、第２の制御電極４６をマスクとし
て用いて、イオンインプランテーションにより、半導体
層１０１に対して不純物Ｉを注入する。この不純物Ｉと
しては、例えば、形成されることとなるメモリトランジ
スタ５０がｎ型チャネル構造を有するようにする場合に
は、Ｖ族元素であるリンなど（ｐ型不純物）を用いるよ
うにし、一方、メモリトランジスタ５０がｐ型チャネル
構造を有するようにする場合には、ＩＩＩ族元素である
ボロンなど（ｎ型不純物）を用いるようにする。
て用いて、イオンインプランテーションにより、半導体
層１０１に対して不純物Ｉを注入する。この不純物Ｉと
しては、例えば、形成されることとなるメモリトランジ
スタ５０がｎ型チャネル構造を有するようにする場合に
は、Ｖ族元素であるリンなど（ｐ型不純物）を用いるよ
うにし、一方、メモリトランジスタ５０がｐ型チャネル
構造を有するようにする場合には、ＩＩＩ族元素である
ボロンなど（ｎ型不純物）を用いるようにする。
【００７３】これにより、図１０に示したように、第１
の不純物領域４４ａおよび第２の不純物領域４４ｂのそ
れぞれが選択的に形成される。半導体層１０１のうち、
第１の不純物領域４４ａと第２の不純物領域４４ｂとの
間の領域は伝導領域４３となる。続いて、第１の不純物
領域４４ａおよび第２の不純物領域４４ｂの双方に対し
てエネルギービーム（例えばエキシマレーザ）を照射
し、注入された不純物を活性化させる。
の不純物領域４４ａおよび第２の不純物領域４４ｂのそ
れぞれが選択的に形成される。半導体層１０１のうち、
第１の不純物領域４４ａと第２の不純物領域４４ｂとの
間の領域は伝導領域４３となる。続いて、第１の不純物
領域４４ａおよび第２の不純物領域４４ｂの双方に対し
てエネルギービーム（例えばエキシマレーザ）を照射
し、注入された不純物を活性化させる。
【００７４】続いて、図７に示したように、上記第１の
実施の形態においてソース電極１９ａおよびドレイン電
極１９ｂを形成した場合と同様の手法を用いてソース電
極４７ａおよびドレイン電極４７ｂを選択的に形成す
る。これにより、下地部１０上にメモリトランジスタ５
０が形成される。
実施の形態においてソース電極１９ａおよびドレイン電
極１９ｂを形成した場合と同様の手法を用いてソース電
極４７ａおよびドレイン電極４７ｂを選択的に形成す
る。これにより、下地部１０上にメモリトランジスタ５
０が形成される。
【００７５】最後に、全体を覆うように保護膜４８を形
成し、メモリ素子が完成する。なお、ソース電極４７
ａ、ドレイン電極４７ｂおよび保護膜４８の形成材料お
よび形成方法等は、例えば、上記第１の実施の形態にお
けるソース電極１９ａ、ドレイン電極１９ｂおよび保護
膜２０の場合と同様である。
成し、メモリ素子が完成する。なお、ソース電極４７
ａ、ドレイン電極４７ｂおよび保護膜４８の形成材料お
よび形成方法等は、例えば、上記第１の実施の形態にお
けるソース電極１９ａ、ドレイン電極１９ｂおよび保護
膜２０の場合と同様である。
【００７６】本実施の形態のメモリ素子に関する効果お
よび変形例等は、上記各実施の形態の場合と同様であ
る。
よび変形例等は、上記各実施の形態の場合と同様であ
る。
【００７７】［第４の実施の形態］次に、図１１〜図１
３を参照して、本発明の第４の実施の形態に係るメモリ
素子について説明する。
３を参照して、本発明の第４の実施の形態に係るメモリ
素子について説明する。
【００７８】本実施の形態に係るメモリ素子は、上記第
１の実施の形態の場合におけるトンネル絶縁膜１５およ
び蓄積領域１６（図１参照）のそれぞれの配設領域を変
更したものであり、上記の点以外の構造は、上記第１の
実施の形態の場合と同様である。また、本実施の形態に
係るメモリ素子の製造方法は、第１の不純物領域１４ａ
および第２の不純物領域１４ｂの形成方法（半導体層１
００に対する不純物の注入方法）として、上記第１の実
施の形態の場合とは異なる方法を用いるようにしたもの
である。なお、図１１〜図１３において、上記第１の実
施の形態における構成要素と同一の構成要素について
は、同一の符号を付すものとし、これらの要素に関する
詳細な説明は、適宜省略する。
１の実施の形態の場合におけるトンネル絶縁膜１５およ
び蓄積領域１６（図１参照）のそれぞれの配設領域を変
更したものであり、上記の点以外の構造は、上記第１の
実施の形態の場合と同様である。また、本実施の形態に
係るメモリ素子の製造方法は、第１の不純物領域１４ａ
および第２の不純物領域１４ｂの形成方法（半導体層１
００に対する不純物の注入方法）として、上記第１の実
施の形態の場合とは異なる方法を用いるようにしたもの
である。なお、図１１〜図１３において、上記第１の実
施の形態における構成要素と同一の構成要素について
は、同一の符号を付すものとし、これらの要素に関する
詳細な説明は、適宜省略する。
【００７９】このメモリ素子では、図１１に示したよう
に、トンネル絶縁膜１５、蓄積領域１６および第２の制
御絶縁膜１７のそれぞれの配設領域が，上記第１の実施
の形態の場合（図１参照）よりも縮小され、例えば、伝
導領域１３の配設領域に対応するようになっている。ト
ンネル絶縁膜１５等の配設領域以外の周辺領域には第３
の制御絶縁膜４９が配設されている。第３の制御絶縁膜
４９は、第２の制御絶縁膜１７と同様の形成材料よりな
るものである。
に、トンネル絶縁膜１５、蓄積領域１６および第２の制
御絶縁膜１７のそれぞれの配設領域が，上記第１の実施
の形態の場合（図１参照）よりも縮小され、例えば、伝
導領域１３の配設領域に対応するようになっている。ト
ンネル絶縁膜１５等の配設領域以外の周辺領域には第３
の制御絶縁膜４９が配設されている。第３の制御絶縁膜
４９は、第２の制御絶縁膜１７と同様の形成材料よりな
るものである。
【００８０】このメモリ素子では、メモリトランジスタ
６０がｎ型チャネル構造を有する場合には、上記第１の
実施の形態において説明した作用により、一方、メモリ
トランジスタ６０がｐ型チャネル構造を有する場合に
は、上記の第２の実施の形態において説明した作用によ
り、データの書き込み、保持、消去および読み出しが行
われる。
６０がｎ型チャネル構造を有する場合には、上記第１の
実施の形態において説明した作用により、一方、メモリ
トランジスタ６０がｐ型チャネル構造を有する場合に
は、上記の第２の実施の形態において説明した作用によ
り、データの書き込み、保持、消去および読み出しが行
われる。
【００８１】このメモリ素子は、例えば、以下のような
工程を経て製造される。なお、メモリ素子の製造工程に
おいて、第２の制御電極１８を形成するところまでの工
程は、上記第１の実施の形態における同工程まで（図４
参照）と同様であるので、その説明を省略する。上記の
工程により第２の制御電極１８を形成したのち、例え
ば、第２の制御電極１８をマスクとして用いて、全体
に、四フッ化炭素（ＣＦ4）と水素（Ｈ2 ）との混合ガ
スを用いたエッチング処理を行う。このエッチング処理
により、図１２に示したように、第２の制御電極１８の
配設領域以外の領域における第２の制御絶縁膜１７、蓄
積領域１６（半導体微粒子１６Ｂ）およびトンネル絶縁
膜１５のそれぞれの一部が選択的に除去され、半導体層
１００の一部が露出する。
工程を経て製造される。なお、メモリ素子の製造工程に
おいて、第２の制御電極１８を形成するところまでの工
程は、上記第１の実施の形態における同工程まで（図４
参照）と同様であるので、その説明を省略する。上記の
工程により第２の制御電極１８を形成したのち、例え
ば、第２の制御電極１８をマスクとして用いて、全体
に、四フッ化炭素（ＣＦ4）と水素（Ｈ2 ）との混合ガ
スを用いたエッチング処理を行う。このエッチング処理
により、図１２に示したように、第２の制御電極１８の
配設領域以外の領域における第２の制御絶縁膜１７、蓄
積領域１６（半導体微粒子１６Ｂ）およびトンネル絶縁
膜１５のそれぞれの一部が選択的に除去され、半導体層
１００の一部が露出する。
【００８２】続いて、例えば、不純物としての所定の金
属原子を含む電離気体Ｇ２の雰囲気中に半導体層１００
の露出部分を曝す。この電離気体Ｇ２としては、例え
ば、ｎ型チャネル構造を有するメモリトランジスタ６０
を形成する場合には、ホスフィン（ＰＨ3 ）のようにリ
ン原子などのＶ族元素を含むものを用いるようにし、一
方、ｐ型のチャネル構造を有するメモリトランジスタ６
０形成する場合には、ジボラン（Ｂ2Ｈ6）のようにボロ
ンなどのＩＩＩ族元素を含むものを用いるようにする。
これにより、図１３に示したように、半導体層１００の
露出部分に対して不純物が導入され、第１の不純物領域
１４ａおよび第２の不純物領域１４ｂが選択的に形成さ
れる。
属原子を含む電離気体Ｇ２の雰囲気中に半導体層１００
の露出部分を曝す。この電離気体Ｇ２としては、例え
ば、ｎ型チャネル構造を有するメモリトランジスタ６０
を形成する場合には、ホスフィン（ＰＨ3 ）のようにリ
ン原子などのＶ族元素を含むものを用いるようにし、一
方、ｐ型のチャネル構造を有するメモリトランジスタ６
０形成する場合には、ジボラン（Ｂ2Ｈ6）のようにボロ
ンなどのＩＩＩ族元素を含むものを用いるようにする。
これにより、図１３に示したように、半導体層１００の
露出部分に対して不純物が導入され、第１の不純物領域
１４ａおよび第２の不純物領域１４ｂが選択的に形成さ
れる。
【００８３】続いて、例えば、第１の不純物領域１４ａ
および第２の不純物領域１４ｂの双方に対してエネルギ
ービーム（例えばエキシマレーザ）を照射し、導入され
た不純物を活性化させる。
および第２の不純物領域１４ｂの双方に対してエネルギ
ービーム（例えばエキシマレーザ）を照射し、導入され
た不純物を活性化させる。
【００８４】続いて、例えば、ほぼ全体を覆うように、
第３の制御絶縁膜４９を形成する。第３の制御絶縁膜４
９の形成材料および形成方法等は、第２の制御絶縁膜１
７の場合と同様である。
第３の制御絶縁膜４９を形成する。第３の制御絶縁膜４
９の形成材料および形成方法等は、第２の制御絶縁膜１
７の場合と同様である。
【００８５】続いて、図１１に示したように、第３の制
御絶縁膜４９の一部を選択的に除去して２つの開口部を
形成したのち、各開口部にソース電極１９ａおよびドレ
イン領域１９ｂのそれぞれを選択的に形成する。これに
より、下地部１０上にメモリトランジスタ６０が形成さ
れる。最後に、全体を覆うように保護膜２０を形成し、
メモリ素子が完成する。
御絶縁膜４９の一部を選択的に除去して２つの開口部を
形成したのち、各開口部にソース電極１９ａおよびドレ
イン領域１９ｂのそれぞれを選択的に形成する。これに
より、下地部１０上にメモリトランジスタ６０が形成さ
れる。最後に、全体を覆うように保護膜２０を形成し、
メモリ素子が完成する。
【００８６】本実施の形態のメモリ素子に関する効果お
よび変形例等は、上記各実施の形態の場合と同様であ
る。
よび変形例等は、上記各実施の形態の場合と同様であ
る。
【００８７】［第５の実施の形態］次に、図１４〜図１
７を参照して、本発明の第４の実施の形態に係るメモリ
素子について説明する。
７を参照して、本発明の第４の実施の形態に係るメモリ
素子について説明する。
【００８８】本実施の形態に係るメモリ素子は、分散さ
れた複数の微粒子７２Ｂにより構成される蓄積領域７２
が蓄積領域形成膜７１の内部に形成されるようにしたも
のであり、上記の点以外の主な構造は、例えば、上記第
４の実施の形態の場合と同様である。なお、図１４〜図
１７において、上記第４の実施の形態における構成要素
と同一の構成要素については、同一の符号を付すものと
し、これらの要素に関する詳細な説明は、適宜省略す
る。
れた複数の微粒子７２Ｂにより構成される蓄積領域７２
が蓄積領域形成膜７１の内部に形成されるようにしたも
のであり、上記の点以外の主な構造は、例えば、上記第
４の実施の形態の場合と同様である。なお、図１４〜図
１７において、上記第４の実施の形態における構成要素
と同一の構成要素については、同一の符号を付すものと
し、これらの要素に関する詳細な説明は、適宜省略す
る。
【００８９】このメモリ素子では、図１４に示したよう
に、伝導領域１３と第２の制御絶縁膜１７との間の領域
に蓄積領域形成膜７１が配設されている。この蓄積領域
形成膜７１は、例えば、二酸化珪素よりなるものであ
る。蓄積領域形成膜７１の内部には、例えばシリコンよ
りなる複数の微粒子７２Ｂが分散されており、これらの
複数の微粒子７２Ｂによって蓄積領域７２が構成されて
いる。すなわち、蓄積領域７２は、蓄積領域形成膜７１
の内部に形成されている。蓄積領域形成膜７１のうち、
伝導領域１３と蓄積領域７２との間の領域における部分
は、上記各実施の形態において説明した「トンネル絶縁
膜」と同様の機能を有することとなる。
に、伝導領域１３と第２の制御絶縁膜１７との間の領域
に蓄積領域形成膜７１が配設されている。この蓄積領域
形成膜７１は、例えば、二酸化珪素よりなるものであ
る。蓄積領域形成膜７１の内部には、例えばシリコンよ
りなる複数の微粒子７２Ｂが分散されており、これらの
複数の微粒子７２Ｂによって蓄積領域７２が構成されて
いる。すなわち、蓄積領域７２は、蓄積領域形成膜７１
の内部に形成されている。蓄積領域形成膜７１のうち、
伝導領域１３と蓄積領域７２との間の領域における部分
は、上記各実施の形態において説明した「トンネル絶縁
膜」と同様の機能を有することとなる。
【００９０】このメモリ素子のメモリトランジスタ８０
では、上記第４の実施の形態の場合と同様の作用により
データの書き込み、保持、消去および読み出しが行われ
る。
では、上記第４の実施の形態の場合と同様の作用により
データの書き込み、保持、消去および読み出しが行われ
る。
【００９１】このメモリ素子は、例えば、以下のような
工程を経て製造される。なお、メモリ素子の製造工程に
おいて、半導体層１００を形成するところまでの工程
は、上記第１の実施の形態における同工程まで（図２参
照）と同様であるので、その説明を省略する。上記の工
程により半導体層１００を形成したのち、図１５に示し
たように、全体を覆うように、例えば、ＣＶＤ法または
スパッタリング法により、シリコンを過剰に含む酸化
物、すなわち非化学量論的組成を有する酸化物（ＳｉＯ
x ；ｘ＜２）よりなる非化学量論膜１１０を数十ｎｍの
厚みで形成する。
工程を経て製造される。なお、メモリ素子の製造工程に
おいて、半導体層１００を形成するところまでの工程
は、上記第１の実施の形態における同工程まで（図２参
照）と同様であるので、その説明を省略する。上記の工
程により半導体層１００を形成したのち、図１５に示し
たように、全体を覆うように、例えば、ＣＶＤ法または
スパッタリング法により、シリコンを過剰に含む酸化
物、すなわち非化学量論的組成を有する酸化物（ＳｉＯ
x ；ｘ＜２）よりなる非化学量論膜１１０を数十ｎｍの
厚みで形成する。
【００９２】続いて、例えば、非化学量論膜１１０に対
してエネルギービームＢを照射し、この非化学量論膜１
１０を加熱する。このエネルギービームＢとしては、例
えば、エキシマレーザビームや電子線ビームなどを用い
るようにする。エキシマレーザとしては、例えば、塩化
キセノン（ＸｅＣｌ；波長３０８ｎｍ）、フッ化クリプ
トン（ＫｒＦ；波長２４８ｎｍ）またはフッ化アルゴン
（ＡｒＦ；波長１９３ｎｍ）などよりなるものを用いる
ようにする。この加熱処理により、図１６に示したよう
に、非化学量論膜１１０を構成する酸化物が、化学量論
組成を有する二酸化珪素とシリコンとに分解する。すな
わち、二酸化珪素よりなる蓄積領域形成膜７１の内部
に、シリコンよりなる複数の微粒子７２Ｂが分散され、
この複数の微粒子７２Ｂよりなる蓄積領域７２が形成さ
れる。
してエネルギービームＢを照射し、この非化学量論膜１
１０を加熱する。このエネルギービームＢとしては、例
えば、エキシマレーザビームや電子線ビームなどを用い
るようにする。エキシマレーザとしては、例えば、塩化
キセノン（ＸｅＣｌ；波長３０８ｎｍ）、フッ化クリプ
トン（ＫｒＦ；波長２４８ｎｍ）またはフッ化アルゴン
（ＡｒＦ；波長１９３ｎｍ）などよりなるものを用いる
ようにする。この加熱処理により、図１６に示したよう
に、非化学量論膜１１０を構成する酸化物が、化学量論
組成を有する二酸化珪素とシリコンとに分解する。すな
わち、二酸化珪素よりなる蓄積領域形成膜７１の内部
に、シリコンよりなる複数の微粒子７２Ｂが分散され、
この複数の微粒子７２Ｂよりなる蓄積領域７２が形成さ
れる。
【００９３】続いて、全体を覆うように第２の制御絶縁
膜１７を形成したのち、この第２の制御絶縁膜１７上に
第２の制御電極１８を選択的に形成する。
膜１７を形成したのち、この第２の制御絶縁膜１７上に
第２の制御電極１８を選択的に形成する。
【００９４】続いて、図１７に示したように、第２の制
御電極１８をマスクとして用いて、全体に、四フッ化炭
素（ＣＦ4 ）と水素（Ｈ2 ）との混合ガスを用いたエッ
チング処理を行い、第２の制御電極１８の配設領域以外
の領域における第２の制御絶縁膜１７および蓄積領域形
成膜７１（微粒子７２Ｂ）のそれぞれの一部を選択的に
除去する。このエッチング処理により、半導体層１００
の一部が露出する。
御電極１８をマスクとして用いて、全体に、四フッ化炭
素（ＣＦ4 ）と水素（Ｈ2 ）との混合ガスを用いたエッ
チング処理を行い、第２の制御電極１８の配設領域以外
の領域における第２の制御絶縁膜１７および蓄積領域形
成膜７１（微粒子７２Ｂ）のそれぞれの一部を選択的に
除去する。このエッチング処理により、半導体層１００
の一部が露出する。
【００９５】なお、半導体層１００の一部を露出させた
以降の工程は、例えば、上記第４の実施の形態において
図１２以降で説明した同工程以降の工程と同様であるの
で、その説明を省略する。
以降の工程は、例えば、上記第４の実施の形態において
図１２以降で説明した同工程以降の工程と同様であるの
で、その説明を省略する。
【００９６】本実施の形態のメモリ素子に関する効果お
よび変形例等は、上記各実施の形態の場合と同様であ
る。本実施の形態における蓄積領域７２周辺の構成（蓄
積領域形成膜７１の内部に蓄積領域７２を設けるような
構成）およびその形成方法を第４の実施の形態以外の上
記各実施の形態について適用するようにしてもよい。
よび変形例等は、上記各実施の形態の場合と同様であ
る。本実施の形態における蓄積領域７２周辺の構成（蓄
積領域形成膜７１の内部に蓄積領域７２を設けるような
構成）およびその形成方法を第４の実施の形態以外の上
記各実施の形態について適用するようにしてもよい。
【００９７】なお、本実施の形態では、図１４に示した
ように、伝導領域１３と第２の制御電極１８との間の領
域に蓄積領域７２等を配設するようにしたが、必ずしも
これに限られるものではない。例えば、図１８に示した
ように、上記第３の実施の形態の場合と同様に、伝導領
域１３と第１の制御電極１１との間の領域に蓄積領域７
２等を配設してメモリトランジスタ８１を構築するよう
にしてもよい。このような場合においても、図１４に示
した場合と同様の作用および効果を得ることができる。
ように、伝導領域１３と第２の制御電極１８との間の領
域に蓄積領域７２等を配設するようにしたが、必ずしも
これに限られるものではない。例えば、図１８に示した
ように、上記第３の実施の形態の場合と同様に、伝導領
域１３と第１の制御電極１１との間の領域に蓄積領域７
２等を配設してメモリトランジスタ８１を構築するよう
にしてもよい。このような場合においても、図１４に示
した場合と同様の作用および効果を得ることができる。
【００９８】［第６の実施の形態］次に、図１９〜図２
２を参照して、本発明の第６の実施の形態に係るメモリ
素子について説明する。
２を参照して、本発明の第６の実施の形態に係るメモリ
素子について説明する。
【００９９】本実施の形態に係るメモリ素子は、平坦な
下地部１０上に第１の制御絶縁膜１１が配設されていた
上記各実施の形態の場合とは異なり、下地部１０の一部
に設けられた凹部３ｋに埋め込まれるように第１の制御
絶縁膜１１Ｈが配設されたものである。メモリ素子の上
記の点以外の主な構造は、例えば、上記第５の実施の形
態の場合と同様である。なお、図１９〜図２２におい
て、上記第５の実施の形態における構成要素と同一の構
成要素については、同一の符号を付すものとし、これら
の要素に関する詳細な説明は、適宜省略する。
下地部１０上に第１の制御絶縁膜１１が配設されていた
上記各実施の形態の場合とは異なり、下地部１０の一部
に設けられた凹部３ｋに埋め込まれるように第１の制御
絶縁膜１１Ｈが配設されたものである。メモリ素子の上
記の点以外の主な構造は、例えば、上記第５の実施の形
態の場合と同様である。なお、図１９〜図２２におい
て、上記第５の実施の形態における構成要素と同一の構
成要素については、同一の符号を付すものとし、これら
の要素に関する詳細な説明は、適宜省略する。
【０１００】このメモリ素子では、図１９に示したよう
に、下地部１０の一部を構成する絶縁膜３に凹部３ｋが
設けられており、この凹部３ｋを埋め込むように第１の
制御電極１１Ｈが配設されている。第１の制御電極１１
Ｈの表面の位置と絶縁膜３の表面の位置とは、例えば、
互いにほぼ一致している。
に、下地部１０の一部を構成する絶縁膜３に凹部３ｋが
設けられており、この凹部３ｋを埋め込むように第１の
制御電極１１Ｈが配設されている。第１の制御電極１１
Ｈの表面の位置と絶縁膜３の表面の位置とは、例えば、
互いにほぼ一致している。
【０１０１】このメモリ素子のメモリトランジスタ８２
では、上記第５の実施の形態の場合と同様の作用により
データの書き込み、保持、消去および読み出しが行われ
る。
では、上記第５の実施の形態の場合と同様の作用により
データの書き込み、保持、消去および読み出しが行われ
る。
【０１０２】このメモリ素子は、例えば、以下のような
工程を経て製造される。なお、メモリ素子の製造工程に
おいて、絶縁膜３を形成するところまでの工程は、上記
第１の実施の形態における同工程まで（図２参照）と同
様であるので、その説明を省略する。上記の工程により
絶縁膜３を形成したのち、例えば、絶縁膜３上にフォト
レジスト膜を形成する。続いて、例えば、高精度のフォ
トリソグラフィ処理を用いてフォトレジスト膜をパター
ニングすることにより、図２０に示したように、絶縁膜
３上に、所定の形状よりなる開口部１２０ｋを有するマ
スク１２０を形成する。このとき、開口部１２０ｋの形
状は、形成されることとなる第１の制御電極１１Ｈの平
面形状に対応するようにする。
工程を経て製造される。なお、メモリ素子の製造工程に
おいて、絶縁膜３を形成するところまでの工程は、上記
第１の実施の形態における同工程まで（図２参照）と同
様であるので、その説明を省略する。上記の工程により
絶縁膜３を形成したのち、例えば、絶縁膜３上にフォト
レジスト膜を形成する。続いて、例えば、高精度のフォ
トリソグラフィ処理を用いてフォトレジスト膜をパター
ニングすることにより、図２０に示したように、絶縁膜
３上に、所定の形状よりなる開口部１２０ｋを有するマ
スク１２０を形成する。このとき、開口部１２０ｋの形
状は、形成されることとなる第１の制御電極１１Ｈの平
面形状に対応するようにする。
【０１０３】続いて、例えば、マスク１２０を用いて、
全体に、四フッ化炭素（ＣＦ4 ）と水素（Ｈ2 ）との混
合ガスを用いたエッチング処理を行う。このエッチング
処理により、図２１に示したように、絶縁膜３のうち、
開口部１２０ｋに対応する領域が選択的に除去され、絶
縁膜３の表層部近傍に凹部（窪み）３ｋが形成される。
このとき、例えば、凹部３ｋの深さが、形成されること
となる第１の制御電極１１Ｈの厚み（例えば約１００ｎ
ｍ）とほぼ一致することとなるように、エッチング処理
を行う。なお、上記のエッチング処理により、マスク１
２０自体もエッチングされ、その厚みは減少することと
なる。凹部３ｋが形成された時点においてマスク１２０
が消失するようにしてもよいし（図２１参照）、残存す
るようにしてもよい。マスク１２０が残存したとして
も、このマスク１２０は後工程における研磨処理によっ
て除去されることとなる。
全体に、四フッ化炭素（ＣＦ4 ）と水素（Ｈ2 ）との混
合ガスを用いたエッチング処理を行う。このエッチング
処理により、図２１に示したように、絶縁膜３のうち、
開口部１２０ｋに対応する領域が選択的に除去され、絶
縁膜３の表層部近傍に凹部（窪み）３ｋが形成される。
このとき、例えば、凹部３ｋの深さが、形成されること
となる第１の制御電極１１Ｈの厚み（例えば約１００ｎ
ｍ）とほぼ一致することとなるように、エッチング処理
を行う。なお、上記のエッチング処理により、マスク１
２０自体もエッチングされ、その厚みは減少することと
なる。凹部３ｋが形成された時点においてマスク１２０
が消失するようにしてもよいし（図２１参照）、残存す
るようにしてもよい。マスク１２０が残存したとして
も、このマスク１２０は後工程における研磨処理によっ
て除去されることとなる。
【０１０４】続いて、例えば、約６００〜７００°Ｃの
範囲内における基板温度条件下において、ＣＶＤ法また
はスパッタリング法により、全体に、不純物を添加した
非単結晶シリコン（多結晶シリコンまたは非晶質シリコ
ン）よりなる電極前駆層１２１を形成する。電極前駆層
１２１を形成する際には、例えば、少なくとも凹部３ｋ
が電極前駆層１２１によって埋設されるようにする。こ
の電極前駆層１２１は、後工程において研磨処理によっ
て研磨されることにより第１の制御電極１１Ｈとなるも
のである。なお、電極前駆層１２１の形成方法として
は、上記した手法の他、例えば、スパッタリングにより
タンタルやモリブデンなどの金属層を形成したのち、こ
の金属層をエッチングしてパターニングする手法を用い
るようにしてもよい。
範囲内における基板温度条件下において、ＣＶＤ法また
はスパッタリング法により、全体に、不純物を添加した
非単結晶シリコン（多結晶シリコンまたは非晶質シリコ
ン）よりなる電極前駆層１２１を形成する。電極前駆層
１２１を形成する際には、例えば、少なくとも凹部３ｋ
が電極前駆層１２１によって埋設されるようにする。こ
の電極前駆層１２１は、後工程において研磨処理によっ
て研磨されることにより第１の制御電極１１Ｈとなるも
のである。なお、電極前駆層１２１の形成方法として
は、上記した手法の他、例えば、スパッタリングにより
タンタルやモリブデンなどの金属層を形成したのち、こ
の金属層をエッチングしてパターニングする手法を用い
るようにしてもよい。
【０１０５】続いて、例えば、化学機械研磨（chemical
mechanical polishing ）法により、全体を研磨する。
このときの研磨処理は、例えば、絶縁膜３が露出するま
で行うようにする。この研磨処理により、図２２に示し
たように、凹部３ｋを埋め込むように第１の制御電極１
１Ｈが形成される。
mechanical polishing ）法により、全体を研磨する。
このときの研磨処理は、例えば、絶縁膜３が露出するま
で行うようにする。この研磨処理により、図２２に示し
たように、凹部３ｋを埋め込むように第１の制御電極１
１Ｈが形成される。
【０１０６】なお、第１の制御電極１１Ｈを形成した以
降の工程は、例えば、上記第５の実施の形態において図
１５以降で説明した第１の制御電極１１の形成工程以降
の工程と同様であるので、その説明を省略する。
降の工程は、例えば、上記第５の実施の形態において図
１５以降で説明した第１の制御電極１１の形成工程以降
の工程と同様であるので、その説明を省略する。
【０１０７】本実施の形態のメモリ素子に関する効果お
よび変形例等は、上記各実施の形態の場合と同様であ
る。もちろん、本実施の形態における第１の制御電極１
１Ｈ周辺の構成（絶縁膜３に設けた凹部３ｋに埋め込ま
れるように第１の制御電極１１Ｈが配設される構成）お
よびその形成方法を第５の実施の形態以外の上記各実施
の形態について適用するようにしてもよい。
よび変形例等は、上記各実施の形態の場合と同様であ
る。もちろん、本実施の形態における第１の制御電極１
１Ｈ周辺の構成（絶縁膜３に設けた凹部３ｋに埋め込ま
れるように第１の制御電極１１Ｈが配設される構成）お
よびその形成方法を第５の実施の形態以外の上記各実施
の形態について適用するようにしてもよい。
【０１０８】［第７の実施の形態］次に、図２３を参照
して、本発明の第７の実施の形態に係るメモリ素子につ
いて説明する。
して、本発明の第７の実施の形態に係るメモリ素子につ
いて説明する。
【０１０９】本実施の形態に係るメモリ素子は、例え
ば、上記第１の実施の形態における第１の制御電極１１
を形成する際に素子分離を行わずに、２次元的な広がり
を有する連続膜として第１の制御電極１１Ｌを形成する
ようにしたものであり、上記の点以外の主な構造は、上
記第１の実施の形態の場合（図１参照）と同様である。
なお、図２３において、上記第１の実施の形態における
構成要素と同一の構成要素については、同一の符号を付
すものとし、これらの要素に関する詳細な説明は、適宜
省略する。
ば、上記第１の実施の形態における第１の制御電極１１
を形成する際に素子分離を行わずに、２次元的な広がり
を有する連続膜として第１の制御電極１１Ｌを形成する
ようにしたものであり、上記の点以外の主な構造は、上
記第１の実施の形態の場合（図１参照）と同様である。
なお、図２３において、上記第１の実施の形態における
構成要素と同一の構成要素については、同一の符号を付
すものとし、これらの要素に関する詳細な説明は、適宜
省略する。
【０１１０】このメモリ素子は、例えば、図２３に示し
たように、下地部１０（絶縁膜３）上に、２次元的な広
がりを有する連続膜よりなる第１の制御電極１１Ｌが配
設されている。この第１の制御電極１１Ｌは、例えば、
１のメモリトランジスタ３１のみではなく、同様に下地
部１０上に形成された図示しない複数の他のメモリトラ
ンジスタ等における「第１の制御電極」としても機能す
るものであり、メモリトランジスタなどの複数の電子デ
バイスによって共用されるようになっている。
たように、下地部１０（絶縁膜３）上に、２次元的な広
がりを有する連続膜よりなる第１の制御電極１１Ｌが配
設されている。この第１の制御電極１１Ｌは、例えば、
１のメモリトランジスタ３１のみではなく、同様に下地
部１０上に形成された図示しない複数の他のメモリトラ
ンジスタ等における「第１の制御電極」としても機能す
るものであり、メモリトランジスタなどの複数の電子デ
バイスによって共用されるようになっている。
【０１１１】このメモリ素子では、例えば、従来のＥＥ
ＰＲＯＭの場合と同様に、第２の制御電極１８のみに対
して電位が印加されることにより、「データの読み出
し」が行われる。なお、「データの書き込み」、「保
持」および「消去」に係る作用は、例えば、上記第１の
実施の形態の場合と同様である。
ＰＲＯＭの場合と同様に、第２の制御電極１８のみに対
して電位が印加されることにより、「データの読み出
し」が行われる。なお、「データの書き込み」、「保
持」および「消去」に係る作用は、例えば、上記第１の
実施の形態の場合と同様である。
【０１１２】本実施の形態に係るメモリ素子では、第１
の制御電極１１Ｌが、メモリトランジスタ３１を含む複
数の電子デバイスによって共用されることとなるので、
各デバイスごとに第１の制御電極を形成する必要がなく
なり、電極の形成工程数が減少する。このため、下地部
１０上にメモリトランジスタ３１を含む複数の電子デバ
イスを形成する際の製造工程を容易化することができ
る。ただし、上記したように、このメモリ素子では、第
２の制御電極１８のみに対して電位が印加されることに
より「データの読み出し」が行われるため、上記した伝
導領域１３〜蓄積領域１６間における電量変化に起因し
て書き込まれたデータを正確に読み出せない可能性があ
ることに留意する必要がある。
の制御電極１１Ｌが、メモリトランジスタ３１を含む複
数の電子デバイスによって共用されることとなるので、
各デバイスごとに第１の制御電極を形成する必要がなく
なり、電極の形成工程数が減少する。このため、下地部
１０上にメモリトランジスタ３１を含む複数の電子デバ
イスを形成する際の製造工程を容易化することができ
る。ただし、上記したように、このメモリ素子では、第
２の制御電極１８のみに対して電位が印加されることに
より「データの読み出し」が行われるため、上記した伝
導領域１３〜蓄積領域１６間における電量変化に起因し
て書き込まれたデータを正確に読み出せない可能性があ
ることに留意する必要がある。
【０１１３】本実施の形態のメモリ素子に関する製造方
法や上記以外の効果等は、上記第１の実施の形態の場合
と同様である。なお、本実施の形態における第１の制御
電極１１Ｌの構成を第２〜第５の実施の形態について適
用するようにしてもよい。
法や上記以外の効果等は、上記第１の実施の形態の場合
と同様である。なお、本実施の形態における第１の制御
電極１１Ｌの構成を第２〜第５の実施の形態について適
用するようにしてもよい。
【０１１４】［第８の実施の形態］次に、図２４を参照
して、本発明の第８の実施の形態に係るメモリ素子につ
いて説明する。
して、本発明の第８の実施の形態に係るメモリ素子につ
いて説明する。
【０１１５】本実施の形態に係るメモリ素子は、例え
ば、上記第３の実施の形態における第２の制御電極４６
を形成する際に素子分離を行わずに、２次元的な広がり
を有する連続膜として第２の制御電極４６Ｌを形成する
ようにしたものであり、上記の点以外の主な構造は、上
記第３の実施の形態の場合（図７参照）と同様である。
なお、図２４において、上記第３の実施の形態における
構成要素と同一の構成要素については、同一の符号を付
すものとし、これらの要素に関する詳細な説明は、適宜
省略する。
ば、上記第３の実施の形態における第２の制御電極４６
を形成する際に素子分離を行わずに、２次元的な広がり
を有する連続膜として第２の制御電極４６Ｌを形成する
ようにしたものであり、上記の点以外の主な構造は、上
記第３の実施の形態の場合（図７参照）と同様である。
なお、図２４において、上記第３の実施の形態における
構成要素と同一の構成要素については、同一の符号を付
すものとし、これらの要素に関する詳細な説明は、適宜
省略する。
【０１１６】このメモリ素子は、例えば、図２４に示し
たように、第２の制御絶縁膜４５上に、２次元的な広が
りを有する連続膜よりなる第２の制御電極４６Ｌが配設
されている。この第２の制御電極４６Ｌは、例えば、１
のメモリトランジスタ３２のみではなく、同様に下地部
１０上に形成された図示しない複数の他のメモリトラン
ジスタ等における「第２の制御電極」としても機能する
ものであり、メモリトランジスタなどの複数の電子デバ
イスによって共用されるようになっている。
たように、第２の制御絶縁膜４５上に、２次元的な広が
りを有する連続膜よりなる第２の制御電極４６Ｌが配設
されている。この第２の制御電極４６Ｌは、例えば、１
のメモリトランジスタ３２のみではなく、同様に下地部
１０上に形成された図示しない複数の他のメモリトラン
ジスタ等における「第２の制御電極」としても機能する
ものであり、メモリトランジスタなどの複数の電子デバ
イスによって共用されるようになっている。
【０１１７】このメモリ素子では、例えば、従来のＥＥ
ＰＲＯＭの場合と同様に、第１の制御電極１１のみに対
して所定の電位を印加することにより、「データの読み
出し」が行われる。なお、「データの書き込み」、「保
持」および「消去」に係る作用は、例えば、上記第３の
実施の形態の場合と同様である。
ＰＲＯＭの場合と同様に、第１の制御電極１１のみに対
して所定の電位を印加することにより、「データの読み
出し」が行われる。なお、「データの書き込み」、「保
持」および「消去」に係る作用は、例えば、上記第３の
実施の形態の場合と同様である。
【０１１８】本実施の形態のメモリ素子において、第２
の制御電極４６Ｌの構成に係る効果は、上記第７の実施
の形態における第１の制御電極１１Ｌに係る効果と同様
である。すなわち、第２の制御電極４６Ｌが複数の電子
デバイスによって共用されるので、これらの複数の電子
デバイスの製造を容易にすることができる。
の制御電極４６Ｌの構成に係る効果は、上記第７の実施
の形態における第１の制御電極１１Ｌに係る効果と同様
である。すなわち、第２の制御電極４６Ｌが複数の電子
デバイスによって共用されるので、これらの複数の電子
デバイスの製造を容易にすることができる。
【０１１９】本実施の形態のメモリ素子に関する製造方
法や上記以外の効果等は、上記第３の実施の形態の場合
と同様である。なお、本実施の形態における第２の制御
電極４６Ｌの構成を第１、第２、第４または第５の実施
の形態について適用するようにしてもよい。
法や上記以外の効果等は、上記第３の実施の形態の場合
と同様である。なお、本実施の形態における第２の制御
電極４６Ｌの構成を第１、第２、第４または第５の実施
の形態について適用するようにしてもよい。
【０１２０】［第９の実施の形態］次に、図２５〜図２
７を参照して、メモリ素子の集積化に関する一例につい
て説明する。上記した一連のメモリ素子は、例えば、以
下のように集積して使用することが可能である。なお、
以下では、例えば、上記第５の実施の形態におけるメモ
リ素子（図１４参照）と同様の構造を有する複数のメモ
リ素子を集積するものとする。図２５〜図２７におい
て、各メモリ素子の配列方向のうち、図中のＸ軸方向を
「行（または行方向）」と表記すると共に、図中のＹ方
向を「列（または列方向）」と表記するものとする。ま
た、各図において、上記第５の実施の形態における構成
要素と同一の構成要素については同一の符号を付すもの
とし、これらの要素に関する詳細な説明は、適宜省略す
る。
７を参照して、メモリ素子の集積化に関する一例につい
て説明する。上記した一連のメモリ素子は、例えば、以
下のように集積して使用することが可能である。なお、
以下では、例えば、上記第５の実施の形態におけるメモ
リ素子（図１４参照）と同様の構造を有する複数のメモ
リ素子を集積するものとする。図２５〜図２７におい
て、各メモリ素子の配列方向のうち、図中のＸ軸方向を
「行（または行方向）」と表記すると共に、図中のＹ方
向を「列（または列方向）」と表記するものとする。ま
た、各図において、上記第５の実施の形態における構成
要素と同一の構成要素については同一の符号を付すもの
とし、これらの要素に関する詳細な説明は、適宜省略す
る。
【０１２１】図２５は、メモリ素子を集積した集積回路
の平面構造を表すものであり、図２６は、図２５におけ
るＡ−Ａ線に沿った矢視断面構造を表すものである。ま
た、図２７は、図２５に示した集積回路の回路構成を表
すものである。この集積回路では、複数のメモリ素子２
１１，２１２，２２１，２２２がマトリックス状に配列
されている。なお、図２５および図２７では、例えば４
つのメモリ素子のみしか図示していないが、これら４つ
のメモリ素子の他、図示しない複数のメモリ素子がマト
リックス状に配列されているものとする。
の平面構造を表すものであり、図２６は、図２５におけ
るＡ−Ａ線に沿った矢視断面構造を表すものである。ま
た、図２７は、図２５に示した集積回路の回路構成を表
すものである。この集積回路では、複数のメモリ素子２
１１，２１２，２２１，２２２がマトリックス状に配列
されている。なお、図２５および図２７では、例えば４
つのメモリ素子のみしか図示していないが、これら４つ
のメモリ素子の他、図示しない複数のメモリ素子がマト
リックス状に配列されているものとする。
【０１２２】メモリ素子２１１における第２の制御電極
１８上には、例えば、「列方向」に延在するように上側
ワード線Ｗ１Ｕが配設されている。また、メモリ素子２
１１のうち、上記第５の実施の形態において第１の制御
電極１１が配設されていた領域には、第１の制御電極１
１と同様の機能を有する下側ワード線Ｗ１Ｌが「列方
向」に延在するように配設されている。メモリ素子２１
１と同一の「列」に配設されている他の複数のメモリ素
子（メモリ素子２１２等）もまた、上側ワード線Ｗ１Ｕ
および下側ワード線Ｗ１Ｌを介して配設されている。
１８上には、例えば、「列方向」に延在するように上側
ワード線Ｗ１Ｕが配設されている。また、メモリ素子２
１１のうち、上記第５の実施の形態において第１の制御
電極１１が配設されていた領域には、第１の制御電極１
１と同様の機能を有する下側ワード線Ｗ１Ｌが「列方
向」に延在するように配設されている。メモリ素子２１
１と同一の「列」に配設されている他の複数のメモリ素
子（メモリ素子２１２等）もまた、上側ワード線Ｗ１Ｕ
および下側ワード線Ｗ１Ｌを介して配設されている。
【０１２３】メモリ素子２１１のうち、上記第５の実施
の形態の場合において第１の不純物領域１４ａが配設さ
れていた領域には、第１の不純物領域１４ａおよびソー
ス電極１９ａの双方と同様の機能を有するソース線Ｓ１
が配設されており、一方、第２の不純物領域１４ｂが配
設されていた領域には、第２の不純物領域１４ｂおよび
ドレイン電極１９ｂの双方と同様の機能を有するビット
線Ｂ１が配設されている。ソース線Ｓ１およびビット線
Ｂ１の双方は、例えば、「行方向」に延在しており、メ
モリ素子２１１と同一の「行」に配設されている他の複
数のメモリ素子（メモリ素子２２１等）もまたソース線
Ｓ１およびビット線Ｂ１を介して配設されている。
の形態の場合において第１の不純物領域１４ａが配設さ
れていた領域には、第１の不純物領域１４ａおよびソー
ス電極１９ａの双方と同様の機能を有するソース線Ｓ１
が配設されており、一方、第２の不純物領域１４ｂが配
設されていた領域には、第２の不純物領域１４ｂおよび
ドレイン電極１９ｂの双方と同様の機能を有するビット
線Ｂ１が配設されている。ソース線Ｓ１およびビット線
Ｂ１の双方は、例えば、「行方向」に延在しており、メ
モリ素子２１１と同一の「行」に配設されている他の複
数のメモリ素子（メモリ素子２２１等）もまたソース線
Ｓ１およびビット線Ｂ１を介して配設されている。
【０１２４】ワード線（上側ワード線および下側ワード
線を含む）、ソース線およびビット線のそれぞれの形成
材料および形成方法は、例えば、第２の制御電極１８の
場合と同様である。
線を含む）、ソース線およびビット線のそれぞれの形成
材料および形成方法は、例えば、第２の制御電極１８の
場合と同様である。
【０１２５】なお、メモリ素子２２１と同一の「列」に
配設されている他の複数のメモリ素子（メモリ素子２２
２等）は、上記したメモリ素子２１１等の場合と同様
に、上側ワード線Ｗ２Ｕおよび下側ワード線Ｗ２Ｌを介
して配設されている。また、メモリ素子２１２と同一の
「行」に配設されている他の複数のメモリ素子（メモリ
素子２２２等）は、上記したメモリ素子２１１の場合と
同様に、ソース線Ｓ２およびビット線Ｂ２を介して配設
されている。
配設されている他の複数のメモリ素子（メモリ素子２２
２等）は、上記したメモリ素子２１１等の場合と同様
に、上側ワード線Ｗ２Ｕおよび下側ワード線Ｗ２Ｌを介
して配設されている。また、メモリ素子２１２と同一の
「行」に配設されている他の複数のメモリ素子（メモリ
素子２２２等）は、上記したメモリ素子２１１の場合と
同様に、ソース線Ｓ２およびビット線Ｂ２を介して配設
されている。
【０１２６】このような構成を有する集積回路は、以下
のように作用する。なお、以下では、例えば、集積回路
を構成する各メモリ素子がｎ型チャネル構造を有するも
のとし、複数のメモリ素子を代表してメモリ素子２１１
における一連の作用（データの書き込み、保持、消去お
よび読み出し）について説明する。
のように作用する。なお、以下では、例えば、集積回路
を構成する各メモリ素子がｎ型チャネル構造を有するも
のとし、複数のメモリ素子を代表してメモリ素子２１１
における一連の作用（データの書き込み、保持、消去お
よび読み出し）について説明する。
【０１２７】この集積回路では、例えば、上側ワード線
Ｗ１Ｕ以外の他の全てのワード線（上側ワード線Ｗ２
Ｕ，下側ワード線Ｗ１Ｌ，Ｗ２Ｌ等）およびソース線Ｓ
１の双方の電位を０Ｖとした状態において、ビット線Ｂ
１に対して正の電位Ｅ９（例えば、Ｅ９＝＋５Ｖ）を印
加すると共に、上側ワード線Ｗ１Ｕに対して正の電位Ｅ
１０（例えば、Ｅ１０＝＋１０Ｖ）を印加することによ
り、「データの書き込み」が行われる。なお、上記の
「データの書き込み」を行う際には、例えば、ソース線
Ｓ１以外の他の全てのソース線（ソース線Ｓ２等）およ
びビット線Ｂ１以外の他の全てのビット線（ビット線Ｂ
２等）の双方に対して、上側ワード線Ｗ１Ｕに対して印
加される電位Ｅ１０のほぼ半分の電位（例えば、Ｅ１０
／２＝＋５Ｖ）を印加するようにする。これにより、
「データの書き込み」時における電位変化に起因して、
メモリ素子２１１以外の他のメモリ素子において不具合
（例えば、「データの書き込み」等）が発生することが
回避される。
Ｗ１Ｕ以外の他の全てのワード線（上側ワード線Ｗ２
Ｕ，下側ワード線Ｗ１Ｌ，Ｗ２Ｌ等）およびソース線Ｓ
１の双方の電位を０Ｖとした状態において、ビット線Ｂ
１に対して正の電位Ｅ９（例えば、Ｅ９＝＋５Ｖ）を印
加すると共に、上側ワード線Ｗ１Ｕに対して正の電位Ｅ
１０（例えば、Ｅ１０＝＋１０Ｖ）を印加することによ
り、「データの書き込み」が行われる。なお、上記の
「データの書き込み」を行う際には、例えば、ソース線
Ｓ１以外の他の全てのソース線（ソース線Ｓ２等）およ
びビット線Ｂ１以外の他の全てのビット線（ビット線Ｂ
２等）の双方に対して、上側ワード線Ｗ１Ｕに対して印
加される電位Ｅ１０のほぼ半分の電位（例えば、Ｅ１０
／２＝＋５Ｖ）を印加するようにする。これにより、
「データの書き込み」時における電位変化に起因して、
メモリ素子２１１以外の他のメモリ素子において不具合
（例えば、「データの書き込み」等）が発生することが
回避される。
【０１２８】また、例えば、全ての配線（上側ワード線
Ｗ１Ｕ，Ｗ２Ｕ，下側ワード線Ｗ１Ｌ，Ｗ２Ｌ等，ソー
ス線Ｓ１，Ｓ２，ビット線Ｂ１，Ｂ２等）を等電位状態
とするか、またはそれらの電位を浮遊状態（例えば０
Ｖ）とすることにより、書き込まれたデータが保持され
る。
Ｗ１Ｕ，Ｗ２Ｕ，下側ワード線Ｗ１Ｌ，Ｗ２Ｌ等，ソー
ス線Ｓ１，Ｓ２，ビット線Ｂ１，Ｂ２等）を等電位状態
とするか、またはそれらの電位を浮遊状態（例えば０
Ｖ）とすることにより、書き込まれたデータが保持され
る。
【０１２９】また、例えば、上側ワード線Ｗ１Ｕ以外の
他の全てのワード線（上側ワード線Ｗ２Ｕ，下側ワード
線Ｗ１Ｌ，Ｗ２Ｌ等）およびソース線Ｓ１の双方の電位
を０Ｖとした状態において、ビット線Ｂ１に対して負の
電位Ｅ１１（例えば、Ｅ１１＝−５Ｖ）を印加すると共
に、上側ワード線Ｗ１Ｕに対して負の電位Ｅ１２（例え
ば、Ｅ１２＝−１０Ｖ）を印加することにより、「デー
タの消去」が行われる。なお、上記の「データの消去」
を行う際には、例えば、ソース線Ｓ１以外の他の全ての
ソース線（ソース線Ｓ２等）およびビット線Ｂ１以外の
他の全てのビット線（ビット線Ｂ２等）の双方に対し
て、上側ワード線Ｗ１Ｕに対して印加される電位Ｅ１２
のほぼ半分の電位（例えば、Ｅ１２／２＝−５Ｖ）を印
加するようにする。これにより、「データの消去」時に
おける電位変化に起因して、メモリ素子２１１以外の他
のメモリ素子において不具合（例えば、「データの消
去」等）が発生することが回避される。
他の全てのワード線（上側ワード線Ｗ２Ｕ，下側ワード
線Ｗ１Ｌ，Ｗ２Ｌ等）およびソース線Ｓ１の双方の電位
を０Ｖとした状態において、ビット線Ｂ１に対して負の
電位Ｅ１１（例えば、Ｅ１１＝−５Ｖ）を印加すると共
に、上側ワード線Ｗ１Ｕに対して負の電位Ｅ１２（例え
ば、Ｅ１２＝−１０Ｖ）を印加することにより、「デー
タの消去」が行われる。なお、上記の「データの消去」
を行う際には、例えば、ソース線Ｓ１以外の他の全ての
ソース線（ソース線Ｓ２等）およびビット線Ｂ１以外の
他の全てのビット線（ビット線Ｂ２等）の双方に対し
て、上側ワード線Ｗ１Ｕに対して印加される電位Ｅ１２
のほぼ半分の電位（例えば、Ｅ１２／２＝−５Ｖ）を印
加するようにする。これにより、「データの消去」時に
おける電位変化に起因して、メモリ素子２１１以外の他
のメモリ素子において不具合（例えば、「データの消
去」等）が発生することが回避される。
【０１３０】また、例えば、ビット線Ｂ１以外の他の全
てのビット線（ビット線Ｂ２等）、下側ワード線Ｗ１Ｌ
以外の他の全てのワード線（上側ワード線Ｗ１Ｕ，Ｗ２
Ｕ，下側ワード線Ｗ２Ｌ）および全てのソース線（Ｓ
１，Ｓ２）を０Ｖとした状態において、ビット線Ｂ１に
対して正の電位Ｅ１３（例えば、Ｅ１３＝＋５Ｖ）を印
加すると共に、下側ワード線Ｗ１Ｌに対して正の電位Ｅ
１４（例えば、Ｅ１４＝＋５Ｖ）を印加し、ビット線Ｂ
１を流れる電量量を測定することにより、「データの読
み出し」が行われる。
てのビット線（ビット線Ｂ２等）、下側ワード線Ｗ１Ｌ
以外の他の全てのワード線（上側ワード線Ｗ１Ｕ，Ｗ２
Ｕ，下側ワード線Ｗ２Ｌ）および全てのソース線（Ｓ
１，Ｓ２）を０Ｖとした状態において、ビット線Ｂ１に
対して正の電位Ｅ１３（例えば、Ｅ１３＝＋５Ｖ）を印
加すると共に、下側ワード線Ｗ１Ｌに対して正の電位Ｅ
１４（例えば、Ｅ１４＝＋５Ｖ）を印加し、ビット線Ｂ
１を流れる電量量を測定することにより、「データの読
み出し」が行われる。
【０１３１】なお、メモリ素子２１１以外の他のメモリ
素子（例えば、メモリ素子２１２，２２１，２２２等）
では、特定のメモリ素子に対応するワード線、ソース線
およびビット線のそれぞれに対して、上記したメモリ素
子２１１の場合と同様に所定の電位を印加することによ
り、一連の機能（データの書き込み等）が実行される。
集積回路を構成する各メモリ素子がｐ型チャネル構造を
有するものである場合には、上記した一連の電位（Ｅ１
０〜Ｅ１４）の符号を逆にすることにより、一連の機能
が同様に実行される。もちろん、本実施の形態に係る
「メモリ素子の集積化」に用いられるメモリ素子として
は、上記第５の実施の形態に係るものに限らず、他の各
実施の形態に係るものを用いるようにしてもよい。
素子（例えば、メモリ素子２１２，２２１，２２２等）
では、特定のメモリ素子に対応するワード線、ソース線
およびビット線のそれぞれに対して、上記したメモリ素
子２１１の場合と同様に所定の電位を印加することによ
り、一連の機能（データの書き込み等）が実行される。
集積回路を構成する各メモリ素子がｐ型チャネル構造を
有するものである場合には、上記した一連の電位（Ｅ１
０〜Ｅ１４）の符号を逆にすることにより、一連の機能
が同様に実行される。もちろん、本実施の形態に係る
「メモリ素子の集積化」に用いられるメモリ素子として
は、上記第５の実施の形態に係るものに限らず、他の各
実施の形態に係るものを用いるようにしてもよい。
【０１３２】［第１０の実施の形態］次に、図２８〜図
３０を参照して、メモリ素子の集積化に関する他の一例
ついて説明する。なお、以下では、例えば、上記第６の
実施の形態におけるメモリ素子（図１９参照）と同様の
構造を有する複数のメモリ素子を集積するものとする。
図２８〜図３０において、上記第６の実施の形態におけ
る構成要素と同一の構成要素については同一の符号を付
すものとし、これらの要素に関する詳細な説明は、適宜
省略する。
３０を参照して、メモリ素子の集積化に関する他の一例
ついて説明する。なお、以下では、例えば、上記第６の
実施の形態におけるメモリ素子（図１９参照）と同様の
構造を有する複数のメモリ素子を集積するものとする。
図２８〜図３０において、上記第６の実施の形態におけ
る構成要素と同一の構成要素については同一の符号を付
すものとし、これらの要素に関する詳細な説明は、適宜
省略する。
【０１３３】図２８は、メモリ素子を集積した集積回路
の平面構造を表すものであり、図２９は、図２８におけ
るＢ−Ｂ線に沿った矢視断面構造を表すものである。ま
た、図３０は、図２８に示した集積回路の回路構成を表
すものである。この集積回路では、複数のメモリ素子３
１１，３１２，３２１，３２２がマトリックス状に配列
されている。なお、図２８〜図３０では図示しないが、
これらの４つのメモリ素子の他、図示しない複数のメモ
リ素子が行方向および列方向に同様に配列されているも
のとする。
の平面構造を表すものであり、図２９は、図２８におけ
るＢ−Ｂ線に沿った矢視断面構造を表すものである。ま
た、図３０は、図２８に示した集積回路の回路構成を表
すものである。この集積回路では、複数のメモリ素子３
１１，３１２，３２１，３２２がマトリックス状に配列
されている。なお、図２８〜図３０では図示しないが、
これらの４つのメモリ素子の他、図示しない複数のメモ
リ素子が行方向および列方向に同様に配列されているも
のとする。
【０１３４】メモリ素子３１１のうち、上記第６の実施
の形態において第１の制御電極１１Ｈが配設されていた
領域には、第１の制御電極１１Ｈと同様の機能を有する
下側ワード線Ｗ１１Ｌが配設され、第２の制御電極１８
が配設されていた領域には、第２の制御電極１８と同様
の機能を有する上側ワード線Ｗ１１Ｕが配設されてい
る。また、メモリ素子３１１のうち、上記第６の実施の
形態において第２の不純物領域１４ｂが配設されていた
領域には、第２の不純物領域１４ｂと同様の機能を有す
るビット線Ｂ１１が配設されている。下側ワード線Ｗ１
１Ｌ、上側ワード線Ｗ１１Ｕおよびビット線Ｂ１１のそ
れぞれは、例えば、「行方向」に延在しており、メモリ
素子３１１と同一の「行」に配設されている他の複数の
メモリ素子（メモリ素子３２１等）もまた下側ワード線
Ｗ１１Ｌ、上側ワード線Ｗ１１Ｕおよびビット線Ｂ１１
を介して配設されている。
の形態において第１の制御電極１１Ｈが配設されていた
領域には、第１の制御電極１１Ｈと同様の機能を有する
下側ワード線Ｗ１１Ｌが配設され、第２の制御電極１８
が配設されていた領域には、第２の制御電極１８と同様
の機能を有する上側ワード線Ｗ１１Ｕが配設されてい
る。また、メモリ素子３１１のうち、上記第６の実施の
形態において第２の不純物領域１４ｂが配設されていた
領域には、第２の不純物領域１４ｂと同様の機能を有す
るビット線Ｂ１１が配設されている。下側ワード線Ｗ１
１Ｌ、上側ワード線Ｗ１１Ｕおよびビット線Ｂ１１のそ
れぞれは、例えば、「行方向」に延在しており、メモリ
素子３１１と同一の「行」に配設されている他の複数の
メモリ素子（メモリ素子３２１等）もまた下側ワード線
Ｗ１１Ｌ、上側ワード線Ｗ１１Ｕおよびビット線Ｂ１１
を介して配設されている。
【０１３５】第２の制御絶縁膜４９の上方には、例え
ば、「列方向」に延在するソース線Ｓ１１が配設されて
いる。ソース線Ｓ１１の一部をなす接続部Ｓ１１Ｐは、
第２の制御絶縁膜４９の一部を選択的に除去することに
より形成された開口部を通じて、第１の不純物領域１４
ａと接触して電気的に接続されている。このソース線Ｓ
１１は、上記第６の実施の形態（図１９参照）における
ソース電極１９ａと同様の機能を有するものである。メ
モリ素子３１１と同一の「列」に配設されている他の複
数のメモリ素子（メモリ素子３１２等）もまたソース線
Ｓ１１（接続部Ｓ１１Ｐ）を介して配設されている。
ば、「列方向」に延在するソース線Ｓ１１が配設されて
いる。ソース線Ｓ１１の一部をなす接続部Ｓ１１Ｐは、
第２の制御絶縁膜４９の一部を選択的に除去することに
より形成された開口部を通じて、第１の不純物領域１４
ａと接触して電気的に接続されている。このソース線Ｓ
１１は、上記第６の実施の形態（図１９参照）における
ソース電極１９ａと同様の機能を有するものである。メ
モリ素子３１１と同一の「列」に配設されている他の複
数のメモリ素子（メモリ素子３１２等）もまたソース線
Ｓ１１（接続部Ｓ１１Ｐ）を介して配設されている。
【０１３６】なお、メモリ素子３１２と同一の「行」に
配設されている他の複数のメモリ素子（メモリ素子３２
２等）もまた、上記したメモリ素子３１１等の場合と同
様に、下側ワード線Ｗ１２Ｌ、上側ワード線Ｗ１２Ｕお
よびビット線Ｂ１２を介して配設されている。また、メ
モリ素子３２１と同一の「列」に配設されている他の複
数のメモリ素子（メモリ素子３２２等）もまた、上記し
たメモリ素子３１１の場合と同様にソース線Ｓ１２を介
して配設されている。
配設されている他の複数のメモリ素子（メモリ素子３２
２等）もまた、上記したメモリ素子３１１等の場合と同
様に、下側ワード線Ｗ１２Ｌ、上側ワード線Ｗ１２Ｕお
よびビット線Ｂ１２を介して配設されている。また、メ
モリ素子３２１と同一の「列」に配設されている他の複
数のメモリ素子（メモリ素子３２２等）もまた、上記し
たメモリ素子３１１の場合と同様にソース線Ｓ１２を介
して配設されている。
【０１３７】このような構成を有するメモリ素子では、
上記第９の実施の形態における集積回路と同様の作用に
より、特定のメモリ素子におけるデータの書き込み、保
持、消去および読み出しが行われれる。もちろん、本実
施の形態に係る「メモリ素子の集積化」に用いられるメ
モリ素子としては、第６の実施の形態に係るものに限ら
ず、他の各実施の形態に係るものを用いるようにしても
よい。
上記第９の実施の形態における集積回路と同様の作用に
より、特定のメモリ素子におけるデータの書き込み、保
持、消去および読み出しが行われれる。もちろん、本実
施の形態に係る「メモリ素子の集積化」に用いられるメ
モリ素子としては、第６の実施の形態に係るものに限ら
ず、他の各実施の形態に係るものを用いるようにしても
よい。
【０１３８】［第１１の実施の形態］次に、図３１〜図
３３を参照して、メモリ素子の集積化に関するさらに他
の一例ついて説明する。なお、以下では、例えば、上記
第６の実施の形態におけるメモリ素子と同様の構造を有
する複数のメモリ素子を集積するものとする。また、図
３１〜図３３において、上記第６の実施の形態における
構成要素と同一の構成要素については同一の符号を付す
ものとし、これらの要素に関する詳細な説明は、適宜省
略する。
３３を参照して、メモリ素子の集積化に関するさらに他
の一例ついて説明する。なお、以下では、例えば、上記
第６の実施の形態におけるメモリ素子と同様の構造を有
する複数のメモリ素子を集積するものとする。また、図
３１〜図３３において、上記第６の実施の形態における
構成要素と同一の構成要素については同一の符号を付す
ものとし、これらの要素に関する詳細な説明は、適宜省
略する。
【０１３９】図３１は、複数のメモリ素子を集積した集
積回路の平面構造を表すものであり、図３２は、図３１
におけるＣ−Ｃ線に沿った矢視断面構造を表すものであ
る。また、図３３は、図３１に示した集積回路の回路構
成を表すものである。この集積回路では、複数（例えば
Ｎ個）のメモリ素子４１１，４１２〜４１Ｎおよび４２
１，４２２〜４２Ｎがマトリックス状に配列されてい
る。
積回路の平面構造を表すものであり、図３２は、図３１
におけるＣ−Ｃ線に沿った矢視断面構造を表すものであ
る。また、図３３は、図３１に示した集積回路の回路構
成を表すものである。この集積回路では、複数（例えば
Ｎ個）のメモリ素子４１１，４１２〜４１Ｎおよび４２
１，４２２〜４２Ｎがマトリックス状に配列されてい
る。
【０１４０】メモリ素子４１１のうち、上記第６の実施
の形態の場合（図１９参照）において第１の制御電極１
１Ｈが配設されていた領域には下側ワード線Ｗ１１１Ｌ
が配設されており、第２の制御電極１８が配設されてい
た領域には上側ワード線Ｗ１１１Ｕが配設されている。
下側ワード線Ｗ１１１Ｌおよび上側ワード線Ｗ１１１Ｕ
の双方は、例えば、「行方向」に延在しており、メモリ
素子４１１と同一の「行」に配設されている複数のメモ
リ素子（メモリ素子４２１等）もまた下側ワード線Ｗ１
１１Ｌおよび上側ワード線Ｗ１１１Ｕを介して配設され
ている。なお、メモリ素子４１１と同一の「列」に配設
されている他の複数のメモリ素子（４１２〜４１Ｎ等）
もまた、メモリ素子４１１の場合と同様に、各下側ワー
ド線（Ｗ１１２Ｌ〜Ｗ１１ＮＬ）および各上側ワード線
（Ｗ１１２Ｕ〜Ｗ１１ＮＵ）を介して配設されている。
の形態の場合（図１９参照）において第１の制御電極１
１Ｈが配設されていた領域には下側ワード線Ｗ１１１Ｌ
が配設されており、第２の制御電極１８が配設されてい
た領域には上側ワード線Ｗ１１１Ｕが配設されている。
下側ワード線Ｗ１１１Ｌおよび上側ワード線Ｗ１１１Ｕ
の双方は、例えば、「行方向」に延在しており、メモリ
素子４１１と同一の「行」に配設されている複数のメモ
リ素子（メモリ素子４２１等）もまた下側ワード線Ｗ１
１１Ｌおよび上側ワード線Ｗ１１１Ｕを介して配設され
ている。なお、メモリ素子４１１と同一の「列」に配設
されている他の複数のメモリ素子（４１２〜４１Ｎ等）
もまた、メモリ素子４１１の場合と同様に、各下側ワー
ド線（Ｗ１１２Ｌ〜Ｗ１１ＮＬ）および各上側ワード線
（Ｗ１１２Ｕ〜Ｗ１１ＮＵ）を介して配設されている。
【０１４１】メモリ素４１１のうち、上記第６の実施の
形態の場合において第２の不純物領域１４ｂが配設され
ていた領域には、第２の不純物領域１４ｂと同様の機能
を有する中間領域１４ｂＭが配設されている。中間領域
１４ｂＭは、メモリ素子４１１において「ドレイン領
域」として機能する共に、メモリ素子４１１と隣りに配
設されたメモリ素子４１２において「ソース領域」とし
ても機能するようになっている。すなわち、この中間領
域１４ｂＭは、メモリ素子４１１およびメモリ素子４１
２のそれぞれの構成部位の一部として共有されるように
なっている。このように、隣り合うメモリ素子同士は、
メモリ素子４１１，４１２の場合と同様に中間領域１４
ｂＭを介して配設されている。
形態の場合において第２の不純物領域１４ｂが配設され
ていた領域には、第２の不純物領域１４ｂと同様の機能
を有する中間領域１４ｂＭが配設されている。中間領域
１４ｂＭは、メモリ素子４１１において「ドレイン領
域」として機能する共に、メモリ素子４１１と隣りに配
設されたメモリ素子４１２において「ソース領域」とし
ても機能するようになっている。すなわち、この中間領
域１４ｂＭは、メモリ素子４１１およびメモリ素子４１
２のそれぞれの構成部位の一部として共有されるように
なっている。このように、隣り合うメモリ素子同士は、
メモリ素子４１１，４１２の場合と同様に中間領域１４
ｂＭを介して配設されている。
【０１４２】同一の「列」に配列されている複数のメモ
リ素子（例えば、メモリ素子４１１〜４１Ｎ）のうち、
一端側のメモリ素子（例えばメモリ素子４１１）におけ
る第１の不純物領域１４ａ上にはソース線Ｓ１１１が配
設されている。このソース線Ｓ１１１は、上記第６の実
施の形態の場合（図１９参照）におけるソース電極１９
ａと同様の機能を有するものである。一方、他端側のメ
モリ素子（例えばメモリ素子４１Ｎ）における第２の不
純物領域１４ｂ上には、ビット線Ｂ１１１が配設されて
いる。このビット線Ｂ１１１は、上記第６の実施の形態
の場合（図１９参照）におけるドレイン電極１９ｂと同
様の機能を有するものである。ソース線Ｓ１１１および
ビット線Ｂ１１１の双方は、例えば、「行」方向に延在
している。図３３に示したように、メモリ素子４１１〜
４１Ｎが配設されている「列」とは異なる他の「列」に
配設されている複数のメモリ素子、例えばメモリ素子４
２１〜４２Ｎもまた、ソース線Ｓ１１２およびビット線
Ｂ１１２を介して配設されている。
リ素子（例えば、メモリ素子４１１〜４１Ｎ）のうち、
一端側のメモリ素子（例えばメモリ素子４１１）におけ
る第１の不純物領域１４ａ上にはソース線Ｓ１１１が配
設されている。このソース線Ｓ１１１は、上記第６の実
施の形態の場合（図１９参照）におけるソース電極１９
ａと同様の機能を有するものである。一方、他端側のメ
モリ素子（例えばメモリ素子４１Ｎ）における第２の不
純物領域１４ｂ上には、ビット線Ｂ１１１が配設されて
いる。このビット線Ｂ１１１は、上記第６の実施の形態
の場合（図１９参照）におけるドレイン電極１９ｂと同
様の機能を有するものである。ソース線Ｓ１１１および
ビット線Ｂ１１１の双方は、例えば、「行」方向に延在
している。図３３に示したように、メモリ素子４１１〜
４１Ｎが配設されている「列」とは異なる他の「列」に
配設されている複数のメモリ素子、例えばメモリ素子４
２１〜４２Ｎもまた、ソース線Ｓ１１２およびビット線
Ｂ１１２を介して配設されている。
【０１４３】このような構成を有する集積回路は、以下
のように作用する。なお、以下では、例えば、集積回路
を構成する各メモリ素子がｎ型チャネル構造を有するも
のとし、複数のメモリ素子を代表してメモリ素子４１１
における一連の作用（データの書き込み、保持、消去お
よび読み出し）について説明する。
のように作用する。なお、以下では、例えば、集積回路
を構成する各メモリ素子がｎ型チャネル構造を有するも
のとし、複数のメモリ素子を代表してメモリ素子４１１
における一連の作用（データの書き込み、保持、消去お
よび読み出し）について説明する。
【０１４４】この集積回路では、例えば、ソース線Ｓ１
１１、ビット線Ｂ１１１および下側ワード線Ｗ１１１Ｌ
以外の他の全ての下側ワード線Ｗ１１２Ｌ〜Ｗ１１ＮＬ
の電位を０Ｖとした状態において、下側ワード線Ｗ１１
１Ｌおよび上側ワード線Ｗ１１１Ｕ以外の他の全ての上
側ワード線（Ｗ１１２Ｕ〜Ｗ１１ＮＵ）に対して電位２
０（例えば、Ｅ２０＝＋５Ｖ）を印加し、上側ワード線
Ｗ１１１Ｕに対して正の電位Ｅ２１（例えば、Ｅ２１＝
＋１０Ｖ）を印加し、ソース線Ｓ１１１以外の他の全て
のソース線（Ｓ１１２等）およびビット線Ｂ１１１以外
の他の全てのビット線（Ｂ１１２等）に対して、上側ワ
ード線Ｗ１１１Ｕに対して印加される電位Ｅ２１のほぼ
半分の電位（例えば、Ｅ２１／２＝＋５Ｖ）を印加する
ことにより、「データの書き込み」が行われる。
１１、ビット線Ｂ１１１および下側ワード線Ｗ１１１Ｌ
以外の他の全ての下側ワード線Ｗ１１２Ｌ〜Ｗ１１ＮＬ
の電位を０Ｖとした状態において、下側ワード線Ｗ１１
１Ｌおよび上側ワード線Ｗ１１１Ｕ以外の他の全ての上
側ワード線（Ｗ１１２Ｕ〜Ｗ１１ＮＵ）に対して電位２
０（例えば、Ｅ２０＝＋５Ｖ）を印加し、上側ワード線
Ｗ１１１Ｕに対して正の電位Ｅ２１（例えば、Ｅ２１＝
＋１０Ｖ）を印加し、ソース線Ｓ１１１以外の他の全て
のソース線（Ｓ１１２等）およびビット線Ｂ１１１以外
の他の全てのビット線（Ｂ１１２等）に対して、上側ワ
ード線Ｗ１１１Ｕに対して印加される電位Ｅ２１のほぼ
半分の電位（例えば、Ｅ２１／２＝＋５Ｖ）を印加する
ことにより、「データの書き込み」が行われる。
【０１４５】また、例えば、全てのワード線（上側ワー
ド線および下側ワード線を含む）、ソース線およびビッ
ト線を等電位状態とするか、またはそれらの電位を浮遊
状態（例えば０Ｖ）とすることにより、書き込まれたデ
ータが保持される。
ド線および下側ワード線を含む）、ソース線およびビッ
ト線を等電位状態とするか、またはそれらの電位を浮遊
状態（例えば０Ｖ）とすることにより、書き込まれたデ
ータが保持される。
【０１４６】また、例えば、ソース線Ｓ１１１、ビット
線Ｂ１１１および全ての下側ワード線Ｗ１１１Ｌ〜Ｗ１
１ＮＬの電位を０Ｖとした状態において、上側ワード線
Ｗ１１１Ｕに対して負の電位Ｅ２２（例えば、Ｅ２２＝
−１０Ｖ）を印加し、ソース線Ｓ１１１以外の他の全て
のソース線（Ｓ１１２等）およびビット線Ｂ１１１以外
の他の全てのビット線（Ｂ１１２等）に対して、上側ワ
ード線Ｗ１１１Ｕに対して印加される電位Ｅ２２のほぼ
半分の電位（例えば、Ｅ２２／２＝−５Ｖ）を印加する
ことにより、「データの消去」が行われる。
線Ｂ１１１および全ての下側ワード線Ｗ１１１Ｌ〜Ｗ１
１ＮＬの電位を０Ｖとした状態において、上側ワード線
Ｗ１１１Ｕに対して負の電位Ｅ２２（例えば、Ｅ２２＝
−１０Ｖ）を印加し、ソース線Ｓ１１１以外の他の全て
のソース線（Ｓ１１２等）およびビット線Ｂ１１１以外
の他の全てのビット線（Ｂ１１２等）に対して、上側ワ
ード線Ｗ１１１Ｕに対して印加される電位Ｅ２２のほぼ
半分の電位（例えば、Ｅ２２／２＝−５Ｖ）を印加する
ことにより、「データの消去」が行われる。
【０１４７】また、例えば、上側ワード線Ｗ１１１Ｕ、
全てのソース線（Ｓ１１１，Ｓ１１２等）およびビット
線Ｂ１１１以外の他の全てのビット線（Ｂ１１２等）の
電位を０Ｖとした状態において、ビット線Ｂ１１１に対
して正の電位Ｅ２３（例えば、Ｅ２３＝＋５Ｖ）を印加
すると共に、下側ワード線Ｗ１１１Ｌ以外の他の全ての
下側ワード線（Ｗ１１２Ｌ〜Ｗ１１ＮＬに対して正の電
位Ｅ２４（例えば、Ｅ２４＝＋５Ｖ）を印加し、ビット
線Ｂ１１１を流れる電流量を測定することにより、「デ
ータの読み出し」が行われる。
全てのソース線（Ｓ１１１，Ｓ１１２等）およびビット
線Ｂ１１１以外の他の全てのビット線（Ｂ１１２等）の
電位を０Ｖとした状態において、ビット線Ｂ１１１に対
して正の電位Ｅ２３（例えば、Ｅ２３＝＋５Ｖ）を印加
すると共に、下側ワード線Ｗ１１１Ｌ以外の他の全ての
下側ワード線（Ｗ１１２Ｌ〜Ｗ１１ＮＬに対して正の電
位Ｅ２４（例えば、Ｅ２４＝＋５Ｖ）を印加し、ビット
線Ｂ１１１を流れる電流量を測定することにより、「デ
ータの読み出し」が行われる。
【０１４８】なお、集積回路を構成する各メモリ素子が
ｐ型チャネル構造を有するものである場合には、上記し
た一連の電位（Ｅ２０〜Ｅ２４）の符号を逆にすること
により、一連の機能が同様に実行される。もちろん、本
実施の形態に係る「メモリ素子の集積化」に用いられる
メモリ素子としては、上記第６の実施の形態に係るもの
に限らず、他の各実施の形態に係るものを用いるように
してもよい。
ｐ型チャネル構造を有するものである場合には、上記し
た一連の電位（Ｅ２０〜Ｅ２４）の符号を逆にすること
により、一連の機能が同様に実行される。もちろん、本
実施の形態に係る「メモリ素子の集積化」に用いられる
メモリ素子としては、上記第６の実施の形態に係るもの
に限らず、他の各実施の形態に係るものを用いるように
してもよい。
【０１４９】［第１２の実施の形態］次に、図３４を参
照して、メモリ素子の集積化に関するさらに他の一例つ
いて説明する。本実施の形態に係る集積回路は、例え
ば、複数のメモリ素子を階層的に積み上げるように集積
したものである。以下では、例えば、上記第５の実施の
形態におけるメモリ素子とほぼ同様の構造を有する複数
のメモリ素子を集積するものとする。図３４において、
上記第５の実施の形態における構成要素と同一の構成要
素については同一の符号を付すものとし、これらの要素
に関する詳細な説明は、適宜省略する。
照して、メモリ素子の集積化に関するさらに他の一例つ
いて説明する。本実施の形態に係る集積回路は、例え
ば、複数のメモリ素子を階層的に積み上げるように集積
したものである。以下では、例えば、上記第５の実施の
形態におけるメモリ素子とほぼ同様の構造を有する複数
のメモリ素子を集積するものとする。図３４において、
上記第５の実施の形態における構成要素と同一の構成要
素については同一の符号を付すものとし、これらの要素
に関する詳細な説明は、適宜省略する。
【０１５０】図３４は、メモリ素子を集積した集積回路
の断面構造を表すものである。この集積回路では、駆動
回路９１０を覆うように配設された絶縁膜６０６上に、
例えば２つのメモリ素子５１１，５１２がこの順に階層
的に配設されている。もちろん、集積されるメモリ素子
の数は、必ずしも２つに限られるものではなく、例え
ば、３つ以上の複数のメモリ素子を階層的に集積するよ
うにしてもよい。
の断面構造を表すものである。この集積回路では、駆動
回路９１０を覆うように配設された絶縁膜６０６上に、
例えば２つのメモリ素子５１１，５１２がこの順に階層
的に配設されている。もちろん、集積されるメモリ素子
の数は、必ずしも２つに限られるものではなく、例え
ば、３つ以上の複数のメモリ素子を階層的に集積するよ
うにしてもよい。
【０１５１】駆動回路９１０は、例えば、ＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r ）よりなるものであり、集積回路を駆動させるための
ものである。すなわち、駆動回路９１０は、例えば、シ
リコン単結晶等よりなる半導体層６０１と、所定の不純
物を含むシリコン等よりなるソース領域６０２およびド
レイン領域６０３と、二酸化ケイ素等よりなるゲート絶
縁膜６０４と、アルミニウムなどの金属や多結晶シリコ
ン等よりなるゲート電極６０５とを含んで構成されてい
る。絶縁膜６０６は、例えば、二酸化珪素、ＴＥＯＳ
（Tetra Ethoxy Silane ；Ｓｉ（ＯＣ2 Ｈ5 ）4 ）また
はＳＯＧ（Spin On Glass ）などよりなるものであり、
駆動回路９１０とメモリ素子５１１，５１２との間を電
気的に分離させるためのものである。絶縁膜６０６の表
面は、例えば、平坦化されている。
（Metal Oxide Semiconductor Field Effect Transisto
r ）よりなるものであり、集積回路を駆動させるための
ものである。すなわち、駆動回路９１０は、例えば、シ
リコン単結晶等よりなる半導体層６０１と、所定の不純
物を含むシリコン等よりなるソース領域６０２およびド
レイン領域６０３と、二酸化ケイ素等よりなるゲート絶
縁膜６０４と、アルミニウムなどの金属や多結晶シリコ
ン等よりなるゲート電極６０５とを含んで構成されてい
る。絶縁膜６０６は、例えば、二酸化珪素、ＴＥＯＳ
（Tetra Ethoxy Silane ；Ｓｉ（ＯＣ2 Ｈ5 ）4 ）また
はＳＯＧ（Spin On Glass ）などよりなるものであり、
駆動回路９１０とメモリ素子５１１，５１２との間を電
気的に分離させるためのものである。絶縁膜６０６の表
面は、例えば、平坦化されている。
【０１５２】第１層目のメモリ素子５１１における第２
の不純物領域１４ｂと駆動回路９１０とは、層間配線６
１１を介して接続されている。第２層目のメモリ素子５
１２における第２の不純物領域１４ｂと層間配線６１１
とは、層間配線６１２を介して接続されている。層間配
線６１１，６１２は、例えば、アルミニウム、銅または
タングステンなどの金属材料よりなるものである。メモ
リ素子５１１，５１２のうち、上記第５の実施の形態に
おいて第１の制御絶縁膜１２および第３の制御絶縁膜４
９が配設されていた領域は、層間絶縁膜６１０によって
埋設されている。
の不純物領域１４ｂと駆動回路９１０とは、層間配線６
１１を介して接続されている。第２層目のメモリ素子５
１２における第２の不純物領域１４ｂと層間配線６１１
とは、層間配線６１２を介して接続されている。層間配
線６１１，６１２は、例えば、アルミニウム、銅または
タングステンなどの金属材料よりなるものである。メモ
リ素子５１１，５１２のうち、上記第５の実施の形態に
おいて第１の制御絶縁膜１２および第３の制御絶縁膜４
９が配設されていた領域は、層間絶縁膜６１０によって
埋設されている。
【０１５３】この集積回路では、駆動回路９１０および
層間配線６１１を介してメモリ素子５１１の第２の不純
物領域１４ｂに対して電位が印加され、駆動回路９１
０、層間配線６１１，６１２を介してメモリ素子５１２
の第２の不純物領域１４ｂに対して電位が印加される。
この集積回路における各メモリ素子の作用は、上記第５
の実施の形態の場合とほぼ同様である。
層間配線６１１を介してメモリ素子５１１の第２の不純
物領域１４ｂに対して電位が印加され、駆動回路９１
０、層間配線６１１，６１２を介してメモリ素子５１２
の第２の不純物領域１４ｂに対して電位が印加される。
この集積回路における各メモリ素子の作用は、上記第５
の実施の形態の場合とほぼ同様である。
【０１５４】このような集積回路は、例えば、以下のよ
うな工程を経て製造される。すなわち、まず、例えば、
シリコン単結晶基板等よりなる半導体層６０１を洗浄し
たのち、ＬＯＣＯＳ（Local Oxidation of Silicon）法
により、半導体層６０１の表面近傍を部分的に酸化して
二酸化珪素よりなるゲート絶縁膜６０４を形成する。続
いて、例えば、上記第５の実施の形態において第１の制
御電極１１等を形成した場合とほぼ同様の方法により、
ゲート絶縁膜６０４上に、多結晶シリコン等よりなるゲ
ート電極６０５を選択的に形成する。続いて、例えば、
ゲート電極６０５をマスクとして、イオンインプランテ
ーションにより、半導体層６０１に対して不純物を注入
し、ソース領域６０２およびドレイン領域６０３のそれ
ぞれを選択的に形成する。続いて、例えば、全体を覆う
ように、ＣＶＤ法またはスパッタリング法により、二酸
化珪素等よりなる絶縁膜６０６を形成する。続いて、例
えば、ＣＭＰ法により、絶縁膜６０６の表面を研磨して
平坦化する。なお、絶縁膜６０６を形成したのち、この
絶縁膜６０６上にメモリ素子５１１，５１２を形成する
工程は、上記第５の実施の形態の場合とほぼ同様である
ので、その説明を省略する。層間配線６１１，６１２の
形成方法は、上記第５の実施の形態においてソース電極
１９ａおよびドレイン電極１９ｂのそれぞれを形成した
場合とほぼ同様である。
うな工程を経て製造される。すなわち、まず、例えば、
シリコン単結晶基板等よりなる半導体層６０１を洗浄し
たのち、ＬＯＣＯＳ（Local Oxidation of Silicon）法
により、半導体層６０１の表面近傍を部分的に酸化して
二酸化珪素よりなるゲート絶縁膜６０４を形成する。続
いて、例えば、上記第５の実施の形態において第１の制
御電極１１等を形成した場合とほぼ同様の方法により、
ゲート絶縁膜６０４上に、多結晶シリコン等よりなるゲ
ート電極６０５を選択的に形成する。続いて、例えば、
ゲート電極６０５をマスクとして、イオンインプランテ
ーションにより、半導体層６０１に対して不純物を注入
し、ソース領域６０２およびドレイン領域６０３のそれ
ぞれを選択的に形成する。続いて、例えば、全体を覆う
ように、ＣＶＤ法またはスパッタリング法により、二酸
化珪素等よりなる絶縁膜６０６を形成する。続いて、例
えば、ＣＭＰ法により、絶縁膜６０６の表面を研磨して
平坦化する。なお、絶縁膜６０６を形成したのち、この
絶縁膜６０６上にメモリ素子５１１，５１２を形成する
工程は、上記第５の実施の形態の場合とほぼ同様である
ので、その説明を省略する。層間配線６１１，６１２の
形成方法は、上記第５の実施の形態においてソース電極
１９ａおよびドレイン電極１９ｂのそれぞれを形成した
場合とほぼ同様である。
【０１５５】このような構成を有する集積回路によれ
ば、複数のメモリ素子を階層的に積み上げるように集積
するようにしたので、単位面積当たりの集積可能なメモ
リ素子の数は、複数のメモリ素子を２次元的に並べる場
合に集積可能な数よりも多くなる。したがって、集積回
路の配設面積を縮小化しつつ、記憶容量を増大させるこ
とができる。もちろん、本実施の形態に係る「メモリ素
子の集積化」に用いられるメモリ素子としては、上記第
５の実施の形態に係るものに限らず、他の各実施の形態
に係るものを用いるようにしてもよい。
ば、複数のメモリ素子を階層的に積み上げるように集積
するようにしたので、単位面積当たりの集積可能なメモ
リ素子の数は、複数のメモリ素子を２次元的に並べる場
合に集積可能な数よりも多くなる。したがって、集積回
路の配設面積を縮小化しつつ、記憶容量を増大させるこ
とができる。もちろん、本実施の形態に係る「メモリ素
子の集積化」に用いられるメモリ素子としては、上記第
５の実施の形態に係るものに限らず、他の各実施の形態
に係るものを用いるようにしてもよい。
【０１５６】なお、本実施の形態では、図３４に示した
ように、メモリ素子５１１，５１２を駆動させるため
に、１のメモリ素子について２つの電極（第１の制御電
極１１および第２の制御電極１８）を配設するようにし
たが、必ずしもこれに限られるものではない。例えば、
図３５示したように、メモリ素子５１２における第１の
制御電極１１を除去し、メモリ素子５１１における第２
の制御電極１８がメモリ素子５１２における「第１の制
御電極」としても機能するようにしてもよい。このよう
な場合には、メモリ素子５１２における第１の制御電極
１１の配設領域分だけ集積回路全体の厚みを薄くするこ
とができる。また、第１の制御電極１１の形成個数の減
少にともない、集積回路の製造コストを削減すると共
に、その製造に要する時間を短縮することができる。な
お、この集積回路における各メモリ素子の作用は、上記
実施の形態の場合とほぼ同様である。ただし、メモリ素
子５１２を駆動させる際には、その「第１の制御電極」
として、メモリ素子５１１における第２の制御電極１８
に対して電位が印加される。図３５に示した集積回路の
上記以外の構造は、図３４に示した場合と同様である。
ように、メモリ素子５１１，５１２を駆動させるため
に、１のメモリ素子について２つの電極（第１の制御電
極１１および第２の制御電極１８）を配設するようにし
たが、必ずしもこれに限られるものではない。例えば、
図３５示したように、メモリ素子５１２における第１の
制御電極１１を除去し、メモリ素子５１１における第２
の制御電極１８がメモリ素子５１２における「第１の制
御電極」としても機能するようにしてもよい。このよう
な場合には、メモリ素子５１２における第１の制御電極
１１の配設領域分だけ集積回路全体の厚みを薄くするこ
とができる。また、第１の制御電極１１の形成個数の減
少にともない、集積回路の製造コストを削減すると共
に、その製造に要する時間を短縮することができる。な
お、この集積回路における各メモリ素子の作用は、上記
実施の形態の場合とほぼ同様である。ただし、メモリ素
子５１２を駆動させる際には、その「第１の制御電極」
として、メモリ素子５１１における第２の制御電極１８
に対して電位が印加される。図３５に示した集積回路の
上記以外の構造は、図３４に示した場合と同様である。
【０１５７】また、本実施の形態では、ＭＯＳＦＥＴよ
りなる駆動回路９１０を用いて集積回路を構成するよう
にしたが、必ずしもこれに限られるものではなく、例え
ば、図３６に示したように、薄膜トランジスタよりなる
駆動回路９２０を用いて集積回路を構成するようにして
もよい。この駆動回路９２０は、例えば、半導体層７０
１、ソース領域７０２、ドレイン領域７０３、ゲート絶
縁膜７０４およびゲート電極７０５を含んで構成されて
いる。層間配線６１１の一端は、例えば、駆動回路９２
０におけるドレイン領域７０３と接続されている。図３
６に示した集積回路の上記以外の構造は、図３４に示し
た場合と同様である。このような構成を有する集積回路
においても、上記実施の形態の場合とほぼ同様の効果を
得ることができる。
りなる駆動回路９１０を用いて集積回路を構成するよう
にしたが、必ずしもこれに限られるものではなく、例え
ば、図３６に示したように、薄膜トランジスタよりなる
駆動回路９２０を用いて集積回路を構成するようにして
もよい。この駆動回路９２０は、例えば、半導体層７０
１、ソース領域７０２、ドレイン領域７０３、ゲート絶
縁膜７０４およびゲート電極７０５を含んで構成されて
いる。層間配線６１１の一端は、例えば、駆動回路９２
０におけるドレイン領域７０３と接続されている。図３
６に示した集積回路の上記以外の構造は、図３４に示し
た場合と同様である。このような構成を有する集積回路
においても、上記実施の形態の場合とほぼ同様の効果を
得ることができる。
【０１５８】［第１３の実施の形態］次に、図３７を参
照して、メモリ素子の集積化に関するさらに他の一例つ
いて説明する。本実施の形態に係る集積回路は、互いに
異なる構造を有するメモリ素子、例えば、上記第５の実
施の形態のメモリ素子（図１４参照）とその変形例とし
てのメモリ素子（図１８参照）とを階層的に積み上げる
ように集積したものである。図３７において、上記第５
の実施の形態および上記第１２の実施の形態のそれぞれ
における構成要素と同一の構成要素については同一の符
号を付すものとし、これらの要素に関する詳細な説明
は、適宜省略する。
照して、メモリ素子の集積化に関するさらに他の一例つ
いて説明する。本実施の形態に係る集積回路は、互いに
異なる構造を有するメモリ素子、例えば、上記第５の実
施の形態のメモリ素子（図１４参照）とその変形例とし
てのメモリ素子（図１８参照）とを階層的に積み上げる
ように集積したものである。図３７において、上記第５
の実施の形態および上記第１２の実施の形態のそれぞれ
における構成要素と同一の構成要素については同一の符
号を付すものとし、これらの要素に関する詳細な説明
は、適宜省略する。
【０１５９】図３７は、メモリ素子を集積した集積回路
の断面構造を表すものである。この集積回路では、絶縁
膜６０６上に、例えば２つのメモリ素子８１１，８１２
が階層的に配設されている。第１層目のメモリ素子８１
１は、例えば、上記第５の実施の形態の変形例としての
メモリ素子（図１８参照）と同様の構造を有するもので
あり、伝導領域１３と第１の制御電極１１との間に蓄積
領域７２が配設されている。一方、第２層目のメモリ素
子８１２は、上記第５の実施の形態のメモリ素子（図１
４参照）と同様の構造を有するものであり、伝導領域１
３と第２の制御電極１８との間に蓄積領域７２が配設さ
れている。メモリ素子８１１における伝導領域１３とメ
モリ素子８１２における伝導領域１３との間には、１の
電極（制御電極９００）が配設されている。この制御電
極９００は、メモリ素子８１１における「第２の制御電
極」として機能すると共に、メモリ素子８１２における
「第１の制御電極」としても機能するようになってい
る。図３７に示した集積回路の上記以外の構造は、図３
４に示した場合と同様である。
の断面構造を表すものである。この集積回路では、絶縁
膜６０６上に、例えば２つのメモリ素子８１１，８１２
が階層的に配設されている。第１層目のメモリ素子８１
１は、例えば、上記第５の実施の形態の変形例としての
メモリ素子（図１８参照）と同様の構造を有するもので
あり、伝導領域１３と第１の制御電極１１との間に蓄積
領域７２が配設されている。一方、第２層目のメモリ素
子８１２は、上記第５の実施の形態のメモリ素子（図１
４参照）と同様の構造を有するものであり、伝導領域１
３と第２の制御電極１８との間に蓄積領域７２が配設さ
れている。メモリ素子８１１における伝導領域１３とメ
モリ素子８１２における伝導領域１３との間には、１の
電極（制御電極９００）が配設されている。この制御電
極９００は、メモリ素子８１１における「第２の制御電
極」として機能すると共に、メモリ素子８１２における
「第１の制御電極」としても機能するようになってい
る。図３７に示した集積回路の上記以外の構造は、図３
４に示した場合と同様である。
【０１６０】この集積回路におけるメモリ素子の作用
は、上記第５の実施の形態の場合とほぼ同様である。す
なわち、「第２の制御電極」として制御電極９００に対
して電位を印加することによりメモリ素子８１１が駆動
し、一方、「第１の制御電極」として制御電極９００に
対して電位を印加することによりメモリ素子８１２が駆
動する。
は、上記第５の実施の形態の場合とほぼ同様である。す
なわち、「第２の制御電極」として制御電極９００に対
して電位を印加することによりメモリ素子８１１が駆動
し、一方、「第１の制御電極」として制御電極９００に
対して電位を印加することによりメモリ素子８１２が駆
動する。
【０１６１】このような構成を有する集積回路に係る効
果等は、上記第１２の実施の形態の場合と同様である。
もちろん、本実施の形態に係る「メモリ素子の集積化」
に用いられるメモリ素子としては、上記第５の実施の形
態に係るものに限らず、他の各実施の形態に係るものを
用いるようにしてもよい。
果等は、上記第１２の実施の形態の場合と同様である。
もちろん、本実施の形態に係る「メモリ素子の集積化」
に用いられるメモリ素子としては、上記第５の実施の形
態に係るものに限らず、他の各実施の形態に係るものを
用いるようにしてもよい。
【０１６２】以上、各実施の形態を挙げて本発明を説明
したが、本発明は上記各実施の形態に限定されるもので
はなく、種々変形可能である。例えば、上記第１〜第８
の実施の形態では、基板１上に絶縁膜２，３を順次積層
して下地部１０を構成するようにしたが、基板１上に絶
縁膜２（窒化珪素）または絶縁膜３（二酸化珪素）のい
ずれか一方のみを形成して下地部１０を構成するように
してもよい。上記以外の下地部１０の構成としては、例
えば、基板１上に酸化窒化珪素よりなる絶縁膜を形成す
るようにしてもよい。なお、下地部１０としては、メモ
リトランジスタ等を形成する際の下地となり得るもので
あればどのようなものでもよく、例えば、適宜な基板の
上に任意の半導体素子を介して形成された絶縁膜を下地
部として用いるようにしてもよい。
したが、本発明は上記各実施の形態に限定されるもので
はなく、種々変形可能である。例えば、上記第１〜第８
の実施の形態では、基板１上に絶縁膜２，３を順次積層
して下地部１０を構成するようにしたが、基板１上に絶
縁膜２（窒化珪素）または絶縁膜３（二酸化珪素）のい
ずれか一方のみを形成して下地部１０を構成するように
してもよい。上記以外の下地部１０の構成としては、例
えば、基板１上に酸化窒化珪素よりなる絶縁膜を形成す
るようにしてもよい。なお、下地部１０としては、メモ
リトランジスタ等を形成する際の下地となり得るもので
あればどのようなものでもよく、例えば、適宜な基板の
上に任意の半導体素子を介して形成された絶縁膜を下地
部として用いるようにしてもよい。
【０１６３】また、上記各実施の形態では、伝導領域、
第１の不純物領域および第２の不純物領域のそれぞれを
多結晶シリコンまたは非晶質シリコンにより構成するよ
うにしたが、必ずしもこれに限られるものではなく、例
えば、上記の各部位を多結晶シリコンと非晶質シリコン
との複合体などにより構成するようにしてもよい。ま
た、上記の各部位をシリコン以外の材料、例えば、ゲル
マニウムなどにより構成するようにしてもよいし、また
は化合物半導体、例えば、シリコン・ゲルマニウムやガ
リウム砒素（ＧａＡｓ）などにより構成するようにして
もよい。
第１の不純物領域および第２の不純物領域のそれぞれを
多結晶シリコンまたは非晶質シリコンにより構成するよ
うにしたが、必ずしもこれに限られるものではなく、例
えば、上記の各部位を多結晶シリコンと非晶質シリコン
との複合体などにより構成するようにしてもよい。ま
た、上記の各部位をシリコン以外の材料、例えば、ゲル
マニウムなどにより構成するようにしてもよいし、また
は化合物半導体、例えば、シリコン・ゲルマニウムやガ
リウム砒素（ＧａＡｓ）などにより構成するようにして
もよい。
【０１６４】また、上記各実施の形態では、トンネル絶
縁膜を酸化膜により構成するようにしたが、必ずしもこ
れに限られるものではなく、例えば、トンネル絶縁膜を
窒化膜や酸化窒化膜により構成するようにしてもよい。
トンネル絶縁膜を窒化膜により構成する場合には、例え
ば、アンモニア（ＮＨ3 ）または窒素（Ｎ2 ）を交流電
磁場中に導入することにより生成した窒素原子（Ｎ）を
含む電離気体中に伝導領域等の表層部を曝すことによ
り、窒化膜よりなるトンネル絶縁膜を形成することがで
きる。一方、トンネル絶縁膜を酸化窒化膜により構成す
る場合には、例えば、一酸化二窒素（Ｎ2 Ｏ）を交流電
磁場中に導入することにより生成した酸素原子と窒素原
子とを含む電離気体中に伝導領域等の表層部を曝すこと
により、窒化酸化膜よりなるトンネル絶縁膜を形成する
ことができる。
縁膜を酸化膜により構成するようにしたが、必ずしもこ
れに限られるものではなく、例えば、トンネル絶縁膜を
窒化膜や酸化窒化膜により構成するようにしてもよい。
トンネル絶縁膜を窒化膜により構成する場合には、例え
ば、アンモニア（ＮＨ3 ）または窒素（Ｎ2 ）を交流電
磁場中に導入することにより生成した窒素原子（Ｎ）を
含む電離気体中に伝導領域等の表層部を曝すことによ
り、窒化膜よりなるトンネル絶縁膜を形成することがで
きる。一方、トンネル絶縁膜を酸化窒化膜により構成す
る場合には、例えば、一酸化二窒素（Ｎ2 Ｏ）を交流電
磁場中に導入することにより生成した酸素原子と窒素原
子とを含む電離気体中に伝導領域等の表層部を曝すこと
により、窒化酸化膜よりなるトンネル絶縁膜を形成する
ことができる。
【０１６５】また、上記各実施の形態では、エネルギー
ビームを照射してトンネル絶縁膜を加熱することによ
り、トンネル絶縁膜中の構造欠陥を減少させるようにし
たが、必ずしもこれに限られるものではない。トンネル
絶縁膜に対する加熱方法としては、上記したエネルギー
ビームの照射の他、例えば、ランプやヒータ等の加熱機
器を用いるようにしてもよい。ただし、トンネル絶縁膜
を加熱する際には、基板１が変形しないような温度領域
を選択して過熱処理を行うようにするのが好ましい。
ビームを照射してトンネル絶縁膜を加熱することによ
り、トンネル絶縁膜中の構造欠陥を減少させるようにし
たが、必ずしもこれに限られるものではない。トンネル
絶縁膜に対する加熱方法としては、上記したエネルギー
ビームの照射の他、例えば、ランプやヒータ等の加熱機
器を用いるようにしてもよい。ただし、トンネル絶縁膜
を加熱する際には、基板１が変形しないような温度領域
を選択して過熱処理を行うようにするのが好ましい。
【０１６６】また、上記第５の実施の形態では、エネル
ギービームを照射して非化学量論膜１１０にを加熱する
ようにしたが、必ずしもこれに限られるものではなく、
例えば、上記したヒータ等の加熱機器により非化学量論
膜１１０を加熱するようにしてもよい。
ギービームを照射して非化学量論膜１１０にを加熱する
ようにしたが、必ずしもこれに限られるものではなく、
例えば、上記したヒータ等の加熱機器により非化学量論
膜１１０を加熱するようにしてもよい。
【０１６７】また、上記第９〜第１２の実施の形態で
は、同様の構造を有する複数のメモリ素子を集積するよ
うにしたが、必ずしもこれに限られるものではない。例
えば、上記第１３の実施の形態の場合のように、互いに
異なる構造を有する複数のメモリ素子を集積するように
してもよい。この場合における複数のメモリ素子の配設
順等は自由に設定することが可能である。
は、同様の構造を有する複数のメモリ素子を集積するよ
うにしたが、必ずしもこれに限られるものではない。例
えば、上記第１３の実施の形態の場合のように、互いに
異なる構造を有する複数のメモリ素子を集積するように
してもよい。この場合における複数のメモリ素子の配設
順等は自由に設定することが可能である。
【０１６８】また、上記第９〜第１１の実施の形態では
複数のメモリ素子を並列するように集積し、上記第１２
および第１３の実施の形態えは、複数のメモリ素子を階
層的に積み上げるように集積するようにしたが、必ずし
もこれに限られるものではなく、例えば、複数のメモリ
素子を並列するように集積しつつ、かつ階層的に積み上
げるように集積して集積回路を構築するようにしてもよ
い。このような場合においても、上記各実施の形態の場
合と同様の効果を得ることができる。
複数のメモリ素子を並列するように集積し、上記第１２
および第１３の実施の形態えは、複数のメモリ素子を階
層的に積み上げるように集積するようにしたが、必ずし
もこれに限られるものではなく、例えば、複数のメモリ
素子を並列するように集積しつつ、かつ階層的に積み上
げるように集積して集積回路を構築するようにしてもよ
い。このような場合においても、上記各実施の形態の場
合と同様の効果を得ることができる。
【０１６９】
【発明の効果】以上説明したように、請求項１ないし請
求項１９のいずれか１項に記載のメモリ素子または請求
項２０ないし請求項２５のいずれか１項に記載のメモリ
素子の製造方法によれば、伝導領域を挟むように配設さ
れた第１の制御電極および第２の制御電極を備えるよう
にしたので、「データの読み出し時」において第１の制
御電極に対して電位が印加されることにより、伝導領域
〜蓄積領域間における電位変化が抑制され、電位変化に
起因する電荷の移動が抑制される。このため、「データ
の読み出し」時における意図しないデータの書き込みや
消去を抑制し、書き込まれたデータを正確に読み出すこ
とができる。
求項１９のいずれか１項に記載のメモリ素子または請求
項２０ないし請求項２５のいずれか１項に記載のメモリ
素子の製造方法によれば、伝導領域を挟むように配設さ
れた第１の制御電極および第２の制御電極を備えるよう
にしたので、「データの読み出し時」において第１の制
御電極に対して電位が印加されることにより、伝導領域
〜蓄積領域間における電位変化が抑制され、電位変化に
起因する電荷の移動が抑制される。このため、「データ
の読み出し」時における意図しないデータの書き込みや
消去を抑制し、書き込まれたデータを正確に読み出すこ
とができる。
【０１７０】特に、請求項７記載のメモリ素子によれ
ば、蓄積領域が分散された複数の微粒子を含んで構成さ
れるようにしたので、電荷のリークに起因する意図しな
い「データの消去」を抑制し、書き込まれたデータを長
期に渡って安定的に保持することができる。
ば、蓄積領域が分散された複数の微粒子を含んで構成さ
れるようにしたので、電荷のリークに起因する意図しな
い「データの消去」を抑制し、書き込まれたデータを長
期に渡って安定的に保持することができる。
【０１７１】また、請求項１３記載のメモリ素子によれ
ば、伝導領域の厚みが０．０１μｍ以上０．１μｍ以下
の範囲内であるようにしたので、適正に結晶化された非
単結晶シリコンよりなる伝導領域を備えた高性能のメモ
リ素子を構成することができる。
ば、伝導領域の厚みが０．０１μｍ以上０．１μｍ以下
の範囲内であるようにしたので、適正に結晶化された非
単結晶シリコンよりなる伝導領域を備えた高性能のメモ
リ素子を構成することができる。
【０１７２】また、請求項１５記載のメモリ素子によれ
ば、第１の制御絶縁膜および第２の制御絶縁膜のうち、
蓄積領域が配設された側と反対側における一方の厚みが
他方の厚みよりも小さくなるようにしたので、蓄積領域
が配設された側と反対側における一方の電極に対して印
加する電位を他方の電極に対して印加する電位よりも小
さくすることができる。このため、メモリ素子を駆動さ
せるための消費電力を減少させることができる。
ば、第１の制御絶縁膜および第２の制御絶縁膜のうち、
蓄積領域が配設された側と反対側における一方の厚みが
他方の厚みよりも小さくなるようにしたので、蓄積領域
が配設された側と反対側における一方の電極に対して印
加する電位を他方の電極に対して印加する電位よりも小
さくすることができる。このため、メモリ素子を駆動さ
せるための消費電力を減少させることができる。
【０１７３】また、請求項２１ないし請求項２３のいず
れか１項に記載のメモリ素子の製造方法によれば、伝導
領域の表層部を酸素原子および窒素原子のうちの少なく
とも一方を含む電離気体に曝すことによりトンネル絶縁
膜を形成するようにしたので、比較的低い温度条件下に
おいてトンネル絶縁膜を形成することが可能となる。こ
のため、トンネル絶縁膜の形成を容易化することができ
ると共に、下地部の形成材料として比較的耐熱特性が低
く、かつ安価な材料を用いることができる。
れか１項に記載のメモリ素子の製造方法によれば、伝導
領域の表層部を酸素原子および窒素原子のうちの少なく
とも一方を含む電離気体に曝すことによりトンネル絶縁
膜を形成するようにしたので、比較的低い温度条件下に
おいてトンネル絶縁膜を形成することが可能となる。こ
のため、トンネル絶縁膜の形成を容易化することができ
ると共に、下地部の形成材料として比較的耐熱特性が低
く、かつ安価な材料を用いることができる。
【０１７４】また、請求項２２または請求項２３に記載
のメモリ素子の製造方法によれば、トンネル絶縁膜を形
成したのち、エネルギービームを照射するようにしたの
で、下地部の温度を高くすることなく、トンネル絶縁膜
およびトンネル絶縁膜と伝導領域との間の界面における
構造欠陥を低減させることができる。このため、比較的
低い温度条件下においてトンネル絶縁膜を形成した場合
においても、上記の構造欠陥に起因する電荷のリークを
防止し、書き込まれたデータを長期に渡って安定的に保
持することができる。
のメモリ素子の製造方法によれば、トンネル絶縁膜を形
成したのち、エネルギービームを照射するようにしたの
で、下地部の温度を高くすることなく、トンネル絶縁膜
およびトンネル絶縁膜と伝導領域との間の界面における
構造欠陥を低減させることができる。このため、比較的
低い温度条件下においてトンネル絶縁膜を形成した場合
においても、上記の構造欠陥に起因する電荷のリークを
防止し、書き込まれたデータを長期に渡って安定的に保
持することができる。
【０１７５】請求項２７または請求項２８に記載の集積
回路によれば、本発明のメモリ素子を集積するようにし
たので、特に、「データの読み出し」時における意図し
ないデータの書き込みや消去を抑制し、書き込まれたデ
ータを正確に読み出すことができる。
回路によれば、本発明のメモリ素子を集積するようにし
たので、特に、「データの読み出し」時における意図し
ないデータの書き込みや消去を抑制し、書き込まれたデ
ータを正確に読み出すことができる。
【０１７６】特に、請求項２８記載の集積回路によれ
ば、各メモリ素子を階層的に積み上げるように集積した
ので、単位面積当たりの集積可能なメモリ素子の数が、
メモリ素子を２次元的に並べる場合に集積可能な数より
も多くなる。したがって、集積回路の配設面積を縮小化
しつつ、記憶容量を増大させることができる。
ば、各メモリ素子を階層的に積み上げるように集積した
ので、単位面積当たりの集積可能なメモリ素子の数が、
メモリ素子を２次元的に並べる場合に集積可能な数より
も多くなる。したがって、集積回路の配設面積を縮小化
しつつ、記憶容量を増大させることができる。
【図１】本発明の第１の実施の形態に係るメモリ素子の
構成を説明するための断面図である。
構成を説明するための断面図である。
【図２】本発明の第１の実施の形態に係るメモリ素子の
製造方法における一工程を説明するための断面図であ
る。
製造方法における一工程を説明するための断面図であ
る。
【図３】図２に続く工程を説明するための断面図であ
る。
る。
【図４】図３に続く工程を説明するための断面図であ
る。
る。
【図５】図４に続く工程を説明するための断面図であ
る。
る。
【図６】図５に続く工程を説明するための断面図であ
る。
る。
【図７】本発明の第３の実施の形態に係るメモリ素子の
構成を説明するための断面図である。
構成を説明するための断面図である。
【図８】本発明の第３の実施の形態に係るメモリ素子の
製造方法における一工程を説明するための断面図であ
る。
製造方法における一工程を説明するための断面図であ
る。
【図９】図８に続く工程を説明するための断面図であ
る。
る。
【図１０】図９に続く工程を説明するための断面図であ
る。
る。
【図１１】本発明の第４の実施の形態に係るメモリ素子
の構成を説明するための断面図である。
の構成を説明するための断面図である。
【図１２】本発明の第４の実施の形態に係るメモリ素子
の製造方法における一工程を説明するための断面図であ
る。
の製造方法における一工程を説明するための断面図であ
る。
【図１３】図１２に続く工程を説明するための断面図で
ある。
ある。
【図１４】本発明の第５の実施の形態に係るメモリ素子
の構成を説明するための断面図である。
の構成を説明するための断面図である。
【図１５】本発明の第５の実施の形態に係るメモリ素子
の製造方法における一工程を説明するための断面図であ
る。
の製造方法における一工程を説明するための断面図であ
る。
【図１６】図１５に続く工程を説明するための断面図で
ある。
ある。
【図１７】図１６に続く工程を説明するための断面図で
ある。
ある。
【図１８】本発明の第５の実施の形態に係るメモリ素子
の変形例を説明するための断面図である。
の変形例を説明するための断面図である。
【図１９】本発明の第６の実施の形態に係るメモリ素子
の構成を説明するための断面図である。
の構成を説明するための断面図である。
【図２０】本発明の第６の実施の形態に係るメモリ素子
の製造方法における一工程を説明するための断面図であ
る。
の製造方法における一工程を説明するための断面図であ
る。
【図２１】図２０に続く工程を説明するための断面図で
ある。
ある。
【図２２】図２１に続く工程を説明するための断面図で
ある。
ある。
【図２３】本発明の第７の実施の形態に係るメモリ素子
の構成を説明するための断面図である。
の構成を説明するための断面図である。
【図２４】本発明の第８の実施の形態に係るメモリ素子
の構成を説明するための断面図である。
の構成を説明するための断面図である。
【図２５】本発明の第９の実施の形態に係る集積回路の
構成を説明するための平面図である。
構成を説明するための平面図である。
【図２６】図２５に示した集積回路のＡ−Ａ線に沿った
断面図である。
断面図である。
【図２７】図２５に示した集積回路の回路構成を説明す
るための回路図である。
るための回路図である。
【図２８】本発明の第１０の実施の形態に係る集積回路
の構成を説明するための平面図である。
の構成を説明するための平面図である。
【図２９】図２８に示した集積回路のＢ−Ｂ線に沿った
断面図である。
断面図である。
【図３０】図２８に示した集積回路の回路構成を説明す
るための回路図である。
るための回路図である。
【図３１】本発明の第１１の実施の形態に係る集積回路
の構成を説明するための平面図である。
の構成を説明するための平面図である。
【図３２】図３１に示した集積回路のＣ−Ｃ線に沿った
断面図である。
断面図である。
【図３３】図３１に示した集積回路の回路構成を説明す
るための回路図である。
るための回路図である。
【図３４】本発明の第１２の実施の形態に係る集積回路
の構成を説明するための断面図である。
の構成を説明するための断面図である。
【図３５】本発明の第１２の実施の形態に係る集積回路
の変形例を説明するための断面図である。
の変形例を説明するための断面図である。
【図３６】本発明の第１２の実施の形態に係る集積回路
の他の変形例を説明するための断面図である。
の他の変形例を説明するための断面図である。
【図３７】本発明の第１３の実施の形態に係る集積回路
の構成を説明するための断面図である。
の構成を説明するための断面図である。
１…基板，２，３，６０６，７０６…絶縁膜、１０…下
地部、１１，１１Ｈ，１１Ｌ…第１の制御電極、１２…
第１の制御絶縁膜、１３，４３…伝導領域、１４ａ，４
３ａ…第１の不純物領域、１４ｂ，４３ｂ…第２の不純
物領域、１４ｂＭ…中間領域、１５，４２…トンネル絶
縁膜、１６，４１，７２…蓄積領域、１６Ｂ…半導体微
粒子、１７，４５…第２の制御絶縁膜、１８，４６，４
６Ｌ…第２の制御電極、１９ａ，４７ａ…ソース電極、
１９ｂ，４７ｂ…ドレイン電極、２０…保護膜、３０，
５０，６０，８０，８１，８２…メモリトランジスタ、
４９…第３の制御絶縁膜、７１…蓄積領域形成膜、７２
Ｂ…微粒子、１００，１０１，６０１，７０１…半導体
層、１１０…非化学量論膜、１２０…マスク、１２１…
電極前駆層、２１１，２１２，２２１，２２２, ３１
１，３１２，３２１，３２２，４１１，４１２，４２
１，４２２，５１１，５１２，６１１，６１２，８１
１，８１２…メモリ素子、６０２，７０２…ソース領
域、６０３，７０３…ドレイン領域、６０４，７０４…
ゲート絶縁膜、６０５，７０５…ゲート電極、６１０…
層間絶縁膜、６１１，６１２…層間配線、９００…制御
電極、９１０，９２０…駆動回路、Ｓ１，Ｓ２，Ｓ１
１，Ｓ１２，Ｓ１１１…ソース線、Ｂ１，Ｂ２，Ｂ１
１，Ｂ１２，Ｂ１１１…ビット線、Ｓ１１Ｐ…接続部，
Ｗ１Ｕ，Ｗ２Ｕ，Ｗ１１Ｕ，Ｗ１２Ｕ，Ｗ１１１Ｕ，Ｗ
１１２Ｕ，Ｗ１１ＮＵ…上側ワード線、Ｗ１Ｌ，Ｗ２
Ｌ，Ｗ１１Ｌ，Ｗ１２Ｌ，Ｗ１１１Ｌ，Ｗ１１２Ｌ，Ｗ
１１ＮＬ…下側ワード線。
地部、１１，１１Ｈ，１１Ｌ…第１の制御電極、１２…
第１の制御絶縁膜、１３，４３…伝導領域、１４ａ，４
３ａ…第１の不純物領域、１４ｂ，４３ｂ…第２の不純
物領域、１４ｂＭ…中間領域、１５，４２…トンネル絶
縁膜、１６，４１，７２…蓄積領域、１６Ｂ…半導体微
粒子、１７，４５…第２の制御絶縁膜、１８，４６，４
６Ｌ…第２の制御電極、１９ａ，４７ａ…ソース電極、
１９ｂ，４７ｂ…ドレイン電極、２０…保護膜、３０，
５０，６０，８０，８１，８２…メモリトランジスタ、
４９…第３の制御絶縁膜、７１…蓄積領域形成膜、７２
Ｂ…微粒子、１００，１０１，６０１，７０１…半導体
層、１１０…非化学量論膜、１２０…マスク、１２１…
電極前駆層、２１１，２１２，２２１，２２２, ３１
１，３１２，３２１，３２２，４１１，４１２，４２
１，４２２，５１１，５１２，６１１，６１２，８１
１，８１２…メモリ素子、６０２，７０２…ソース領
域、６０３，７０３…ドレイン領域、６０４，７０４…
ゲート絶縁膜、６０５，７０５…ゲート電極、６１０…
層間絶縁膜、６１１，６１２…層間配線、９００…制御
電極、９１０，９２０…駆動回路、Ｓ１，Ｓ２，Ｓ１
１，Ｓ１２，Ｓ１１１…ソース線、Ｂ１，Ｂ２，Ｂ１
１，Ｂ１２，Ｂ１１１…ビット線、Ｓ１１Ｐ…接続部，
Ｗ１Ｕ，Ｗ２Ｕ，Ｗ１１Ｕ，Ｗ１２Ｕ，Ｗ１１１Ｕ，Ｗ
１１２Ｕ，Ｗ１１ＮＵ…上側ワード線、Ｗ１Ｌ，Ｗ２
Ｌ，Ｗ１１Ｌ，Ｗ１２Ｌ，Ｗ１１１Ｌ，Ｗ１１２Ｌ，Ｗ
１１ＮＬ…下側ワード線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 29/78 ６１７Ｎ 29/786 ６２２ (72)発明者 藤原 一郎 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 平 健一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F001 AA19 AB20 AC02 AD17 AD41 AD52 AD62 AD70 AE02 AE03 AE08 AF06 AG02 AG30 5F083 EP17 EP28 EP32 ER03 ER09 ER14 ER19 ER22 ER30 GA10 HA02 JA33 MA01 MA19 MA20 PR12 PR21 PR22 PR33 5F110 AA30 BB08 BB11 DD02 DD03 DD13 DD14 DD17 DD24 EE02 EE03 EE04 EE08 EE09 EE30 EE44 EE45 FF02 FF03 FF04 FF23 FF28 FF29 FF36 GG01 GG02 GG03 GG13 GG15 GG19 GG25 GG43 GG44 HJ01 HJ12 HJ13 HJ23 HL02 HL03 HL22 NN02 NN23 NN24 NN34 NN35 NN74 QQ11
Claims (28)
- 【請求項１】 絶縁体よりなる下地部と、 この下地部の一面またはその一部に設けられた凹部に配
設された第１の制御電極と、 この第１の制御電極に対応するように配設された半導体
よりなる伝導領域と、 この伝導領域を挟んで前記第１の制御電極の配設領域と
反対側の領域に配設された第２の制御電極と、 前記伝導領域に隣接して配設された第１の不純物領域
と、 この第１の不純物領域と離間されると共に前記伝導領域
に隣接して配設された第２の不純物領域と、 前記第１の制御電極と前記伝導領域との間または前記第
２の制御電極と前記伝導領域との間のいずれか一方の領
域に配設され、前記伝導領域から遷移された電荷を蓄積
する蓄積領域と、 この蓄積領域と前記伝導領域との間の領域に配設された
トンネル絶縁膜と、 前記第１の制御電極と前記伝導領域との間に配設された
第１の制御絶縁膜と、 前記第２の制御電極と前記伝導領域との間に配設された
第２の制御絶縁膜とを備えたことを特徴とするメモリ素
子。 - 【請求項２】 前記下地部は、所定の材料よりなる基板
と、この基板の表面を覆うように配設された下地絶縁膜
とを含んで構成されるものであることを特徴とする請求
項１記載のメモリ素子。 - 【請求項３】 前記基板は、珪酸塩ガラス、石英ガラス
または樹脂のいずれかを含む材料よりなるものであるこ
とを特徴とする請求項２記載のメモリ素子。 - 【請求項４】 前記下地絶縁膜は、窒化珪素および二酸
化珪素のうちの少なくとも一方を含む材料よりなるもの
であることを特徴とする請求項２記載のメモリ素子。 - 【請求項５】 前記第１の制御電極および前記第２の制
御電極のうちの少なくとも一方は、前記蓄積領域の内部
に蓄積された電荷量および前記伝導領域の伝導度を制御
するものであることを特徴とする請求項１記載のメモリ
素子。 - 【請求項６】 前記第１の制御電極および前記第２の制
御電極の双方は、金属、多結晶シリコンまたは非晶質シ
リコンのいずれかを含む材料よりなるものであることを
特徴とする請求項１記載のメモリ素子。 - 【請求項７】 前記蓄積領域は、分散された複数の微粒
子を含んで構成されるものであることを特徴とする請求
項１記載のメモリ素子。 - 【請求項８】 前記蓄積領域は、金属、シリコンまたは
ゲルマニウムのいずれかを含む半導体、または窒化珪素
を含む材料のいずれかを含む材料よりなるものであるこ
とを特徴とする請求項７記載のメモリ素子。 - 【請求項９】 前記伝導領域、前記第１の不純物領域お
よび第２の不純物領域のそれぞれは、非単結晶半導体を
含む材料よりなるものであることを特徴とする請求項１
記載のメモリ素子。 - 【請求項１０】 前記伝導領域、前記第１の不純物領域
および第２の不純物領域のそれぞれは、多結晶シリコン
を含む材料よりなるものであることを特徴とする請求項
９記載のメモリ素子。 - 【請求項１１】 前記伝導領域、前記第１の不純物領域
および第２の不純物領域のそれぞれは、非晶質シリコン
を含む材料よりなるものであることを特徴とする請求項
９記載のメモリ素子。 - 【請求項１２】 前記伝導領域は非晶質シリコンを含む
材料よりなるものであり、前記第１の不純物領域および
第２の不純物領域の双方は多結晶シリコンを含む材料よ
りなるものであることを特徴とする請求項９記載のメモ
リ素子。 - 【請求項１３】 前記伝導領域の厚みは、０．０１μｍ
以上０．１μｍ以下の範囲内であることを特徴とする請
求項１記載のメモリ素子。 - 【請求項１４】 前記トンネル絶縁膜、前記第１の制御
絶縁膜および前記第２の制御絶縁膜のそれぞれは、二酸
化珪素、窒化ケイ素またはシリコンと酸素と窒素との化
合物のいずれかを含む材料よりなるものであることを特
徴とする請求項１記載のメモリ素子。 - 【請求項１５】 前記第１の制御絶縁膜および前記第２
の制御絶縁膜のうち、前記蓄積領域の配設領域と反対側
の領域に配設された一方の厚みは、他方の厚みよりも小
さいことを特徴とする請求項１記載のメモリ素子。 - 【請求項１６】 前記第１の不純物領域と前記第１の制
御電極とが等電位状態とされ、前記第２の制御電極およ
び前記第２の不純物領域のうちの少なくとも第２の制御
電極に対して前記第１の不純物領域の電位よりも大きい
電位が印加されることにより、前記蓄積領域内の電荷量
が増加してデータの書き込みが行われ、 前記第１の制御電極、前記第２の制御電極、前記第１の
不純物領域および前記第２の不純物領域のそれぞれの電
位が等電位または浮遊状態とされることによりデータが
保持され、 前記第１の不純物領域と前記第１の制御電極とが等電位
状態とされ、前記第２の制御電極および前記第２の不純
物領域のうちの少なくとも第２の制御電極に対して前記
第１の不純物領域の電位よりも小さい電位が印加される
ことにより、前記蓄積領域内の電荷量が減少してデータ
の消去が行われることを特徴とする請求項１記載のメモ
リ素子。 - 【請求項１７】 前記第２の制御電極に対して正の電圧
が印加されると共に、前記第１の制御電極に対して前記
第２の制御電極の電位よりも小さい正の電位が印加さ
れ、前記第１の制御電極または前記第２の制御電極のい
ずれか一方の電位に対する前記伝導領域の伝導度または
その内部を流れる電流量が測定されることにより、前記
蓄積領域内の電荷量が検出されてデータの読み出しが行
われることを特徴とする請求項１６記載のメモリ素子。 - 【請求項１８】 前記第１の不純物領域と前記第１の制
御電極とが等電位状態とされ、前記第２の制御電極およ
び前記第２の不純物領域のうちの少なくとも第２の制御
電極に対して前記第１の不純物領域の電位よりも小さい
電位が印加されることにより、前記蓄積領域内の電荷量
が増加してデータの書き込みが行われ、 前記第１の制御電極、前記第２の制御電極、前記第１の
不純物領域および前記第２の不純物領域のそれぞれの電
位が等電位または浮遊状態とされることによりデータが
保持され、 前記第１の不純物領域と前記第１の制御電極とが等電位
状態とされ、前記第２の制御電極および前記第２の不純
物領域のうちの少なくとも第２の制御電極に対して前記
第１の不純物領域の電位よりも大きい電位が印加される
ことにより、前記蓄積領域内の電荷量が減少してデータ
の消去が行われることを特徴とする請求項１記載のメモ
リ素子。 - 【請求項１９】 前記第２の制御電極に対して負の電圧
が印加されると共に、前記第１の制御電極に対して前記
第２の制御電極の電位よりも大きい負の電位が印加さ
れ、前記第１の制御電極または前記第２の制御電極のい
ずれか一方の電位に対する前記伝導領域の伝導度または
その内部を流れる電流量が測定されることにより、前記
蓄積領域内の電荷量が検出されてデータの読み出しが行
われることを特徴とする請求項１８記載のメモリ素子。 - 【請求項２０】 絶縁体よりなる下地部上またはその一
部に設けられた凹部に第１の制御電極を形成する工程
と、 この第１の制御電極に対応するように半導体よりなる伝
導領域を形成する工程と、 この伝導領域を挟んで前記第１の制御電極の配設領域と
反対側の領域に第２の制御電極を形成する工程と、 前記伝導領域に隣接するように第１の不純物領域を形成
する工程と、 この第１の不純物領域と離間させると共に、前記伝導領
域に隣接するように第２の不純物領域を形成する工程
と、 前記第１の制御電極と前記伝導領域との間または前記第
２の制御電極と前記伝導領域との間のいずれか一方の領
域に、分散された複数の微粒子よりなる蓄積領域を形成
する工程と、 この蓄積領域と前記伝導領域との間の領域にトンネル絶
縁膜を形成する工程と、 前記第１の制御電極と前記伝導領域との間に第１の制御
絶縁膜を形成する工程と、 前記第２の制御電極と前記伝導領域との間に第２の制御
絶縁膜を形成する工程とを含むことを特徴とするメモリ
素子の製造方法。 - 【請求項２１】 前記伝導領域の表層部を酸素原子
（Ｏ）および窒素原子（Ｎ）のうちの少なくとも一方を
含む電離気体に曝すことにより前記トンネル絶縁膜を形
成することを特徴とする請求項２０記載のメモリ素子の
製造方法。 - 【請求項２２】 さらに、 前記トンネル絶縁膜を形成したのち、前記伝導領域の表
面を加熱する工程を含むことを特徴とする請求項２１記
載のメモリ素子の製造方法。 - 【請求項２３】 エネルギービームを照射することによ
り前記伝導領域の表面を加熱することを特徴とする請求
項２２記載のメモリ素子の製造方法。 - 【請求項２４】 気相成長法、スパッタリング法または
蒸着法を用いて、前記トンネル絶縁膜に対する被覆率が
１よりも小さくなるように前記蓄積領域を形成すること
を特徴とする請求項２０記載のメモリ素子の製造方法。 - 【請求項２５】 前記伝導領域上に、半導体元素を過剰
に含む非化学量論的組成の非化学量論膜を形成したの
ち、この非化学量論膜を加熱することにより前記トンネ
ル絶縁膜および前記蓄積領域のそれぞれを形成すること
を特徴とする請求項２０記載のメモリ素子の製造方法。 - 【請求項２６】 エネルギービームを照射することによ
り前記非化学量論膜を加熱することを特徴とする請求項
２５記載のメモリ素子の製造方法。 - 【請求項２７】 複数のメモリ素子が集積された集積回
路であって、 各メモリ素子は、絶縁体よりなる下地部と、この下地部
の一面またはその一部に設けられた凹部に配設された第
１の制御電極と、この第１の制御電極に対応するように
配設された半導体よりなる伝導領域と、この伝導領域を
挟んで前記第１の制御電極の配設領域と反対側の領域に
配設された第２の制御電極と、前記伝導領域に隣接して
配設された第１の不純物領域と、この第１の不純物領域
と離間されると共に前記伝導領域に隣接して配設された
第２の不純物領域と、前記第１の制御電極と前記伝導領
域との間または前記第２の制御電極と前記伝導領域との
間のいずれか一方の領域に配設され、前記伝導領域から
遷移された電荷を蓄積する蓄積領域と、この蓄積領域と
前記伝導領域との間の領域に配設されたトンネル絶縁膜
と、前記第１の制御電極と前記伝導領域との間に配設さ
れた第１の制御絶縁膜と、前記第２の制御電極と前記伝
導領域との間に配設された第２の制御絶縁膜とを有する
ことを特徴とする集積回路。 - 【請求項２８】前記複数のメモリ素子における各メモリ
素子は、階層状に積み上げられて集積されていることを
特徴とする請求項２７記載の集積回路。
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