TWI741005B - 半導體裝置及其製造方法 - Google Patents

Abstract

本發明旨在提供具有適合電力系統電路部之貫穿孔內的結構之半導體裝置及其製造方法。 層間絕緣膜II2具有通路孔VH1、VH2。側壁導電層SWC沿著通路孔VH1之側壁面，且含有從由鎢、鈦、氮化鈦、鉭、及鉬所組成之群組中選擇的1種以上。第2金屬配線層M2填埋通路孔VH1內且含有鋁。插栓層PL3填埋通路孔VH2內且含有從由鎢、鈦、氮化鈦、鉭、及鉬所組成之群組中選擇的1種以上。

Description

半導體裝置及其製造方法

本發明係有關於半導體裝置及其製造方法。

半導體裝置之接觸孔、通路孔內之構造揭示於例如日本專利公開公報2001-85520號(專利文獻1)、日本專利公開公報2002-313913號(專利文獻2)。

在日本專利公開公報2001-85520號中，於通路孔內形成鎢側壁後，以另一鎢填埋通路孔。藉此，形成由2層之鎢構成的接觸插栓。

又，在日本專利公開公報2002-313913號中，藉以鎢及多晶矽填埋通路孔，而形成接觸插栓。 [先前技術文獻] [專利文獻]

[專利文獻1]日本專利公開公報2001-85520號 [專利文獻2]日本專利公開公報2002-313913號

[發明欲解決之問題] 在日本專利公開公報2001-85520號中，由於接觸插栓僅以鎢構成，故接觸孔內之電阻高。因此，此接觸插栓之結構並不適合需要大電流及低電阻化之電力系統電路部。

又，在日本專利公開公報2002-313913號中，接觸插栓含有多晶矽。由於多晶矽電阻高，故此接觸插栓之結構並不適合需要大電流及低電阻化的電力系統。若使用鋁取代多晶矽，則通路孔之被覆性變差。

其他之課題及新特徵從本說明書之記述及附加圖式應可明瞭。 [解決問題之手段]

根據一實施形態，絕緣膜具有第1貫穿孔及第2貫穿孔。第1導電膜具有沿著第1貫穿孔之側壁面的第1側壁部分，且含有從由鎢、鈦、氮化鈦、鉭、及鉬所組成之群組中選擇的1種以上。第2導電膜填埋第1貫穿孔且含有鋁。第3導電膜填埋第2貫穿孔且含有從由鎢、鈦、氮化鈦、鉭、及鉬所組成之群組中選擇的1種以上。 [發明之功效]

根據前述一實施形態，可實現具有適合電力系統電路部之貫穿孔內的結構之半導體裝置及其製造方法。

[用以實施發明之形態] 以下，依據圖，說明實施形態。 (實施形態1) 如圖1所示，本實施形態之半導體裝置主要包含有輸出電力元件部OP、介面邏輯電路IL、監視電路MC、保護電路PRC、驅動用邏輯電路DLC、電源PS、複數之墊PD。

電源PS透過墊PD從外部接受電力之供給。電源PS可將從外部接受之電力供至介面邏輯電路IL、監視電路MC、保護電路PRC及驅動用邏輯電路DLC。

介面邏輯電路IL透過墊PD與外部之MCU(Micro Controller Unit：微控制器)電性連接。藉此，介面邏輯電路IL可與MCU之間進行信號之輸入、輸出。

此MCU係SOC(System on Chip：系統單晶片)。介面邏輯電路IL可輸入分別從監視電路MC及保護電路PRC輸出之信號，且可將信號輸出至驅動用邏輯電路DLC。

負載LO隔著墊PD電性連接於輸出電力元件部OP與監視電路MC之間。輸出電力元件部OP藉透過墊PD將信號輸出至負載LO，可控制負載LO。來自負載LO之信號透過墊PD反饋至監視電路MC。輸出電力元件部OP可輸入分別從保護電路PRC及驅動用邏輯電路DLC輸出之信號，且可將信號輸至監視電路MC。

監視電路MC可將信號輸出至保護電路PRC，保護電路PRC可將信號輸出至驅動用邏輯電路DLC。

圖2(A)顯示圖1所示之介面邏輯電路IL的一部分之平面構造。圖2(B)顯示圖1所示之輸出電力元件部OP的一部分之平面構造。圖2(C)顯示圖1所示之墊PD的平面構造。

圖3(A)係圖2(A)之下層側的平面圖，圖3(B)係圖2(B)之下層側的平面圖。又，圖4(A)係圖2(A)之上層側的平面圖，圖4(B)係圖2(B)之上層側的平面圖。

圖5(A)係沿著圖2(A)之VA-VA線的截面圖。圖5(B)係沿著圖2(B)之VB-VB線的截面圖。圖5(C)係沿著圖2(C)之VC-VC線的截面圖(C)。

主要如圖5(A)所示，在邏輯部，於半導體基板SB之表面形成有MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體TR。MOS電晶體TR具有1對源極/汲極區域SD、閘極絕緣膜GI及閘極電極GE。

1對源極/汲極區域SD在半導體基板SB之表面彼此隔開距離而形成。閘極電極GE在半導體基板SB之表面上隔著閘極絕緣膜GI形成為與被1對源極/汲極區域SD包夾之區域對向。

主要如圖2(A)及圖3(A)所示，俯視時，於閘極電極GE與半導體基板SB之活性區域的交叉部形成有MOS電晶體TR。在此，俯視係指從垂直於半導體基板SB之表面的方向觀看的視點。

主要如圖5(A)所示，層間絕緣膜II1於半導體基板SB之表面上形成為覆蓋MOS電晶體TR。於層間絕緣膜II1形成有複數之接觸孔CH2。接觸孔CH2到達1對源極/汲極區域SD各區域。於接觸孔CH2內填埋有插栓層PL2。

第1金屬配線層M1於層間絕緣膜II1之頂面上形成為透過插栓層PL2電性連接於源極/汲極區域SD。第1金屬配線層M1由含有例如鋁(Al)之材質構成。具體而言，第1金屬配線層M1由例如鋁、鋁及銅等材質構成。

層間絕緣膜II2(絕緣膜)於層間絕緣膜II1上形成為覆蓋第1金屬配線層M1上。層間絕緣膜II2由例如氧化矽膜構成。此氧化矽膜以使用例如TEOS(Tetra Ethyl Ortho Silicate：正矽酸乙酯)之電漿CVD法形成。

於層間絕緣膜II2形成有複數之通路孔VH2(第2貫穿孔)。通路孔VH2到達第1金屬配線層M1。於通路孔VH2內填埋有插栓層PL3(第3導電膜)。

插栓層PL3由可以例如CVD(Chemical Vapor Deposition：化學氣相沉積)法形成之金屬膜(例如高熔點金屬膜)構成。具體而言，插栓層PL3由含有從由例如鎢(W)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)及鉬(Mo)組成之群組中選擇的1種以上之材質構成。

第2金屬配線層M2於層間絕緣膜II2之頂面上形成為透過插栓層PL3電性連接於第1金屬配線層M1。第2金屬配線層M2由含有例如鋁之材質構成。具體而言，第2金屬配線層M2由例如鋁、鋁及銅等材質構成。

主要如圖2(A)及圖4(A)所示，俯視時，於第1金屬配線層M1與活性區域之交叉部形成有接觸孔CH2。又，俯視時，於第1金屬配線層M1與第2金屬配線層M2之交叉部形成有通路孔VH2。

主要如圖5(B)所示，在電力元件部，於半導體基板SB之表面形成有電力MOS電晶體PTR。電力MOS電晶體PTR具有源極區域SR、汲極區域DR、閘極絕緣膜GI及閘極電極GE。

源極區域SR與汲極區域DR在半導體基板SB之表面彼此隔開距離而形成。於源極區域SR與汲極區域DR之間的半導體基板SB之表面形成有元件分離絕緣膜SI。元件分離絕緣膜SI由以例如LOCOS(Local Oxidation of Silicon：矽局部氧化)法形成之氧化矽膜構成。

閘極電極GE隔著閘極絕緣膜GI於半導體基板SB之表面上形成為與被源極區域SR與汲極區域DR包夾之區域對向。閘極電極GE之汲極區域DR側的端部上到元件分離絕緣膜SI上。又，接觸區域CR於半導體基板SB之表面形成為與源極區域SR相鄰。

主要如圖2(B)及圖3(B)所示，俯視時閘極電極GE延伸成與半導體基板SB之活性區域平行並排。

主要如圖5(B)所示，層間絕緣膜II1於半導體基板SB之表面上形成為覆蓋電力MOS電晶體PTR。此層間絕緣膜II1由與邏輯部之層間絕緣膜II1相同的材質構成。於層間絕緣膜II1形成有複數之接觸孔CH1。接觸孔CH1到達接觸區域CR及源極區域SR。於接觸孔CH1內填埋有插栓層PL1。

第1金屬配線層M1於層間絕緣膜II1之頂面上形成為透過插栓層PL1電性連接於接觸區域CR及源極區域SR。第1金屬配線層M1由含有例如鋁之材質構成。具體而言，第1金屬配線層M1由例如鋁、鋁及銅等材質構成。

層間絕緣膜II2於層間絕緣膜II1上形成為覆蓋第1金屬配線層M1上。層間絕緣膜II2由例如氧化矽膜構成。此氧化矽膜以使用例如TEOS之電漿CVD法形成。

於層間絕緣膜II2形成有複數之通路孔VH1(第1貫穿孔)。通路孔VH1到達第1金屬配線層M1。此通路孔VH1之寬度L1大於邏輯部之通路孔VH2的寬度L2。

呈側壁間隔件形狀之側壁導電層SWC(第1導電膜)形成為沿著通路孔VH1之側壁面。側壁導電層SWC由含有從由例如鎢、鈦、氮化鈦、鉭、及鉬所組成之群組中選擇的1種以上之材質構成。在通路孔VH1內，第1金屬配線層M1之頂面從側壁導電層SWC露出。

第2金屬配線層M2(第2導電膜)形成為填埋此通路孔VH1且位於層間絕緣膜II2之頂面上。此第2金屬配線層M2由含有例如鋁之材質構成。具體而言，第2金屬配線層M2由例如鋁、鋁及銅等材質構成。

第2金屬配線層M2在通路孔VH1之底部與第1金屬配線層M1之頂面接合。又，第2金屬配線層M2在通路孔VH1內與側壁導電層SWC之側面接合。

主要如圖2(B)及圖4(B)所示，俯視時，第1金屬配線層M1延伸成與閘極電極GE平行並排。俯視時，第2金屬配線層M2於與第1金屬配線層M1交叉之方向(例如垂直相交之方向)延伸。

俯視時，於第1金屬配線層M1與活性區域之交叉部形成有接觸孔CH1。又，俯視時，於第1金屬配線層M1與第2金屬配線層M2之交叉部形成有通路孔VH1。俯視時，側壁導電層SWC沿著通路孔VH1之側壁面形成環狀。

如圖2(C)及圖5(C)所示，在墊部，於半導體基板SB之表面上形成有元件分離絕緣膜SI。於元件分離絕緣膜SI上形成有層間絕緣膜II1。此層間絕緣膜II1由與邏輯部之層間絕緣膜II1相同的材質構成。

於此層間絕緣膜II1上形成有第1金屬配線層M1。第1金屬配線層M1由含有例如鋁之材質構成。具體而言，第1金屬配線層M1由例如鋁、鋁及銅等材質構成。

層間絕緣膜II2於層間絕緣膜II1上形成為覆蓋此第1金屬配線層M1。層間絕緣膜II2由例如氧化矽膜構成。此氧化矽膜以使用例如TEOS之電漿CVD法形成。

於層間絕緣膜II2形成有通路孔VH3。通路孔VH3到達第1金屬配線層M1。此通路孔VH3之寬度L3大於電力元件部之通路孔VH1之寬度L1。

呈側壁間隔件形狀之側壁導電層SWC形成為沿著通路孔VH3之側壁面。側壁導電層SWC由含有從由例如鎢、鈦、氮化鈦、鉭、及鉬所組成之群組中選擇的1種以上之材質構成。在通路孔VH3內，第1金屬配線層M1之頂面從側壁導電層SWC露出。俯視時，側壁導電層SWC沿著通路孔VH3之側壁面形成環狀。

第2金屬配線層M2形成為填埋此通路孔VH3且位於層間絕緣膜II2之頂面上。此第2金屬配線層M2由含有例如鋁(Al)之材質構成。具體而言，第2金屬配線層M2由例如鋁、鋁及銅等材質構成。

第2金屬配線層M2在通路孔VH3之底部與第1金屬配線層M1之頂面接合。又，第2金屬配線層M2在通路孔VH3內與側壁導電層SWC之側面接合。於第1金屬配線層M1之頂面形成有位障金屬層(圖中未示)時，第2金屬配線層M2亦可在通路孔VH1內與位障金屬層之頂面接合。

此外，第1位障金屬層(圖中未示)亦可在邏輯部、電力元件部及墊部各部形成為覆蓋第1金屬配線層M1之頂面及側面。又，第2位障金屬層(圖中未示)亦可形成為覆蓋層間絕緣膜II2之頂面與通路孔VH1~VH3各自之側面及底面。

此外，就本實施形態之半導體裝置之製造方法，使用圖6~圖10來說明。此外，在以下之製造方法的說明中，自第1金屬配線層M1起就上層之部分作說明。

如圖6(A)、圖6(B)所示，於層間絕緣膜II1(圖中未示)上形成第1金屬配線層M1。第1金屬配線層M1係藉以濺鍍法形成例如鋁層後，以一般之光刻技術及蝕刻技術將該鋁層圖形化而形成。第1位障金屬層BM1形成為覆蓋此第1金屬配線層M1之頂面及側面。第1位障金屬層BM1以例如氮化鈦(TiN)形成。

由例如氧化矽膜構成之層間絕緣膜II2於層間絕緣膜II1上形成為覆蓋第1金屬配線層M1。層間絕緣膜II2以使用例如有機矽化合物之一種亦即TEOS的電漿CVD法形成。

如圖7(A)、圖7(B)所示，以一般之光刻技術及蝕刻技術於層間絕緣膜II2形成通路孔VH1、VH2。通路孔VH1、VH2分別形成為到達第1金屬配線層M1。如本實施形態般，於第1金屬配線層M1之頂面形成有第1位障金屬層BM1時，將通路孔VH1、VH2分別形成為到達第1位障金屬層BM1。將形成於電力元件部之通路孔VH1形成為具有大於形成於邏輯部之通路孔VH2的寬度L2之寬度L1。

如圖8(A)、圖8(B)所示，將第2位障金屬層BM2形成為覆蓋層間絕緣膜II2之頂面及通路孔VH1、VH2之內壁面(側壁面、底壁面)。第2位障金屬層BM2係藉從下依序積層例如鈦與氮化鈦而形成。將構成第2位障金屬層BM2之鈦及氮化鈦分別以例如濺鍍形成。

於第2位障金屬層BM2上形成導電層CL。導電層CL係藉以例如CVD法形成鎢膜而形成。此時，在電力元件部，導電層CL未完全填埋通路孔VH1，而沿著通路孔VH1之內壁面(側壁面、底壁面)形成。另一方面，在邏輯部，導電層CL形成為填埋通路孔VH2。

如圖9(A)、圖9(B)所示，對導電層CL整面進行深蝕刻。此深蝕刻進行至通路孔VH1之底壁面露出為止。具體而言，深蝕刻進行至例如第2位障金屬層BM2從導電層CL露出為止。

藉此深蝕刻，在電力元件部，導電層CL以側壁間隔件形狀殘留成覆蓋通路孔VH1之側壁。藉此，由導電層CL形成呈側壁間隔件形狀之側壁導電層SWC。因此，在通路孔VH1之底壁面，第2位障金屬層BM2從側壁導電層SWC露出。

另一方面，藉上述深蝕刻，在邏輯部，導電層CL殘留成填埋通路孔VH2內。藉此，由導電層CL形成填埋通路孔VH2內之插栓層PL3。因此，在通路孔VH2之底壁面，第2位障金屬層BM2不致從插栓層PL3露出。

如圖10(A)、圖10(B)所示，於層間絕緣膜II2形成第2金屬配線層M2。第2金屬配線層M2係藉以濺鍍形成例如鋁層後，以一般之光刻技術及蝕刻技術將該鋁層圖形化而形成。

根據以上，可製造圖2~圖5所示之本實施形態的半導體裝置。 接著，就本實施形態之作用效果，與圖11~圖13所示之比較例對照來說明。

如圖11所示，在比較例，亦與圖6(A)、圖6(B)同樣地，於層間絕緣膜II1(圖中未示)上形成第1金屬配線層M1、第1位障金屬層BM1及層間絕緣膜II2。

如圖12所示，在比較例，然後，於層間絕緣膜II2形成通路孔VH1。此通路孔VH1係藉將層間絕緣膜II2之頂面選擇性地濕蝕刻至預定深度後進行乾蝕刻而形成。之後，與本實施形態同樣地，形成第2位障金屬層BM2。

如圖13所示，以濺鍍形成鋁膜作為第2金屬配線層M2。

在上述比較例中，通路孔VH1之上端藉濕蝕刻而擴大。藉此，改善了被覆性差之鋁膜M2的被覆性。然而，鋁膜M2之被覆性基本上就差，如圖13所示，在通路孔VH1之底部附近產生鋁膜M2之膜厚薄的部分。藉此，當大電流流過時，有對電遷移的抗性惡化之虞。

相對於此，在本實施形態中，如圖10(B)所示，於通路孔VH1之側壁形成有側壁導電層SWC。因此，若在通路孔VH1之底部於第2金屬配線層M2產生膜厚薄之部分，亦可以側壁導電層SWC確保導電層全體之膜厚(側壁導電層SWC與第2金屬配線層M2之膜厚的和)。是故，即使大電流流過時，亦可比上述比較例提高對電遷移之抗性。

又，在本實施形態中，如圖10(B)所示，側壁導電層SWC由含有從由鎢、鈦、氮化鈦、鉭、及鉬所組成之群組中選擇的1種以上之材質構成。上述材質為可以CVD法形成之金屬膜(例如高熔點金屬膜)，為成膜時被覆性佳之材質。因此，藉以此材質形成側壁導電層SWC，可確實地將側壁導電層SWC被覆至通路孔VH1之底部。

又，藉於通路孔VH1之側壁形成側壁導電層SWC，通路孔VH1之徑越往上側，越平順地擴大。因此，由在通路孔VH1內之鋁膜構成的第2金屬配線層M2之被覆性良好，而可謀求第2金屬配線層M2之低電阻化。

又，鋁膜為低電阻之材質，該低電阻之材質填埋至通路孔VH1內。因此，比起通路孔內僅以鎢填埋之結構及填埋有多晶矽之結構任一結構，皆可謀求更低電阻化。

從以上，在本實施形態，電力系統電路部所需要之大電流因應與低電阻化可並立。

又，在本實施形態中，邏輯部之通路孔VH2以插栓層PL3填埋。此插栓層PL3由與側壁導電層SWC相同之導電層CL形成。因此，邏輯部之通路孔VH2的插栓層PL3之填埋可與電力元件部之通路孔VH1之側壁的側壁導電層SWC之形成同時進行。藉此，可謀求製造程序之簡略化。

又，在同時進行之製造製程中，為了分開形成上述插栓層PL3與側壁導電層SWC，需使通路孔VH2之寬度L2小於通路孔VH1之寬度L1。如此，由於在本實施形態中，可縮小通路孔VH2之寬度，故也易因應邏輯部之元件的高積體化。

又，在本實施形態中，如圖10(B)所示，通路孔VH1之底壁面的一部分(第2位障金屬層BM2之一部分)從側壁導電層SWC露出。因此，可確保通路孔VH1內之第2金屬配線層M2的佔有區域大。由於此第2金屬配線層M2含有低電阻之鋁，故藉確保通路孔VH1內之第2金屬配線層M2旳佔有區域大，可謀求更低電阻化。

又，在本實施形態中，如圖2~圖5所示，通路孔VH1配置於電力元件(例如電力MOS電晶體PTR)之形成區域的正上方。藉此，易將電性連接於電力MOS電晶體PTR之源極區域SR及汲極區域DR任一者之第1金屬配線層M1透過通路孔VH1電性連接於第2金屬配線層M2。

又，在本實施形態中，如圖2~圖5所示，通路孔VH2配置於電力元件(例如MOS電晶體TR)之形成區域的正上方。藉此，易將電性連接於MOS電晶體TR之1對源極/汲極區域SD任一者或閘極電極GE之第1金屬配線層M1透過通路孔VH2電性連接於第2金屬配線層M2。

(實施形態2) 如圖14所示，本實施形態之結構與實施形態1之結構相比，在電力元件部之側壁導電層SWC之結構上不同。具體而言，本實施形態之側壁導電層SWC覆蓋通路孔VH1之底壁面整面。側壁導電層SWC覆蓋位於通路孔VH1之底壁面的第2位障金屬層BM2全體。

側壁導電層SWC具有呈側壁間隔件形狀之部分及薄膜部分。側壁導電層SWC之最薄的部分(薄膜部分)之厚度T為通路孔VH1之深度D的1/2以下。此外，側壁導電層SWC之呈側壁間隔件形狀的部分具有與通路孔VH1之深度D大致相同之程度的厚度。

此外，由於上述以外之本實施形態的結構與實施形態1之結構大致相同，故與實施形態1相同之要件在本實施形態亦附上同一符號，而不重複其說明。

本實施形態之製造方法經過與圖6~圖8所示之實施形態1的製程相同之製程。然後，將導電層CL整面進行深蝕刻。此時，如圖15所示，於通路孔VH1之底壁面露出前，結束深蝕刻。具體而言，將深蝕刻控制成在電力元件部之通路孔VH1內，第2位障金屬層BM2不致露出。之後，如圖14所示，第2金屬配線層M2與實施形態1同樣地形成。根據以上，可製造本實施形態之半導體裝置。

在本實施形態中，如圖14所示，側壁導電層SWC覆蓋通路孔VH1之底壁面整面。因此，第1金屬配線層M1中之鋁不易脫離至第2金屬配線層M2，而可抑制遷移。

又，側壁導電層SWC之最薄的部分之厚度T為通路孔VH1之深度D的1/2以下。因此，可抑制上述遷移，並且亦可抑制電阻之增大。

又，在本實施形態中，亦可獲得與實施形態1相同之效果。 (實施形態3) 如圖16所示，本實施形態之結構與實施形態1之結構相比，在電力元件部之通路孔VH1內形成有另一側壁導電層SWC2(第4導電膜)這點不同。具體而言，本實施形態之另一側壁導電層SWC2呈側壁間隔件形狀且與側壁導電層SWC之側部接合。

在通路孔VH1之底壁面，第2位障金屬層BM2之一部分從側壁導電層SWC及另一側壁導電層SWC2露出。另一側壁導電層SWC2由含有從由鎢、鈦、氮化鈦、鉭、及鉬所組成之群組中選擇的1種以上之材筫構成。

此外，由於上述以外之本實施形態的結構與實施形態1之結構大致相同，故與實施形態1相同之要件在本實施形態亦附上同一符號，而不重複其說明。

本實施形態之製造方法經過與圖6~圖9所示之實施形態1的製程相同之製程。然後，如圖17所示，沿著第2位障金屬層BM2上及通路孔VH1之內壁面，形成另一導電層CL2。另一導電層CL2係藉以例如CVD法形成鎢膜而形成。此時，在電力元件部中，導電層CL形成為不將通路孔VH1完全填埋。

之後，如圖18所示，將另一導電層CL2整面進行深蝕刻。此時，將深蝕刻控制成在電力元件部之通路孔VH1內，第2位障金屬層BM2不致露出。然後，如圖14所示，第2金屬配線層M2與實施形態1同樣地形成。根據以上，可製造本實施形態之半導體裝置。

在本實施形態中，於電力元件部之通路孔VH1內形成有另一側壁導電層SWC2(第4導電膜)。因此，另一側壁導電層SWC2之側壁比側壁導電層之側壁平緩。藉此，與另一側壁導電層SWC2之側壁接合而形成的第2金屬配線層M2之被覆性更佳。

又，在本實施形態中，亦可獲得與實施形態1同樣之效果。 此外，如圖19所示，另一側壁導電層SWC2亦可覆蓋通路孔VH1之底壁面整面。亦即，另一側壁導電層SWC2覆蓋位於通路孔VH1之底壁面的第2位障金屬層BM2全體。

另一側壁導電層SWC2具有呈側壁間隔件形狀之部分及薄膜部分。另一側壁導電層SWC2最薄之部分(薄膜部分)的厚度為通路孔VH1之深度D的1/2以下。此外，另一側壁導電層SWC2之呈側壁間隔件形狀的部分具有與通路孔VH1之深度大致相同之程度的厚度。

此圖19所示之結構兼具實施形態3之效果及實施形態2之效果。

(其他) 在上述實施形態1~3之結構各結構中，亦可於第2金屬配線層M2形成氣隙。圖20係顯示實施形態1之第2金屬配線層M2形成有氣隙AG之狀態的圖。圖21係顯示實施形態2之第2金屬配線層M2形成有氣隙AG之狀態的圖。圖22係顯示實施形態3之第2金屬配線層M2形成有氣隙AG之狀態的圖。如圖20~圖22所示，氣隙AG形成於通路孔VH1之正上方。

誠如上述，由於當於第2金屬配線層M2形成有氣隙AG時，氣隙AG內之空氣的介電常數便穩定，故配線間之電容降低而穩定。

此外，在本實施形態1~3中，電力元件就電力MOS電晶體PTR作了說明，電力元件亦可為IGBT(Insulated Gate Bipolar Transistor：絕緣閘雙極電晶體)。

又，實施形態1~3之電力元件係指例如電力開關等電力轉換用元件。在本實施形態之電力元件中，為驅動外接之負載(馬達、電容器等)而要求之性能係可處理高耐壓及大電流。

實施形態1~3之電力元件具有如圖23所示之等效電路，且具有如圖24所示之I-V特性，並進行如圖25所示之運作。

又，在實施形態1~3中，邏輯元件就MOS電晶體TR作了說明，邏輯元件亦可為MIS(Metal Insulator Semiconductor：金屬絕緣體半導體)電晶體，又，並不限於此。

實施形態1~3之邏輯元件係例如邏輯資訊之開關等數位信號處理用元件。此邏輯元件要求之性能係例如低電壓運作及轉換速度。

以上，依據實施形態，具體地說明了由本案發明人所創作之發明，本發明不限前述實施形態，在不脫離其要旨之範圍可進行各種變更是無須贅言的。

BM1‧‧‧第1位障金屬層BM2‧‧‧第2位障金屬層CH1‧‧‧接觸孔CH2‧‧‧接觸孔CL‧‧‧導電層CL2‧‧‧導電層CR‧‧‧接觸區域D‧‧‧深度DLC‧‧‧驅動用邏輯電路DR‧‧‧汲極區域GE‧‧‧閘極電極GI‧‧‧閘極絕緣膜II1‧‧‧層間絕緣膜II2‧‧‧層間絕緣膜IL‧‧‧邏輯電路L1‧‧‧寬度L2‧‧‧寬度L3‧‧‧寬度LO‧‧‧負載M1‧‧‧第1金屬配線層M2‧‧‧第2金屬配線層MC‧‧‧監視電路OP‧‧‧輸出電力元件部PD‧‧‧墊PL1‧‧‧插栓層PL2‧‧‧插栓層PL3‧‧‧插栓層PRC‧‧‧保護電路PS‧‧‧電源PTR‧‧‧電力MOS電晶體SB‧‧‧半導體基板SD‧‧‧源極/汲極區域SI‧‧‧元件分離絕緣膜SR‧‧‧源極區域SW‧‧‧側壁導電層SWC‧‧‧側壁導電層SWC2‧‧‧側壁導電層T‧‧‧厚度TR‧‧‧MOS電晶體VA-VA‧‧‧線VB-VB‧‧‧線VC-VC‧‧‧線VH1‧‧‧通路孔VH2‧‧‧通路孔VH3‧‧‧通路孔

圖1係實施形態1之半導體裝置的功能方塊圖。 圖2(A)~(C)係顯示實施形態1之半導體裝置的結構之平面圖。 圖3(A)、(B)係顯示圖2之平面圖的下層側之平面圖。 圖4(A)、(B)係顯示圖2之平面圖的上層側之平面圖。 圖5係顯示實施形態1之半導體裝置的結構之截面圖，係沿著圖2(A)之VA-VA線的截面圖(A)、沿著圖2(B)之VB-VB線的截面圖(B)及圖2(C)之VC-VC線的截面圖(C)。 圖6(A)、(B)係顯示實施形態1之半導體裝置之製造方法的第1製程之概略截面圖。 圖7(A)、(B)係顯示實施形態1之半導體裝置之製造方法的第2製程之概略截面圖。 圖8(A)、(B)係顯示實施形態1之半導體裝置之製造方法的第3製程之概略截面圖。 圖9(A)、(B)係顯示實施形態1之半導體裝置之製造方法的第4製程之概略截面圖。 圖10(A)、(B)係顯示實施形態1之半導體裝置之製造方法的第5製程之概略截面圖。 圖11係顯示比較例之半導體裝置之製造方法的第1製程之概略截面圖。 圖12係顯示比較例之半導體裝置之製造方法的第2製程之概略截面圖。 圖13係顯示比較例之半導體裝置之製造方法的第3製程之概略截面圖。 圖14係顯示實施形態2之半導體裝置的結構之概略截面圖。 圖15係顯示實施形態2之半導體裝置之製造方法的概略截面圖。 圖16係顯示實施形態3之半導體裝置的結構之概略截面圖。 圖17係顯示實施形態3之半導體裝置之製造方法的第1製程之概略截面圖。 圖18係顯示實施形態3之半導體裝置之製造方法的第2製程之概略截面圖。 圖19係顯示實施形態3之變形例的結構之概略截面圖。 圖20係顯示於實施形態1之第2金屬配線層形成有氣隙的結構之概略截面圖。 圖21係顯示於實施形態2之第2金屬配線層形成有氣隙的結構之概略截面圖。 圖22係顯示於實施形態3之第2金屬配線層形成有氣隙的結構之概略截面圖。 圖23係顯示作為電力元件之一例的電力開關之等效電路的圖。 圖24係顯示電力元件之I-V特性的圖。 圖25係顯示電力元件之運作圖像的圖。

CH1‧‧‧接觸孔

CH2‧‧‧接觸孔

CR‧‧‧接觸區域

DR‧‧‧汲極區域

GE‧‧‧閘極電極

GI‧‧‧閘極絕緣膜

II1‧‧‧層間絕緣膜

II2‧‧‧層間絕緣膜

L1‧‧‧寬度

L2‧‧‧寬度

L3‧‧‧寬度

M1‧‧‧第1金屬配線層

M2‧‧‧第2金屬配線層

PL1‧‧‧插栓層

PL2‧‧‧插栓層

PL3‧‧‧插栓層

PTR‧‧‧電力MOS電晶體

SB‧‧‧半導體基板

SD‧‧‧源極/汲極區域

SI‧‧‧元件分離絕緣膜

SR‧‧‧源極區域

SW‧‧‧側壁導電層

SWC‧‧‧側壁導電層

TR‧‧‧MOS電晶體

VH1‧‧‧通路孔

VH2‧‧‧通路孔

VH3‧‧‧通路孔

Claims (26)

1. 一種半導體裝置，包含：半導體基板；絕緣膜，形成在該半導體基板上，且具有第1貫穿孔；第1位障金屬膜，形成在該第1貫穿孔之側壁面上；第1導電膜，隔著該第1位障金屬膜而形成在該第1貫穿孔之該側壁面上；及第2導電膜，以使氣隙形成在內部之方式，隔著該第1導電膜而形成在該第1貫穿孔之該側壁面上；且該氣隙的一部分，於剖視下，形成在該第1貫穿孔內。
2. 如申請專利範圍第1項之半導體裝置，其中，該第1貫穿孔之底壁面的一部分從該第1導電膜露出。
3. 如申請專利範圍第1項之半導體裝置，其中，該第1導電膜覆蓋該第1貫穿孔之底壁面整面。
4. 如申請專利範圍第3項之半導體裝置，其中，該第1導電膜最薄之部分的厚度為該第1貫穿孔之深度的1/2以下。
5. 如申請專利範圍第1項之半導體裝置，其中，該第1導電膜，具有沿著該第1貫穿孔之該側壁面的第1側壁部分，且更包含： 第4導電膜，其具有與該第1導電膜之該第1側壁部分的側部接合之第2側壁部分。
6. 如申請專利範圍第1項之半導體裝置，其中，該第1貫穿孔配置於電力元件之正上方區域。
7. 如申請專利範圍第6項之半導體裝置，其中，該絕緣膜具有第2貫穿孔，該第2貫穿孔配置於邏輯元件之正上方區域。
8. 如申請專利範圍第1~4、6項中之任一項之半導體裝置，其中，該半導體基板具有：第1區域，形成有第1MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體；以及第2區域，形成有與該第1MOS電晶體相異之第2MOS電晶體；且該絕緣膜具有：形成在該第1區域上之該第1貫穿孔；以及形成在該第2區域上之第2貫穿孔。
9. 如申請專利範圍第8項之半導體裝置，更具備：第2位障金屬膜，形成在該第2貫穿孔之側壁面上；第3導電膜，填埋至位在該第2貫穿孔內之由該第2位障金屬膜所形成之空間；以及 第4導電膜，形成在該第3導電膜上。
10. 如申請專利範圍第9項之半導體裝置，其中，該第1MOS電晶體係電力MOS電晶體，該第2MOS電晶體係MOS電晶體，經由該第2導電膜而供給至該第1MOS電晶體之電流值大於經由該第4導電膜而供給至該第2MOS電晶體之電流值。
11. 如申請專利範圍第9項之半導體裝置，更具有：第1絕緣膜，形成在該半導體基板上；第1配線，形成在位在該第1區域上之該第1絕緣膜上；第2配線，形成在位在該第2區域上之該第1絕緣膜上；第3位障金屬膜，形成在該第1配線上；以及第4位障金屬膜，形成在該第2配線上。
12. 如申請專利範圍第11項之半導體裝置，其中，該絕緣膜，形成在該第1絕緣膜上，該第1位障金屬膜，在該第1貫穿孔的該側壁面與露出於該第1貫穿孔內之該第3位障金屬膜的露出面各者之上形成，該第2位障金屬膜，在該第2貫穿孔的該側壁面與露出於該第2貫穿孔內之該第4位障金屬膜的露出面各者之上形成。
13. 如申請專利範圍第12項之半導體裝置，其中，該第1導電膜，隔著該第1位障金屬膜而形成在該第1貫穿孔的該側壁面上，且隔著該第1位障金屬膜而形成在露出於該第1貫穿孔內之該第3位障金屬膜的該露出面上。
14. 如申請專利範圍第1~7項中之任一項之半導體裝置，其中，該第2導電膜，以使該氣隙形成在該第2導電膜內之方式，形成在該第1導電膜上。
15. 如申請專利範圍第1~7項中之任一項之半導體裝置，其中，該第2導電膜，隔著該第1位障金屬膜而形成在該第1貫穿孔的該側壁面上，且以使該氣隙形成在該第2導電膜內之方式，形成在露出於該第1導電膜之該第1位障金屬膜的露出面上。
16. 如申請專利範圍第1~7項中之任一項之半導體裝置，其中，該第1導電膜，以非形成於該第1貫穿孔外之方式，隔著該第1位障金屬膜而形成在該第1貫穿孔的內壁面上。
17. 如申請專利範圍第1~7項中之任一項之半導體裝置，其中，該第1導電膜，剖視下，係以由該第1導電膜的內面所決定之直徑越往上側越連續增加之方式，隔著該第1位障金屬膜而形成在該第1貫穿孔的內壁面上。
18. 如申請專利範圍第1~7項中之任一項之半導體裝置，其中， 該第1導電膜，含有從由鎢、鈦、氮化鈦、鉭、及鉬所組成之群組中選擇的1種以上，該第2導電膜，含有鋁。
19. 如申請專利範圍第16項之半導體裝置，其中，該第1位障金屬膜及該第2位障金屬膜各者係以鈦及氮化鈦形成，該第2導電膜及該第4導電膜各者係以鋁形成。
20. 一種半導體裝置之製造方法，包含有下列製程：(1)形成具有第1貫穿孔之絕緣膜；(2)在該第1貫穿孔之側壁面上，形成第1位障金屬膜；(3)在該第1位障金屬膜上，形成第1導電膜；及(4)以使氣隙形成在內部之方式，在該第1貫穿孔內形成第2導電膜；且該氣隙的一部分，於剖視下，形成在該第1貫穿孔內。
21. 如申請專利範圍第20項之半導體裝置之製造方法，其中，將含有從由鎢、鈦、氮化鈦、鉭、及鉬所組成之群組中選擇的1種以上之被覆導電膜形成為沿著該第1貫穿孔之壁面，並將該被覆導電膜整面進行深蝕刻，藉以形成該第1導電膜。
22. 如申請專利範圍第21項之半導體裝置之製造方法，其中， 該被覆導電膜之深蝕刻進行至該第1貫穿孔之底壁面至少從該被覆導電膜露出為止。
23. 如申請專利範圍第21項之半導體裝置之製造方法，其中，該被覆導電膜之深蝕刻於該第1貫穿孔之底壁面從該被覆導電膜露出前結束。
24. 如申請專利範圍第23項之半導體裝置之製造方法，其中，該被覆導電膜之深蝕刻進行至該第1導電膜最薄之部分的厚度達該第1貫穿孔之深度的1/2以下為止。
25. 如申請專利範圍第21項之半導體裝置之製造方法，其中，將該絕緣膜形成為具有第2貫穿孔，將該第1貫穿孔與該第2貫穿孔形成為該第1貫穿孔之寬度大於該第2貫穿孔之寬度。
26. 如申請專利範圍第21~25項中之任一項之半導體裝置之製造方法，其中，該第2導電膜含有鋁。

Images