JP2004095754A

JP2004095754A - キャパシタ

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Publication number: JP2004095754A
Application number: JP2002253233A
Authority: JP
Inventors: Takayuki Inbe; 印部　貴之
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-08-30
Filing date: 2002-08-30
Publication date: 2004-03-25
Also published as: KR20040019833A; US6864526B2; US20040043556A1; TW200403835A; DE10309261A1; CN1479375A

Abstract

【課題】フォトマスクの追加や製造工程の追加を伴うことなく、容易に製造することが可能なキャパシタを得る。
【解決手段】キャパシタは、第１電極として機能する複数のビアプラグ１ａ〜１ｃと、第２電極として機能する複数のビアプラグ２ａ〜２ｃとを備えている。ビアプラグ１ａ〜１ｃはＸ方向に沿って並んで形成されており、同様にビアプラグ２ａ〜２ｃもＸ方向に沿って並んで形成されている。キャパシタは、半導体装置の多層配線構造内に形成されており、ビアプラグ１ａ〜１ｃとビアプラグ２ａ〜２ｃとは、層間絶縁膜の一部を挟んで互いに対向している。ビアプラグ１ａ〜１ｃとビアプラグ２ａ〜２ｃとによって挟まれている部分の層間絶縁膜が、キャパシタ誘電体膜として機能する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、キャパシタの構造に関し、特に、半導体集積回路の多層配線構造内に形成されたＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）型キャパシタの構造に関するものである。
【０００２】
【従来の技術】
アナログデバイスは、抵抗、コイル、コンデンサ等によって構成されており、ロジックデバイスは、ＭＯＳトランジスタ等によって構成されている。近年、アナログデバイスとＣＭＯＳロジックデバイスとを同一のチップ内に形成すること、即ちアナログ・ロジックデバイスのワンチップ化が研究されている。
【０００３】
従来、アナログ・ロジックデバイスがワンチップ化された半導体装置において、ＭＩＭ型キャパシタを形成するためには、フォトマスクを新たに追加する必要があった。例えば、キャパシタの下部電極の加工用に１枚、キャパシタの上部電極の加工用にもう１枚、合計２枚のフォトマスクを追加する必要があった。
【０００４】
なお、キャパシタを備える半導体装置に関する技術が、特開２００１−１６７９７４号公報、特開２００１−２３７３７５号公報、特開２０００−２２８４９７号公報に記載されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような従来のキャパシタの製造方法によると、フォトマスクの必要枚数の増大や、製造工程数の増大を招き、製造コストが上昇するという問題があった。
【０００６】
本発明はかかる問題を解決するために成されたものであり、フォトマスクの追加や製造工程の追加を伴うことなく、容易に製造することが可能なキャパシタを得ることを目的とするものである。
【０００７】
【課題を解決するための手段】
この発明のうち請求項１に記載のキャパシタは、半導体装置の多層配線構造内に形成されたキャパシタであって、層間絶縁膜と、層間絶縁膜内に形成され、キャパシタの第１電極として機能する、第１のビアプラグと、層間絶縁膜内に形成され、層間絶縁膜の一部を挟んで第１のビアプラグに対向し、キャパシタの第２電極として機能する、第２のビアプラグと、第１のビアプラグの上面及び底面のいずれか一方のみに接続された第１の配線と、第２のビアプラグの上面及び底面のいずれか一方のみに接続された第２の配線とを備えるものである。
【０００８】
また、この発明のうち請求項２に記載のキャパシタは、請求項１に記載のキャパシタであって、第１の配線は、第１のビアプラグの上面に接続されており、第２の配線は、第２のビアプラグの底面に接続されていることを特徴とするものである。
【０００９】
また、この発明のうち請求項３に記載のキャパシタは、請求項１又は２に記載のキャパシタであって、第１及び第２のビアプラグはそれぞれ、多層配線構造が有する複数の配線層に渡って連続的に形成されていることを特徴とするものである。
【００１０】
また、この発明のうち請求項４に記載のキャパシタは、請求項１〜３のいずれか一つに記載のキャパシタであって、第１のビアプラグと第２のビアプラグとの所定方向に関する間隔は、第１の配線と第２の配線との所定方向に関する間隔よりも狭いことを特徴とするものである。
【００１１】
また、この発明のうち請求項５に記載のキャパシタは、請求項１〜４のいずれか一つに記載のキャパシタであって、第１及び第２のビアプラグはいずれも複数であり、第１及び第２の配線はいずれも、複数の枝部が幹部に繋がった上面構造を有しており、第１の配線の複数の枝部の各々と、第２の配線の複数の枝部の各々とは、交互に配設されており、第１の配線の複数の枝部の各々には、複数の第１のビアプラグが接続されており、第２の配線の複数の枝部の各々には、複数の第２のビアプラグが接続されていることを特徴とするものである。
【００１２】
また、この発明のうち請求項６に記載のキャパシタは、請求項１〜４のいずれか一つに記載のキャパシタであって、第２のビアプラグは複数であり、第１のビアプラグを取り囲んで、複数の第２のビアプラグが配設されていることを特徴とするものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係るキャパシタの構造を模式的に示す斜視図である。キャパシタは、第１電極として機能する複数のビアプラグ１ａ〜１ｃと、第２電極として機能する複数のビアプラグ２ａ〜２ｃとを備えている。ビアプラグ１ａ〜１ｃはＸ方向に沿って並んで形成されており、同様にビアプラグ２ａ〜２ｃもＸ方向に沿って並んで形成されている。キャパシタは、半導体装置の多層配線構造内に形成されており、ビアプラグ１ａ〜１ｃとビアプラグ２ａ〜２ｃとは、層間絶縁膜（図１には示さない）の一部を挟んで互いに対向している。例えば、ビアプラグ１ａとビアプラグ２ａとは、図中のＹ方向に並んで、互いに対向している。ビアプラグ１ａ〜１ｃとビアプラグ２ａ〜２ｃとによって挟まれている部分の層間絶縁膜が、キャパシタ誘電体膜として機能する。本実施の形態１において、ビアプラグ１ａ〜１ｃ，２ａ〜２ｃはいずれもタングステンやアルミニウム等の金属によって構成されており、これによりＭＩＭ型キャパシタが構成されている。
【００１４】
ビアプラグ１ａ〜１ｃは配線３に接続されており、ビアプラグ２ａ〜２ｃは配線４に接続されている。配線３，４は、いずれもＸ方向に沿って延在している。また、本実施の形態１において、配線３，４はアルミニウム等の金属によって構成されている。配線３の上面はビアプラグ１ａ〜１ｃの各底面に接触しており、配線４の上面はビアプラグ２ａ〜２ｃの各底面に接触している。配線３，４は、それぞれキャパシタの第１電極及び第２電極の電位を操作するための配線である。ビアプラグ１ａ〜１ｃ，２ａ〜２ｃの各上面には、配線は接続されていない。
【００１５】
なお、図１では、配線３，４にそれぞれ３個のビアプラグ１ａ〜１ｃ，２ａ〜２ｃが接続されている例について示したが、ビアプラグの個数はこれに限定されるものではなく、１個以上のビアプラグが配線３，４にそれぞれ接続されていればよい。
【００１６】
図２は、ビアプラグ１ａ，２ａが形成されている箇所に関して、図１に示したキャパシタをＸ方向から眺めた断面構造を示す断面図である。図２には、キャパシタが形成されているキャパシタ形成領域のほかに、トランジスタが形成されているトランジスタ形成領域も併せて記載されている。但し図２のトランジスタ形成領域には、トランジスタ自体は示されておらず、トランジスタに電気的に接続された配線のみが示されている。
【００１７】
半導体装置は、複数の配線層Ｌ１〜Ｌ４がこの順に積層された多層配線構造を備えている。配線層Ｌ１〜Ｌ４は、シリコン酸化膜等から成る層間絶縁膜５_１〜５_４をそれぞれ有している。キャパシタ形成領域において、配線層Ｌ３内には、図１に示したキャパシタが形成されている。ビアプラグ１ａとビアプラグ２ａとは、層間絶縁膜５_３の一部を挟んで互いに対向している。ビアプラグ１ａとビアプラグ２ａとによって挟まれている部分の層間絶縁膜５_３が、キャパシタ誘電体膜として機能する。
【００１８】
トランジスタ形成領域において、配線層Ｌ１〜Ｌ４内には、タングステンやアルミニウム等の金属から成るビアプラグ６_１〜６_４がそれぞれ形成されている。また、配線層Ｌ２〜Ｌ４内には、アルミニウム等の金属から成る配線７_２〜７_４がそれぞれ形成されている。
【００１９】
配線３，４，７_３は、いずれも層間絶縁膜５_２上に形成されており、同一の工程によって形成することができる。また、ビアプラグ１ａ，２ａ，６_３は、いずれも層間絶縁膜５_３内に形成されており、同一の工程によって形成することができる。
【００２０】
図３は、本実施の形態１に係るキャパシタの変形例を示す模式図である。図１，２に示した例では、配線３，４はビアプラグ１ａ，２ａの各底面にそれぞれ接続されていたが、図３に示すように、配線３，４はビアプラグ１ａ，２ａの各上面にそれぞれ接続されていてもよい。この場合、ビアプラグ１ａ，２ａの各底面には、配線は接続されていない。図３に示すように、互いに対向するビアプラグ１ａとビアプラグ２ａとの間に、容量Ｃ１が構成されている。
【００２１】
このように本実施の形態１に係るキャパシタによれば、多層配線構造内に形成されたビアプラグ１ａ〜１ｃ，２ａ〜２ｃを用いて、ＭＩＭ型キャパシタが構成されている。従って、トランジスタに電気的に接続されたビアプラグを多層配線構造内に形成する工程において、フォトマスクのパターンを変更することによって、併せてビアプラグ１ａ〜１ｃ，２ａ〜２ｃを形成することができる。そのため、フォトマスクの追加や製造工程の追加を伴うことなく、容易にキャパシタを製造することができる。
【００２２】
また、キャパシタの第１及び第２電極の各電位を操作するための配線３，４は、ビアプラグ１ａ〜１ｃ，２ａ〜２ｃの各上面及び各底面のいずれか一方のみに接続されている。従って、上面及び底面の双方に配線が接続されている場合と比較すると、多層配線構造内に形成すべき配線の本数を削減することができる。その結果、製造プロセスを実行する過程における、異物等に起因する不良の発生を抑制することができ、歩留まりを向上することが可能となる。
【００２３】
実施の形態２．
図４は、図３に対応させて、本発明の実施の形態２に係るキャパシタの構造を示す模式図である。配線３はビアプラグ１ａの底面に接続されており、一方、配線４はビアプラグ２ａの上面に接続されている。図２，４を参照して、図４に示した配線３は図２に示した配線７_３と同一の工程によって形成することができ、図４に示した配線４は図２に示した配線７_４と同一の工程によって形成することができる。なお、図４に示した例とは逆に、配線３がビアプラグ１ａの上面に接続され、配線４がビアプラグ２ａの底面に接続されていてもよい。
【００２４】
このように本実施の形態２に係るキャパシタによれば、配線３と配線４とが同一の配線層内に形成されていない。従って、配線３の側面と配線４の側面とが互いに接触する危険性がないため、ビアプラグ１ａとビアプラグ２ａとを、上記実施の形態１よりも互いに近付けて形成することができる。その結果、ビアプラグ１ａとビアプラグ２ａとの間に構成される容量Ｃ２が、図３に示した容量Ｃ１よりも大きくなり、上記実施の形態１と比較してキャパシタの大容量化を図ることができる。
【００２５】
実施の形態３．
上記実施の形態１，２では、タングステン等の金属プラグとアルミニウム等の金属配線とを使用した多層配線構造内に形成されたキャパシタについて説明したが、本実施の形態３では、銅（Ｃｕ）を用いたダマシン構造が採用された多層配線構造内に形成されたキャパシタについて説明する。
【００２６】
図５は、本発明の実施の形態３に係るキャパシタの構造を示す断面図である。図５には、半導体装置のキャパシタ形成領域の構造のみを示している。配線層Ｌ１の層間絶縁膜１２_１は、絶縁膜８_１〜１１_１がこの順に積層された構造を有している。同様に、配線層Ｌ２の層間絶縁膜１２_２は、絶縁膜８_２〜１１_２がこの順に積層された構造を有している。絶縁膜１１_２上には、配線層Ｌ３が有する絶縁膜８_３が形成されている。
【００２７】
絶縁膜８_１〜８_３，１０_１，１０_２は、Ｐ−ＴＥＯＳ（Ｐｌａｓｍａ　Ｔｅｔｒａ　Ｅｔｈｙｌ　ＯｒｔｈｏＳｉｌｉｃａｔｅ），ＰＥＯＸ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｏｘｉｄｅ），ＰＥＳｉＮ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｎｉｔｒｉｄｅ），ＳｉＯＮ，ＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ），Ｔａ_２Ｏ_５，ＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ），Ｏ_３−ＴＥＯＳ，ＢＳＴ（Ｂａ，Ｓｒ，ＴｉＯ_３），ＳｉＣ，ＳＩＯＣ等の単層膜、又はこれらの膜が組み合わされた積層膜である。また、絶縁膜９_１，９_２，１１_１，１１_２の材質は、ＳｉＮ，ＳｉＣ等である。
【００２８】
配線層Ｌ１内には、バリアメタル１３_１及びＣｕ膜１４_１を有する、第１のデュアルダマシン構造の配線部が形成されている。配線層Ｌ２内には、バリアメタル１３ａ_２及びＣｕ膜１４ａ_２を有する、第２のデュアルダマシン構造のビア部が形成されている。バリアメタル１４ａ_２は、Ｃｕ膜１４_１の上面に接触している。また、配線層Ｌ２内には、バリアメタル１３ｂ_２及びＣｕ膜１４ｂ_２を有する、第３のデュアルダマシン構造の配線部及びビア部が形成されている。
【００２９】
第２のデュアルダマシン構造のビア部はキャパシタの第１電極として機能し、第３のデュアルダマシン構造のビア部はキャパシタの第２電極として機能する。第１電極と第２電極とによって挟まれている部分の層間絶縁膜１２_２は、キャパシタ誘電体膜として機能する。また、第１のデュアルダマシン構造の配線部及び第３のデュアルダマシン構造の配線部は、それぞれキャパシタの第１電極及び第２電極の電位を操作するための配線として機能する。
【００３０】
バリアメタル１３_１，１３ａ_２，１３ｂ_２は、Ｔｉ，Ｔａ，Ｗ，Ｍｏ，ＴｉＮ，ＴｉＷ，ＴａＮ，ＭｏＮ，Ｗ−Ｎ，Ｗ−Ｓｉ−Ｎ，Ｔａ−Ｓｉ−Ｎ，Ｗ−Ｂ−Ｎ，Ｔｉ−Ｓｉ−Ｎ等の単層膜、又はこれらの膜が組み合わされた積層膜である。
【００３１】
上記実施の形態１，２と同様に、キャパシタ形成領域におけるデュアルダマシン構造は、フォトマスクのパターンを変更することにより、トランジスタ形成領域（図５には示さない）におけるデュアルダマシン構造と同一の工程によって形成することができる。
【００３２】
なお、以上の説明では、上記実施の形態２を基礎として本実施の形態３に係る発明を適用する場合について説明したが、上記実施の形態１を基礎として適用することも可能である。
【００３３】
本実施の形態３に係るキャパシタのように、ダマシン構造が採用された多層配線構造内にキャパシタを形成する場合であっても、上記実施の形態１，２と同様の効果を得ることができる。
【００３４】
実施の形態４．
図６は、本発明の実施の形態４に係るキャパシタの構造を示す模式図である。上記実施の形態１〜３に係るキャパシタでは、例えば図２に示したように、キャパシタの第１及び第２電極として機能するビアプラグ１ａ，２ａは、いずれも一つの配線層Ｌ３内のみに形成されていた。これに対して、本実施の形態４に係るキャパシタにおいては、図６に示すように、積層された複数の配線層に属する複数のビアプラグ１ａ_１〜１ａ_３，２ａ_１〜２ａ_３が上下方向に連続的に繋がって、それぞれキャパシタの第１及び第２電極を構成している。ここで「上下方向」とは、複数の配線層が積層された方向を意味する。配線３，４はビアプラグ１ａ_１，２ａ_１の各底面のみに接続されており、連続するビアプラグ同士の間（例えばビアプラグ１ａ_１とビアプラグ１ａ_２との間）には、配線は形成されていない。
【００３５】
なお、図６には、３層のビアプラグ１ａ_１〜１ａ_３，１ａ_１〜１ａ_３によってキャパシタの第１及び第２電極がそれぞれ形成されている例を示したが、ビアプラグの積層の数は２層以上であればよい。但し、ビアプラグの積層の数の上限は、多層配線構造が備えている配線層の数となる。
【００３６】
図７は、図６に対応させて、本実施の形態４に係るキャパシタの変形例を示す模式図である。図６では、上記実施の形態１を基礎として本実施の形態４に係る発明を適用した場合のキャパシタの構造について説明したが、図７に示すように、上記実施の形態２を基礎として本実施の形態４に係る発明を適用することも可能である。また、図示は省略するが、上記実施の形態３を基礎として適用することも可能である。
【００３７】
このように本実施の形態４に係るキャパシタによれば、複数のビアプラグ１ａ_１〜１ａ_３，２ａ_１〜２ａ_３を上下方向に積み上げてキャパシタの第１及び第２電極がそれぞれ構成されるため、キャパシタの大容量化を図ることができる。
【００３８】
実施の形態５．
図８は、本発明の実施の形態５に係るキャパシタの構造を示す断面図である。図２に示したビアプラグ１ａ，１ｂの代わりに、ビアプラグ２０ａ，２０ｂがそれぞれ形成されている。ビアプラグ２０ａ，２０ｂは、いずれもタングステンやアルミニウム等の金属によって構成されており、それぞれキャパシタの第１及び第２電極として機能する。ビアプラグ２０ａとビアプラグ２０ｂとによって挟まれている部分の層間絶縁膜５_３は、キャパシタ誘電体膜として機能する。ビアプラグ２０ａ，２０ｂは、それぞれ配線３，４に接続されている。ビアプラグ２０ａとビアプラグ２０ｂとのＹ方向に関する間隔Ｗ２は、配線３と配線４とのＹ方向に関する間隔Ｗ１よりも狭い。
【００３９】
図９，１０は、図８に示したキャパシタの製造方法を工程順に示す断面図である。図９を参照して、まず、層間絶縁膜５_２上に、配線３，４を形成する。次に、配線３，４を覆って、層間絶縁膜５_２上に層間絶縁膜５_３を形成する。次に、写真製版法及び異方性ドライエッチング法によって、直径がＫ１のビアホール２１ａ，２１ｂを、層間絶縁膜５_３内に形成する。ビアホール２１ａ，２１ｂの底面は、それぞれ配線３，４の上面によって規定されている。また、ビアホール２１ａとビアホール２１ｂとのＹ方向に関する間隔Ｗ３は、間隔Ｗ１よりも広い。
【００４０】
図１０を参照して、次に、ウェットエッチング法あるいはウェット洗浄法によって、層間絶縁膜５_３を、その表面から所定膜厚だけ除去する。これにより、ビアホール２１ａ，２１ｂの側壁を規定している部分の層間絶縁膜５_３が除去され、その結果、直径がＫ１のビアホール２１ａ，２１ｂが、直径がＫ２（＞Ｋ１）のビアホール２２ａ，２２ｂに代わる。ビアホール２２ａとビアホール２２ｂとのＹ方向に関する間隔は、Ｗ２である。その後、ビアホール２２ａ，２２ｂ内をタングステンやアルミニウム等の金属膜によって充填することにより、図８に示したビアプラグ２０ａ，２０ｂが形成される。
【００４１】
なお、以上の説明では、上記実施の形態１を基礎として本実施の形態５に係る発明を適用する場合について説明したが、上記実施の形態２〜４を基礎として適用することも可能である。
【００４２】
このように本実施の形態５に係るキャパシタ及びその製造方法によれば、ビアプラグ２０ａとビアプラグ２０ｂとの間隔Ｗ２が、上記実施の形態１〜４におけるビアプラグ同士の間隔よりも狭くなる。例えば、図９に示した間隔Ｗ３が、ビアホール２１ａ，２１ｂを形成する際の写真製版における露光限界である場合に、ビアプラグ２０ａ，２０ｂ同士の間隔Ｗ２を、露光限界よりも狭くすることができる。その結果、キャパシタの大容量化を図ることができる。
【００４３】
実施の形態６．
図１１は、本発明の実施の形態６に係るキャパシタの第１の構造を示す上面図である。配線３，４はいずれも、複数（図１１に示した例では３本）の枝部が幹部に繋がった櫛歯状の上面構造を有している。配線３の各枝部と配線４の各枝部とは、交互に配設されている。配線３の各枝部には、複数（図１１に示した例では３個）のビアプラグ１ａが接続されている。同様に、配線４の各枝部には、複数（図１１に示した例では３個）のビアプラグ１ｂが接続されている。
【００４４】
図１２は、図１１に示したラインＡ１−Ａ１に沿った位置に関する断面構造を示す断面図である。各ビアプラグ１ａの底面は配線３の各枝部の上面に接触しており、各ビアプラグ１ｂの上面は配線４の各枝部の底面に接触している。各ビアプラグ１ａと各ビアプラグ１ｂとは層間絶縁膜（図１１，１２には示さない）の一部を挟んで互いに対向しており、各ビアプラグ１ａと各ビアプラグ１ｂとの間には容量Ｃ２がそれぞれ構成されている。
【００４５】
図１３は、本実施の形態６に係るキャパシタの第２の構造を示す上面図である。ビアプラグ１ａを取り囲んで、複数（図１３に示した例では８個）のビアプラグ１ｂが配設されている。ビアプラグ１ａは配線３に接続されており、複数のビアプラグ１ｂは配線４に接続されている。
【００４６】
図１４は、図１３に示したラインＡ２−Ａ２に沿った位置に関する断面構造を示す断面図である。ビアプラグ１ａの底面は配線３の上面に接触しており、各ビアプラグ１ｂの上面は配線４の底面に接触している。ビアプラグ１ａと各ビアプラグ１ｂとは層間絶縁膜（図１３，１４には示さない）の一部を挟んで互いに対向しており、ビアプラグ１ａと各ビアプラグ１ｂとの間には容量Ｃ２がそれぞれ構成されている。
【００４７】
なお、以上の説明では、上記実施の形態２を基礎として本実施の形態６に係る発明を適用する場合について説明したが、上記第１の構造に関しては上記実施の形態１，３〜５を基礎として、上記第２の構造に関しては上記実施の形態３〜５を基礎として、それぞれ適用することも可能である。
【００４８】
このように本実施の形態６に係るキャパシタによれば、一つのビアプラグ１ａが、その周囲に配設された複数のビアプラグ１ｂとの間で容量Ｃ２をそれぞれ構成するため、キャパシタの大容量化を図ることができる。
【００４９】
【発明の効果】
この発明のうち請求項１に係るものによれば、多層配線構造内に形成された第１及び第２のビアプラグを用いてキャパシタが構成されている。従って、トランジスタに電気的に接続されたビアプラグを多層配線構造内に形成する工程において、フォトマスクのパターンを変更することによって、併せて第１及び第２のビアプラグを形成することができる。そのため、フォトマスクの追加や製造工程の追加を伴うことなく、容易にキャパシタを製造することができる。
【００５０】
しかも、キャパシタの第１及び第２電極の各電位を操作するための第１及び第２の配線は、第１及び第２のビアプラグの各上面及び各底面のいずれか一方のみに接続されている。従って、上面及び底面の双方に配線が接続されている場合と比較すると、多層配線構造内に形成すべき配線の本数を削減することができる。その結果、製造プロセスを実行する過程における、異物等に起因する不良の発生を抑制することができ、歩留まりを向上することが可能となる。
【００５１】
また、この発明のうち請求項２に係るものによれば、第１の配線と第２の配線とが同一の配線層内に形成されていないため、第１の配線の側面と第２の配線の側面とが互いに接触する危険性がない。従って、第１の配線と第２の配線とが同一の配線層内に形成されている場合と比較すると、第１のビアプラグと第２のビアプラグとを、より互いに近付けて形成することができる。その結果、第１のビアプラグと第２のビアプラグとの間に構成される容量が大きくなり、キャパシタの大容量化を図ることができる。
【００５２】
また、この発明のうち請求項３に係るものによれば、複数のビアプラグを上下方向に積み上げてキャパシタの第１及び第２電極がそれぞれ構成されるため、キャパシタの大容量化を図ることができる。
【００５３】
また、この発明のうち請求項４に係るものによれば、第１のビアプラグと第２のビアプラグとの間隔が狭いため、キャパシタの大容量化を図ることができる。
【００５４】
また、この発明のうち請求項５に係るものによれば、第１のビアプラグが、その周囲に配設された複数の第２のビアプラグとの間で容量をそれぞれ構成するため、キャパシタの大容量化を図ることができる。
【００５５】
また、この発明のうち請求項６に係るものによれば、第１のビアプラグが、その周囲に配設された複数の第２のビアプラグとの間で容量をそれぞれ構成するため、キャパシタの大容量化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るキャパシタの構造を模式的に示す斜視図である。
【図２】図１に示したキャパシタの断面構造を示す断面図である。
【図３】本発明の実施の形態１に係るキャパシタの変形例を示す模式図である。
【図４】本発明の実施の形態２に係るキャパシタの構造を示す模式図である。
【図５】本発明の実施の形態３に係るキャパシタの構造を示す断面図である。
【図６】本発明の実施の形態４に係るキャパシタの構造を示す模式図である。
【図７】本発明の実施の形態４に係るキャパシタの変形例を示す模式図である。
【図８】本発明の実施の形態５に係るキャパシタの構造を示す断面図である。
【図９】図８に示したキャパシタの製造方法を工程順に示す断面図である。
【図１０】図８に示したキャパシタの製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態６に係るキャパシタの第１の構造を示す上面図である。
【図１２】図１１に示したキャパシタの断面構造を示す断面図である。
【図１３】本発明の実施の形態６に係るキャパシタの第２の構造を示す上面図である。
【図１４】図１３に示したキャパシタの断面構造を示す断面図である。
【符号の説明】
１ａ〜１ｃ，１ａ_１〜１ａ_３，２ａ〜２ｃ，２ａ_１〜２ａ_３，２０ａ，２０ｂ　ビアプラグ、３，４　配線、５_１〜５_４，１２_１，１２_２　層間絶縁膜、２１ａ，２１ｂ，２２ａ，２２ｂ　ビアホール。

Claims

半導体装置の多層配線構造内に形成されたキャパシタであって、
層間絶縁膜と、
前記層間絶縁膜内に形成され、前記キャパシタの第１電極として機能する、第１のビアプラグと、
前記層間絶縁膜内に形成され、前記層間絶縁膜の一部を挟んで前記第１のビアプラグに対向し、前記キャパシタの第２電極として機能する、第２のビアプラグと、
前記第１のビアプラグの上面及び底面のいずれか一方のみに接続された第１の配線と、
前記第２のビアプラグの上面及び底面のいずれか一方のみに接続された第２の配線と
を備える、キャパシタ。
前記第１の配線は、前記第１のビアプラグの前記上面に接続されており、
前記第２の配線は、前記第２のビアプラグの前記底面に接続されている、請求項１に記載のキャパシタ。
前記第１及び第２のビアプラグはそれぞれ、前記多層配線構造が有する複数の配線層に渡って連続的に形成されている、請求項１又は２に記載のキャパシタ。
前記第１のビアプラグと前記第２のビアプラグとの所定方向に関する間隔は、前記第１の配線と前記第２の配線との前記所定方向に関する間隔よりも狭い、請求項１〜３のいずれか一つに記載のキャパシタ。
前記第１及び第２のビアプラグはいずれも複数であり、
前記第１及び第２の配線はいずれも、複数の枝部が幹部に繋がった上面構造を有しており、
前記第１の配線の前記複数の枝部の各々と、前記第２の配線の前記複数の枝部の各々とは、交互に配設されており、
前記第１の配線の前記複数の枝部の各々には、複数の前記第１のビアプラグが接続されており、
前記第２の配線の前記複数の枝部の各々には、複数の前記第２のビアプラグが接続されている、請求項１〜４のいずれか一つに記載のキャパシタ。
前記第２のビアプラグは複数であり、
前記第１のビアプラグを取り囲んで、複数の前記第２のビアプラグが配設されている、請求項１〜４のいずれか一つに記載のキャパシタ。