JP2007049089A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 従来の半導体装置においては、ＭＩＭ型容量素子中に段差が生じることにより、誘電体膜の耐圧が部分的に低下することがある。
【解決手段】 半導体装置１は、層間絶縁膜１０、配線１２ａ〜１２ｃ、層間絶縁膜２０、および容量素子３０を備えている。層間絶縁膜１０および配線１２ａ〜１２ｄ上には、拡散防止膜４０を介して層間絶縁膜２０が設けられている。層間絶縁膜２０上には、容量素子３０が設けられている。容量素子３０は、ＭＩＭ型容量素子であり、層間絶縁膜２０上に設けられた下部電極３２、下部電極３２上に設けられた容量絶縁膜３４、および容量絶縁膜３４上に設けられた上部電極３６によって構成されている。ここで、層間絶縁膜２０と容量素子３０との界面Ｓ１は、略平坦である。また、層間絶縁膜２０の下面Ｓ２は、容量絶縁膜３４に対向する位置に凹凸を有している。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関する。

近年、容量素子については、従来のＭＯＳ型容量素子に比し、寄生抵抗および寄生容量が著しく小さいＭＩＭ（Metal-Insulator-Metal）型容量素子が利用されるようになっている。また、このようなＭＩＭ型容量素子をロジックデバイス中に組み込みワンチップ化した構造も開発されている。かかる構造を実現するには、両デバイスの構造および製造プロセスの統合を図る必要がある。ロジックデバイスでは、配線を多層に積層した構造が一般的に利用されている。こうした多層配線構造に、ＭＩＭ型容量素子の構造およびプロセスを如何に適合させるかが重要な技術的課題となる。このような観点から、ＭＩＭ型容量素子の電極をロジックデバイスの多層配線構造と同様の手法で製造するプロセスが開発されている。

従来、ＭＩＭ型容量素子は、特許文献１に記載されたとおり、下層に配線が存在しない領域に形成されることが多く、微細な配線が高い密度で存在する領域の上層に形成されることは稀であった。
特開２００３−２５８１０７号公報 特開２００２−３５３３２４号公報 J. Noguchi et al., "Influence of Post-CMP Cleaning on Cu Interconnects and TDDB Reliability", IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 52, No. 5, May 2005, pp.934-941.

しかしながら、素子の高集積化が進んだ今日では、半導体装置の面積を縮小するために、高い密度で配線が形成された領域の上層にもＭＩＭ型容量素子を形成する必要が生じている。このため、以下のような課題が存在することを本発明者らは見出した。

現在一般に、ロジックデバイスの多層配線には低抵抗の銅配線が用いられている。銅は、アルミニウム等と比較した場合、ドライエッチングによる加工が極めて難しい。そのため、銅配線の形成には、ダマシン法が広く用いられている。ダマシン法においては、まず、シリコン酸化膜等の絶縁膜に溝を形成した後、銅の拡散を防止するバリアメタル層を形成する。続いて、溝をめっき等により銅で埋め込んだ後、ＣＭＰで研磨を行うことにより、配線を形成する。

ＣＭＰにより余剰の銅やバリアメタルを除去した後、配線の表面およびそれに近接する絶縁膜の表面は平坦であると考えられていた。ところが、厳密には、非特許文献１（Ｆｉｇ．４およびＦｉｇ．１０参照）に開示されているように、配線の端部において急峻な段差が発生している。

図７（ａ）および図７（ｂ）は、かかる段差が生じた配線を模式的に示す断面図である。これらの図においては、酸化膜２０１中に、シングルダマシン技術により、Ｃｕからなる配線２０２ａ，２０２ｂ，２０２ｃが形成されている。また、配線２０２ａ，２０２ｂ，２０２ｃの上部には、Ｃａｐ膜（拡散防止膜）２０３が形成されている。

ここで、配線２０２ａ，２０２ｂ，２０２ｃの上面には、段差が生じている。その原因としては、非特許文献１にも開示されているように、ＣＭＰ中のデイッシング（dishing）、ＣＭＰ後の洗浄中のエッチング、またはコロージョン（corrosion）等が考えられる。この段差の深さは、配線が形成される際の種々の条件にも依存するが、５０ｎｍ〜百数十ｎｍに達することもある。図７（ｂ）に示したように、孤立して形成された配線２０２ｃにおいては、端部の窪みが特に急峻となっている。

かかる急峻な段差が生じた配線２０２ａ，２０２ｂ，２０２ｃ上に、直接に、あるいは絶縁膜を介してＭＩＭ型容量素子を形成した場合、図８（ａ）〜図８（ｃ）に示すように、ＭＩＭ型容量素子２２０の電極２０５，２０７および誘電体膜（容量絶縁膜）２０６にも段差が形成されることになる。図８（ａ）は、配線２０２ａ，２０２ｂ上に、ＭＩＭ型容量素子２２０を直接に形成した場合の半導体装置を示す断面図である。図８（ｂ）は、シリコン酸化膜からなる絶縁膜２０４を介して、配線２０２ａ，２０２ｂ上にＭＩＭ型容量素子２２０を形成した場合の半導体装置を示す断面図である。また、図８（ｃ）は、絶縁膜２０４を介して、配線２０２ｃ上にＭＩＭ型容量素子２２０を形成した場合の半導体装置を示す断面図である。

このようにＭＩＭ型容量素子２２０中に段差が生じると、特許文献２にも記載されているように、誘電体膜２０６の信頼性が低下する。より具体的には、誘電体膜２０６の耐圧が部分的に低下する。このことは、ＭＩＭ型容量素子２２０の歩留まりの低下や使用時の信頼性の低下につながる。

本発明による半導体装置は、半導体基板上に設けられた第１の絶縁膜と、上記第１の絶縁膜中に埋め込まれた導体と、上記第１の絶縁膜および上記導体上に設けられた第２の絶縁膜と、上記第２の絶縁膜上に設けられた下部電極と、上記下部電極上における上記導体の少なくとも一部に対向する領域に設けられた容量絶縁膜と、上記容量絶縁膜上に設けられた上部電極と、を備え、上記第２の絶縁膜と上記下部電極との界面は、略平坦であり、上記第２の絶縁膜における上記第１の絶縁膜および上記導体側の面は、上記容量絶縁膜に対向する位置に凹凸を有することを特徴とする。

この半導体装置においては、下部電極、容量絶縁膜および上部電極によってＭＩＭ型容量素子が構成されている。ここで、第２の絶縁膜と下部電極との界面が略平坦である。したがって、第２の絶縁膜の下面（第１の絶縁膜および導体側の面）に凹凸が生じているにも関わらず、容量素子は、その凹凸の影響を受けない。これにより、容量絶縁膜の耐圧の低下を防ぐことができる。

また、本発明による半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜中に埋め込まれるように導体を形成する工程と、上記第１の絶縁膜および上記導体上に、第２の絶縁膜を形成する工程と、上記第２の絶縁膜の表面を平坦化する工程と、平坦化された上記第２の絶縁膜上に、下部電極を形成する工程と、上記下部電極上における上記導体の少なくとも一部に対向する領域に容量絶縁膜を形成する工程と、上記容量絶縁膜上に上部電極を形成する工程と、を含むことを特徴とする。

この製造方法においては、第２の絶縁膜上に下部電極を形成する前に、当該第２の絶縁膜の表面を平坦化する。したがって、第２の絶縁膜の下面に凹凸が生じた場合であっても、第２の絶縁膜上に形成される容量素子にその凹凸の影響が及ぶのを防ぐことができる。これにより、形成される容量絶縁膜の耐圧の低下を防ぐことができる。

本発明によれば、歩留まりおよび信頼性に優れたＭＩＭ型容量素子を備える半導体装置およびその製造方法が実現される。

以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、層間絶縁膜１０（第１の絶縁膜）、配線１２ａ〜１２ｃ（導体）、層間絶縁膜２０（第２の絶縁膜）、および容量素子３０を備えている。層間絶縁膜１０は、シリコン基板等の半導体基板（図示せず）上に、他の層間絶縁膜（例えばコンタクトプラグが埋め込まれた層間絶縁膜）を介して設けられている。

層間絶縁膜１０（配線間絶縁膜）には、配線１２ａ〜１２ｃが埋め込まれている。配線１２ａ〜１２ｃは、例えば電源配線である。また、層間絶縁膜１０中には、これらの配線１２ａ〜１２ｃとは別に、配線１２ｄが埋め込まれている。この配線１２ｄは、トランジスタまたは抵抗素子等、容量素子３０以外の素子に用いられる配線である。本実施形態において、配線１２ａ〜１２ｄは、Ｃｕ配線である。なお、層間絶縁膜１０と各配線１２ａ〜１２ｄとの界面には、Ｃｕの拡散を防止するバリアメタル（図示せず）が設けられている。また、層間絶縁膜１０は、例えばシリコン酸化膜である。

層間絶縁膜１０および配線１２ａ〜１２ｄ上には、拡散防止膜４０を介して層間絶縁膜２０が設けられている。層間絶縁膜２０は、ＣＭＰ等による平坦化が可能な絶縁膜であれば、どのような膜種であってもよく、例えばシリコン酸化膜である。また、層間絶縁膜２０の厚さは、例えば、２００ｎｍ〜４００ｎｍである。拡散防止膜４０は、Ｃｕの拡散を防止するとともに、後述するビアプラグ５２ｃを形成する際のエッチングストッパ膜としても機能する。この拡散防止膜４０の材料としては、例えば、ＳｉＣＮまたはシリコン窒化膜（ＳｉＮ_ｘ）等を用いることができる。また、拡散防止膜４０の厚さは、例えば、５０ｎｍ〜１５０ｎｍである。

層間絶縁膜２０上には、容量素子３０が設けられている。容量素子３０は、ＭＩＭ型容量素子であり、層間絶縁膜２０上に設けられた下部電極３２、下部電極３２上に設けられた容量絶縁膜３４、および容量絶縁膜３４上に設けられた上部電極３６によって構成されている。容量絶縁膜３４および上部電極３６は、平面視で、面積が下部電極３２に比して小さく、下部電極３２の一部上に設けられている。これらの容量絶縁膜３４および上部電極３６が設けられた領域は、配線１２ａ〜１２ｃの少なくとも一部（本実施形態では配線１２ａ，１２ｂ）に対向している。換言すれば、平面視で、当該領域が配線１２ａ〜１２ｃの少なくとも一部に重なるということである。なお、容量絶縁膜３４を構成する絶縁膜は下部電極３２の全面に渡って設けられているが、当該絶縁膜のうち下部電極３２および上部電極３６によって挟まれた部分のみが容量絶縁膜３４である。また、当該絶縁膜のうち容量絶縁膜３４以外の部分は、ビアプラグ５２ｂを形成する際に、エッチングストッパ膜として機能する。

下部電極３２の材料としては、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）または窒化タングステン（ＷＮ）等の金属を用いることができる。上部電極３６の材料としては、下部電極３２と同様のものを用いてもよく、相異なるものを用いてもよい。容量絶縁膜３４の材料としては、例えば、シリコン窒化膜、ＺｒＯ、ＴａＯまたはＺｒＴａＯ等を用いることができる。容量絶縁膜３４は、ＣＶＤまたは反応性スパッタ等により成膜することができる。下部電極３２、容量絶縁膜３４および上部電極３６の厚さは、例えば、それぞれ１５０ｎｍ〜３００ｎｍ、１０ｎｍ〜２０ｎｍおよび１００ｎｍ〜２００ｎｍである。

ここで、層間絶縁膜２０と容量素子３０との界面Ｓ１は、略平坦である。また、層間絶縁膜２０の下面Ｓ２（層間絶縁膜１０および配線１２ａ〜１２ｃ側の面）は、容量絶縁膜３４に対向する位置に凹凸を有している。具体的には、図２に示すように、配線１２ｂ，１２ｃ等の配線の表面が層間絶縁膜１０の表面に対して窪んでおり、それにより各配線と層間絶縁膜１０との間に凹凸が存在している。さらに、各配線の表面について見ても、中央部に対して周縁部が窪んでおり、それによりこれらの中央部と周縁部との間に凹凸が存在している。それゆえ、界面Ｓ１から上記周縁部までの距離Ａ、界面Ｓ１から上記中央部までの距離Ｂおよび界面Ｓ１から層間絶縁膜１０までの距離Ｃについて、Ｂ<Ｃ<Ａの関係が成り立っている。

図１に戻って、層間絶縁膜２０上には、容量素子３０を覆う層間絶縁膜５０（第３の絶縁膜）が設けられている。層間絶縁膜５０は、例えばシリコン酸化膜であり、その厚さは、例えば５００ｎｍ〜１０００ｎｍである。層間絶縁膜５０中には、ビアプラグ５２ａ〜５２ｃが埋め込まれている。ビアプラグ５２ａおよびビアプラグ５２ｂは、それぞれ上部電極３６および下部電極３２に接続されている。また、ビアプラグ５２ｃは、配線１２ｄに接続されている。

層間絶縁膜５０上には、絶縁膜６０を介して、層間絶縁膜７０（第４の絶縁膜）が設けられている。層間絶縁膜７０は、例えばシリコン酸化膜である。層間絶縁膜７０中には、配線７２ａ〜７２ｃが埋め込まれている。配線７２ａ，７２ｂは、それぞれビアプラグ５２ａ，５２ｂに接続されている。また、配線７２ｃは、ビアプラグ５２ｃに接続されている。絶縁膜６０は、これらの配線７２ａ〜７２ｃを形成する際に、エッチングストッパ膜として機能する。絶縁膜６０の材料としては、拡散防止膜４０と同様に、例えば、ＳｉＣＮまたはシリコン窒化膜等を用いることができる。また、絶縁膜６０の厚さは、好ましくは５０ｎｍ〜２００ｎｍである。

なお、本実施形態においては、ビアプラグ５２ａ〜５２ｃならびに配線７２ａ〜７２ｃの材料として、配線１２ａ〜１２ｄと同様に、Ｃｕを用いている。

図３および図４を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１の製造方法の一例を説明する。まず、トランジスタや抵抗素子等を含む半導体基板（図示せず）上に、ＣＶＤ（Chemical Vapor Deposition）により、層間絶縁膜１０を形成する。続いて、層間絶縁膜１０の上面をＣＭＰにより平坦化する。層間絶縁膜１０の上面が予め平坦である場合は、本工程を省略することができる。

その後、フォトリソグラフィーおよびドライエッチング工程を経て、配線１２ａ〜１２ｄ用の配線溝を形成する。続いて、タンタルナイトライド（ＴａＮ）からなるバリアメタル（図示せず）を、膜厚３０ｎｍ〜５０ｎｍ程度で全面に形成する。次いで、Ｃｕシード層を５０ｎｍ〜２００ｎｍ成膜し、その上に電解メッキ法によりＣｕ膜を５００ｎｍ〜１０００ｎｍ成膜する。続いて、ＣＭＰ処理により層間絶縁膜１０の上面が露出するまでＣｕ膜を研磨する。これにより、配線１２ａ〜１２ｄが形成される。その後、スパッタにより拡散防止膜４０を形成する。このとき、配線１２ａ〜１２ｃおよびその上の拡散防止膜４０上には、急峻な段差が存在している。その理由は、図７を用いて説明したとおりである。

続いて、拡散防止膜４０の上に、層間絶縁膜２０となるシリコン酸化膜２０ａをＣＶＤにより成膜する。成膜後のシリコン酸化膜２０ａの表面には、拡散防止膜４０と同様に急峻な段差が存在する（図３（ａ））。次いで、シリコン酸化膜２０ａにＣＭＰ処理を施し、表面を平坦化する。なお、この表面平坦化処理は必ずしもＣＭＰによる処理に限定されるものではなく、シリコン酸化膜２０ａ上にフォトレジスト等を塗布した後、エッチバックによりフォトレジストおよびシリコン酸化膜の一部を除去する工程を実施してもよい。

表面が平坦になった層間絶縁膜２０上に、下部電極３２となる窒化チタン膜３２ａ、および容量絶縁膜３４となる絶縁膜３４ａをスパッタにより成膜する（図３（ｂ））。続いて、フォトリソグラフィーおよびドライエッチング工程により、窒化チタン膜３２ａおよび絶縁膜３４ａを所望の形状に加工する。これにより、下部電極３２が形成される。さらに、上部電極３６となる窒化チタン膜３６ａを成膜する（図４（ａ））する。その後、図４（ａ）に示すマスクＭ１を用いたフォトリソグラフィーおよびドライエッチング工程により、絶縁膜３４ａおよび窒化チタン膜３６ａを所望の形状に加工する。これにより、容量絶縁膜３４および上部電極３６が形成される。

次に、ＣＶＤにより、容量素子３０を覆うように層間絶縁膜５０を形成する。層間絶縁膜５０の表面はＣＭＰ処理により平坦化される。さらに、フォトリソグラフィーとドライエッチング技術により、ビアプラグ５２ａ，５２ｂ，５２ｃ用の溝を形成する。続いて、配線１２ａ〜１２ｄを形成したプロセスと同様にして、バリアメタル、Ｃｕシード層およびＣｕ膜を形成した後、ＣＭＰ処理により、層間絶縁膜５０の表面が露出するまでＣｕ膜を研磨する。これにより、ビアプラグ５２ａ〜５２ｃが形成される（図４（ｂ））。

次に、層間絶縁膜５０およびビアプラグ５２ａ〜５２ｃの上に、スパッタにより絶縁膜６０を形成する。続いて、絶縁膜６０上に層間絶縁膜７０を形成する。さらに、フォトリソグラフィーおよびドライエッチング工程により、層間絶縁膜７０中に配線溝を形成した後、配線１２ａ〜１２ｄを形成したプロセスと同様にして、配線７２ａ〜７２ｃを形成する。以上により、図１に示す半導体装置１を得る。

本実施形態の効果を説明する。本実施形態においては、層間絶縁膜２０上に下部電極３２を形成する前に、層間絶縁膜２０の表面が平坦化されている。それゆえ、半導体装置１において、層間絶縁膜２０と下部電極３２との界面Ｓ１が略平坦である。したがって、層間絶縁膜２０の下面Ｓ２に凹凸が生じているにも関わらず、容量素子３０は、その凹凸の影響を受けない。これにより、容量絶縁膜３４の耐圧の低下を防ぐことができる。このため、歩留まりおよび信頼性に優れた容量素子３０を備える半導体装置１およびその製造方法が実現されている。

配線１２ａ〜１２ｃの表面は、層間絶縁膜１０の表面に対して窪んでいる。このため、界面Ｓ１から層間絶縁膜１０までの距離に比して、界面Ｓ１から各配線１２ａ〜１２ｃまでの距離が長い構成となっている。これにより、下部電極３２と各配線１２ａ〜１２ｃとの間に生じる電界が小さく抑えられるため、層間絶縁膜２０の耐圧を向上させることができる。この点、上記電界を小さくするために層間絶縁膜２０の厚みを大きく設計することも考えられる。しかし、層間絶縁膜２０の厚みを大きくし過ぎると、ビアプラグ５２ｃの形成を困難にするため、好ましくない。これに対して、本実施形態においては、上記界面Ｓ１を平坦化することにより、層間絶縁膜２０の下面Ｓ２の凹凸を層間絶縁膜２０の厚さに反映させている。こうすることにより、ビアプラグ５２ｃの形成を困難にすることなく、上記電界を小さく抑えることが可能となっている。

また、配線１２ａ〜１２ｃは、Ｃｕ配線であり、ダマシン法によって形成されている。ダマシン法においては、上述のとおり、層間絶縁膜１０および配線１２ａ〜１２ｃの表面に段差が生じ易いため、かかる段差が容量素子３０に及ぼす影響を阻止できる本実施形態が特に有用となる。

下部電極３２は、容量絶縁膜３４および上部電極３６に比して面積が大きい。このため、下部電極３２のうち容量絶縁膜３４および上部電極３６が設けられていない部分にビアプラグ５２ｂを接続することにより、下部電極３２に対して半導体装置１の上側（層間絶縁膜７０側）からコンタクトをとることが可能となっている。

本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、図５および図６に示すように、容量絶縁膜３４に対向する配線の数は、１つであってもよい。これらの図において容量絶縁膜３４は、それぞれ配線１２ｅおよび配線１２ｆに対向する領域に設けられている。容量絶縁膜３４は、図５のように配線１２ｅの全体に対向していてもよく、図６のように配線１２ｆの一部にのみ対向していてもよい。また、図５においては、配線７２ａと配線７２ｂとの間に、容量素子３０以外の素子に用いられる配線７２ｄが設けられている。

上記実施形態においては導体として配線を例示したが、導体は、配線には限られず、例えばダミーコンタクトプラグであってもよい。また、導体は、Ｃｕには限られず、例えば、Ｃｕを主成分としてＡｌまたはＡｇを含む金属であってもよい。なお、本明細書においては、Ｃｕも「Ｃｕを主成分とする金属」に含まれる。

上記実施形態においては第１〜第４の絶縁膜としてシリコン酸化膜を例示したが、これらの絶縁膜は、シリコン酸化膜には限られず、例えば、ＳｉＯＦ、有機低誘電率膜もしくは無機低誘電率膜、またはこれらの複合膜であってもよい。

また、上記実施形態においてはビアプラグ（ビアプラグ５２ａ〜５２ｃ）および配線（配線７２ａ〜７２ｃ）をそれぞれシングルダマシン法により個別に形成する例を示したが、デユアルダマシン法により、これらのビアプラグおよび配線をまとめて形成してもよい。

本発明による半導体装置の一実施形態を示す断面図である。 図１の半導体装置の一部を示す断面図である。 （ａ）および（ｂ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。 （ａ）および（ｂ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。 変形例に係る半導体装置を示す断面図である。 変形例に係る半導体装置を示す断面図である。 （ａ）および（ｂ）は、従来の半導体装置における課題を説明するための断面図である。 （ａ）〜（ｃ）は、従来の半導体装置における課題を説明するための断面図である。

符号の説明

１ 半導体装置
１０ 層間絶縁膜
１２ａ〜１２ｄ 配線
２０ 層間絶縁膜
３０ 容量素子
３２ 下部電極
３４ 容量絶縁膜
３６ 上部電極
４０ 拡散防止膜
５０ 層間絶縁膜
５２ａ〜５２ｃ ビアプラグ
６０ 絶縁膜
７０ 層間絶縁膜
７２ａ〜７２ｃ 配線

Claims (7)

1. 半導体基板上に設けられた第１の絶縁膜と、
   前記第１の絶縁膜中に埋め込まれた導体と、
   前記第１の絶縁膜および前記導体上に設けられた第２の絶縁膜と、
   前記第２の絶縁膜上に設けられた下部電極と、
   前記下部電極上における前記導体の少なくとも一部に対向する領域に設けられた容量絶縁膜と、
   前記容量絶縁膜上に設けられた上部電極と、を備え、
   前記第２の絶縁膜と前記下部電極との界面は、略平坦であり、
   前記第２の絶縁膜における前記第１の絶縁膜および前記導体側の面は、前記容量絶縁膜に対向する位置に凹凸を有することを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記導体の表面は、前記第１の絶縁膜の表面に対して窪んでいる半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記第２の絶縁膜は、拡散防止膜を介して、前記第１の絶縁膜および前記導体上に設けられている半導体装置。
4. 請求項１乃至３いずれかに記載の半導体装置において、
   前記導体は、電源配線である半導体装置。
5. 請求項１乃至４いずれかに記載の半導体装置において、
   前記導体は、銅を主成分とする金属である半導体装置。
6. 半導体基板上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜中に埋め込まれるように導体を形成する工程と、
   前記第１の絶縁膜および前記導体上に、第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜の表面を平坦化する工程と、
   平坦化された前記第２の絶縁膜上に、下部電極を形成する工程と、
   前記下部電極上における前記導体の少なくとも一部に対向する領域に容量絶縁膜を形成する工程と、
   前記容量絶縁膜上に上部電極を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法において、
   前記導体を形成する工程においては、当該導体として銅を主成分とする金属をダマシン法により形成する半導体装置の製造方法。

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