TWI639201B - 金屬柱導線直連元件、金屬柱導線直連封裝結構、金屬柱導線直連元件的製作方法 - Google Patents
金屬柱導線直連元件、金屬柱導線直連封裝結構、金屬柱導線直連元件的製作方法 Download PDFInfo
- Publication number
- TWI639201B TWI639201B TW102123756A TW102123756A TWI639201B TW I639201 B TWI639201 B TW I639201B TW 102123756 A TW102123756 A TW 102123756A TW 102123756 A TW102123756 A TW 102123756A TW I639201 B TWI639201 B TW I639201B
- Authority
- TW
- Taiwan
- Prior art keywords
- metal
- metal wire
- wire
- solder
- packaging member
- Prior art date
Links
Classifications
-
- H10W74/131—
-
- H10W70/687—
-
- H10W72/01235—
-
- H10W72/01257—
-
- H10W72/072—
-
- H10W72/07236—
-
- H10W72/222—
-
- H10W72/241—
-
- H10W72/252—
-
- H10W72/287—
-
- H10W74/15—
-
- H10W90/701—
-
- H10W90/724—
Landscapes
- Wire Bonding (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
本發明一實施例提供一種金屬柱導線直連元件,包括:一第一封裝構件;一第一金屬導線與一第二金屬導線,配置於第一封裝構件的一頂面上;一介電罩幕層,覆蓋第一封裝構件的頂面、第一金屬導線、以及第二金屬導線,其中介電罩幕層具有一位於其中的開口暴露出第一金屬導線但不暴露出第二金屬導線;一第二封裝構件;以及一內連線結構,形成於第二封裝構件上,內連線結構具有一金屬凸塊與一形成於金屬凸塊上的銲料凸塊,其中銲料凸塊接觸位於介電罩幕層的開口中的第一金屬導線。
Description
本發明有關於電子元件,且特別是有關於金屬柱導線直連元件、金屬柱導線直連封裝結構、金屬柱導線直連元件的製作方法。
金屬柱導線直連(bump-on-trace,BOT)結構係用於覆晶封裝體(flip-chip package)之中,其中金屬凸塊是直接接合於封裝基板之金屬導線上,而不像習知封裝接合結構是將金屬凸塊接合於金屬墊(metal pad)之上。金屬柱導線直連結構有助於晶片面積縮小化,且金屬柱導線直連結構之製作成本相較於習知封裝接合結構更為便宜。金屬柱導線直連結構可達到大抵與習知封裝接合結構(其使用金屬墊作接合)相同的可靠度。
當使用金屬柱導線直連結構時,金屬凸塊係藉著迴銲製程(reflow process)而銲接至封裝基板上之金屬導線上。然而,金屬凸塊一般是寬於金屬導線,因而將金屬凸塊銲接至金屬導線時可能會偏移。許多問題可能因為金屬凸塊之偏移而產生。例如,銲料凸塊(solder bump)可能會破裂,或可能橋接至臨近的金屬線路,尤其是在凸塊與導線最接近之位置(minimum bump to trace location),其會造成元件失效(device
failure)。再者,銲料凸塊可能會因為封裝基板與晶片之間的熱膨脹係數不匹配(coefficient thermal expansion(CTE)mismatch)而偏移並橋接至相鄰的金屬線路。
本發明一實施例提供一種金屬柱導線直連元件,包括:一第一封裝構件;一第一金屬導線與一第二金屬導線,配置於第一封裝構件的一頂面上;一介電罩幕層,覆蓋第一封裝構件的頂面、第一金屬導線、以及第二金屬導線,其中介電罩幕層具有一位於其中的開口暴露出第一金屬導線但不暴露出第二金屬導線;一第二封裝構件;以及一內連線結構,形成於第二封裝構件上,內連線結構具有一金屬凸塊與一形成於金屬凸塊上的銲料凸塊,其中銲料凸塊接觸位於介電罩幕層的開口中的第一金屬導線。
本發明一實施例提供一種金屬柱導線直連封裝結構,包括:一第一封裝構件;一第一金屬導線與一第二金屬導線,形成於第一封裝構件的一頂面上;一防焊層,覆蓋第一封裝構件的頂面、第一金屬導線、以及第二金屬導線,其中防焊層具有一位於其中的開口暴露出第一金屬導線;以及一第二封裝構件,配置於第一封裝構件上,其中第二封裝構件包括一內連線結構,內連線結構具有一銅柱凸塊以及一接合銅柱凸塊的銲料凸塊,其中銲料凸塊接觸位於防焊層的開口中的第一金屬導線、但不接觸第二金屬導線。
本發明一實施例提供一種金屬柱導線直連元件的製作方法,包括:提供一第一封裝構件,第一封裝構件具有一
第一金屬導線與一第二金屬導線形成於第一封裝構件的一頂面上;形成一防焊層以覆蓋第一封裝構件的頂面、第一金屬導線、以及第二金屬導線;於防焊層中形成一開口以暴露出第一金屬導線;提供一第二封裝構件於第一封裝構件上,其中第二封裝構件包括一內連線結構,內連線結構具有一金屬凸塊與一接合金屬凸塊的銲料凸塊;以及使銲料凸塊接觸位於防焊層的開口中的第一金屬導線。
2‧‧‧製作方法
4、6、8、10、12‧‧‧步驟
20‧‧‧第一封裝構件、封裝基板
30‧‧‧銲球
40‧‧‧金屬導線
45‧‧‧金屬導線
50‧‧‧介電罩幕層、防銲層
60‧‧‧開口
70‧‧‧元件晶片、第二封裝構件
75‧‧‧內連線結構
80‧‧‧金屬凸塊
90‧‧‧銲料凸塊
95‧‧‧凸塊對導線最小間距
第1圖繪示本發明多個實施例之一金屬柱導線直連(bump-on-trace)結構的製作流程圖。
第2~5圖繪示本發明多個實施例之一金屬柱導線直連結構的局部剖面圖。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是,本發明提供許多可供應用的發明概念,其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式,非用以限制本發明之範圍。此外,在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明,不代表所討論之不同實施例及/或結構之間具有任何關連性。再者,當述及一第一材料層位於一第二材料層上或之上時,包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。在圖式中,實施例之形狀或是厚度可能擴大,以簡化或是突顯其特徵。再者,圖
中未繪示或描述之元件,可為所屬技術領域中具有通常知識者所知的任意形式。
第1圖繪示本發明多個實施例之一金屬柱導線直連結構的製作方法2的流程圖。請參照第1圖,製作方法2的步驟4係為提供一第一封裝構件。第一封裝構件具有一第一金屬導線(金屬導線)與一第二金屬導線形成於第一封裝構件的一表面上。製作方法2的步驟6係為在第一封裝構件上形成一防銲層,以覆蓋第一封裝構件的一頂面、第一金屬導線、與第二金屬導線。製作方法2的步驟8係為在防銲層中形成一開口以暴露出第一金屬導線。製作方法2的步驟10係為提供一第二封裝構件。第二封裝構件係配置於第一封裝構件上,第二封裝構件包括一內連線結構,內連線結構具有一金屬凸塊與一接合至金屬凸塊的銲料凸塊。製作方法2的步驟12係為使銲料凸塊接觸防銲層的開口中的第一金屬導線。
可以了解的是,可以有其他額外的製程在第1圖的步驟4-12之前、之時、之後進行以完成金屬柱導線直連結構的製作,但為簡化起見,在此不討論這些額外的製程。
第2~5圖繪示第1圖之製作方法2的多個實施例之一金屬柱導線直連封裝結構的多個步驟的局部剖面圖。本領域技術人員當可理解為幫助了解本發明的概念,已簡化第2~5圖。
第2圖繪示本發明一實施例之一凸塊導線直連封裝結構的剖面圖。凸塊導線直連封裝結構包括一第一封裝構件20。第一封裝構件20可為一封裝基板,因此,在下文中亦可稱
為封裝基板20。或者是,第一封裝構件20可為一半導體基板,例如一矽基板,或者是,第一封裝構件20可包括其他的半導體材料。第一封裝構件20可為一晶圓、一轉接板、或其他類型的封裝構件。貼附至封裝基板20的一底面的多個銲球(ball)30可形成一球格陣列(ball grid array,BGA)以連接另一封裝構件。
可在封裝基板20的一表面上形成多條金屬導線40。金屬導線40係用以擴張一晶片的預定著陸區(footprint)。導線的寬度或是直徑約等於一銲球(或銲料凸塊)的直徑、或是小於銲球(或銲料凸塊)的直徑的二之一至四分之一。舉例來說,金屬導線40的線寬約為10微米至40微米,且線距P約為30微米至70微米。金屬導線40可呈錐形,且呈一直線狀、彎折線、或曲線。金屬導線40的端部形狀可不同於金屬導線的本體的形狀。金屬導線的本體的厚度大致上相同。金屬導線40的長度大體上大於銲球(或是銲料凸塊)的直徑。第2圖亦繪示鄰近的金屬導線45係鄰近金屬導線40。金屬導線40與鄰近的金屬導線45之間的間距約為10微米至40微米。可有多條金屬導線40、45位於封裝基板20上。
金屬導線40、45的材質可包括導電材料,例如銅、銅合金、鋁、鋁合金、或其他的導電材料,例如鎢、鎳、鈀、金、金屬矽化物、及/或前述材料之合金。
可將助銲劑(solder flux,未繪示)用於金屬導線40、45。助銲劑主要是有助於提高銲料的流動性,以使之後形成的銲料凸塊(或銲球)電性接觸金屬導線40於封裝基板上,
足以可靠地導電於金屬導線以及銲料凸塊之間。可以多種方式提供助銲劑,包括刷塗法(brushing)或是噴塗法(spraying)。
請參照第2圖,金屬柱導線直連封裝結構包括一介電罩幕層50、金屬導線40以及鄰近的金屬導線45,其中介電罩幕層50形成在封裝基板20的一頂面上。介電罩幕層50可為一防銲層,因此,在下文中亦稱為防銲層50。防銲層50可具有幾種用途,包括提供電性絕緣於基板上的多條金屬導線之間、抗化學與腐蝕性、機械支撐金屬柱導線直連結構、以及提高介電可靠度。正如下面內容即將說明的,防銲層50可防止銲料凸塊90(如第4圖所示)橋接一鄰近的金屬導線45,前述橋接的起因例如為金屬凸塊偏移、或是封裝基板20與另一封裝構件(例如元件晶片70,如第4圖所示)的熱膨脹係數不匹配。
防銲層50可以單一製程步驟製得,藉由在封裝基板20的表面上印刷一濕膜,然後以爐烤(oven baking)的方式固化濕膜。防銲層50的厚度約為30微米至40微米(一般約為35微米)。防銲層50的材質可包括高分子、環氧樹脂、及/或不與銲料反應的介電材料。
可在防銲層中形成多個開口以暴露出選定的金屬導線,以接合至一內連線結構,例如多個銲料凸塊90(如第4圖所示)。如第3圖的實施例所示,在防銲層50中形成多個開口60以暴露出金屬導線40,但不暴露出鄰近的金屬導線45。可以了解的是,任意數量及/或組合的開口可形成於防銲層中藉此暴露出個別的金屬導線。在一實施例中,防銲層50的材質係為一可光定義的材料(photodefinable material),且可以圖案
化光阻的技術(photoresist patterning technique)圖案化防銲層50以形成多個開口60。在一些實施例中,可藉由對防銲層50進行雷射鑽孔而形成多個開口。開口60需足夠大以使內連線結構(例如銲料凸塊90)可直接落在開口中的金屬導線40上。舉例來說,開口60的尺寸大致上等於銲料凸塊90的直徑。以一較寬的開口來容置銲料凸塊90可增加銲料凸塊與導線之間的連接力。開口的尺寸是可改變的,其可隨用以連接個別的金屬導線的銲料凸塊的尺寸而改變。
請參照第4圖,金屬柱導線直連封裝結構包括一第二封裝構件70,第一封裝構件20藉由銲料凸塊90接合至第二封裝構件70。第二封裝構件70可為一元件晶片,其包括位於其內的多個主動元件,因此,在下文中第二封裝構件70亦可稱為元件晶片70。元件晶片70可為一記憶體晶片、或是其他功能的晶片。或者是,第一封裝構件20可為一基板、一晶圓、一轉接板、或是其他類型的封裝構件。
翻轉元件晶片70以使其朝向封裝基板20,以藉由多個內連線結構75連接至封裝基板20。在至少一實施例中,各內連線結構75包括一金屬凸塊80以及一銲料凸塊90。在其他實施例中,內連線結構75包括其他的連接元件。內連線結構75可形成為各種形狀,例如圓形、八角形、長方形、細長的六邊形(具有兩個矩形位於細長的六邊形的相對兩端上)、橢圓形、鑽石形、或其相似形狀。
金屬凸塊80可包括銅柱凸塊。然而,柱狀凸塊的材質不僅限於銅。適於作為金屬凸塊80的材質包括鋁、鋁矽銅
合金、鈦、氮化鈦、鎢、多晶矽、金屬矽化物(例如矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鈀、或前述之組合)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、以及前述之組合。
如第5圖所示,金屬凸塊80位於封裝基板20上的金屬導線40上(金屬凸塊80相對於相鄰的金屬導線45的一側的凸塊對導線最小間距95),以使銲料凸塊90接觸開口60中的金屬導線40以形成一金屬柱導線直連連接結構。在至少一實施例中,銲料凸塊90可形成於金屬凸塊80上,例如藉由於金屬凸塊80之頂部鍍上銲料層,並接著加熱以迴銲銲料層。在至少一實施例中,加熱溫度可約為220℃。銲料層可包含鉛,或可不含鉛。銲料之材質例如包括錫、銅、銀、鉍、銦、鋅、銻、錫-銀-銅、銀-銅-鋅、錫-銀-銅-錳、或具有其他微量的金屬之合金。在至少一實施例中,銲料凸塊90為錫銲料凸塊,銲料凸塊90可藉由先透過例如是蒸鍍、電鍍、印刷、銲料轉移(solder transfer)、或植球(ball placement)等方法形成厚度約15μm之錫層,並接著進行迴銲以將銲料定形為所需之凸塊形狀。任何適於製作銲料凸塊90之方法皆可交替使用。
請再參照第4圖,金屬凸塊80與相鄰的導線45之間的間距(gap)95為足以提供短路保護之凸塊對導線最小間距。然而,銲料凸塊橋接至相鄰的金屬導線之情形頻繁地於凸塊對導線最小間距位置處發生。防銲層50將銲料凸塊90侷限於開口60之中以接觸金屬導線40,並避免銲料凸塊90接觸相鄰的金屬導線,例如金屬導線45。開口60還定義在金屬導線40處熔化的銲
料,且銲料流體被防銲層50限制,例如被防銲層50中之開口60的寬度所限制。
在將元件晶片70接合至封裝基板20之後,可於封裝基板20與元件晶片70之間的間隙中設置底膠(underfill)(例如,熱固性環氧樹脂)或模底膠(mold underfill,MUF)(未顯示),且可接觸金屬導線40、45。底膠產生了機械上且電性上接合之半導體晶片裝置。
顯示於第2-5圖中之金屬柱導線直連封裝結構僅為舉例說明而不造成限制。可構想出附加的實施例。
本發明一或更多實施例可包括下述之一或更多的優點。
在一或更多實施例中,防銲層可避免銲料凸塊於凸塊對導線最小間距位置處橋接至相鄰的金屬導線(其可能是金屬凸塊偏移或第一封裝構件與第二封裝構件之間的熱膨脹係數不匹配所造成之結果)。
在一或更多實施例中,金屬柱導線直連結構減低銲料橋接之風險。
在一或多個實施例中,可在金屬柱導線直連封裝結構中達成微間距金屬凸塊(fine pitch metal bumps)。
在一或更多實施例中,防銲層於基板上的金屬導線之間提供電性隔離、化學及蝕刻防止或保護、金屬柱導線直連結構之機械支撐、及改良的介電可靠度。
本揭露已描述許多實施例。
在一實施例中,一元件包括一第一封裝構件。一
第一金屬導線與一第二金屬導線配置於該第一封裝構件的一頂面上。一介電罩幕層覆蓋該第一封裝構件的該頂面、該第一金屬導線、以及該第二金屬導線,其中該介電罩幕層具有一位於其中的開口暴露出該第一金屬導線。元件包括一第二封裝構件以及一內連線結構,內連線結構形成於該第二封裝構件上。內連線結構具有一金屬凸塊與一形成於該金屬凸塊上的銲料凸塊。銲料凸塊接觸位於該介電罩幕層的該開口中的該第一金屬導線。
在另一實施例中,一金屬柱導線直連封裝結構包括一第一封裝構件。一第一金屬導線與一第二金屬導線形成於該第一封裝構件的一頂面上。一防焊層覆蓋該第一封裝構件的該頂面、該第一金屬導線、以及該第二金屬導線,其中該防焊層具有一位於其中的開口暴露出該第一金屬導線。金屬柱導線直連封裝結構包括一第二封裝構件配置於該第一封裝構件上。第二封裝構件包括一內連線結構,該內連線結構具有一銅柱凸塊以及一接合該銅柱凸塊的銲料凸塊。銲料凸塊接觸位於該防焊層的該開口中的該第一金屬導線。
在另一實施例中,提供一第一封裝構件,該第一封裝構件具有一第一金屬導線與一第二金屬導線形成於該第一封裝構件的一頂面上。形成一防焊層以覆蓋該第一封裝構件的該頂面、該第一金屬導線、以及該第二金屬導線。於該防焊層中形成一開口以暴露出該第一金屬導線。提供一第二封裝構件於該第一封裝構件上,其中該第二封裝構件包括一內連線結構,該內連線結構具有一金屬凸塊與一接合該金屬凸塊的銲料
凸塊。使該銲料凸塊接觸位於該防焊層的該開口中的該第一金屬導線。
本發明雖以較佳實施例揭露如上,然其並非用以限定本發明的範圍,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可做些許的更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (10)
- 一種金屬柱導線直連元件,包括:一第一封裝構件;一第一金屬導線與一第二金屬導線,配置於該第一封裝構件的一頂面上;一介電罩幕層,覆蓋該第一封裝構件的該頂面以及該第二金屬導線,其中該介電罩幕層具有一位於其中的開口暴露出該第一金屬導線但不暴露出該第二金屬導線;一第二封裝構件;以及一內連線結構,形成於該第二封裝構件上,該內連線結構具有一金屬凸塊與一形成於該金屬凸塊上的銲料凸塊,其中該銲料凸塊接觸位於該介電罩幕層的該開口中的該第一金屬導線的上表面與側壁表面,其中該第一金屬導線與該第二金屬導線之材料實質上相同。
- 如申請專利範圍第1項所述之金屬柱導線直連元件,其中該第一封裝構件包括一封裝基板,該第二封裝構件包括一元件晶片。
- 如申請專利範圍第1項所述之金屬柱導線直連元件,其中該第二金屬導線鄰近該第一金屬導線。
- 如申請專利範圍第3項所述之金屬柱導線直連元件,其中該第二金屬導線大抵上平行於該第一金屬導線。
- 如申請專利範圍第1項所述之金屬柱導線直連元件,其中該介電罩幕層包括一防銲層。
- 如申請專利範圍第1項所述之金屬柱導線直連元件,其中該金屬凸塊包括一銅柱凸塊。
- 一種金屬柱導線直連封裝結構,包括:一第一封裝構件;一第一金屬導線與一第二金屬導線,形成於該第一封裝構件的一頂面上;一防焊層,覆蓋該第一封裝構件的該頂面以及該第二金屬導線,其中該防焊層具有一位於其中的開口暴露出該第一金屬導線;以及一第二封裝構件,配置於該第一封裝構件上,其中該第二封裝構件包括一內連線結構,該內連線結構具有一銅柱凸塊以及一接合該銅柱凸塊的銲料凸塊,其中該銲料凸塊接觸位於該防焊層的該開口中的該第一金屬導線的上表面與側壁表面、但不接觸該第二金屬導線,其中該第一金屬導線與該第二金屬導線之材料實質上相同。
- 一種金屬柱導線直連元件的製作方法,包括:提供一第一封裝構件,該第一封裝構件具有一第一金屬導線與一第二金屬導線形成於該第一封裝構件的一頂面上;形成一防焊層以覆蓋該第一封裝構件的該頂面、該第一金屬導線、以及該第二金屬導線;於該防焊層中形成一開口以暴露出該第一金屬導線;提供一第二封裝構件於該第一封裝構件上,其中該第二封裝構件包括一內連線結構,該內連線結構具有一金屬凸塊與一接合該金屬凸塊的銲料凸塊;以及使該銲料凸塊接觸位於該防焊層的該開口中的該第一金屬導線的上表面與側壁表面,其中該第一金屬導線與該第二金屬導線之材料實質上相同。
- 如申請專利範圍第8項所述之金屬柱導線直連元件的製作方法,其中該防焊層的該開口的形成方法包括對該防焊層進行雷射鑽孔或是曝光顯影。
- 如申請專利範圍第8項所述之金屬柱導線直連元件的製作方法,其中使該銲料凸塊接觸該第一金屬導線的方法包括熔化該銲料凸塊以形成銲料以接觸該第一金屬導線,其中該防焊層將該銲料限制於該開口中,且該開口於該第一金屬導線的位置定義出該熔化的銲料的輪廓。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/544,783 US10192804B2 (en) | 2012-07-09 | 2012-07-09 | Bump-on-trace packaging structure and method for forming the same |
| US13/544,783 | 2012-07-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201403726A TW201403726A (zh) | 2014-01-16 |
| TWI639201B true TWI639201B (zh) | 2018-10-21 |
Family
ID=49780616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102123756A TWI639201B (zh) | 2012-07-09 | 2013-07-03 | 金屬柱導線直連元件、金屬柱導線直連封裝結構、金屬柱導線直連元件的製作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US10192804B2 (zh) |
| CN (2) | CN110085560A (zh) |
| DE (1) | DE102012109319B4 (zh) |
| TW (1) | TWI639201B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI883374B (zh) * | 2022-01-27 | 2025-05-11 | 銓心半導體異質整合股份有限公司 | 用於大型積體電路或大型先進積體電路的高良率及超細間距大型封裝 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9147663B2 (en) * | 2013-05-28 | 2015-09-29 | Intel Corporation | Bridge interconnection with layered interconnect structures |
| US10421081B2 (en) * | 2014-12-19 | 2019-09-24 | National Technology & Engineering Solutions Of Sandia, Llc | Centrifuge with vector-seeking linkage |
| DE102015120647B4 (de) * | 2015-11-27 | 2017-12-28 | Snaptrack, Inc. | Elektrisches Bauelement mit dünner Lot-Stopp-Schicht und Verfahren zur Herstellung |
| DE102017210654B4 (de) * | 2017-06-23 | 2022-06-09 | Infineon Technologies Ag | Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst |
| US11244918B2 (en) * | 2017-08-17 | 2022-02-08 | Semiconductor Components Industries, Llc | Molded semiconductor package and related methods |
| US10763131B2 (en) | 2017-11-17 | 2020-09-01 | Micron Technology, Inc. | Semiconductor device with a multi-layered encapsulant and associated systems, devices, and methods |
| TWI672820B (zh) * | 2018-02-06 | 2019-09-21 | Luxnet Corporation | 光接收器及其製備方法 |
| US10825774B2 (en) * | 2018-08-01 | 2020-11-03 | Samsung Electronics Co., Ltd. | Semiconductor package |
| KR102711421B1 (ko) | 2019-09-19 | 2024-09-30 | 삼성전자주식회사 | 반도체 패키지 |
| US11631650B2 (en) | 2021-06-15 | 2023-04-18 | International Business Machines Corporation | Solder transfer integrated circuit packaging |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4908096A (en) * | 1988-06-24 | 1990-03-13 | Allied-Signal Inc. | Photodefinable interlevel dielectrics |
| JPH04355933A (ja) | 1991-02-07 | 1992-12-09 | Nitto Denko Corp | フリツプチツプの実装構造 |
| JP2001068836A (ja) * | 1999-08-27 | 2001-03-16 | Mitsubishi Electric Corp | プリント配線基板及び半導体モジュール並びに半導体モジュールの製造方法 |
| JP3640876B2 (ja) * | 2000-09-19 | 2005-04-20 | 株式会社ルネサステクノロジ | 半導体装置及び半導体装置の実装構造体 |
| TW544784B (en) * | 2002-05-27 | 2003-08-01 | Via Tech Inc | High density integrated circuit packages and method for the same |
| JP4114483B2 (ja) * | 2003-01-10 | 2008-07-09 | セイコーエプソン株式会社 | 半導体チップの実装方法、半導体実装基板、電子デバイスおよび電子機器 |
| CN2594979Y (zh) * | 2003-01-17 | 2003-12-24 | 威盛电子股份有限公司 | 集成电路芯片载板 |
| US8026128B2 (en) * | 2004-11-10 | 2011-09-27 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
| US8076232B2 (en) * | 2008-04-03 | 2011-12-13 | Stats Chippac, Ltd. | Semiconductor device and method of forming composite bump-on-lead interconnection |
| US20050275096A1 (en) * | 2004-06-11 | 2005-12-15 | Kejun Zeng | Pre-doped reflow interconnections for copper pads |
| CN1747157A (zh) * | 2004-09-07 | 2006-03-15 | 日月光半导体制造股份有限公司 | 高密度布线的覆晶封装基板 |
| US20090091027A1 (en) * | 2007-10-05 | 2009-04-09 | Powertech Technology Inc. | Semiconductor package having restraining ring surfaces against soldering crack |
| US7642135B2 (en) * | 2007-12-17 | 2010-01-05 | Skyworks Solutions, Inc. | Thermal mechanical flip chip die bonding |
| US9293385B2 (en) * | 2008-07-30 | 2016-03-22 | Stats Chippac Ltd. | RDL patterning with package on package system |
| US20100237500A1 (en) * | 2009-03-20 | 2010-09-23 | Stats Chippac, Ltd. | Semiconductor Substrate and Method of Forming Conformal Solder Wet-Enhancement Layer on Bump-on-Lead Site |
| US8624374B2 (en) * | 2010-04-02 | 2014-01-07 | Advanced Semiconductor Engineering, Inc. | Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof |
| US8755196B2 (en) * | 2010-07-09 | 2014-06-17 | Ibiden Co., Ltd. | Wiring board and method for manufacturing the same |
| US8390119B2 (en) * | 2010-08-06 | 2013-03-05 | Mediatek Inc. | Flip chip package utilizing trace bump trace interconnection |
| US20120098120A1 (en) | 2010-10-21 | 2012-04-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Centripetal layout for low stress chip package |
| TWI451543B (zh) * | 2011-03-07 | 2014-09-01 | 欣興電子股份有限公司 | 封裝結構及其製法暨封裝堆疊式裝置 |
| US8669137B2 (en) * | 2011-04-01 | 2014-03-11 | International Business Machines Corporation | Copper post solder bumps on substrate |
| CN103904050B (zh) * | 2012-12-28 | 2017-04-19 | 碁鼎科技秦皇岛有限公司 | 封装基板、封装基板制作方法及封装结构 |
| US9318411B2 (en) * | 2013-11-13 | 2016-04-19 | Brodge Semiconductor Corporation | Semiconductor package with package-on-package stacking capability and method of manufacturing the same |
| US9281297B2 (en) * | 2014-03-07 | 2016-03-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Solution for reducing poor contact in info packages |
-
2012
- 2012-07-09 US US13/544,783 patent/US10192804B2/en active Active
- 2012-10-01 DE DE102012109319.9A patent/DE102012109319B4/de active Active
- 2012-10-08 CN CN201811374873.3A patent/CN110085560A/zh active Pending
- 2012-10-08 CN CN201210377454.1A patent/CN103545278A/zh active Pending
-
2013
- 2013-07-03 TW TW102123756A patent/TWI639201B/zh active
-
2018
- 2018-07-31 US US16/050,669 patent/US10600709B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI883374B (zh) * | 2022-01-27 | 2025-05-11 | 銓心半導體異質整合股份有限公司 | 用於大型積體電路或大型先進積體電路的高良率及超細間距大型封裝 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103545278A (zh) | 2014-01-29 |
| DE102012109319B4 (de) | 2019-07-04 |
| US20180337106A1 (en) | 2018-11-22 |
| US10600709B2 (en) | 2020-03-24 |
| DE102012109319A1 (de) | 2014-01-09 |
| US20140008786A1 (en) | 2014-01-09 |
| US10192804B2 (en) | 2019-01-29 |
| TW201403726A (zh) | 2014-01-16 |
| CN110085560A (zh) | 2019-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI639201B (zh) | 金屬柱導線直連元件、金屬柱導線直連封裝結構、金屬柱導線直連元件的製作方法 | |
| CN103325760B (zh) | 形成于半导体基板上的导电凸块及其制法 | |
| JP6130312B2 (ja) | 半導体装置及びその製造方法 | |
| TWI607537B (zh) | 半導體裝置 | |
| KR101772284B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| CN103201835A (zh) | 具有双重或多重蚀刻倒装芯片连接体的微电子封装和相应的制造方法 | |
| CN109390306A (zh) | 电子封装件 | |
| US9171814B2 (en) | Method of manufacturing semiconductor device and semiconductor device | |
| JP2014116367A (ja) | 電子部品、電子装置の製造方法及び電子装置 | |
| CN104282637B (zh) | 倒装芯片半导体封装结构 | |
| CN103378041A (zh) | 迹线上凸块芯片封装的方法和装置 | |
| TWI574364B (zh) | 封裝體及其製作方法 | |
| US20140008787A1 (en) | Conductive bump structure and method of fabricating a semiconductor structure | |
| TWI493675B (zh) | 封裝結構及其製法 | |
| CN104392941B (zh) | 形成倒装芯片半导体封装的方法 | |
| CN106601715A (zh) | 集成电路芯片及其制作方法 | |
| US20120126397A1 (en) | Semiconductor substrate and method thereof | |
| TWI483360B (zh) | 封裝基板及其製法 | |
| JP2011091087A (ja) | 半導体装置とその製造方法 | |
| CN105762087A (zh) | 用于迹线上凸块芯片封装的方法和装置 | |
| TWI424545B (zh) | 封裝基板之製法 | |
| TWI237861B (en) | Flip chip package structure and a method of the same | |
| CN103441081B (zh) | 半导体组合结构及半导体工艺 | |
| HK1201101B (zh) | 制造半导体装置的方法和半导体装置 |