TWI451543B

TWI451543B - 封裝結構及其製法暨封裝堆疊式裝置

Info

Publication number: TWI451543B
Application number: TW100107520A
Authority: TW
Inventors: 曾子章; 胡迪群; 胡玉山
Original assignee: 欣興電子股份有限公司
Priority date: 2011-03-07
Filing date: 2011-03-07
Publication date: 2014-09-01
Also published as: TW201238020A; US8633061B2; US20130309817A1; US8513796B2; US20120228764A1

Description

封裝結構及其製法暨封裝堆疊式裝置

　　本發明係有關於一種封裝結構及其製法暨封裝堆疊式裝置，尤指一種具薄化優勢之封裝結構及其製法暨封裝堆疊式裝置。

　　隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，而在規格上仍需符合JEDEC(Joint Electronic Device Engineering Council，美國電子工程設計發展協會)規範，故封裝方式相當重要。例如：記憶體（Dynamic Random Access Memory, DRAM）之晶片因朝40nm以下發展，其晶片尺寸越來越小，但封裝後的面積仍需相同，使封裝結構之用以接置電路板（PCB）之焊球間距（ball pitch）維持在0.8mm，以符合JEDEC的標準，因而擴散型晶圓尺寸封裝是可採用的封裝方法。其中，第三代雙倍資料率同步動態隨機存取記憶體（Double-Data-Rate Three Synchronous Dynamic Random Access Memory, DDR3 SDRAM）是一種電腦記憶體規格，其常用之封裝方式係為Window BGA。

　　請參閱第1圖，係為習知記憶體封裝結構之剖視示意圖。如第1圖所示，該封裝結構1係提供一具有開口100之封裝基板10，且將一半導體晶片11以其作用面11a設於該封裝基板10之下表面10b上，以覆蓋該開口100一端，令該半導體晶片11之電極墊110位於該開口100中；接著，藉由金線12電性連接該電極墊110與該封裝基板10上表面10a之打線墊101，再將保護材14設於該開口100中以包覆該金線12；接著，將封裝膠體13設於該封裝基板10之下表面10b上並包覆該半導體晶片11之非作用面11b與側面；最後，於該封裝基板10上表面10a之植球墊102上形成焊球16，以接置電路板。其中，該封裝結構1之整體高度（含焊球16）係為1.1~1.2mm。

　　然，習知技術中需使用金線12作為電性連接之元件，故封裝時，該封裝膠體13需考量該金線12之高度，以致於難以降低整體結構之高度，導致該金線12成為阻礙記憶體朝薄化設計之因素。

　　再者，記憶體之頻寬需求增加，藉由該金線12作為電性傳導之途徑，因該金線12需具有一定長度，使得電性傳導路徑常因其路徑過長而影響電性功效，例如：電感與電容之品質，故難以符合高頻寬記憶體要求。

　　又，使用金材作導線，係導致製作成本提高。

　　因此，如何克服習知技術之種種問題，實已成目前亟欲解決的課題。

　　鑑於上述習知技術之種種缺失，本發明揭露一種封裝結構，係包括：金屬片，係具有穿孔；半導體晶片，係具有相對之作用面與非作用面，該作用面上具有電極墊，且該電極墊上具有導電凸塊，而該作用面上並敷設防護層以包覆該導電凸塊，又該半導體晶片以該非作用面結合至該金屬片上，使該穿孔位於該半導體晶片之非作用面周圍；封裝膠體，係設於該金屬片上與該穿孔中，且包覆該半導體晶片，並外露出該防護層；以及至少一線路擴散層，係設於該封裝膠體與該防護層上，且具有穿設該防護層之導電盲孔，以電性連接該導電凸塊。

　　前述之封裝結構中，復包括擋塊，係屬非導體材質且嵌埋於該封裝膠體中，令該線路擴散層復設於該擋塊之表面上，且露出該擋塊之側面。

　　本發明復揭露一種封裝結構之製法，係包括：提供一承載板；提供一半導體晶片，該半導體晶片具有相對之作用面與非作用面，該作用面上具有電極墊，且該電極墊上具有導電凸塊，而該作用面上並敷設防護層以包覆該導電凸塊，又該半導體晶片以該防護層結合於該承載板上；於該半導體晶片之非作用面上結合金屬片，該金屬片具有位於該半導體晶片之非作用面周圍之穿孔；將封裝膠體經該穿孔而填入該承載板與該金屬片之間，以包覆該半導體晶片；移除該承載板，以外露出該防護層；以及於該封裝膠體與防護層上形成線路擴散層，該線路擴散層具有穿設該防護層之導電盲孔，以電性連接該導電凸塊。

　　前述之製法中，該承載板具有離形膜，以結合該防護層，且藉由該離形膜，以利於移除該承載板。

　　前述之製法復包括於結合該金屬片之前，於該承載板上形成複數擋塊，其屬非導體材質。該封裝膠體復包覆該些擋塊，且於移除該承載板之後亦外露出該些擋塊之表面。又該線路擴散層復形成於該擋塊之外露表面上。

　　本發明又揭露一種封裝堆疊式裝置，係包括：第一封裝結構，係包含：金屬片，係具有穿孔；半導體晶片，係具有相對之作用面與非作用面，該作用面上具有電極墊，且該電極墊上具有導電凸塊，而該作用面上並敷設防護層以包覆該導電凸塊，又該半導體晶片以該非作用面結合至該金屬片上，使該穿孔位於該半導體晶片之非作用面周圍；封裝膠體，係設於該金屬片上與該穿孔中，且包覆該半導體晶片，並外露出該防護層；及至少一線路擴散層，係設於該封裝膠體與該防護層上，且具有穿設該防護層之導電盲孔，以電性連接該導電凸塊，且該線路擴散層具有電性接觸墊；以及第二封裝結構，係設於該第一封裝結構之線路擴散層上，且藉由焊球電性連接該電性接觸墊。

　　前述之封裝堆疊式裝置復包括擋塊，係屬非導體材質且嵌埋於該封裝膠體中，令該線路擴散層復設於該擋塊之表面上，且露出該擋塊之側面。

　　前述之封裝堆疊式裝置中，該第二封裝結構係與該第一封裝結構相同。亦或，該第一封裝結構之半導體晶片係為記憶體晶片，該第二封裝結構之半導體晶片係為類比晶片。

　　前述之兩種結構及一種製法中，該金屬片係為銅片、合金、或鋁片，且藉由導熱膠以結合該半導體晶片之非作用面。

　　前述之兩種結構及一種製法中，該線路擴散層係為增層結構態樣，其具有至少一絕緣層、及設於該絕緣層上之線路層，且該導電盲孔復穿設該絕緣層並電性連接該線路層。

　　依上述之結構及製法，該線路擴散層上具有絕緣保護層，該絕緣保護層具有複數開孔，以令該線路擴散層之部分表面對應外露各該開孔，俾供作為電性接觸墊，而形成焊球。

　　由上可知，本發明封裝結構及其製法，係藉由嵌埋方式進行封裝，且以該線路擴散層電性連接該半導體晶片，而不需使用習知技術之金線作電性傳導路徑，故不僅可降低該封裝結構之整體結構高度，而達到薄化之目的，且因該導電盲孔之傳導路徑遠短於習知技術之金線，而可提升電性功效。

　　又，本發明之製法中，因不需進行打線方式，故可減少金材之使用，而可降低材料成本。

　　另外，本發明之封裝堆疊式裝置，因可製作出符合電性規格但尺寸薄化之封裝結構，故可使該第二封裝結構之體積小於該第一封裝結構之體積，且該第二封裝結構之高度亦小於該用以接置電路板之焊球之高度，使封裝堆疊式裝置之整體高度小於習知技術之封裝結構高度，故本發明之封裝堆疊式裝置不僅可增加產品功能，且可達到薄化之目的。

　　以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

　　請參閱第2A至2G圖，係為本發明所揭露之封裝結構的製法之剖視示意圖。

　　如第2A圖所示，首先，提供一承載板20，該承載板20一側具有定位點K與離形膜200。

　　如第2B圖所示，提供一例如記憶體晶片之半導體晶片21，該半導體晶片21具有相對之作用面21a與非作用面21b，該作用面21a上具有電極墊210及外露該電極墊210之鈍化層211，且該電極墊210上具有凸出該鈍化層211之導電凸塊28，而該作用面21a之鈍化層211上並敷設防護層28a以包覆該導電凸塊28，又該半導體晶片21以該防護層28a利用該定位點K對位而結合於該承載板20之離形膜200上。

　　如第2C圖所示，於該半導體晶片21之非作用面21b上藉由導熱膠220結合金屬片22，該金屬片22具有位於該半導體晶片21之非作用面21b周圍之穿孔22a，且該金屬片22係為銅片、合金、或鋁片，以利於該半導體晶片21散熱。

　　當記憶體之頻寬越高，其晶片之發熱亦增大，故散熱功能係為封裝製程中之重要設計；而本發明藉由該金屬片22，可有效將該半導體晶片21之熱迅速散至環境中。

　　如第2D圖所示，將封裝膠體23經該穿孔22a而填入該離形膜200與該金屬片22之間，以包覆該半導體晶片21與該防護層28a。

　　如第2E圖所示，藉由該離形膜200以移除該承載板20，而外露出該防護層28a。

　　如第2F圖所示，於該封裝膠體23與防護層28a上形成線路擴散層24，以電性連接該導電凸塊28。

　　於本實施例中，所述之線路擴散層24係具有一絕緣層240、設於該絕緣層240上之線路層241、及穿設該防護層28a與絕緣層240且電性連接該導電凸塊28與線路層241之導電盲孔242，該線路層241具有電性接觸墊243。

　　如第2F’圖所示，於另一實施例中，該線路擴散層24a亦可為增層結構態樣，其具有至少一絕緣層240a、設於該絕緣層240a上之線路層241a、及設於該絕緣層240a中且電性連接該線路層241a之導電盲孔242a，該最外層之線路層241a具有電性接觸墊243a。其中，最下層之導電盲孔242a穿設該防護層28a，以電性連接該導電凸塊28。

　　接著，於該線路擴散層24上形成如防焊層（solder mask）之絕緣保護層25，且於該絕緣保護層25上形成複數開孔250，以令該些電性接觸墊243對應外露各該開孔250，俾完成製作該封裝結構2。

　　如第2G圖所示，於後續可進行切單製程，以取得單一封裝結構2。再者，可於切單製程之前或之後，於該些電性接觸墊243之外露表面上形成如焊錫之焊球26。

　　又，如第2G（a）至2G（c）圖所示，當提供該半導體晶片21時，該電極墊210上已具有導電凸塊28,28',28"，故該電極墊210可藉由該導電凸塊28,28',28"以電性連接該導電盲孔242。於本實施例中，如第2G（a）圖所示，該導電凸塊28可由鎳層280、鈀層281、及銅層282所組成。或如第2G（b）圖所示，該導電凸塊28'可為例如由打線機所形成之焊點的金凸塊。亦或，如第2G（c）圖所示，該導電凸塊28"可為銅柱。

　　本發明封裝結構2之製法，係結合扇出（fan-out）與增層技術，將記憶體藉由嵌埋方式進行封裝，使該線路擴散層24電性連接該半導體晶片21，而不需使用習知技術之金線作電性傳導路徑，故本發明不僅可降低該封裝結構2之整體結構高度，且因該導電盲孔242之傳導路徑遠短於習知技術之金線，而可提升電性功效，例如：電感與電容之品質，以利於記憶體之頻寬增加。

　　再者，本發明之封裝結構2係為無核心板（coreless）結構，即無需使用習知技術之封裝基板，故可降低整體結構高度。

　　另外，本發明之製法中，因不需進行打線方式，故可減少金材之使用，因而可降低製作成本。

　　請參閱第3A至3D圖，係為本發明封裝結構的製法之另一實施例之剖視示意圖。

　　如第3A圖所示，係接續第2B圖之製程，於該承載板20之離形膜200上形成複數擋塊27，且該些擋塊27係屬非導體材質。

　　如第3B圖所示，於該半導體晶片21上結合該金屬片22，再將該封裝膠體23經該穿孔22a而填入該離形膜200與該金屬片22之間，以包覆該半導體晶片21、防護層28a與該些擋塊27。

　　如第3C圖所示，藉由該離形膜200以移除該承載板20，而外露出該些擋塊27之表面27a與防護層28a。

　　如第3D圖所示，於該封裝膠體23、擋塊27之外露表面27a與防護層28a上形成線路擴散層24，以電性連接該導電凸塊28，再形成絕緣保護層25。接著，進行切單製程，以外露出該些擋塊27之側面27b。

　　本發明復提供一種封裝結構2，係包括：具有相對之作用面21a與非作用面21b之半導體晶片21、結合該半導體晶片21之非作用面21b之金屬片22、設於該金屬片22上且包覆該半導體晶片21之封裝膠體23、以及設於該封裝膠體23上之線路擴散層24。

　　所述之半導體晶片21之作用面21a上具有電極墊210，且該電極墊210上具有導電凸塊28，而該作用面21a上並敷設防護層28a以包覆該導電凸塊28。

　　所述之金屬片22係為銅片、合金、或鋁片，且具有位於該半導體晶片21之非作用面21b周圍之穿孔22a，並可藉由導熱膠220以結合該非作用面21b。

　　所述之封裝膠體23復設於該穿孔22a中，並外露出該防護層28a。

　　所述之線路擴散層24復設於該防護層28a上，且具有穿設該防護層28a之導電盲孔242，以電性連接該導電凸塊28。再者，該線路擴散層24復具有至少一絕緣層240、及設於該絕緣層240上之線路層241，且該導電盲孔242復穿設該絕緣層240並電性連接該線路層241。又該線路擴散層24上具有絕緣保護層25，該絕緣保護層25具有複數開孔250，以令該線路層241之部分表面對應外露各該開孔250，俾供作為電性接觸墊243。

　　所述之封裝結構2復包括於該些電性接觸墊243之外露表面上形成焊球26。

　　所述之封裝結構2復包括屬非導體材質之擋塊27，係嵌埋於該封裝膠體23中，令該線路擴散層24復設於該擋塊27之表面27a上，且露出該擋塊27之側面27b。

　　請參閱第4圖，本發明亦可提供一種封裝堆疊式裝置（Package on Package, POP），係可將利用上述製法所形成之兩個封裝結構，藉由焊球36相互疊加，以形成包括第一封裝結構2'及第二封裝結構3之封裝堆疊式裝置。

　　於本實施例中，該第一封裝結構2'與該第二封裝結構3大致相同，差異僅在於該第一封裝結構2'之半導體晶片21'係為記憶體，而該第二封裝結構3之半導體晶片31係為控制型晶片。於其他實施例中，該第二封裝結構係可與該第一封裝結構完全相同。

　　所述之第一封裝結構2'係包含：具有相對之作用面21a'與非作用面21b'之半導體晶片21'、結合至該非作用面21b'上之金屬片22'、設於該金屬片22'上且包覆該半導體晶片21'之封裝膠體23'、以及設於該封裝膠體23'上之線路擴散層24'。

　　其中，該半導體晶片21'之作用面21a'上具有電極墊210'，且該電極墊210'上具有導電凸塊28'，而該作用面21a'上並敷設防護層28a'以包覆該導電凸塊28'。該金屬片22'係具有位於該非作用面21b'周圍之穿孔22a'，並可藉由導熱膠220'以結合該非作用面21b'。該封裝膠體23'復設於該穿孔22a'中，並外露出該防護層28a'。該線路擴散層24'復設於該防護層28a'上，且具有一絕緣層240'、設於該絕緣層240'上之線路層241'、及穿設該防護層28a'與絕緣層240'且電性連接該線路層241'與導電凸塊28'之導電盲孔242'。又該線路擴散層24'上具有絕緣保護層25'，且該絕緣保護層25'外露該線路擴散層24'之電性接觸墊243'。

　　所述之第二封裝結構3係包含：具有相對之作用面31a與非作用面31b之半導體晶片31、結合至該非作用面31b上之金屬片32、設於該金屬片32上且包覆該半導體晶片31之封裝膠體33、以及設於該封裝膠體33上之線路擴散層34。

　　其中，該半導體晶片31之作用面31a上具有電極墊310，且該電極墊310上具有導電凸塊38，而該作用面31a上並敷設防護層38a以包覆該導電凸塊38，又該半導體晶片31為類比晶片，例如：控制型晶片、電源管理晶片、或防止靜電放電(ElectroStatic Discharge, ESD)之保護晶片。該金屬片32係具有位於該非作用面31b周圍之穿孔32a，並可藉由導熱膠320以結合該非作用面31b。該封裝膠體33復設於該穿孔32a中，並外露出該防護層38a。該線路擴散層34復設於該防護層38a上，以電性連接該導電凸塊38。又該線路擴散層34上具有絕緣保護層35，且該絕緣保護層35外露該線路擴散層34之電性接觸墊343，以藉由焊球36電性連接該第一封裝結構2'之部分電性接觸墊243'。

　　另外，該第一封裝結構2'之另一部分電性接觸墊243'亦結合焊球26'，以接置如電路板（圖未示）之其他元件上。

　　本發明之封裝堆疊式裝置，藉由嵌埋方式進行封裝，可製作出符合電性規格但尺寸薄化之封裝結構，使該第二封裝結構3之體積不僅可小於該第一封裝結構2'之體積，且該第二封裝結構3之高度亦小於該用以接置電路板之焊球26'之高度，使封裝堆疊式裝置之整體高度僅為0.4~0.6mm（小於習知技術之封裝結構高度0.8~1.2mm），故相較於習知技術，本發明之封裝堆疊式裝置不僅可增加產品功能，且可達到薄化之目的。

　　綜上所述，本發明封裝結構及其製法，係藉由嵌埋半導體晶片及該線路擴散層電性連接該半導體晶片，以降低該封裝結構之整體結構高度，而達到薄化之目的，且提升電性功效。

　　再者，亦使本發明之封裝堆疊式裝置之整體高度下降，且可達到輕、薄、短、小之目的。

　　又，本發明之製法中，因不需進行打線方式，故可降低材料成本。

　　上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

1,2．．．封裝結構

10．．．封裝基板

10a．．．上表面

10b．．．下表面

100．．．開口

101．．．打線墊

102．．．植球墊

11,21,21’,31．．．半導體晶片

11a,21a,21a’,31a．．．作用面

11b,21b,21b’,31b．．．非作用面

110,210,210’,310．．．電極墊

12．．．金線

13,23,23’,33．．．封裝膠體

14．．．保護材

16,26,26’,36．．．焊球

2’．．．第一封裝結構

20．．．承載板

200．．．離形膜

211．．．鈍化層

22,22’,32．．．金屬片

22a,22a’,32a’．．穿孔

220,220’,320．．．導熱膠

24,24a,24’,34．．．線路擴散層

240,240a,240’．．．絕緣層

241,241a,241’．．．線路層

242,242a,242’．．．導電盲孔

243,243a,243’,343．．．電性接觸墊

25,25’,35．．．絕緣保護層

250．．．開孔

27．．．擋塊

27a．．．表面

27b．．．側面

28,28’,28”,38．．．導電凸塊

28a,28a’,38a．．．防護層

280．．．鎳層

281．．．鈀層

282．．．銅層

3．．．第二封裝結構

K．．．定位點

　　第1圖係為習知記憶體封裝結構之剖視示意圖；

　　第2A至2G圖係為本發明封裝結構的製法之剖視示意圖；其中，第2F’圖係為第2F圖之另一實施例，第2G（a）至2G（c）圖係為第2G圖之局部放大圖之不同實施態樣；

　　第3A至3D圖係為本發明封裝結構的製法之另一實施例之剖視示意圖；以及

　　第4圖係為本發明封裝堆疊式裝置之剖視示意圖。

2．．．封裝結構

21．．．半導體晶片

21a．．．作用面

21b．．．非作用面

210．．．電極墊

22．．．金屬片

22a．．．穿孔

220．．．導熱膠

23．．．封裝膠體

24．．．線路擴散層

242．．．導電盲孔

25．．．絕緣保護層

26．．．焊球

28．．．導電凸塊

28a．．．防護層

Claims

一種封裝結構，係包括：金屬片，係具有穿孔；半導體晶片，係具有相對之作用面與非作用面，該作用面上具有電極墊，且該電極墊上具有導電凸塊，而該作用面上並敷設防護層以包覆該導電凸塊，又該半導體晶片以該非作用面結合至該金屬片上，使該穿孔位於該半導體晶片之非作用面周圍；封裝膠體，係設於該金屬片上與該穿孔中，且包覆該半導體晶片，並外露出該防護層；以及至少一線路擴散層，係設於該封裝膠體與該防護層上，且具有穿設該防護層之導電盲孔，以電性連接該導電凸塊。
如申請專利範圍第1項所述之封裝結構，其中，該金屬片藉由導熱膠，以結合該半導體晶片之非作用面。
如申請專利範圍第1項所述之封裝結構，其中，該線路擴散層係為增層結構態樣，其具有至少一絕緣層、及設於該絕緣層上之線路層，且該導電盲孔復穿設該絕緣層並電性連接該線路層。
如申請專利範圍第1項所述之封裝結構，其中，該線路擴散層上具有絕緣保護層，該絕緣保護層具有複數開孔，以令該線路擴散層之部分表面對應外露各該開孔，俾供作為電性接觸墊。
如申請專利範圍第1項所述之封裝結構，復包括擋塊，係屬非導體材質且嵌埋於該封裝膠體中，令該線路擴散層復設於該擋塊之表面上，且露出該擋塊之側面。
一種封裝結構之製法，係包括：提供一承載板；提供一半導體晶片，該半導體晶片具有相對之作用面與非作用面，該作用面上具有電極墊，且該電極墊上具有導電凸塊，而該作用面上並敷設防護層以包覆該導電凸塊，又該半導體晶片以該防護層結合於該承載板上；於該半導體晶片之非作用面上結合金屬片，該金屬片具有位於該半導體晶片之非作用面周圍之穿孔；將封裝膠體經該穿孔而填入該承載板與該金屬片之間，以包覆該半導體晶片；移除該承載板，以外露出該防護層；以及於該封裝膠體與防護層上形成線路擴散層，該線路擴散層具有穿設該防護層之導電盲孔，以電性連接該導電凸塊。
如申請專利範圍第6項所述之封裝結構之製法，其中，該承載板具有離形膜，以結合該防護層，且藉由該離形膜，以利於移除該承載板。
如申請專利範圍第6項所述之封裝結構之製法，其中，該金屬片藉由導熱膠，以結合於該半導體晶片之非作用面上。
如申請專利範圍第6項所述之封裝結構之製法，其中，該線路擴散層係為增層結構態樣，其具有至少一絕緣層、及設於該絕緣層上之線路層，且該導電盲孔復穿設該絕緣層並電性連接該線路層。
如申請專利範圍第6項所述之封裝結構之製法，其中，該線路擴散層上具有絕緣保護層，該絕緣保護層具有複數開孔，以令該線路擴散層之部分表面對應外露各該開孔，俾供作為電性接觸墊。
如申請專利範圍第6項所述之封裝結構之製法，復包括於結合該金屬片之前，於該承載板上形成複數擋塊，其屬非導體材質。
如申請專利範圍第11項所述之封裝結構之製法，其中，該封裝膠體復包覆該些擋塊，且於移除該承載板之後亦外露出該些擋塊之表面。
如申請專利範圍第12項所述之封裝結構之製法，其中，該線路擴散層復形成於該擋塊之外露表面上。
一種封裝堆疊式裝置，係包括：第一封裝結構，係包含：金屬片，係具有穿孔；半導體晶片，係具有相對之作用面與非作用面，該作用面上具有電極墊，且該電極墊上具有導電凸塊，而該作用面上並敷設防護層以包覆該導電凸塊，又該半導體晶片以該非作用面結合至該金屬片上，使該穿孔位於該半導體晶片之非作用面周圍；封裝膠體，係設於該金屬片上與該穿孔中，且包覆該半導體晶片，並外露出該防護層；及至少一線路擴散層，係設於該封裝膠體與該防護層上，且具有穿設該防護層之導電盲孔，以電性連接該導電凸塊，且該線路擴散層具有電性接觸墊；以及第二封裝結構，係設於該第一封裝結構之線路擴散層上，且藉由焊球電性連接該電性接觸墊。
如申請專利範圍第14項所述之封裝堆疊式裝置，其中，該金屬片藉由導熱膠，以結合該半導體晶片之非作用面。
如申請專利範圍第14項所述之封裝堆疊式裝置，其中，該線路擴散層係為增層結構態樣，其具有至少一絕緣層、及設於該絕緣層上之線路層，且該導電盲孔復穿設該絕緣層並電性連接該線路層。
如申請專利範圍第14項所述之封裝堆疊式裝置，其中，該線路擴散層上具有絕緣保護層，該絕緣保護層具有複數開孔，以令該些電性接觸墊對應外露各該開孔而結合該些焊球。
如申請專利範圍第14項所述之封裝堆疊式裝置，復包括擋塊，係屬非導體材質且嵌埋於該封裝膠體中，令該線路擴散層復設於該擋塊之表面上，且露出該擋塊之側面。
如申請專利範圍第14至18項中之任一項所述之封裝堆疊式裝置，其中，該第二封裝結構係與該第一封裝結構相同。
如申請專利範圍第14項所述之封裝堆疊式裝置，其中，該第一封裝結構之半導體晶片係為記憶體晶片，該第二封裝結構之半導體晶片係為類比晶片。