JP2011091087A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】半導体装置とその製造方法において、半導体装置の歩留まりを向上させること。
【解決手段】第１の半導体素子２０と、第１の半導体素子２０の表面に設けられた複数の第１の電極２１と、第１の半導体素子２０に対向して設けられた第２の半導体素子４０と、第２の半導体素子４０の表面に設けられると共に、第１の電極２１の各々に対向する複数の第２の電極４１と、第１の電極２１と第２の電極４１の各々に接続媒体２７を介して接合された複数の導体ポスト２６と、導体ポスト２６の側面を覆う管状の絶縁層３１とを有し、隣接する導体ポスト２６において、該導体ポスト２６と接続媒体２７との接合の高さがH1、H2が相互に異なる半導体装置による。
【選択図】図７

Description

本発明は、半導体装置とその製造方法に関する。

LSI等の半導体素子の実装形態には様々なものがあるが、なかでもフリップチップ接続は多端子化に有利であるため、多くの半導体パッケージにおいて利用されている。例えば、二つの半導体素子を重ねてそれらを一つの回路基板上に実装するCOC(Chip on Chip)型の半導体パッケージにおいては、上下の半導体素子同士がフリップチップ接続によって接続される。

そのようなフリップチップ接続の一形態として、導体ポストを介して上下の半導体素子を接続するものがある。

以下に、この技術について説明する。

図１（ａ）、（ｂ）は、従来例に係る半導体装置の製造途中の断面図である。

まず、図１（ａ）に示すように、第１の半導体素子１と第２の半導体素子８を用意し、フリップチップボンダ１０でそれらの位置合わせを行う。

このうち、第１の半導体素子１の回路形成面には第１の電極２が設けられる。一方、第２の半導体素子８の回路形成面には、第１の電極２に対応する位置に第２の電極７が設けられる。その第２の電極７の上には銅よりなる導体ポスト６が形成されており、更に導体ポスト６の上面にははんだバンプ４が接合される。

次いで、図１（ｂ）に示すように、フリップチップボンダ１０で第１の半導体素子１を把持しながら、第１の半導体素子１に向けて第２の半導体素子８を下ろし、第１の電極２にはんだバンプ４が当接した状態で当該はんだバンプ４をリフローする。

これにより、第１の電極２にはんだバンプ４が接合し、第１の半導体素子１と第２の半導体素子８とがフリップチップ接続されることになる。

このように導体ポスト６を利用して各半導体素子１、８を接合する形態では、導体ポスト６の上面６ａがはんだバンプ４に広く接触するので、導体ポスト６から供給された電流の電流密度がはんだバンプ４において高くなるのを抑制できる。そのため、各電極２、７の微細化が進んでも、電流の流れと共にはんだバンプ４の構成原子が移動するエレクトロマイグレーションを抑制できるようになる。

但し、このような実装形態では、図１（ｂ）の工程においてフリップチップボンダ１０の高さの制御が雑だと、第１の半導体素子１に第２の半導体素子８を過剰な力で押し付けてしまい、リフローによって軟化したはんだバンプ４が横方向にはみ出してしまう。こうなると、同図の点線円Aに示すように、隣接するはんだバンプ４同士が電気的にショートしてしまい、半導体装置の歩留まりが低下してしまう。

その一方、はんだバンプ４のはみ出しを防止すべく、フリップチップボンダ１０の押圧力を弱くしたのでは、はんだバンプ４が第１の電極２に当接しなくなり、各半導体素子１、８の間で接続不良が発生してしまう。

このような不都合を回避するため、本工程においては、フリップチップボンダ１０の高さを極めて高精度に制御する必要がある。

しかしながら、フリップチップボンダ１０がはんだバンプ４から受ける反発力は、はんだバンプ４の溶融前後で大きくことなり、溶融時には、はんだバンプ４の軟化によって反発力が激減する。このように反発力が急激に変化するので、フリップチップボンダ１０の高さを高精度に制御するのは極めて困難である。

しかも、フリップチップボンダ１０の高さを制御する際には、フリップチップボンダ１１０と各半導体素子１、８の各々の熱膨張や、半導体素子１、８の反りなども考慮しなければならず、これによってもフリップチップボンダ１０の高精度な制御が困難となる。

一方、はんだバンプ４のはみ出しを防止するために、はんだバンプ４の体積を小さくすることも考えられるが、これでははんだバンプ４と第１の電極２との間に形成されるはんだと銅との合金層が薄くなってしまう。その合金層は、はんだバンプ４と第１の電極２との接続強度の向上させる役割を担うので、合金層の薄厚化によって半導体素子１、８同士の接続信頼性が低下してしまう。

しかも、図２に示すように、半導体素子１、８が位置ずれすると、はんだバンプ４が予定しているのとは隣の第１の電極２に当該はんだバンプ４が接する危険性が生じ、半導体装置の歩留まりを更に低下させることになる。

特開２００４−１７２２９２号公報 特開平５−３４３４０７号公報 特開平１１−５４５６５号公報

半導体装置とその製造方法において、半導体装置の歩留まりを向上させることを目的とする。

以下の開示の一観点によれば、下地と、前記下地の表面に設けられた複数の第１の電極と、前記下地に対向して設けられた半導体素子と、前記半導体素子の表面に設けられると共に、前記複数の第１の電極の各々に対向する複数の第２の電極と、前記第１の電極と前記第２の電極の各々に接続媒体を介して接合された複数の導体ポストと、前記導体ポストの側面を覆う管状の絶縁層とを有し、隣接する前記導体ポストにおいて、該導体ポストと前記接続媒体との接合部の高さが相互に異なる半導体装置が提供される。

また、その開示の他の観点によれば、下地の表面に形成された複数の第１の電極に、一つおきに複数の導体ポストの一部を形成する工程と、前記下地に対向する半導体素子の表面の複数の第２の電極に、一つおきに前記複数の導体ポストの残りを形成する工程と、前記複数の導体ポストの各々の上面に接続媒体を接合する工程と、前記複数の導体ポストの各々の側面を覆う管状の絶縁層を形成する工程と、前記接続媒体を加熱して溶融することにより、前記第１の電極の上に接合された前記導体ポストと前記第２の電極とを前記接続媒体を介して接続すると共に、前記第２の電極の上に接合された前記導体ポストと前記第１の電極とを前記接続媒体を介して接続する工程とを有する半導体装置の製造方法が提供される。

以下の開示によれば、隣接する導体ポストにおいて、接続媒体と導体ポストとの接合部の高さが相互に異なるので、隣接する接続媒体同士の間隔を広めることができ、これらの接続媒体同士が電気的にショートする危険性を低減できる。

しかも、導体ポストの側面に絶縁層を形成するので、接続媒体が隣の導体ポストに接触するのを絶縁層で防止することができる。これにより、隣接する導体ポスト同士がショートするのを更に効果的に抑制することができ、半導体装置の歩留まり向上に寄与することが可能となる。

図１（ａ）、（ｂ）は、従来例に係る半導体装置の製造途中の断面図である。 図２は、従来例に係る半導体装置において、第１の半導体素子と第２の半導体素子とが位置ずれをしたときの断面図である。 図３（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図４（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図５（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図７は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図８（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図１０（ａ）、（ｂ）は、第１実施形態の導体ポストの途中の高さにおける絶縁層の断面平面図である。 図１１（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１２は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１３（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１４（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１５は、第３実施形態に係る半導体装置の製造途中の断面図（その３）である。

以下に、各実施形態について添付図面を参照しながら詳細に説明する。

（第１実施形態）
図３〜図９は、第１実施形態に係る半導体装置の製造途中の断面図である。

この半導体装置は、いわゆるCOC(Chip on Chip)型の半導体パッケージであって、以下のように作製される。

まず、図３（ａ）に示すように、COC型の半導体パッケージの下段の半導体素子として供せられる第１の半導体素子２０が集積形成されたウエハを用意する。そのウエハの直径は特に限定されないが、本実施形態では６インチのウエハを用意する。

また、この第１の半導体素子２０の回路形成面には、銅膜等をパターニングしてなる複数の第１の電極２１が形成される。第１の電極２１の配列ピッチは特に限定されないが、本実施形態では５０μmのピッチで各電極２１を配置すると共に、各々の電極２１の平面形状を直径が約３０μmの円形とする。

そして、第１の半導体素子２０の回路形成面の全面に厚さが０．１μmのクロム層と厚さが０．５μmの銅層とをこの順にスパッタ法で形成し、これらの層をシード層２２とする。

次いで、図３（ｂ）に示すように、スピンコート法により第１の半導体素子２０の回路形成面の全面にフォトレジストを塗布し、それをフォトマスクを用いて露光した後、現像し、第１の電極２１の上方に窓２３ａを備えたレジストパターン２３を形成する。

図３（ｂ）に示されるように、その窓２３ａは、複数の第１の電極２１の一つおきに形成される。

次いで、図３（ｃ）に示すように、シード層２２から給電を行いながら、窓２３ａ内に露出しているシード層２２の上に電解銅めっき膜を約３５μmの厚さに成長させ、その電解銅めっき膜を導体ポスト２６とする。

更に、図４（ａ）に示すように、シード層２２を給電層にして、導体ポスト２６の上面２６ａに接続媒体２７としてSnAgはんだ層を約１２μmの厚さに電解めっきにより形成する。

このようにレジストパターン２３の上面２３ａを超える高さに接続媒体２７を電解めっきで形成すると、導体ポスト２６の上面２６ａからはみ出た庇部分２７ａが自然に接続媒体２７に形成される。

この後に、レジストパターン２３は除去される。

続いて、図４（ｂ）に示すように、第１の半導体素子２０の上にスピンコート法により感光性樹脂の塗膜３０を形成し、その塗膜３０で接続媒体２７を覆う。

本工程で使用し得る感光性樹脂としては、例えば、ポジ型感光性ポリイミドがある。また、塗膜３０の形成後に、塗膜３０中の溶媒成分を蒸散させるためのプリベークを行うのが好ましい。

次に、図４（ｃ）に示すように、塗膜３０に対して全面露光を行う。

このとき、接続媒体２７の庇部分２７ａの下方では、庇部分２７ａによって露光光が遮られるため塗膜３０は感光せず、塗膜３０に未露光部分３０ａが形成される。

その後、図５（ａ）に示すように、塗膜３０を現像することにより、庇部分２７ａの下方の未露光部分３０ａを絶縁層３１として残しつつ、未露光部分３０ａ以外の塗膜３０を除去する。そして、絶縁層３１に対してベークを行い、絶縁層３１を硬化させる。

そして、ドライエッチング又はウエットエッチングにより不要なシード層２２を除去する。なお、エッチングされずに残存するシード層２２は第１の電極２１の一部として供せられる。

図１０（ａ）は、導体ポスト２６の途中の高さにおける絶縁層３１の断面平面図である。

これに示されるように、絶縁層３１は、導体ポスト２６の側面を覆う概略円形の管状である。

なお、絶縁層３１の形状はこれに限定されない。例えば、図１０（ｂ）の断面平面図に示すように、導体ポスト２６の断面を矩形にしたときは、絶縁層３１は導体ポスト２６の側面を覆う概略矩形の管状にし得る。

このように、本明細書における「管状」という語は、内部が空洞のものを広く指すものであって、円形の断面形状を有するもののみを指す語ではない。

次に、図５（ｂ）に示すように、接続媒体２７をリフローすることによりその外形を半球状にする。この後は、ウエハレベルにある第１の半導体素子２０をダイシングにより個片化する。個片化後の第１の半導体素子２０の外形サイズは特に限定されない。本実施形態では、一辺の長さが１０mmの正方形になるように第１の半導体素子２０を個片化する。

以上により、第１の半導体素子２０に対する基本工程を終える。

その第１の半導体素子２０においては、図５（ｂ）のように、複数の第１の電極２１のうちの一部が間引かれ、残りの該第１の電極２１の各々の上にのみ複数の導体ポスト２６が形成される。

続いて、図６（ａ）に示すように、第２の半導体素子４０を新たに用意し、フリップチップボンダ４５でその第２の半導体素子４０を把持しながら、第１の半導体素子２０に対向するように第２の半導体素子４０を配する。

この第２の半導体素子４０は、COC型の半導体パッケージの上段の半導体素子として供せられるものであって、その回路形成面には銅膜等をパターニングしてなる複数の第２の電極パッド４１が形成される。第２の電極パッド４１は、第１の電極パッド２１と対向する位置に形成されており、第２の電極パッド４１の大きさと配列ピッチは第１の電極パッド２１と同じである。

また、第２の半導体素子４０の外形サイズは特に限定されないが、本実施形態では短辺の長さが約５mmで長辺の長さが約７mmの矩形状の第２の半導体素子４０を用意する。

各半導体素子２０、４０は、後述のように複数の導体ポスト２６により互いに接続されるのであるが、これらの導体ポスト２６は一つおきに間引かれてその一部が第１の半導体素子２０側に設けられ、残りが第２の半導体素子４０側に設けられる。

第２の半導体素子４０側に導体ポスト２６を設ける方法は、既述の図３（ａ）〜図５（ｂ）で説明したのと同じなので、以下では省略する。

次いで、図６（ｂ）に示すように、フリップチップボンダ４５を利用し、第２の半導体素子４０を第１の半導体素子２０に向けて下ろし、第１の電極２１と第２の電極４１の各々を接続媒体２７に当接させる。

このとき、間引きにより選択された複数の導体ポスト２６の一部を第１の半導体素子２０側に設け、残りの導体ポスト２６を第２の半導体素子４０側に設けたので、隣接する導体ポスト２６同士が互いの動きを規制し合って横方向Bに動き難くなる。そのため、接続媒体２７と各電極２１、４１との位置ずれが発生するのを抑制でき、各半導体素子２０、４０の位置合わせの容易化を図ることができるようになる。

続いて、図７に示すように、フリップチップボンダ４５による押圧力を約１０kgfに維持しながら、接続媒体２７を約２５０℃に加熱して溶融する。

これにより、第１の電極２１と導体ポスト２６が接続媒体２７を介して接続されると共に、第２の電極４１と導体ポスト２６とが接続媒体２７を介して接続される。

以上により、第１の半導体素子２０と第２の半導体素子４０が互いに電気的且つ機械的に接続されたことになる。

ここで、本実施形態では、複数の導体ポスト２６を一つおきに間引いて第１の電極パッド２１上に形成し、間引かれなかった残りの導体ポスト２６については第２の電極パッド４１上に形成するようにした。

そのため、隣接する導体ポスト２６においては、下地２０の上面から測った導体ポスト２６と接続媒体２７とのはんだ接合部Jの高さH1、H2が相互に異なるようになるので、当該接合部Jが同一の高さにある場合と比較して、隣接する二つの接続媒体２７同士の間隔を十分に広げることができる。そのため、リフローによってこれらの接続媒体２７が横方向に広がったとしても、隣接する接続媒体２７同士が接続される危険性を低減できる。

しかも、各導体ポスト２６の側面を絶縁層３１で覆ったので、溶融した接続媒体２７が隣の導体ポスト２６に接触するのを絶縁層３１で防ぐことができ、隣接する導体ポスト２６同士が接続媒体２７によってショートする危険性を更に低減できる。

これらにより、本実施形態では、フリップチップボンダ４５の高さを高精度に制御しなくても、導体ポスト２６同士のショートに起因した半導体装置の歩留まりの低下を防止することができる。

更に、導体ポスト２６を一つおきに間引くことにより、各半導体素子２０、４０でのこれらの導体ポスト２６の間隔（ピッチ）がWのとき、各半導体素子２０、４０を接合した後では隣接する導体ポスト２６同士の間隔はW/2となる。これにより、各半導体素子２０、４０に緩やかなデザインルールで導体ポスト２６を設けても、各半導体素子２０、４０を接合後には各導体ポスト２６の狭ピッチ化を図ることも可能となる。

これ以降では、このように接続された各半導体素子２０、４０をパッケージ基板に実装する工程が行われる。

その実装に際しては、まず、図８（ａ）に示すように、各半導体素子２０、４０の間の隙間にアンダーフィル樹脂４６を充填し、各半導体素子２０、４０の接続信頼性を高める。

次いで、図８（ｂ）に示すように、第１の半導体素子２０の両主面のうち、第２の半導体素子４０が搭載されていない側の主面を接着層４８を介してパッケージ基板４７に接着する。そのパッケージ基板４７は、複数の配線層が積層された多層回路基板であってもよいし、単層の配線層のみを備えた回路基板であってもよい。

続いて、図８（ｃ）に示すように、パッケージ基板４７と第１の半導体素子２０の各々が備える各ボンディングパッド４９、５１を金線等のボンディングワイヤ５２により接続する。

その後、図９（ａ）に示すように、各半導体素子２０、４０とボンディングワイヤ５２とを封止樹脂５５により封止した後、図９（ｂ）のようにパッケージ基板４７が備える第３の電極５８上にはんだバンプ５７を接合する。

以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。

上記した本実施形態によれば、図６（ａ）に示したように、複数の導体ポスト２６を間引いてそれらを第１の半導体素子２０と第２の半導体素子４０に分けて形成した。

これにより、隣接する二つの接続媒体２７の間隔が導体ポスト２６の高さ方向に十分に広がり、リフロー時にこれらの接続媒体２７同士が接続され難くなる。

更に、その導体ポスト２６の側面に形成された絶縁層３１によって、リフローにより溶融した接続媒体２７が隣の導体ポスト２６に接触するのを防止でき、隣接する導体ポスト２６同士が電気的にショートする危険性を低減できる。

本願発明者が行った調査によると、図１（ａ）、（ｂ）の従来例では複数の導体ポスト６のうちの約１０％にショートが発生したが、本実施形態において樹脂層３１を形成しない場合においては複数の導体ポスト２６のうちの約４％のみにショートが発生した。

一方、本実施形態のように樹脂層３１を形成すると、ショートが発生した導体ポスト２６はなかった。

このことから、絶縁層３１を形成することが導体ポスト２６同士のショート防止に有効であることが確かめられた。

（第２実施形態）
第１実施形態では、図４（ｂ）〜図５（ａ）を参照して説明したように、感光性樹脂の塗膜３０から樹脂層３１を形成した。

本実施形態では樹脂層３１の別の形成方法について説明する。

図１１〜図１２は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図１１〜図１２において第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。

この半導体装置を製造するには、まず、第１実施形態の図３（ａ）〜４（ａ）の工程を行った後、図１１（ａ）に示すように、ドライエッチング又はウエットエッチングにより不要なシード層２２を除去する。なお、エッチングされずに残存するシード層２２は第１の電極２１の一部として供せられる。

次いで、図１１（ｂ）に示すように、導体ポスト２６と第１の半導体素子２０とを覆う絶縁層３１として低温プラズマCVD法により酸化シリコン膜を約０．５μm〜１．５μm程度の厚さに形成する。

そして、図１１（ｃ）に示すように、SF₄ガス等のフッ素含有ガスをエッチングガスとして使用するドライエッチングにより不要な絶縁層３１を異方的にエッチングし、導体ポスト２６の側面のみに絶縁層３１を残すようにする。

なお、アルゴンガスを使用するスパッタエッチングにより本工程を行うようにしてもよい。

そして、図１２に示すように、接続媒体２７をリフローすることによりその外形を半球状にする。

この後は、第１実施形態で説明した図６（ａ）〜図９（ｂ）の工程を行い、COC型の半導体パッケージである半導体装置の基本構造を完成させる。

以上説明したように、本実施形態においても導体ポスト２６の側面に絶縁層３１を形成するので、第１実施形態と同様の理由により、リフローで溶融した接続媒体２７によって隣接する導体ポスト２６同士が電気的にショートするのを防止できる。

（第３実施形態）
第１実施形態では、半導体装置としてCOC型の半導体パッケージを製造した。

これに対し、本実施形態では、半導体装置としてFC-BGA(Flip Chip - Ball Grid Array)型の半導体パッケージを製造する。

図１３〜図１５は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明について省略する。

まず、図１３（ａ）に示すように、フリップチップボンダ４５で半導体素子７０を把持しながら、パッケージ基板６０に対向するようにその半導体素子７０を配する。

これらパッケージ基板６０と半導体素子７０の各々の表面には、銅膜等をパターニングしてなる第１の電極６１と第２の電極７１が設けられる。そして、各電極６１、７１は、それぞれ同一の形状かつ同一の配列ピッチでパッケージ基板６０と半導体素子７０の各々に設けられる。

また、各電極６１、７１上には、第１実施形態と同様のプロセスにより複数の導体ポスト２６が設けられ、該導体ポスト２６の側面には絶縁層３１が形成される。更に、導体ポスト２６の各々の上面には、SnAgはんだ層等の接続媒体２７が形成される。

次いで、図１３（ｂ）に示すように、各電極６１、７１に接続媒体２７が当接している状態で、接続媒体２７を約２５０℃の温度に加熱して溶融し、各電極６１、７１に接続媒体２７を接合させる。

なお、このときのフリップチップボンダ４５の押圧力は特に限定されないが、本実施形態ではその押圧力を約１０kgfとする。

以上により、パッケージ基板６０の上に半導体素子７０が電気的且つ機械的に接続されたことになる。

次に、図１４（ａ）に示すように、パッケージ基板６０と半導体素子７０の間の隙間にアンダーフィル樹脂７５を充填する。これにより、パッケージ基板６０と半導体素子７０との接続強度がアンダーフィル樹脂７５によって補強され、これらの接続信頼性が高められる。

次いで、図１４（ｂ）に示すように、半導体素子７０の上面とパッケージ基板６０の所定領域上に接着層７６を形成し、その接着層７６により半導体素子７０とパッケージ基板６０の各々に金属製のリッド７７を接着する。

そして、図１５に示すように、パッケージ基板６０が備える第３の電極７７上にはんだバンプ７８を接合し、本実施形態に係る半導体装置の基本構造を完成させる。

以上説明した本実施形態によれば、図１３（ａ）に示したように、複数の導体ポスト２６を一つおきに間引いてその一部をパッケージ基板７７側に設け、残りを半導体素子７０側に設けるようにした。

このため、第１実施形態で説明したように、隣接する導体ポスト２６間において接続媒体２７同士の間隔が広くなり、図１３（ｂ）のリフロー時に隣接した導体ポスト２６において溶融した接続媒体２７同士が接触する危険性が防止できる。

更に、その導体ポスト２６の側面に絶縁層３１を形成したので、リフローによって溶融した接続媒体２７が隣の導体ポスト２６に接触するのを防止でき、隣接する導体ポスト２６同士が電気的にショートする可能性を低減できる。

その結果、FC-BGAタイプの半導体パッケージにおいても、導体ポスト２６のショートを抑制して歩留まりを向上させることが可能となる。

１、２０…第１の半導体素子、２、２１、６１…第１の電極、４…はんだバンプ、６、２６…導体ポスト、６ａ…導体ポストの上面、７、４１、７１…第２の電極、８、４０…第２の半導体素子、１０、４５…フリップチップボンダ、２２…シード層、２３…レジストパターン、２３ａ…窓、２７…接続媒体、２７ａ…庇部分、３０…塗膜、３０ａ…未露光部分、３１…絶縁層、４６、７５…アンダーフィル樹脂、４７…パッケージ基板、４８…接着層、４９、５１…ボンディングパッド、５２…ボンディングワイヤ、５５…封止樹脂、５７…はんだバンプ、５８…第３の電極、６０…パッケージ基板、７０…半導体素子、７６…接着層、７７…第３の電極。

Claims (7)

1. 下地と、
   前記下地の表面に設けられた複数の第１の電極と、
   前記下地に対向して設けられた半導体素子と、
   前記半導体素子の表面に設けられると共に、前記複数の第１の電極の各々に対向する複数の第２の電極と、
   前記第１の電極と前記第２の電極の各々に接続媒体を介して接合された複数の導体ポストと、
   前記導体ポストの側面を覆う管状の絶縁層とを有し、
   隣接する前記導体ポストにおいて、該導体ポストと前記接続媒体との接合部の高さが相互に異なることを特徴とする半導体装置。
2. 前記複数の導体ポストを一つおきに前記第１の電極に接合し、残りの前記導体ポストを前記第２の電極に接合したことを特徴とする請求項１に記載の半導体装置。
3. 前記下地は、半導体素子又は回路基板であることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 下地の表面に形成された複数の第１の電極に、一つおきに複数の導体ポストの一部を形成する工程と、
   前記下地に対向する半導体素子の表面の複数の第２の電極に、一つおきに前記複数の導体ポストの残りを形成する工程と、
   前記複数の導体ポストの各々の上面に接続媒体を接合する工程と、
   前記複数の導体ポストの各々の側面を覆う管状の絶縁層を形成する工程と、
   前記接続媒体を加熱して溶融することにより、前記第１の電極の上に接合された前記導体ポストと前記第２の電極とを前記接続媒体を介して接続すると共に、前記第２の電極の上に接合された前記導体ポストと前記第１の電極とを前記接続媒体を介して接続する工程と、
   を有することを特徴とする半導体装置の製造方法。
5. 前記絶縁層を形成する工程は、前記導体ポストの上面からはみ出た庇部分を備えた前記接続媒体を前記導体ポストの上に形成する工程と、
   前記下地の上方に感光性樹脂の塗膜を形成する工程と、
   前記塗膜を全面露光する工程と、
   前記全面露光の後、前記塗膜を現像することにより、前記庇部分の下方で未露光となっている部分の前記塗膜を前記絶縁層として残しつつ、該部分以外の前記塗膜を除去する工程とを有することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記導体ポストを形成する工程は、前記第１の電極の上方に窓を備えたレジストパターンを前記下地の上方に形成し、電解めっきにより前記窓内に前記導体ポストを成長させることにより行われ、
   前記接続媒体を形成する工程は、前記導体ポストの上に、前記レジストパターンの上面を超える高さに電解めっきにより前記接続媒体を成長させることにより行われることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記絶縁層を形成する工程は、
   前記導体ポストと前記下地とを覆う前記絶縁層を形成する工程と、
   前記絶縁層を異方性エッチングによりエッチングして前記導体ポストの前記側面にのみ残す工程とを有することを特徴とする請求項４に記載の半導体装置の製造方法。

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