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TWI622923B - 整理指令處理方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

整理指令處理方法、記憶體控制電路單元與記憶體儲存裝置 Download PDF

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TWI622923B
TWI622923B TW105113792A TW105113792A TWI622923B TW I622923 B TWI622923 B TW I622923B TW 105113792 A TW105113792 A TW 105113792A TW 105113792 A TW105113792 A TW 105113792A TW I622923 B TWI622923 B TW I622923B
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葉志剛
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Abstract

一種用於記憶體儲存裝置的整理指令處理方法，此記憶體儲存裝置具有可複寫式非揮發性記憶體模組，可複寫式非揮發性記憶體模組包括多個實體程式化單元。本方法包括：從主機系統中接收指令；當以第一模式在此可複寫式非揮發性記憶體模組上執行對應此指令的操作時，啟動整理操作以根據整理表中關於整理指令的記錄執行對應此整理指令的操作；以及當以第二模式在可複寫式非揮發性記憶體模組上執行對應此指令的操作時，停止啟動上述整理操作。

Description

整理指令處理方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於一種整理指令處理方法，且特別是有關於一種用於可複寫式非揮發性記憶體模組的整理指令處理方法及使用此方法的記憶體控制電路單元與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
快閃記憶體模組具有多個實體抹除單元且每一實體抹除單元具有多個實體程式化單元(physical page)，其中在實體抹除單元中寫入資料時必須依據實體程式化單元的順序寫入資料。此外，已被寫入資料之實體程式化單元並需先被抹除後才能再次用於寫入資料。特別是，實體抹除單元為抹除之最小單位，並且實體程式化單元為程式化(亦稱寫入)的最小單元。因此，在快閃記憶體模組的管理中，實體抹除單元會被區分為資料區與閒置區。
資料區的實體抹除單元是用以儲存主機系統所儲存之資料。具體來說，記憶體儲存裝置中的記憶體控制電路單元會將主機系統所存取的邏輯位址轉換為邏輯區塊的邏輯位址並且將邏輯區塊的邏輯位址映射至資料區的實體抹除單元的實體程式化單元。也就是說，快閃記憶體模組的管理上資料區的實體抹除單元是被視為已被使用之實體抹除單元(例如，已儲存主機系統所寫入的資料)。例如，記憶體控制電路單元會使用邏輯-實體位址映射表來記載邏輯區塊與資料區的實體抹除單元的映射關係，其中邏輯區塊中的邏輯位址是對應所映射之實體抹除單元的實體程式化單元。
閒置區的實體抹除單元是用以輪替資料區中的實體抹除單元。具體來說，如上所述，已寫入資料的實體抹除單元必須被抹除後才可再次用於寫入資料，因此，閒置區的實體抹除單元是被設計用於寫入資料以替換映射邏輯區塊的實體抹除單元。基此，在閒置區中的實體抹除單元為空或可使用的實體抹除單元，即無記錄資料或標記為已沒用的無效資料。也就是說，資料區與閒置區的實體抹除單元的實體程式化單元是以輪替方式來映射邏輯區塊的邏輯位址，以儲存主機系統所寫入的資料。
在目前的快閃記憶體儲存技術中，當主機系統刪除邏輯位址上的資料時，其會下達整理指令以通知記憶體控制電路單元哪些邏輯位址上的資料已被刪除，由此在執行垃圾蒐集(garbage collection)操作(亦稱為有效資料合併操作)時，記憶體控制電路單元可避免搬移已被刪除的資料，而提升快閃儲存裝置的效能且延長快閃記憶體的壽命。然而，執行對應整理指令之操作的所需時間可能會造成系統逾時(time out)，因此，如何有效地處理整理指令，是此領域技術人所致力的目標。
本發明提供一種整理指令處理方法、記憶體控制電路單元與記憶體儲存裝置，其能夠有效率地執行對應整理指令的操作。
本發明的一範例實施例提出一種用於記憶體儲存裝置的整理指令處理方法，此記憶體儲存裝置具有可複寫式非揮發性記憶體模組，可複寫式非揮發性記憶體模組包括多個實體程式化單元。本整理指令處理方法包括：從主機系統中接收指令；當以第一模式在此可複寫式非揮發性記憶體模組上執行對應此指令的至少一操作時，啟動整理操作以根據整理表中關於至少一整理指令的記錄執行對應此至少一整理指令的至少一操作；以及當以第二模式在可複寫式非揮發性記憶體模組上執行對應此指令的至少一操作時，停止啟動上述整理操作。
在本發明的一範例實施例中，上述的整理指令處理方法更包括：從主機系統中接收上述整理指令；以及在整理表中記錄關於此整理指令的記錄並傳送確認訊息給主機系統以回應此整理指令。
在本發明的一範例實施例中，上述的整理指令處理方法更包括：當對應此指令的操作包括垃圾蒐集操作時，判斷對應此指令的操作是以上述第一模式在可複寫式非揮發性記憶體模組上被執行，並且當對應此指令的操作不包括垃圾蒐集操作時，判斷對應此指令的操作是以第二模式在可複寫式非揮發性記憶體模組上被執行。
在本發明的一範例實施例中，上述的整理指令處理方法更包括：當對應此指令的操作包括映射表交換操作時，判斷對應此指令的操作是以上述第一模式在可複寫式非揮發性記憶體模組上被執行，並且當對應此指令的操作不包括映射表交換時，判斷對應此指令的操作是以第二模式在可複寫式非揮發性記憶體模組上被執行。
在本發明的一範例實施例中，上述整理指令包括一第一整理指令，此第一整理指令指示第一邏輯位址上的資料已被刪除，在邏輯-實體映射表中此第一邏輯位址映射上述實體程式化單元之中的第一實體程式化單元。並且。上述啟動整理操作以根據整理表中關於整理指令的記錄執行對應整理指令的操作的步驟包括：在邏輯-實體映射表中將對應第一整理指令所指示的第一邏輯位址的映射更改為空值；以及在整理表中刪除關於第一整理指令的資訊。
在本發明的一範例實施例中，上述啟動整理操作以根據整理表中關於整理指令的記錄執行對應整理指令的操作的步驟更包括：更新第一實體程式化單元所屬的實體抹除單元的有效資料計數。
在本發明的一範例實施例中，上述整理指令處理方法更包括：判斷是否在預先定義時間內未從主機系統中接收到指令；以及倘若在此預先定義時間內未從主機系統中接收到指令時，啟動整理操作以根據整理表中關於整理指令的記錄執行對應整理指令的操作。
在本發明的一範例實施例中，上述以第一模式在可複寫式非揮發性記憶體模組上執行對應指令的操作的操作時間大於以第二模式在可複寫式非揮發性記憶體模組上執行對應指令的操作的操作時間。
在本發明的一範例實施例中，上述第一模式為一低速模式，且第二模式為高速模式。
在本發明的一範例實施例中，上述指令為一寫入指令，上述低速模式為多階記憶胞程式化模式或三階記憶胞程式化模式，並且高速模式為單階記憶胞程式化模式、下實體程式化模式、混合程式化模式或少階記憶胞程式化模式。
本發明的一範例實施例提出記憶體控制電路單元，其包括主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組包括多個實體程式化單元。記憶體管理電路，耦接至該主機介面與該記憶體介面，並且用以從主機系統中接收指令。當記憶體管理電路以第一模式對可複寫式非揮發性記憶體模組下達第一指令序列用以執行對應此指令的操作時，更用以啟動整理操作以根據整理表中關於整理指令的記錄執行對應此整理指令的操作。當記憶體管理電路以第二模式對可複寫式非揮發性記憶體模組下達第二指令序列用以執行對應此指令的操作時，更用以停止啟動上述整理操作。
在本發明的一範例實施例中，上述記憶體管理電路更用以從主機系統中接收整理指令，且在整理表中記錄關於整理指令的資訊並傳送確認訊息給主機系統以回應此整理指令。
在本發明的一範例實施例中，當對應此指令的操作包括垃圾蒐集操作時，則記憶體管理電路判斷對應此指令的操作是以第一模式在可複寫式非揮發性記憶體模組上被執行，並且當對應此指令的操作不包括垃圾蒐集操作時，則記憶體管理電路判斷對應此指令的操作是以第二模式在可複寫式非揮發性記憶體模組上被執行。
在本發明的一範例實施例中，當對應此指令的操作包括映射表交換操作時，則記憶體管理電路判斷對應此指令的操作是以第一模式在可複寫式非揮發性記憶體模組上被執行，並且當對應此指令的操作不包括映射表交換操作時，則記憶體管理電路判斷對應此指令的操作是以第二模式在可複寫式非揮發性記憶體模組上被執行。
在本發明的一範例實施例中，上述整理指令包括一第一整理指令，此第一整理指令指示第一邏輯位址上的資料已被刪除，在邏輯-實體映射表中此第一邏輯位址映射上述實體程式化單元之中的第一實體程式化單元。並且，在上述啟動整理操作以根據整理表中關於整理指令的記錄執行對應整理指令的操作的運作中，記憶體管理電路在邏輯-實體映射表中將對應第一整理指令所指示的第一邏輯位址的映射更改為空值；以及在整理表中刪除關於第一整理指令的資訊。
在本發明的一範例實施例中，在上述啟動整理操作以根據整理表中關於整理指令的記錄執行對應整理指令的操作的運作中，記憶體管理電路更用以更新第一實體程式化單元所屬的實體抹除單元的有效資料計數。
在本發明的一範例實施例中，上述記憶體管理電路更用以判斷是否在預先定義時間內未從主機系統中接收到指令。倘若在預先定義時間內未從主機系統中接收到指令時，記憶體管理電路啟動上述整理操作以根據整理表中關於整理指令的記錄執行對應整理指令的操作。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個實體程式化單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組，並且用以從主機系統中接收指令。當記憶體控制電路單元以第一模式對可複寫式非揮發性記憶體模組下達第一指令序列用以執行對應此指令的操作時，更用以啟動整理操作以根據整理表中關於整理指令的記錄執行對應此整理指令的操作。當記憶體控制電路單元以第二模式對可複寫式非揮發性記憶體模組下達第二指令序列用以執行對應此指令的操作時，更用以停止啟動上述整理操作。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以從主機系統中接收整理指令，且在整理表中記錄關於整理指令的資訊並傳送確認訊息給主機系統以回應此整理指令。
在本發明的一範例實施例中，當對應此指令的操作包括垃圾蒐集操作時，則記憶體控制電路單元判斷對應此指令的操作是以第一模式在可複寫式非揮發性記憶體模組上被執行，並且當對應此指令的操作不包括垃圾蒐集操作時，則記憶體控制電路單元判斷對應此指令的操作是以第二模式在可複寫式非揮發性記憶體模組上被執行。
在本發明的一範例實施例中，當對應此指令的操作包括映射表交換操作時，則記憶體控制電路單元判斷對應此指令的操作是以第一模式在可複寫式非揮發性記憶體模組上被執行，並且當對應此指令的操作不包括映射表交換操作時，則記憶體控制電路單元判斷對應此指令的操作是以第二模式在可複寫式非揮發性記憶體模組上被執行。
在本發明的一範例實施例中，上述整理指令包括第一整理指令，此第一整理指令指示第一邏輯位址上的資料已被刪除，在邏輯-實體映射表中此第一邏輯位址映射上述實體程式化單元之中的第一實體程式化單元。並且，在上述啟動整理操作以根據整理表中關於整理指令的記錄執行對應整理指令的操作的運作中，記憶體控制電路單元在邏輯-實體映射表中將對應第一整理指令所指示的第一邏輯位址的映射更改為空值；以及在整理表中刪除關於第一整理指令的資訊。
在本發明的一範例實施例中，在上述啟動整理操作以根據整理表中關於整理指令的記錄執行對應整理指令的操作的運作中，記憶體控制電路單元更用以更新第一實體程式化單元所屬的實體抹除單元的有效資料計數。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以判斷是否在預先定義時間內未從主機系統中接收到指令。倘若在預先定義時間內未從主機系統中接收到指令時，記憶體控制電路單元啟動上述整理操作以根據整理表中關於整理指令的記錄執行對應整理指令的操作。
基於上述，本範例實施例的整理指令處理方法、記憶體控制電路單元與記憶體儲存裝置能夠根據執行操作的模式，選擇是適當的時機啟動整理操作，由此提升記憶體儲存裝置的效能並延長可複寫式非揮發性記憶體模組的壽命。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路單元)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖，並且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC, eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package, eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件（Serial Advanced Technology Attachment, SATA）標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、安全數位（Secure Digital, SD）介面標準、記憶棒（Memory Stick, MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card, MMC）介面標準、嵌入式多媒體儲存卡（Embedded Multimedia Card, eMMC）介面標準、通用快閃記憶體（Universal Flash Storage, UFS）介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃（Compact Flash, CF）介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406為三階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）或其他具有相同特性的記憶體模組。
圖5A與圖5B是根據本範例實施例所繪示之記憶胞儲存架構與實體抹除單元的範例示意圖。
請參照圖5A，可複寫式非揮發性記憶體模組406的每個記憶胞的儲存狀態可被識別為“111”、“110”、“101”、“100”、“011”、“010”、“001”或“000”（如圖5A所示），其中左側算起之第1個位元為LSB、從左側算起之第2個位元為CSB以及從左側算起之第3個位元為MSB。此外，排列在同一條字元線上的數個記憶胞可組成3個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元，由此些記憶胞之CSB所組成的實體程式化單元稱為中實體程式化單元，並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元。
請參照圖5B，一個實體抹除單元是由多個實體程式化單元組所組成，其中每個實體程式化單元組包括由排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元。例如，在實體抹除單元中，屬於下實體程式化單元的第0個實體程式化單元、屬於中實體程式化單元的第1個實體程式化單元和屬於上實體程式化單元的第2個實體程式化單元會被視為一個實體程式化單元組。類似地，第3、4、5個實體程式化單元會被視為一個實體程式化單元組，並且以此類推其他實體程式化單元亦是依據此方式被區分為多個實體程式化單元組。也就是說，在圖5B的範例實施例中，實體抹除單元總共有258個實體程式化單元，且由於排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元會組成一個實體程式化單元組，故圖5B的實體抹除單元總共可以分成86個實體程式化單元組。然而需注意的是，本發明並不用於限定實體抹除單元中的實體程式化單元或實體程式化單元組的個數。
圖6是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖6，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
圖7與圖8是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖7，記憶體控制電路單元404（或記憶體管理電路502）會將實體抹除單元410(0)~410(N)邏輯地分組為資料區602、閒置區604、系統區606與取代區608。
邏輯上屬於資料區602與閒置區604的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區602的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區604的實體抹除單元是用以替換資料區602的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體控制電路單元404（或記憶體管理電路502）會使用從閒置區604中提取實體抹除單元來寫入資料，以替換資料區602的實體抹除單元。
邏輯上屬於系統區606的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區608中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區608中仍存有正常之實體抹除單元並且資料區602的實體抹除單元損壞時，記憶體控制電路單元404（或記憶體管理電路502）會從取代區608中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區602、閒置區604、系統區606與取代區608之實體抹除單元的數量會根據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區602、閒置區604、系統區606與取代區608的分組關係會動態地變動。例如，當閒置區604中的實體抹除單元損壞而被取代區608的實體抹除單元取代時，則原本取代區608的實體抹除單元會被關聯至閒置區604。
請參照圖8，記憶體控制電路單元404（或記憶體管理電路502）會配置邏輯區塊位址LBA(0)~LBA(H)以映射資料區602的實體抹除單元，其中每一邏輯區塊位址具有多個邏輯位址以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統11欲寫入資料至邏輯位址或更新儲存於邏輯位址中的資料時，記憶體控制電路單元404（或記憶體管理電路502）會從閒置區604中提取一個實體抹除單元作為作動實體抹除單元來寫入資料，以輪替資料區602的實體抹除單元。並且，當此作為作動實體抹除單元的實體抹除單元被寫滿時，記憶體控制電路單元404(或記憶體管理電路502)會再從閒置區604中提取空的實體抹除單元作為作動實體抹除單元，以繼續寫入對應來自於主機系統1000之寫入指令的更新資料。此外，當閒置區604中可用的實體抹除單元的數目小於預設值時，記憶體控制電路單元404(或記憶體管理電路502)會執行垃圾蒐集(garbage collection)操作(亦稱為，有效資料合併操作)來整理資料區602中的有效資料，以將資料區602中無儲存有效資料的實體抹除單元重新關聯至閒置區604。
為了識別每個邏輯位址的資料被儲存在哪個實體程式化單元，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會記錄邏輯位址與實體程式化單元之間的映射關係。例如，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會在可複寫式非揮發性記憶體模組406中儲存邏輯-實體映射表來記錄每一邏輯位址所映射的實體程式化單元。當欲存取資料時記憶體控制電路單元404（或記憶體管理電路502）會將邏輯-實體映射表載入至緩衝記憶體508來維護，並且依據邏輯-實體映射表來寫入或讀取資料。
值得一提的是，由於緩衝記憶體508的容量有限無法儲存記錄所有邏輯位址之映射關係的映射表，因此，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會將邏輯區塊位址LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯-實體映射表。特別是，當記憶體控制電路單元404（或記憶體管理電路502）欲更新某個邏輯區塊位址的映射時，對應此邏輯區塊位址所屬之邏輯區域的邏輯-實體映射表會被載入至緩衝記憶體508來被更新。具體來說，若對應此邏輯區塊位址所屬之邏輯區域的邏輯-實體映射表未被暫存在緩衝記憶體508中（即，緩衝記憶體508中所暫存的邏輯-實體映射表未記錄欲更新之邏輯區塊位址的映射時，記憶體控制電路單元404（或記憶體管理電路502）會執行映射表交換操作（mapping table swapping operation）以將目前暫存在緩衝記憶體508中邏輯-實體映射表回存至可複寫式非揮發性記憶體模組406，並且將記錄有欲更新之邏輯區塊位址所映射的邏輯-實體映射表載入至緩衝記憶體508中。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
請再參照圖6，主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的暫存資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。例如，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
值得一提的是，在本範例實施例中，記憶體控制電路單元404(記憶體管理電路502)會在不同的狀態使用不同的程式化模式來將資料程式化至可複寫式非揮發性記憶體模組406。例如，記憶體控制電路單元404(記憶體管理電路502)可使用單頁程式化模式或多頁程式化模式來將資料程式化至實體抹除單元。在此，基於單頁程式化模式來程式化記憶胞之程式化速度會高於基於多頁程式化模式來程式化記憶胞之程式化速度(即，使用多頁程式化模式來程式化資料的所需操作時間大於使用單頁程式化模式來程式化資料的所需操作時間)，而基於單頁程式化模式而被儲存之資料的可靠度也往往高於基於多頁程式化模式而被儲存之資料的可靠度。單頁程式化模式例如是單階記憶胞（single layer memory cell, SLC）程式化模式、下實體程式化（lower physical programming）模式、混合程式化（mixture programming）模式及少階記憶胞（less layer memory cell）程式化模式的其中之一。更詳細來說，在單階記憶胞模式中，一個記憶胞只儲存一個位元的資料。在下實體程式化模式中，只有下實體程式化單元會被程式化，而此下實體程式化單元所對應之上實體程式化單元可不被程式化。在混合程式化模式中，有效資料（或，真實資料）會被程式化於下實體程式化單元中，而同時虛擬資料（dummy data）會被程式化至儲存有效資料之下實體程式化單元所對應的上實體程式化單元中。在少階記憶胞模式中，一個記憶胞儲存一第一數目之位元的資料，例如，此第一數目可設為“1”。多頁程式化模式例如是多階記憶胞（MLC）程式化模式、三階（TLC）記憶胞程式化模式或類似模式。在多頁程式化模式中，一個記憶胞儲存有一第二數目之位元的資料，其中此第二數目等於或大於“2”。例如，此第二數目可設為2或3。在另一範例實施例中，上述單頁程式化模式中的第一數目與多頁程式化模式中的第二數目皆可以是其他數目，只要滿足第二數目大於第一數目即可。換句話說，構成第一類實體抹除單元的每一個記憶胞在使用單頁程式化模式程式化後所儲存的位元資料的數目（亦即第一數目）會小於構成第二類實體抹除單元的每一個記憶胞在使用多頁程式化模式程式化後所儲存的位元資料的數目（亦即第二數目）。
基於上述，使用多頁程式化模式程式化的記憶胞所儲存的資料位元數大於使用單頁程式化模式程式化的記憶胞所儲存的資料位元數，因此，使用多頁程式化模式所程式化的實體抹除單元的資料容量會大於使用單頁程式化模式。例如，在本範例實施例中，當可複寫式非揮發性記憶體模組406所儲存的資料量較少時，記憶體控制電路單元404(記憶體管理電路502)會使用單頁程式化模式來縮短程式化的所需時間(即，提升程式化速度)，而當可複寫式非揮發性記憶體模組406所儲存的資料量超過預先定義值時，記憶體控制電路單元404(記憶體管理電路502)會改使用多頁程式化模式來寫入資料。
圖9~21是根據本發明一範例實施例所繪示之寫入資料的範例。在此範例中，是以多頁程式化模式程式化資料至實體抹除單元，即每個實體程式化單元都會被用來儲存資料。
請參照圖9，為方便說明，在此假設資料區602初始地未有映射邏輯區塊位址的實體抹除單元(即，記憶體儲存裝置10於開卡後尚未寫入過使用者資料)，閒置區604具有5個實體抹除單元，每一實體抹除單元具有3個實體程式化單元，欲寫入至每一實體抹除單元的資料必須依照實體程式化單元的順序來被寫入。此外假設記憶體控制電路單元404(或記憶體管理電路502)會配置3個邏輯區塊位址以供主機系統1000存取，並且設定垃圾回收門檻值為1其中每個邏輯區塊位址具有3個邏輯位址且每一個邏輯位址的容量等於1實體程式化單元的容量。
請參照圖10，假設欲程式化資料UD1並且資料UD1是屬於邏輯區塊位址LBA(0)的第1個邏輯位址時，記憶體控制電路單元404(或記憶體管理電路502)會從閒置區604中提取實體抹除單元410(0)，下達程式化指令以將此資料UD1寫入至實體抹除單元410(0)的第0個實體程式化單元。此外，記憶體控制電路單元404(或記憶體管理電路502)會在邏輯-實體映射表中將邏輯區塊位址LBA(0)的第1個邏輯位址映射至實體抹除單元410(0)的第0實體程式化單元(即，實體抹除單元410(0)會被關聯至資料區602)，並且在有效資料計數表中將對應實體抹除單元410(0)的有效資料計數更新為1。
請參照圖11，接續圖10，假設欲再程式化資料UD2並且資料UD2是屬於邏輯區塊位址LBA(1)的第0個邏輯位址時，記憶體控制電路單元404(或記憶體管理電路502)會下達程式化指令以將此資料UD2寫入至實體抹除單元410(0)的第1個實體程式化單元。此外，記憶體控制電路單元404(或記憶體管理電路502)會在邏輯-實體映射表中將邏輯區塊位址LBA(1)的第0個邏輯位址映射至實體抹除單元410(0)的第1實體程式化單元，並且在有效資料計數表中將對應實體抹除單元410(0)的有效資料計數更新為2。
請參照圖12，接續圖11，假設欲再程式化資料UD3並且資料UD3是屬於邏輯區塊位址LBA(2)的第1個邏輯位址時，記憶體控制電路單元404(或記憶體管理電路502)會下達程式化指令以將此資料UD3寫入至實體抹除單元410(0)的第2個實體程式化單元。此外，記憶體控制電路單元404(或記憶體管理電路502)會在邏輯-實體映射表中將邏輯區塊位址LBA(2)的第1個邏輯位址映射至實體抹除單元410(0)的第2實體程式化單元，並且在有效資料計數表中將對應實體抹除單元410(0)的有效資料計數更新為3。
請參照圖13，接續圖12，假設欲再程式化資料UD4並且資料UD4是屬於邏輯區塊位址LBA(0)的第0個邏輯位址時，由於實體抹除單元410(0)已無儲存空間，因此，記憶體控制電路單元404(或記憶體管理電路502)會從閒置區604中提取實體抹除單元410(1)，下達程式化指令以將此資料UD4寫入至實體抹除單元410(1)的第0個實體程式化單元並且將實體抹除單元410(1)關聯至資料區602。此外，記憶體控制電路單元404(或記憶體管理電路502)會在邏輯-實體映射表中將邏輯區塊位址LBA(0)的第0個邏輯位址映射至實體抹除單元410(1)的第0實體程式化單元(即，實體抹除單元410(1)會被關聯至資料區602)，並且在有效資料計數表中將對應實體抹除單元410(1)的有效資料計數更新為1。
請參照圖14，接續圖13，假設欲再程式化資料UD5並且資料UD5是屬於邏輯區塊位址LBA(1)的第1個邏輯位址時，記憶體控制電路單元404(或記憶體管理電路502)會下達程式化指令以將此資料UD5寫入至實體抹除單元410(1)的第1個實體程式化單元。此外，記憶體控制電路單元404(或記憶體管理電路502)會在邏輯-實體映射表中將邏輯區塊位址LBA(1)的第1個邏輯位址映射至實體抹除單元410(1)的第1實體程式化單元，並且在有效資料計數表中將對應實體抹除單元410(1)的有效資料計數更新為2。
請參照圖15，接續圖14，假設欲再程式化資料UD6並且資料UD6是屬於邏輯區塊位址LBA(0)的第2個邏輯位址時，記憶體控制電路單元404(或記憶體管理電路502)會下達程式化指令以將此資料UD6寫入至實體抹除單元410(1)的第2個實體程式化單元。此外，記憶體控制電路單元404(或記憶體管理電路502)會在邏輯-實體映射表中將邏輯區塊位址LBA(0)的第2個邏輯位址映射至實體抹除單元410(1)的第2實體程式化單元，並且在有效資料計數表中將對應實體抹除單元410(1)的有效資料計數更新為3。
請參照圖16，接續圖15，假設欲再程式化資料UD7並且資料UD7是屬於邏輯區塊位址LBA(2)的第0個邏輯位址時，由於實體抹除單元410(1)已無儲存空間，因此，記憶體控制電路單元404(或記憶體管理電路502)會從閒置區604中提取實體抹除單元410(2)，下達程式化指令以將此資料UD7寫入至實體抹除單元410(2)的第0個實體程式化單元並且將實體抹除單元410(2)關聯至資料區602。此外，記憶體控制電路單元404(或記憶體管理電路502)會在邏輯-實體映射表中將邏輯區塊位址LBA(2)的第0個邏輯位址映射至實體抹除單元410(2)的第0實體程式化單元(即，實體抹除單元410(2)會被關聯至資料區602)，並且在有效資料計數表中將對應實體抹除單元410(2)的有效資料計數更新為1。
請參照圖17，接續圖16，假設欲再程式化資料UD8並且資料UD8是屬於邏輯區塊位址LBA(1)的第2個邏輯位址時，記憶體控制電路單元404(或記憶體管理電路502)會下達程式化指令以將此資料UD8寫入至實體抹除單元410(2)的第1個實體程式化單元。此外，記憶體控制電路單元404(或記憶體管理電路502)會在邏輯-實體映射表中將邏輯區塊位址LBA(1)的第2個邏輯位址映射至實體抹除單元410(2)的第1實體程式化單元，並且在有效資料計數表中將對應實體抹除單元410(2)的有效資料計數更新為2。
請參照圖18，接續圖17，假設欲再程式化資料UD9並且資料UD9是屬於邏輯區塊位址LBA(2)的第2個邏輯位址時，記憶體控制電路單元404(或記憶體管理電路502)會下達程式化指令以將此資料UD9寫入至實體抹除單元410(2)的第2個實體程式化單元。此外，記憶體控制電路單元404(或記憶體管理電路502)會在邏輯-實體映射表中將邏輯區塊位址LBA(2)的第2個邏輯位址映射至實體抹除單元410(2)的第2實體程式化單元，並且在有效資料計數表中將對應實體抹除單元410(2)的有效資料計數更新為3。
請參照圖19，接續圖18，假設欲再程式化資料UD10並且資料UD10是屬於邏輯區塊位址LBA(1)的第2個邏輯位址時，由於實體抹除單元410(2)已無儲存空間，因此，記憶體控制電路單元404(或記憶體管理電路502)會從閒置區604中提取實體抹除單元410(3)，下達程式化指令以將此資料UD10寫入至實體抹除單元410(3)的第0個實體程式化單元。此外，記憶體控制電路單元404(或記憶體管理電路502)會在邏輯-實體映射表中將邏輯區塊位址LBA(1)的第2個邏輯位址映射至實體抹除單元410(3)的第0實體程式化單元(即，實體抹除單元410(3)會被關聯至資料區602)，並且在有效資料計數表中將對應實體抹除單元410(3)的有效資料計數更新為1。特別是，原先映射至邏輯區塊位址LBA(1)的第2個邏輯位址的實體抹除單元410(2)的第1個實體程式化單元的資料已變成無效資料(如虛線所示)，因此，記憶體控制電路單元404(或記憶體管理電路502)會在有效資料計數表中將對應實體抹除單元410(2)的有效資料計數更新為2。
請參照圖20，接續圖19，假設欲再程式化資料UD11並且資料UD11是屬於邏輯區塊位址LBA(2)的第2個邏輯位址時，記憶體控制電路單元404(或記憶體管理電路502)會下達程式化指令以將此資料UD11寫入至實體抹除單元410(3)的第1個實體程式化單元。此外，記憶體控制電路單元404(或記憶體管理電路502)會在邏輯-實體映射表中將邏輯區塊位址LBA(2)的第2個邏輯位址映射至實體抹除單元410(3)的第1實體程式化單元，並且在有效資料計數表中將對應實體抹除單元410(3)的有效資料計數更新為2。特別是，原先映射至邏輯區塊位址LBA(2)的第2個邏輯位址的實體抹除單元410(2)的第2個實體程式化單元的資料已變成無效資料(如虛線所示)，因此，記憶體控制電路單元404(或記憶體管理電路502)會在有效資料計數表中將對應實體抹除單元410(2)的有效資料計數更新為1。
請參照圖21，接續圖20，假設欲再程式化資料UD12並且資料UD12是屬於邏輯區塊位址LBA(1)的第1個邏輯位址時，記憶體控制電路單元404(或記憶體管理電路502)會下達程式化指令以將此資料UD12寫入至實體抹除單元410(3)的第2個實體程式化單元。此外，記憶體控制電路單元404(或記憶體管理電路502)會在邏輯-實體映射表中將邏輯區塊位址LBA(1)的第1個邏輯位址映射至實體抹除單元410(3)的第2實體程式化單元，並且在有效資料計數表中將對應實體抹除單元410(3)的有效資料計數更新為3。特別是，原先映射至邏輯區塊位址LBA(1)的第1個邏輯位址的實體抹除單元410(1)的第1個實體程式化單元的資料已變成無效資料(如虛線所示)，因此，記憶體控制電路單元404(或記憶體管理電路502)會在有效資料計數表中將對應實體抹除單元410(1)的有效資料計數更新為2。
以此類推，不論主機系統1000欲將資料儲存至那個邏輯區塊位址的邏輯位址中，記憶體控制電路單元404(或記憶體管理電路502)會依序地將主機系統1000欲儲存的資料寫入目前使用的實體抹除單元中。特別是，當閒置區604的實體抹除單元的數目不大於垃圾回收門檻值時，記憶體控制電路單元404(或記憶體管理電路502)會在執行寫入指令時一併執行垃圾蒐集操作，以防止閒置區604的實體抹除單元被用盡。
圖22與23是繪示執行垃圾蒐集操作以完成後續寫入指令的簡化範例。
接續圖21，假設欲再程式化資料UD13與UD14並且資料UD13與UD14是屬於邏輯區塊位址LBA(2)的第0與第1個邏輯位址時，由於實體抹除單元410(3)已無儲存空間，因此，記憶體控制電路單元404(或記憶體管理電路502)需要從閒置區604中提取空的實體抹除單元。然而，此時，閒置區604的實體抹除單元的數目將不大於垃圾回收門檻值，因此，記憶體控制電路單元404(或記憶體管理電路502)必須先執行資料合併程序。
請參照圖22，例如，記憶體控制電路單元404(或記憶體管理電路502)從閒置區604中提取實體抹除單元410(4)，將實體抹除單元410(1)中的有效資料(即，資料UD4與UD6)和實體抹除單元410(2)中的有效資料(即，資料UD7)複製到實體抹除單元410(4)。此外，記憶體控制電路單元404(或記憶體管理電路502)會在邏輯-實體映射表中將邏輯區塊位址LBA(0)的第0個邏輯位址映射至實體抹除單元410(4)的第0實體程式化單元，將邏輯區塊位址LBA(0)的第2個邏輯位址映射至實體抹除單元410(4)的第1實體程式化單元，並且將邏輯區塊位址LBA(2)的第0個邏輯位址映射至實體抹除單元410(4)的第2實體程式化單元。另外，記憶體控制電路單元404(或記憶體管理電路502)會對實體抹除單元410(1)與實體抹除單元410(2)執行實體抹除，在有效資料計數表中清除實體抹除單元410(1)與實體抹除單元410(2)的有效資料計數並且將抹除後的實體抹除單元關聯回閒置區604。此時，閒置區604的實體抹除單元的數目會回復為2(大於垃圾回收門檻值)。
請參照圖23，之後，記憶體控制電路單元404(或記憶體管理電路502)會從閒置區604中提取實體抹除單元410(1)，下達程式化指令以將資料UD13與資料UD14寫入至實體抹除單元410(1)的第0與第1個實體程式化單元。此外，記憶體控制電路單元404(或記憶體管理電路502)會在邏輯-實體映射表中將邏輯區塊位址LBA(2)的第0個邏輯位址映射至實體抹除單元410(1)的第0實體程式化單元且將邏輯區塊位址LBA(2)的第1個邏輯位址映射至實體抹除單元410(1)的第1實體程式化單元(即，實體抹除單元410(1)會被關聯至資料區602)，並且在有效資料計數表中將對應實體抹除單元410(1)的有效資料計數更新為2。特別是，原先映射至邏輯區塊位址LBA(2)的第0個邏輯位址的實體抹除單元410(4)的第2個實體程式化單元的資料和原先映射至邏輯區塊位址LBA(2)的第1個邏輯位址的實體抹除單元410(0)的第2個實體程式化單元的資料已變成無效資料(如虛線所示)，因此，記憶體控制電路單元404(或記憶體管理電路502)會在有效資料計數表中將對應實體抹除單元410(0)的有效資料計數更新為2並將對應實體抹除單元410(1)的有效資料計數更新為2。
值得一提的是，在本範例實施中，記憶體控制電路單元404(或記憶體管理電路502)會判斷是否從主機系統11接收整理指令(trim command)。在此，整理指令是泛指用以告知哪些邏輯位址上的資料已不再被使用或已被刪除的指令。例如，整理指令亦可被參考為刪除指令(delete command)、移除指令(remove command)或其他具相同功能的指令。特別是，當判斷接收到此整理指令時，記憶體控制電路單元404(或記憶體管理電路502)會在整理表(trim table)中記錄關於此整理指令的資訊(例如，資料已被刪除的邏輯位址)，並且傳送一確認訊息給主機系統11以回應此整理指令，由此快速回應主機系統11以避免延遲或逾時。
圖24是根據一範例實施例所繪示的整理表的示意圖。
請參照圖24，假設在如圖23的狀態下，記憶體儲存裝置10接收到整理指令且此整理指令告知邏輯區塊位址LBA(0)的第0邏輯位址的資料已被刪除時，記憶體控制電路單元404(或記憶體管理電路502)會在整理表2400中記錄邏輯區塊位址LBA(0)的第0邏輯位址(例如，LBA(0)-0)。特別是，在整理表2400中記錄此整理指令的資訊後，記憶體控制電路單元404(或記憶體管理電路502)會傳送確認訊息給主機系統11，以表示此整理指令已被處理。
之後，記憶體控制電路單元404(或記憶體管理電路502)會在適當時機，啟動整理操作來執行整理表中所記錄之整理指令的對應操作。例如，記憶體控制電路單元404(或記憶體管理電路502)啟動整理操作來根據整理指令所指示邏輯位址，在邏輯-實體映射表中將所指示之邏輯位址的映射更改為空值(Null)及/或更新此邏輯位址原映射之實體程式化單元所屬之實體抹除單元的有效資料計數(例如，減1)，以表示此邏輯位址原先映射之實體程式化單元上已無有效資料。
圖25與圖26是根據一範例實施例所繪示執行整理操作前後之邏輯-實體映射表與有效資料計數表的示意圖。
請參照圖25，邏輯-實體映射表2500-1是根據圖23的狀態所繪示的邏輯位址與實體位址之間的映射關係，左欄記錄的是邏輯位址的編號，右欄是記錄映射之實體程式化單元的編號。
邏輯-實體映射表2500-2是啟動整理操作來處理整理指令後之邏輯位址與實體位址之間的映射關係。具體來說，記憶體控制電路單元404(或記憶體管理電路502)會根據整理表2400中所記錄的邏輯位址，將邏輯-實體映射表2500-1中邏輯區塊位址LBA(0)的第0個邏輯位址的映射更改為空值(NULL)。
請參照圖26，有效資料計數表2600-1是根據圖23的狀態所繪示之資料區602的實體抹除單元的有效資料計數，左欄記錄的是實體抹除單元的編號，右欄是記錄有效資料計數值。
有效資料計數表2600-2是啟動整理操作來處理整理指令後之實體抹除單元的有效資料計數。具體來說，記憶體控制電路單元404(或記憶體管理電路502)會將實體抹除單元410(4)的有效資料計數更新為1。
之後，根據邏輯-實體映射表執行上述垃圾蒐集操作時，未被映射至邏輯位址的實體程式化單元上的資料就不會被視為有效資料而被搬移。此外，當經過資料更新或上述整理操作，使得某個實體抹除單元的有效資料計數為0時，此實體抹除單元就可重新被關聯至閒置區604以再使用來程式化資料。
在本範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)會在背景執行模式下，啟動上述整理操作。例如，在執行對應來自於主機系統11的指令的操作時，記憶體控制電路單元404(或記憶體管理電路502)會進入運行(runtime)模式或前景運作模式。並且，在運行模式或前景運作模式下記憶體控制電路單元404(或記憶體管理電路502)會判斷是否有接收到來自於主機系統11的指令。例如，記憶體控制電路單元404(或記憶體管理電路502)會判斷是否有接收到來自於主機系統11的寫入指令、讀取指令、整理指令等。若在預先定義時間內未從主機系統11中接收到指令時，記憶體控制電路單元404(或記憶體管理電路502)會進入背景執行模式。此預先定義時間會根據不同的記憶體儲存裝置的規範而有所不同，在此不加以限制。
值得一提的是，在本範例實施例中，在前景執行模式或運行模式下，記憶體控制電路單元404(或記憶體管理電路502)會判斷是以第一模式或第二模式對可複寫式非揮發性記憶體模組406下達指令序列來執行對應從主機系統11所接收到的指令的操作。倘若是以第一模式對可複寫式非揮發性記憶體模組406下達指令序列(以下可參考為第一指令序列)來執行對應從主機系統11所接收到的指令的操作時，在執行此對應操作之外，記憶體控制電路單元404(或記憶體管理電路502)啟動上述整理操作來處理整理表中的整理指令；並且倘若是以第二模式對可複寫式非揮發性記憶體模組406下達指令序列(以下可參考為第二指令序列)來執行對應從主機系統11所接收到的指令的操作時，記憶體控制電路單元404(或記憶體管理電路502)不會啟動上述整理操作。
例如，在一範例實施例中，第一模式是指以低速模式來程式化資料至可複寫式非揮發性記憶體模組406的操作，而第二模式是指以高速模式來程式化資料至可複寫式非揮發性記憶體模組406的操作。例如，此低速模式為上述多頁程式化模式，即，多階記憶胞程式化模式、三階記憶胞程式化模式或類似模式。例如，此高速模式為上述單頁程式化模式，即，單階記憶胞程式化模式、下實體程式化模式、混合程式化模式或少階記憶胞程式化模式。
值得一提的，在前景執行模式或運行模式下，除了以高速模式程式化資料與低速模式程式化資料來作為是否啟動整理操作的依據外，在另一範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)亦可以是否有特定操作來作為判斷基準。例如，在前景執行模式或運行模式下(即，執行主系統11所下達的指令)，需要執行垃圾蒐集操作時，記憶體控制電路單元404(或記憶體管理電路502)會判斷是以第一模式在可複寫式非揮發性記憶體模組406上執行對應從主機系統11所接收到的指令，而一併執行上述整理操作。反之，在前景執行模式或運行模式下所執行的操作不包括垃圾蒐集操作(即，無需執行垃圾蒐集操作)時，記憶體控制電路單元404(或記憶體管理電路502)會判斷是以第二模式在可複寫式非揮發性記憶體模組406上執行對應從主機系統11所接收到的指令，而不執行上述整理操作。再例如，在前景執行模式或運行模式下所執行的操作包括上述映射表交換操作(即，需執行映射表交換操作)時，記憶體控制電路單元404(或記憶體管理電路502)會判斷是以第一模式在可複寫式非揮發性記憶體模組406上執行對應從主機系統11所接收到的指令，而一併執行上述整理操作。反之，在前景執行模式或運行模式下(即，執行主系統11所下達的指令)，所執行的操作不包括執行上述映射表交換操作時，記憶體控制電路單元404(或記憶體管理電路502)會判斷是以第二模式在可複寫式非揮發性記憶體模組406上執行對應從主機系統11所接收到的指令，而不執行上述整理操作。
圖27是根據一範例實施例所繪示的整理指令處理方法的流程圖。
請參照圖27，在步驟S2701中，記憶體控制電路單元404(或記憶體管理電路502)從主機系統11接收到整理指令，將關於整理指令的資訊記錄在整理表中並傳送確認訊息給主機系統11以回應此整理指令。在此於整理表中記錄關於整理指令的資訊的方式以配合圖式詳細描述如前，在此不再重複描述。
在步驟S2703中，記憶體控制電路單元404(或記憶體管理電路502)從主機系統11接收到需對可複寫式非揮發性記憶體模組406執行操作的指令。
在步驟S2705中，記憶體控制電路單元404(或記憶體管理電路502)會判斷是以第一模式或第二模式在可複寫式非揮發性記憶體模組406上執行對應此指令的操作。
倘若是以第一模式在可複寫式非揮發性記憶體模組406上執行對應此指令的操作時，在步驟S2707中，記憶體控制電路單元404(或記憶體管理電路502)會執行對應此指令的操作，並且啟動上述整理操作。例如，記憶體控制電路單元404(或記憶體管理電路502)會以低速模式程式化資料至可複寫式非揮發性記憶體模組406，並且啟動如圖25與圖26所示的整理操作，即根據整理表中的邏輯位址更新邏輯-實體映射表及/或有效資料計數表。
倘若判斷是以第二模式在可複寫式非揮發性記憶體模組406上執行對應此指令的操作時，在步驟S2709中，記憶體控制電路單元404(或記憶體管理電路502)會執行對應此指令的操作，但不啟動上述整理操作。例如，記憶體控制電路單元404(或記憶體管理電路502)會以高速模式程式化資料至可複寫式非揮發性記憶體模組406，並且停止啟動整理操作。
在步驟S2711中，記憶體控制電路單元404(或記憶體管理電路502)會判斷是否處於背景執行模式。如上所述，例如，在前景執行模式(亦稱為運行模式)中，若在一預先定義時間內未收到寫入指令或讀取指令時，記憶體控制電路單元404(或記憶體管理電路502)會進入背景執行模式。
倘若處於背景執行模式時，在步驟S2713中，記憶體控制電路單元404(或記憶體管理電路502)會啟動整理操作以根據整理表中關於整理指令的記錄執行對應整理指令的操作。
必須了解的是圖27的流程圖僅為一說明書範例，其各操作與步驟順序並非限制本發明。
綜上所述，本發明範例實施例的整理指令處理方法、記憶體控制電路單元與記憶體儲存裝置能夠有效率地執行整理指令的對應操作，以提升記憶體儲存裝置的效能並延長可複寫式非揮發性記憶體模組的壽命。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧輸入/輸出（I/O）裝置
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體（RAM）
113‧‧‧唯讀記憶體（ROM）
114‧‧‧資料傳輸介面
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
30‧‧‧記憶體儲存裝置
31‧‧‧主機系統
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
410(0)~410(N)‧‧‧實體抹除單元
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
602‧‧‧資料區
604‧‧‧閒置區
606‧‧‧系統區
608‧‧‧取代區
LBA(0)~LBA(H)‧‧‧邏輯區塊位址
LZ(0)~LZ(M)‧‧‧邏輯區域
UD1~UD14‧‧‧資料
2400‧‧‧整理表
2500-1、2500-2‧‧‧邏輯-實體映射表
2600-1、2600-2‧‧‧有效資料計數表
S2701‧‧‧“從主機系統接收到整理指令，將關於整理指令的資訊記錄在整理表中並傳送確認訊息給主機系統以回應此整理指令”
的步驟
S2703‧‧‧“從主機系統接收到需對可複寫式非揮發性記憶體模組執行操作的指令”的步驟
S2705‧‧‧“判斷是以第一模式或第二模式在可複寫式非揮發性記憶體模組上執行對應此指令的操作”的步驟
S2707‧‧‧“執行對應此指令的操作，並且啟動整理操作”的步驟
S2709‧‧‧“執行對應此指令的操作，但不啟動上述整理操作”的步驟
S2711‧‧‧“是否處於背景執行模式”的步驟
S2713‧‧‧“啟動整理操作”的步驟
圖1是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。 圖2是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。 圖3是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5A與圖5B是根據一範例實施例所繪示之記憶胞儲存架構與實體抹除單元的示意圖。 圖6是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖7與圖8是根據第一範例實施例所繪示之管理實體區塊的範例示意圖。 圖9~21是根據本發明一範例實施例所繪示之寫入資料的範例。 圖22與23是繪示執行有效資料合併程序以完成後續寫入指令的簡化範例。 圖24是根據一範例實施例所繪示的整理表的示意圖。 圖25與圖26是根據一範例實施例所繪示執行整理操作前後之邏輯-實體映射表與有效資料計數表的示意圖。 圖27是根據一範例實施例所繪示的整理指令處理方法的流程圖。

Claims (30)

  1. 一種整理指令處理方法，用於一記憶體儲存裝置，該記憶體儲存裝置具有一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體程式化單元，該整理指令處理方法包括： 從一主機系統中接收一指令； 當以一第一模式在該可複寫式非揮發性記憶體模組上執行對應該指令的至少一操作時，啟動一整理操作以根據一整理表中關於至少一整理指令的記錄執行對應該至少一整理指令的至少一操作；以及 當以一第二模式在該可複寫式非揮發性記憶體模組上執行對應該指令的該至少一操作時，停止啟動該整理操作。
  2. 如申請專利範圍第1項所述的整理指令處理方法，更包括： 從該主機系統中接收該至少一整理指令；以及 在該整理表中記錄關於該至少一整理指令的記錄並傳送至少一確認訊息給該主機系統以回應該至少一整理指令。
  3. 如申請專利範圍第1項所述的整理指令處理方法，更包括： 當對應該指令的至少一操作包括一垃圾蒐集操作時，判斷該指令的至少一操作是以該第一模式在該可複寫式非揮發性記憶體模組上被執行，並且 當對應該指令的至少一操作不包括該垃圾蒐集操作時，判斷該指令的至少一操作是以該第二模式在該可複寫式非揮發性記憶體模組上被執行。
  4. 如申請專利範圍第1項所述的整理指令處理方法，更包括： 當對應該指令的至少一操作包括一映射表交換操作時，判斷該指令的至少一操作是以該第一模式在該可複寫式非揮發性記憶體模組上被執行，並且 當對應該指令的至少一操作不包括該映射表交換操作時，判斷該指令的至少一操作是以該第二模式在該可複寫式非揮發性記憶體模組上被執行。
  5. 如申請專利範圍第1項所述的整理指令處理方法，其中該至少一整理指令包括一第一整理指令，該第一整理指令指示一第一邏輯位址上的資料已被刪除，在一邏輯-實體映射表中，該第一邏輯位址映射該些實體程式化單元之中的一第一實體程式化單元， 其中啟動該整理操作以根據該整理表中關於該至少一整理指令的記錄執行對應該至少一整理指令的該至少一操作的步驟包括： 在該邏輯-實體映射表中將對應該第一整理指令所指示的該第一邏輯位址的映射更改為一空值；以及 在該整理表中刪除關於該第一整理指令的資訊。
  6. 如申請專利範圍第5項所述的整理指令處理方法，其中啟動該整理操作以根據該整理表中關於該至少一整理指令的記錄執行對應該至少一整理指令的該至少一操作的步驟更包括： 更新該第一實體程式化單元所屬的一實體抹除單元的一有效資料計數。
  7. 如申請專利範圍第1項所述的整理指令處理方法，更包括： 判斷是否在一預先定義時間內未從該主機系統中接收到該指令；以及 倘若在該預先定義時間內未從該主機系統中接收到該指令時，啟動該整理操作以根據該整理表中關於該至少一整理指令的記錄執行對應該至少一整理指令的該至少一操作。
  8. 如申請專利範圍第1項所述的整理指令處理方法，其中以該第一模式在該可複寫式非揮發性記憶體模組上執行對應該指令的該至少一操作的一操作時間大於以該第二模式在該可複寫式非揮發性記憶體模組上執行對應該指令的該至少一操作的一操作時間。
  9. 如申請專利範圍第1項所述的整理指令處理方法，其中該第一模式為一低速模式，且該第二模式為一高速模式。
  10. 如申請專利範圍第9項所述的整理指令處理方法，其中該指令為一寫入指令，該低速模式為一多階記憶胞程式化模式或一三階記憶胞程式化模式，並且該高速模式為一單階記憶胞程式化模式、一下實體程式化模式、一混合程式化模式或一少階記憶胞程式化模式。
  11. 一種記憶體控制電路單元，包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體程式化單元；以及 一記憶體管理電路，耦接至該主機介面與該記憶體介面， 其中該記憶體管理電路用以從該主機系統中接收一指令， 其中當該記憶體管理電路以一第一模式對該可複寫式非揮發性記憶體模組下達一第一指令序列用以執行對應該指令的至少一操作時，更用以啟動一整理操作以根據一整理表中關於至少一整理指令的記錄執行對應該至少一整理指令的至少一操作， 其中當該記憶體管理電路以一第二模式對該可複寫式非揮發性記憶體模組下達一第二指令序列用以執行對應該指令的該至少一操作時，更用以停止啟動該整理操作。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該記憶體管理電路更用以從該主機系統中接收該至少一整理指令，且在該整理表中記錄關於該至少一整理指令的記錄並傳送至少一確認訊息給該主機系統以回應該至少一整理指令。
  13. 如申請專利範圍第11項所述的記憶體控制電路單元， 其中當對應該指令的至少一操作包括一垃圾蒐集操作時，則該記憶體管理電路判斷該指令的至少一操作是以該第一模式在該可複寫式非揮發性記憶體模組上被執行，並且當對應該指令的至少一操作不包括該垃圾蒐集操作時，則該記憶體管理電路判斷該指令的至少一操作是以該第二模式在該可複寫式非揮發性記憶體模組上被執行。
  14. 如申請專利範圍第11項所述的記憶體控制電路單元， 其中當對應該指令的至少一操作包括一映射表交換操作時，則該記憶體管理電路判斷該指令的至少一操作是以該第一模式在該可複寫式非揮發性記憶體模組上被執行，並且當對應該指令的至少一操作不包括該映射表交換操作時，則該記憶體管理電路判斷該指令的至少一操作是以該第二模式在該可複寫式非揮發性記憶體模組上被執行。
  15. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該至少一整理指令包括一第一整理指令，該第一整理指令指示一第一邏輯位址上的資料已被刪除，在一邏輯-實體映射表中該第一邏輯位址映射該些實體程式化單元之中的一第一實體程式化單元， 其中在啟動該整理操作以根據該整理表中關於該至少一整理指令的記錄執行對應該至少一整理指令的該至少一操作的運作中，該記憶體管理電路在該邏輯-實體映射表中將對應該第一整理指令所指示的該第一邏輯位址的映射更改為一空值，並且在該整理表中刪除關於該第一整理指令的資訊。
  16. 如申請專利範圍第15項所述的記憶體控制電路單元， 其中在啟動該整理操作以根據該整理表中關於該至少一整理指令的記錄執行對應該至少一整理指令的該至少一操作的運作中，該記憶體管理電路更用以更新該第一實體程式化單元所屬的一實體抹除單元的一有效資料計數。
  17. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該記憶體管理電路更用以判斷是否在一預先定義時間內未從該主機系統中接收到該指令， 倘若在該預先定義時間內未從該主機系統中接收到該指令時，該記憶體管理電路啟動該整理操作以根據該整理表中關於該至少一整理指令的記錄執行對應該至少一整理指令的該至少一操作。
  18. 如申請專利範圍第11項所述的記憶體控制電路單元，其中以該第一模式在該可複寫式非揮發性記憶體模組上執行對應該指令的該至少一操作的一操作時間大於以該第二模式在該可複寫式非揮發性記憶體模組上執行對應該指令的該至少一操作的一操作時間。
  19. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該第一模式為一低速模式，且該第二模式為一高速模式。
  20. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該指令為一寫入指令，該低速模式為一多階記憶胞程式化模式或一三階記憶胞程式化模式，並且該高速模式為一單階記憶胞程式化模式、一下實體程式化模式、一混合程式化模式或一少階記憶胞程式化模式。
  21. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，具有多個實體程式化單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以從該主機系統中接收一指令， 其中當該記憶體控制電路單元以一第一模式對該可複寫式非揮發性記憶體模組下達一第一指令序列用以執行對應該指令的至少一操作時，更用以啟動一整理操作以根據一整理表中關於至少一整理指令的記錄執行對應該至少一整理指令的至少一操作， 其中當該記憶體控制電路單元以一第二模式對該可複寫式非揮發性記憶體模組下達一第二指令序列用以執行對應該指令的該至少一操作時，更用以停止啟動該整理操作。
  22. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以從該主機系統中接收該至少一整理指令，且在該整理表中記錄關於該至少一整理指令的記錄並傳送至少一確認訊息給該主機系統以回應該至少一整理指令。
  23. 如申請專利範圍第21項所述的記憶體儲存裝置， 其中當對應該指令的至少一操作包括一垃圾蒐集操作時，則該記憶體控制電路單元判斷該指令的至少一操作是以該第一模式在該可複寫式非揮發性記憶體模組上被執行，並且當對應該指令的至少一操作不包括該垃圾蒐集操作時，則該記憶體控制電路單元判斷該指令的至少一操作是以該第二模式在該可複寫式非揮發性記憶體模組上被執行。
  24. 如申請專利範圍第21項所述的記憶體儲存裝置， 其中當對應該指令的至少一操作包括一映射表交換操作時，則該記憶體控制電路單元判斷該指令的至少一操作是以該第一模式在該可複寫式非揮發性記憶體模組上被執行，並且當對應該指令的至少一操作不包括該映射表交換操作時，則該記憶體控制電路單元判斷該指令的至少一操作是以該第二模式在該可複寫式非揮發性記憶體模組上被執行。
  25. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該至少一整理指令包括一第一整理指令，該第一整理指令指示一第一邏輯位址上的資料已被刪除，在一邏輯-實體映射表中該第一邏輯位址映射該些實體程式化單元之中的一第一實體程式化單元， 其中在啟動該整理操作以根據該整理表中關於該至少一整理指令的記錄執行對應該至少一整理指令的該至少一操作的運作中，該記憶體控制電路單元在該邏輯-實體映射表中將對應該第一整理指令所指示的該第一邏輯位址的映射更改為一空值，並且在該整理表中刪除關於該第一整理指令的資訊。
  26. 如申請專利範圍第25項所述的記憶體儲存裝置， 其中在啟動該整理操作以根據該整理表中關於該至少一整理指令的記錄執行對應該至少一整理指令的該至少一操作的運作中，該記憶體控制電路單元更用以更新該第一實體程式化單元所屬的一實體抹除單元的一有效資料計數。
  27. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以判斷是否在一預先定義時間內未從該主機系統中接收到該指令， 倘若在該預先定義時間內未從該主機系統中接收到該指令時，該記憶體控制電路單元啟動該整理操作以根據該整理表中關於該至少一整理指令的記錄執行對應該至少一整理指令的該至少一操作。
  28. 如申請專利範圍第21項所述的記憶體儲存裝置，其中以該第一模式在該可複寫式非揮發性記憶體模組上執行對應該指令的該至少一操作的一操作時間大於以該第二模式在該可複寫式非揮發性記憶體模組上執行對應該指令的該至少一操作的一操作時間。
  29. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該第一模式為一低速模式，且該第二模式為一高速模式。
  30. 如申請專利範圍第29項所述的記憶體儲存裝置，其中該指令為一寫入指令，該低速模式為一多階記憶胞程式化模式或一三階記憶胞程式化模式，並且該高速模式為一單階記憶胞程式化模式、一下實體程式化模式、一混合程式化模式或一少階記憶胞程式化模式。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI650639B (zh) * 2016-11-07 2019-02-11 群聯電子股份有限公司 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
US10452532B2 (en) 2017-01-12 2019-10-22 Micron Technology, Inc. Directed sanitization of memory
KR102500618B1 (ko) * 2017-12-12 2023-02-16 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102503177B1 (ko) * 2018-03-05 2023-02-24 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
TWI660271B (zh) * 2018-04-24 2019-05-21 群聯電子股份有限公司 整理指令記錄方法、記憶體控制電路單元與記憶體儲存裝置
CN110442299B (zh) * 2018-05-03 2022-12-13 群联电子股份有限公司 数据写入方法、存储器控制电路单元以及存储器储存装置
CN110442300B (zh) * 2018-05-03 2022-12-13 群联电子股份有限公司 整理指令记录方法、存储器控制电路单元与存储装置
US10713163B2 (en) 2018-09-11 2020-07-14 Toshiba Memory Corporation Set aware system data and mapping tables
US10909030B2 (en) * 2018-09-11 2021-02-02 Toshiba Memory Corporation Enhanced trim command support for solid state drives
TWI721365B (zh) * 2018-09-17 2021-03-11 慧榮科技股份有限公司 高效能垃圾收集方法以及資料儲存裝置及其控制器
US10884954B2 (en) 2018-09-17 2021-01-05 Silicon Motion, Inc. Method for performing adaptive locking range management, associated data storage device and controller thereof
CN110908925B (zh) 2018-09-17 2022-01-25 慧荣科技股份有限公司 高效能垃圾收集方法以及数据存储装置及其控制器
US11216218B2 (en) * 2019-07-15 2022-01-04 Micron Technology, Inc. Unmap data pattern for coarse mapping memory sub-system
TWI775341B (zh) * 2021-03-05 2022-08-21 群聯電子股份有限公司 整理指令處理方法、記憶體控制電路單元與記憶體儲存裝置
JP2023001494A (ja) 2021-06-21 2023-01-06 キオクシア株式会社 メモリシステムおよび制御方法
US11967384B2 (en) 2022-07-01 2024-04-23 Micron Technology, Inc. Algorithm qualifier commands
US12061791B2 (en) 2022-09-01 2024-08-13 SanDisk Technologies, Inc. System and method for retrimming removable storage devices

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120079167A1 (en) * 2010-09-24 2012-03-29 Kabushiki Kaisha Toshiba Memory system
US20120254514A1 (en) * 2011-03-28 2012-10-04 Kabushiki Kaisha Toshiba Memory system, controller, and method for controlling memory system
WO2013022915A1 (en) * 2011-08-09 2013-02-14 Lsi Corporation I/o device and computing host interoperation
US20130219106A1 (en) * 2012-02-17 2013-08-22 Apple Inc. Trim token journaling
US20140129758A1 (en) * 2012-11-06 2014-05-08 Spansion Llc Wear leveling in flash memory devices with trim commands
US20140136768A1 (en) * 2011-03-02 2014-05-15 Violin Memory, Inc. Apparatus, method and system for using shadow drives for alternative drive commands
WO2014102879A1 (en) * 2012-12-28 2014-07-03 Hitachi, Ltd. Data storage apparatus and control method thereof
US20140258675A1 (en) * 2013-03-08 2014-09-11 Kabushiki Kaisha Toshiba Memory controller and memory system
TW201530311A (zh) * 2014-01-22 2015-08-01 Synology Inc 用來適應性地管理一固態硬碟之方法、裝置、與計算機程式產品
US20150227459A1 (en) * 2012-03-23 2015-08-13 Sony Corporation Storage control apparatus, storage apparatus, information processing system and processing method therefor
US20150317326A1 (en) * 2014-05-02 2015-11-05 Vmware, Inc. Inline garbage collection for log-structured file systems
US9298603B2 (en) * 2011-09-09 2016-03-29 OCZ Storage Solutions Inc. NAND flash-based storage device and methods of using
US20160117112A1 (en) * 2012-11-01 2016-04-28 Western Digital Technologies, Inc. Trim command processing in a solid state drive

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI423023B (zh) * 2011-04-22 2014-01-11 Silicon Motion Inc 快閃記憶體之區塊選取方法及資料儲存裝置
US8966160B2 (en) * 2012-09-28 2015-02-24 Intel Corporation Storage device trimming
US10430328B2 (en) * 2014-09-16 2019-10-01 Sandisk Technologies Llc Non-volatile cache and non-volatile storage medium using single bit and multi bit flash memory cells or different programming parameters

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120079167A1 (en) * 2010-09-24 2012-03-29 Kabushiki Kaisha Toshiba Memory system
US20140136768A1 (en) * 2011-03-02 2014-05-15 Violin Memory, Inc. Apparatus, method and system for using shadow drives for alternative drive commands
US20120254514A1 (en) * 2011-03-28 2012-10-04 Kabushiki Kaisha Toshiba Memory system, controller, and method for controlling memory system
WO2013022915A1 (en) * 2011-08-09 2013-02-14 Lsi Corporation I/o device and computing host interoperation
US9298603B2 (en) * 2011-09-09 2016-03-29 OCZ Storage Solutions Inc. NAND flash-based storage device and methods of using
US20130219106A1 (en) * 2012-02-17 2013-08-22 Apple Inc. Trim token journaling
US20150227459A1 (en) * 2012-03-23 2015-08-13 Sony Corporation Storage control apparatus, storage apparatus, information processing system and processing method therefor
US20160117112A1 (en) * 2012-11-01 2016-04-28 Western Digital Technologies, Inc. Trim command processing in a solid state drive
US20140129758A1 (en) * 2012-11-06 2014-05-08 Spansion Llc Wear leveling in flash memory devices with trim commands
WO2014102879A1 (en) * 2012-12-28 2014-07-03 Hitachi, Ltd. Data storage apparatus and control method thereof
US20140258675A1 (en) * 2013-03-08 2014-09-11 Kabushiki Kaisha Toshiba Memory controller and memory system
TW201530311A (zh) * 2014-01-22 2015-08-01 Synology Inc 用來適應性地管理一固態硬碟之方法、裝置、與計算機程式產品
US20150317326A1 (en) * 2014-05-02 2015-11-05 Vmware, Inc. Inline garbage collection for log-structured file systems

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