[go: up one dir, main page]

TWI615711B - 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

資料寫入方法、記憶體控制電路單元與記憶體儲存裝置 Download PDF

Info

Publication number
TWI615711B
TWI615711B TW106110328A TW106110328A TWI615711B TW I615711 B TWI615711 B TW I615711B TW 106110328 A TW106110328 A TW 106110328A TW 106110328 A TW106110328 A TW 106110328A TW I615711 B TWI615711 B TW I615711B
Authority
TW
Taiwan
Prior art keywords
data
unit
pieces
memory
physical
Prior art date
Application number
TW106110328A
Other languages
English (en)
Other versions
TW201837712A (zh
Inventor
胡俊洋
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW106110328A priority Critical patent/TWI615711B/zh
Priority to US15/603,427 priority patent/US9947412B1/en
Application granted granted Critical
Publication of TWI615711B publication Critical patent/TWI615711B/zh
Publication of TW201837712A publication Critical patent/TW201837712A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5644—Multilevel memory comprising counting devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

一種用於可複寫式非揮發性記憶體模組的資料寫入方法，其包括：記錄對應欲程式化的多筆資料的複數個特徵參數；根據此些特徵參數，整理此些資料，識別此些資料之中的常讀資料；以及將識別為常讀取的資料程式化至可複寫式非揮發性記憶體模組的第一實體程式化單元中，其中從第一實體程式單元讀取資料的時間短於從可複寫式非揮發性記憶體模組的第二實體程式單元讀取資料的時間。基此，此些資料的讀取效能可被有效的提升。

Description

資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於一種用於可複寫式非揮發性記憶體模組的資料寫入方法、記憶體控制電路單元與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體（rewritable non-volatile memory）具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體模組作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
在反及（NAND）型快閃記憶體模組中，實體程式化單元是由排列在同一條字元線上的數個記憶胞所組成。依據每個記憶胞可儲存的位元數， NAND型快閃記憶體模組可區分為單階儲存單元（Single Level Cell, SLC）NAND型快閃記憶體模組、多階儲存單元（Multi Level Cell, MLC）NAND型快閃記憶體模組與三階儲存單元（Trinary Level Cell, TLC）NAND型快閃記憶體模組，其中SLC NAND型快閃記憶體模組的每個記憶胞可儲存1個位元的資料（即，“1”與“0”），MLC NAND型快閃記憶體模組的每個記憶胞可儲存2個位元的資料並且TLC NAND型快閃記憶體模組的每個記憶胞可儲存3個位元的資料。
由於SLC NAND型快閃記憶體模組的每個記憶胞可儲存1個位元的資料，因此，在SLC NAND型快閃記憶體模組中，排列在同一條字元線上的數個記憶胞是對應一個實體程式化單元。
相對於SLC NAND型快閃記憶體模組來說，MLC NAND型快閃記憶體模組的每個記憶胞的浮動閘儲存層可儲存2個位元的資料，其中每一個儲存狀態（即，“11”、“10”、“01”與“00”）包括最低有效位元（Least Significant Bit, LSB）以及最高有效位元（Most Significant Bit, MSB）。例如，儲存狀態中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，排列在同一條字元線上的數個記憶胞可組成2個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元（low physical programming unit），並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元（upper physical programming unit）。特別是，當程式化上實體程式化單元發生錯誤時，下實體程式化單元所儲存之資料亦可能因此遺失。
類似地，在TLC NAND型快閃記憶體模組中的每個記憶胞可儲存3個位元的資料，其中每一個儲存狀態（即，“111”、“110”、“101”、“100”、“011”、“010”、“001”與“000”）包括左側算起之第1個位元的LSB、從左側算起之第2個位元的中間有效位元（Center Significant Bit, CSB）以及從左側算起之第3個位元的MSB。因此，排列在同一條字元線上的數個記憶胞可組成3個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元，由此些記憶胞之CSB所組成的實體程式化單元稱為中實體程式化單元，並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元。特別是，在TLC NAND型快閃記憶體模組中，若要確保一條字元線上的資料可穩定的被儲存，必須對此字元線完成三次程式化。例如，對第一條字元線上的記憶胞進行第一次的程式化後，第一條字元線上的記憶胞會處於第一狀態（first state）。而在對第二條字元線上的記憶胞進行程式化的同時第一條字元線上的記憶胞會再次被程式化。此時，第一條字元線上的記憶胞會處於模糊狀態（foggy state）。然後，在對第三條字元線上的記憶胞進行程式化的同時第一、第二條字元線上的記憶胞會再次被程式化，此時，第一條字元線上的記憶胞會處於良好狀態（fine state）。再者，在對第四條字元線上的記憶胞進行程式化的同時第二、第三條字元線上的記憶胞會再次被程式化。此時，第二條字元線上的記憶胞會處於良好狀態，由此第一條字元線上的記憶胞中的資料才能被確保是穩定的儲存。
隨著每個記憶胞可儲存的位元增加，同時也使得識別每個記憶胞的儲存狀態的時間也隨之增加。因此，如何有效地提升執行讀取指令的效率，縮短讀取資料的時間，是此領域技術人員所關注的課題。
本發明提供一種資料寫入方法、記憶體控制電路單元與記憶體儲存裝置，其有效地提高可複寫式非揮發性記憶體模組的讀取效能。
本發明的一範例實施例提出一種用於可複寫式非揮發性記憶體模組的資料寫入方法，其中可複寫式非揮發性記憶體模組具有複數個實體抹除單元，實體抹除單元之中的每一個實體抹除單元具有複數個實體程式化單元，此些實體程式化單元至少被區分為第一實體程式化單元與第二實體程式化單元，並且從第一實體程式化單元中讀取資料的時間短於從第二實體程式化單元中讀取資料的時間。本資料寫入方法包括：記錄對應多筆資料的複數個特徵參數；根據此些特徵參數，識別上述多筆資料之中的第一資料為常讀取資料；以及將第一資料程式化至上述複數個實體抹除單元之中的第一實體抹除單元的第一實體程式化單元。
在本發明的一範例實施例中，上述資料寫入方法更包括根據上述特徵參數，整理上述多筆資料，以產生對應上述多筆資料的寫入順序；以及依據此寫入順序，將上述多筆資料程式化至第一實體抹除單元中。
在本發明的一範例實施例中，上述資料寫入方法更包括配置複數個邏輯位址以映射至少部分的所述複數個實體程式化單元，其中所述多筆資料分別地被儲存至所述複數個邏輯位址的其中一個邏輯位址。並且，上述記錄對應此些資料的特徵參數的步驟包括：建立讀取計數表，並且在讀取計數表中記錄每一個邏輯位址的讀取次數；以及將儲存此些資料的邏輯位址的讀取次數分別地作為對應此些資料的特徵參數。
在本發明的一範例實施例中，上述根據特徵參數，整理上述資料，以產生對應此些資料的寫入順序的步驟包括：從讀取計數表中獲取儲存此些資料的邏輯位址的讀取次數；以及根據儲存此些資料的邏輯位址的讀取次數，排列儲存此些資料的邏輯位址以產生上述寫入順序。
在本發明的一範例實施例中，上述資料寫入方法更包括：將第二資料程式化至第一實體抹除單元的第二實體程式單元中，其中儲存第一資料的邏輯位址的讀取次數大於儲存第二資料的邏輯位址的讀取次數。
在本發明的一範例實施例中，上述依據寫入順序，將上述第一資料程式化至第一實體抹除單元的第一實體程式化單元中的步驟包括：使用單層記憶胞模式，將第一資料程式化至第一實體抹除單元中；以及將上述第二資料程式化至第一實體抹除單元的第二實體程式化單元中的步驟包括：使用多層記憶胞模式，將第二資料程式化至第一實體抹除單元中。
在本發明的一範例實施例中，上述資料寫入方法更包括：從上述實體抹除單元之中選取至少兩個實體抹除單元來執行有效資料收集操作；以及從此至少兩個實體抹除單元中讀取上述資料。
在本發明的一範例實施例中，上述資料寫入方法更包括：從主機系統中接收多筆寫入指令，其中此些寫入指令分別指示儲存上述資料至上述邏輯位址的其中之一。
在本發明的一範例實施例中，上述對應資料的特徵參數為對應資料的讀取次數、對應資料的讀取頻率或對應資料的讀取時間間隔。
本發明的一範例實施例提出記憶體控制電路單元，其包括主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組具有複數個實體抹除單元，實體抹除單元之中的每一個實體抹除單元具有複數個實體程式化單元，此些實體程式化單元至少被區分為第一實體程式化單元與第二實體程式化單元，並且從第一實體程式化單元中讀取資料的時間短於從第二實體程式化單元中讀取資料的時間。記憶體管理電路耦接至該主機介面與該記憶體介面，並且用以記錄對應多筆資料的複數個特徵參數，並且根據此些特徵參數，識別上述多筆資料之中的第一資料為常讀取資料。此外，上述記憶體管理電路更用以下達指令序列以將第一資料程式化至上述複數個實體抹除單元之中的第一實體抹除單元的第一實體程式化單元。
在本發明的一範例實施例中，上述記憶體管理電路更用以根據上述特徵參數，整理上述多筆資料，以產生對應上述多筆資料的寫入順序，並且依據此寫入順序，將上述多筆資料程式化至第一實體抹除單元中。
在本發明的一範例實施例中，上述記憶體管理電路更用以配置複數個邏輯位址以映射至少部分的所述複數個實體程式化單元，其中所述多筆資料分別地被儲存至所述複數個邏輯位址的其中一個邏輯位址。並且，在記錄對應此些資料的特徵參數的運作中，上述記憶體管理電路建立讀取計數表，在讀取計數表中記錄每一個邏輯位址的讀取次數並且將儲存此些資料的邏輯位址的讀取次數分別地作為對應此些資料的特徵參數。
在本發明的一範例實施例中，在根據特徵參數，整理上述資料，以產生對應此些資料的寫入順序的運作中，上述記憶體管理電路從讀取計數表中獲取儲存此些資料的邏輯位址的讀取次數，並根據儲存此些資料的邏輯位址的讀取次數，排列儲存此些資料的邏輯位址以產生上述寫入順序。
在本發明的一範例實施例中，上述記憶體管理電路更用以將第二資料程式化至第一實體抹除單元的第二實體程式單元中，其中儲存第一資料的邏輯位址的讀取次數大於儲存第二資料的邏輯位址的讀取次數。
在本發明的一範例實施例中，上述記憶體管理電路是使用單層記憶胞模式，將第一資料程式化至第一實體抹除單元中，以及使用多層記憶胞模式，將上述第二資料程式化至第一實體抹除單元中。
在本發明的一範例實施例中，上述記憶體管理電路更用以從上述實體抹除單元之中選取至少兩個實體抹除單元來執行有效資料收集操作並且從此至少兩個實體抹除單元中讀取上述資料。
在本發明的一範例實施例中，上述記憶體管理電路更用以從主機系統中接收多筆寫入指令，其中此些寫入指令分別指示儲存上述資料至上述邏輯位址的其中之一。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組具有複數個實體抹除單元，實體抹除單元之中的每一個實體抹除單元具有複數個實體程式化單元，此些實體程式化單元至少被區分為第一實體程式化單元與第二實體程式化單元，並且從第一實體程式化單元中讀取資料的時間短於從第二實體程式化單元中讀取資料的時間。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組，並且用以記錄對應多筆資料的複數個特徵參數，並且根據此些特徵參數，識別上述多筆資料之中的第一資料為常讀取資料。此外，上述記憶體管理電路更用以將第一資料程式化至上述複數個實體抹除單元之中的第一實體抹除單元的第一實體程式化單元。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以根據上述特徵參數，整理上述多筆資料，以產生對應上述多筆資料的寫入順序，並且依據此寫入順序，將上述多筆資料程式化至第一實體抹除單元中。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以配置複數個邏輯位址以映射至少部分的所述複數個實體程式化單元，其中所述多筆資料分別地被儲存至所述複數個邏輯位址的其中一個邏輯位址。並且，在記錄對應此些資料的特徵參數的運作中，上述記憶體控制電路單元建立讀取計數表，在讀取計數表中記錄每一個邏輯位址的讀取次數並且將儲存此些資料的邏輯位址的讀取次數分別地作為對應此些資料的特徵參數。
在本發明的一範例實施例中，在根據特徵參數，整理上述資料，以產生對應此些資料的寫入順序的運作中，上述記憶體控制電路單元從讀取計數表中獲取儲存此些資料的邏輯位址的讀取次數，並根據儲存此些資料的邏輯位址的讀取次數，排列儲存此些資料的邏輯位址以產生上述寫入順序。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以將第二資料程式化至第一實體抹除單元的第二實體程式單元中，其中儲存第一資料的邏輯位址的讀取次數大於儲存第二資料的邏輯位址的讀取次數。
在本發明的一範例實施例中，上述記憶體控制電路單元是使用單層記憶胞模式，將第一資料程式化至第一實體抹除單元中，以及使用多層記憶胞模式，將上述第二資料程式化至第一實體抹除單元中。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以從上述實體抹除單元之中選取至少兩個實體抹除單元來執行有效資料收集操作並且從此至少兩個實體抹除單元中讀取上述資料。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以從主機系統中接收多筆寫入指令，其中此些寫入指令分別指示儲存上述資料至上述邏輯位址的其中之一。
基於上述，本範例實施例的資料寫入方法、記憶體控制電路單元與記憶體儲存裝置是在執行寫入操作時，根據資料的特徵，整理寫入資料的順序，以將常讀取的資料程式化至讀取速度較快的實體程式化單元中，由此有效地提高讀取效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路單元)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖，並且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC, eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package, eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件（Serial Advanced Technology Attachment, SATA）標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、安全數位（Secure Digital, SD）介面標準、記憶棒（Memory Stick, MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card, MMC）介面標準、嵌入式多媒體儲存卡（Embedded Multimedia Card, eMMC）介面標準、通用快閃記憶體（Universal Flash Storage, UFS）介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃（Compact Flash, CF）介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406為三階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）或其他具有相同特性的記憶體模組。
圖5A與圖5B是根據本範例實施例所繪示之記憶胞儲存架構與實體抹除單元的範例示意圖。
請參照圖5A，可複寫式非揮發性記憶體模組406的每個記憶胞的儲存狀態可被識別為“111”、“110”、“101”、“100”、“011”、“010”、“001”或“000”（如圖5A所示），其中左側算起之第1個位元為LSB、從左側算起之第2個位元為CSB以及從左側算起之第3個位元為MSB。此外，排列在同一條字元線上的數個記憶胞可組成3個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為第一實體程式化單元（以下亦稱為下實體程式化單元），由此些記憶胞之MSB所組成的實體程式化單元稱為第二實體程式化單元（以下亦稱為上實體程式化單元），並且由此些記憶胞之CSB所組成的實體程式化單元稱為第三實體程式化單元（以下亦稱為中實體程式化單元）。
請參照圖5B，一個實體抹除單元是由多個實體程式化單元組所組成，其中每個實體程式化單元組包括由排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元。例如，在實體抹除單元中，屬於下實體程式化單元的第0個實體程式化單元、屬於中實體程式化單元的第1個實體程式化單元和屬於上實體程式化單元的第2個實體程式化單元會被視為一個實體程式化單元組。類似地，第3、4、5個實體程式化單元會被視為一個實體程式化單元組，並且以此類推其他實體程式化單元亦是依據此方式被區分為多個實體程式化單元組。也就是說，在圖5B的範例實施例中，實體抹除單元總共有258個實體程式化單元，且由於排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元會組成一個實體程式化單元組，故圖5B的實體抹除單元總共可以分成86個實體程式化單元組。然而需注意的是，本發明並不用於限定實體抹除單元中的實體程式化單元或實體程式化單元組的個數。
值得一提的是，在本範例實施例中，從上述下實體程式化單元中讀取資料的速度會快於從中實體程式化單元與上實體程式化單元中讀取資料的速度。
圖6是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖6，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
圖7與圖8是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖7，記憶體控制電路單元404（或記憶體管理電路502）會將實體抹除單元410(0)~410(N)邏輯地分組為資料區602、閒置區604、系統區606與取代區608。
邏輯上屬於資料區602與閒置區604的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區602的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區604的實體抹除單元是用以替換資料區602的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體控制電路單元404（或記憶體管理電路502）會使用從閒置區604中提取實體抹除單元來寫入資料，以替換資料區602的實體抹除單元。
邏輯上屬於系統區606的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區608中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區608中仍存有正常之實體抹除單元並且資料區602的實體抹除單元損壞時，記憶體控制電路單元404（或記憶體管理電路502）會從取代區608中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區602、閒置區604、系統區606與取代區608之實體抹除單元的數量會根據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區602、閒置區604、系統區606與取代區608的分組關係會動態地變動。例如，當閒置區604中的實體抹除單元損壞而被取代區608的實體抹除單元取代時，則原本取代區608的實體抹除單元會被關聯至閒置區604。
請參照圖8，記憶體控制電路單元404（或記憶體管理電路502）會配置邏輯區塊位址LBA(0)~LBA(H)以映射資料區602的實體抹除單元，其中每一邏輯區塊位址具有複數個邏輯位址以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統11欲寫入資料至邏輯位址或更新儲存於邏輯位址中的資料時，記憶體控制電路單元404（或記憶體管理電路502）會從閒置區604中提取一個實體抹除單元作為作動實體抹除單元來寫入資料，以輪替資料區602的實體抹除單元。並且，當此作為作動實體抹除單元的實體抹除單元被寫滿時，記憶體控制電路單元404(或記憶體管理電路502)會再從閒置區604中提取空的實體抹除單元作為作動實體抹除單元，以繼續寫入對應來自於主機系統1000之寫入指令的更新資料。此外，當閒置區604中可用的實體抹除單元的數目小於預設值時，記憶體控制電路單元404(或記憶體管理電路502)會執行垃圾蒐集(garbage collection)操作(亦稱為，有效資料收集操作)來整理資料區602中的有效資料，以將資料區602中無儲存有效資料的實體抹除單元重新關聯至閒置區604。
為了識別每個邏輯位址的資料被儲存在哪個實體程式化單元，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會記錄邏輯位址與實體程式化單元之間的映射關係。例如，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會在可複寫式非揮發性記憶體模組406中儲存邏輯-實體映射表來記錄每一邏輯位址所映射的實體程式化單元。當欲存取資料時記憶體控制電路單元404（或記憶體管理電路502）會將邏輯-實體映射表載入至緩衝記憶體508來維護，並且依據邏輯-實體映射表來寫入或讀取資料。
值得一提的是，由於緩衝記憶體508的容量有限無法儲存記錄所有邏輯位址之映射關係的映射表，因此，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會將邏輯區塊位址LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯-實體映射表。特別是，當記憶體控制電路單元404（或記憶體管理電路502）欲更新某個邏輯區塊位址的映射時，對應此邏輯區塊位址所屬之邏輯區域的邏輯-實體映射表會被載入至緩衝記憶體508來被更新。具體來說，若對應此邏輯區塊位址所屬之邏輯區域的邏輯-實體映射表未被暫存在緩衝記憶體508中（即，緩衝記憶體508中所暫存的邏輯-實體映射表未記錄欲更新之邏輯區塊位址的映射時，記憶體控制電路單元404（或記憶體管理電路502）會執行映射表交換操作（mapping table swapping operation）以將目前暫存在緩衝記憶體508中邏輯-實體映射表回存至可複寫式非揮發性記憶體模組406，並且將記錄有欲更新之邏輯區塊位址所映射的邏輯-實體映射表載入至緩衝記憶體508中。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
請再參照圖6，主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的暫存資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。例如，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
以下描述記憶體管理電路502、主機介面504、記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512所執行的操作，亦可參考為由記憶體控制電路單元404所執行。
在本範例實施例中，在執行來自於主機系統11的寫入指令時，記憶體管理電路502會根據對應欲寫入的資料的特徵參數，識別出常讀取的資料（以下亦稱為常讀資料），並且將常讀資料程式化至下實體程式化單元中。在此，常讀資料是指依據特徵參數而反映出比其他資料（以下亦稱為非常讀資料）更頻繁被讀取的資料。例如，記憶體管理電路502會根據對應欲寫入的資料的特徵參數，來整理資料並產生對應此些資料的寫入順序，之後，再根據此寫入順序下達指令序列來將所整理的資料程式化至可複寫式非揮發性記憶體模組406中。
例如，在本範例實施例中，記憶體管理電路502會建立讀取計數表以記錄每個邏輯位址的讀取次數，並且以儲存資料的邏輯位址的讀取次數作為此資料的特徵參數。也就是說，記憶體管理電路502會根據儲存此些資料的每個邏輯位址的讀取次數，整理欲儲存的資料以產生對應的寫入順序，並且根據此寫入順序將資料程式化至可複寫式非揮發性記憶體模組406中。
圖9是根據本發明一範例實施例所繪示的讀取計數表的範例。
請參照圖9，讀取計數表900包括邏輯位址欄位901與讀取次數欄位902。邏輯位址欄位901記錄每個邏輯位址的編號，並且讀取次數欄位902記錄對應邏輯位址的讀取次數。例如，每當主機系統11對邏輯位址下達讀取指令時，對應此邏輯位址的讀取次數加1。在本範例實施例中，在記憶體儲存裝置10上電後，記憶體管理電路502會從可複寫式非揮發性記憶體模組406中載入讀取計數表900且依據主機系統11下達的讀取指令更新讀取計數表900；並且在記憶體儲存裝置10斷電前，記憶體管理電路502會將讀取計數表900回存至可複寫式非揮發性記憶體模組406中。例如，讀取計數表900會被儲存在系統區606中。
必須了解的是，儘管在本範例實施例中，是以邏輯位址的讀取次數作為對應資料的特徵參數，然而本發明不限於此，在另一範例實施例中，亦可以邏輯位址的讀取頻率、讀取時間間隔作為對應資料的特徵參數。
在本範例實施例中，當記憶體儲存裝置10從主機系統11接收到寫入指令與欲儲存的資料時，記憶體管理電路502會將此些資料暫存至緩衝記憶體508。然後，記憶體儲存裝置10會根據寫入指令所指示的邏輯位址，從讀取計數表900獲取對應的讀取次數，並且依據所獲取的讀取次數來排列欲儲存的資料。特別是，根據此排列順序，儲存至讀取次數較高的邏輯位址的資料會被程式化至下實體程式化單元中，由此在執行讀取指令時，可大幅提升從常被讀取的邏輯位址上讀取資料的速度，並且縮短執行讀取指令的時間。
圖10是根據本發明一範例實施例所繪示的執行寫入指令的範例。
請參照圖10，假設記體儲存裝置10從主機系統11中接收到一或多個寫入指令且此寫入指令指示依序地將資料D0儲存至邏輯位址LA0、將資料D1儲存至邏輯位址LA1、將資料D2儲存至邏輯位址LA2、將資料D3儲存至邏輯位址LA3、將資料D4儲存至邏輯位址LA4且將資料D5儲存至邏輯位址LA5。
在此範例中，記憶體管理電路502會先將資料D0~D5暫存在緩衝記憶體508中，並且根據寫入指令從讀取計數表900中獲取邏輯位址LA0~LA5的讀取次數。如圖9所示，邏輯位址LA0的讀取次數為0，邏輯位址LA1的讀取次數為5，邏輯位址LA2的讀取次數為300，邏輯位址LA3的讀取次數為10，邏輯位址LA4的讀取次數為20並且邏輯位址LA5的讀取次數為10。基此，記憶體管理電路502會將原收到寫入指令的順序（即，邏輯位址LA0、邏輯位址LA1、邏輯位址LA2、邏輯位址LA3、邏輯位址LA4、邏輯位址LA5）調整為新的寫入順序（即，邏輯位址LA2、邏輯位址LA3、邏輯位址LA0、邏輯位址LA4、邏輯位址LA5、邏輯位址LA1）。然後，記憶體管理電路502會從閒置區604中提取一個實體抹除單元（例如，實體抹除單元410(F)，以下亦可參考為第一實體抹除單元），並且依序地將儲存至邏輯位址的資料D2（以下亦可參考為第一資料）程式化至實體抹除單元410(F)的第0個實體程式化單元，將儲存至邏輯位址的資料D3程式化至實體抹除單元410(F)的第1個實體程式化單元，且將儲存至邏輯位址的資料D0（以下亦可參考為第二資料）程式化至實體抹除單元410(F)的第2個實體程式化單元。在此，第0~2個實體程式化單元亦可參考為第一實體程式化單元組。接著，記憶體管理電路502會，將儲存至邏輯位址的資料D4程式化至實體抹除單元410(F)的第3個實體程式化單元，將儲存至邏輯位址的資料D5程式化至實體抹除單元410(F)的第4個實體程式化單元，以及將儲存至邏輯位址的資料D1程式化至實體抹除單元410(F)的第5個實體程式化單元。在此，第3~5個實體程式化單元亦可參考為第一實體程式化單元組。也就是說，在此範例中，依照邏輯位址的讀取次數，由大到小，儲存在具最大讀取次數的兩個邏輯位址的資料D2與資料D4會被程式化至下實體程式化單元，儲存在具次大讀取次數的兩個邏輯位址的資料D3與資料D5會被程式化至中實體程式化單元並且儲存在具較小讀取次數的兩個邏輯位址的資料D0與資料D1會被程式化至上實體程式化單元。
圖10的範例是根據將被識別為常讀的資料與其他資料一起程式化在同一個實體程式化單元組中，然而，本發明不限於此。在另一範例實施例中，記憶體管理電路502亦可使用單層記憶胞模式(SLC mode)、下實體程式化單元程式化模式(lower physical programming unit programming mode) 或混合程式化模式(mixture programming mode)來將資料D2與資料D4程式化至實體程式化單元組中，並且使用多層記憶胞模式來將資料D3、資料D5、資料D0與資料D1程式化至實體程式化單元組中。在此，若是以單層記憶胞模式來使用可複寫式非揮發性記憶體模組406，則每一個記憶胞只儲存一個位元資料。若是以下實體程式化模式來使用可複寫式非揮發性記憶體模組406，則可複寫式非揮發性記憶體模組406中只有屬於下實體程式化單元的實體程式化單元會被程式化，而下實體程式化單元所對應的上實體程式化單元可以不被程式化。若是以混合程式化模式來使用可複寫式非揮發性記憶體模組406，則有效資料(或真實資料)會被程式化至屬於下實體程式化單元的實體程式化單元中，而不會被程式化至屬於上實體程式化單元的實體程式化單元中。此外，若是以混合程式化模式來使用可複寫式非揮發性記憶體模組406，則對應於有效資料(或真實資料)的無效資料(或虛擬資料)會被程式化至屬於上實體程式化單元的實體程式化單元中。
圖10的範例是在執行寫入指令時，重新整理欲儲存資料的寫入順序，然而，本發明不限於此，在執行有效資料收集操作時，亦可以此方式將較常讀取的資料程式化至下實體程式化單元中。
圖11是根據本發明一範例實施例繪示的有效資料收集操作的範例。
請參照圖11，假設實體抹除單元410(0)、實體抹除單元410(1)與實體抹除單元410(2)被選擇來進行有效資料收集操作，並且實體抹除單元410(0)儲存有屬於邏輯位址LA0的有效資料D0與屬於邏輯位址LA1的有效資料D1，實體抹除單元410(1)儲存有屬於邏輯位址LA2的有效資料D2，而實體抹除單元410(2)儲存有屬於邏輯位址LA5的有效資料D，其中虛線部分表示無效資料。
在此範例中，記憶體管理電路502會分別地從實體抹除單元410(0)、實體抹除單元410(1)與實體抹除單元410(2)中讀取資料D0、D1、D2與D5，將資料D0、D1、D2與D5暫存在緩衝記憶體508中，並且依據邏輯-實體映射表從讀取計數表900中獲取邏輯位址LA0、LA1、LA2與LA5的讀取次數。如圖9所示，邏輯位址LA0的讀取次數為0，邏輯位址LA1的讀取次數為5，邏輯位址LA2的讀取次數為300，並且邏輯位址LA5的讀取次數為10。基此，記憶體管理電路502會將原讀取資料的順序（即，邏輯位址LA0、邏輯位址LA1、邏輯位址LA2、邏輯位址LA5）調整為新的寫入順序（即，邏輯位址LA2、邏輯位址LA1、邏輯位址LA0、邏輯位址LA5）。然後，記憶體管理電路502會從閒置區604中提取一個實體抹除單元（例如，實體抹除單元410(F+1)），並且依序地將儲存至邏輯位址的資料D2程式化至實體抹除單元410(F)的第0個實體程式化單元，將儲存至邏輯位址的資料D1程式化至實體抹除單元410(F)的第1個實體程式化單元，將儲存至邏輯位址的資料D0程式化至實體抹除單元410(F)的第2個實體程式化單元，以及將儲存至邏輯位址的資料D5程式化至實體抹除單元410(F)的第3個實體程式化單元。也就是說，在此範例中，依照邏輯位址的讀取次數，由大到小，儲存在具最大讀取次數的兩個邏輯位址的資料D2與資料D5會被程式化至下實體程式化單元，儲存在具次大讀取次數的邏輯位址的資料D1會被程式化至中實體程式化單元並且儲存在具較小讀取次數的邏輯位址的資料D0會被程式化至上實體程式化單元。
在圖10與圖11的範例中，藉由在程式化資料前，依據對應資料的特徵參數（例如，邏輯位址的讀取次數）調整寫入資料的順序，將常讀取的資料程式化至讀取速度較快的下實體程式化單元中，可有效地縮短執行讀取指令的時間。
必須了解的是，圖10與圖11所示的範例是在執行寫入指令與有效資料收集操作，直接根據邏輯位址的讀取次數來依序調整寫入順序，以將常讀取的資料程式化至讀取速度較快的下實體程式化單元中。然而，在另一範例實施例中，記憶體管理電路502亦可在邏輯位址的讀取次數大於預定門檻值時，才將對應的資料識別為常讀取的資料，並調整寫入順序，以將此資料程式化至讀取速度較快的下實體程式化單元中。
再者，儘管在圖10與圖11的範例中，記憶體管理電路502會依據邏輯位址的讀取次數來依序調整寫入順序，然而本發明不限於此，在另一範例實施例中，記憶體管理電路502亦可僅識別出常讀資料，並將此資料程式化至讀取速度較快的下實體程式化單元中，至於其他非常讀資料則可無需按照邏輯位址的讀取次數來進行排序。也就是說，當識別出欲寫入的資料是非常讀資料時，記憶體管理電路502可將此資料程式化至上實體程式化單、中實體程式化單元或下實體程式化單元。例如，倘若識別出常讀取的資料且預定程式化的實體程式化單元不是下實體程式化單元時，記憶體管理電路502會將被識別為常讀取的資料程式化鄰近的下一個下實體程式化單元中並且將此預定程式化的實體程式化單元填入虛擬資料（dummy data）。
圖12是根據本發明一範例實施例所繪示的資料寫入方法的流程圖。
請參照圖12，當欲程式化多筆資料時，在步驟S1201中，記憶體管理電路502會記錄對應此些資料的特徵參數。如前所述，例如，記憶體管理電路502會建立讀取計數表900來記錄邏輯位址的讀取次數，並且以儲存此些資料的邏輯位址的讀取次數作為對應此些資料的特徵參數。
在步驟S1203中，依據對應此些資料的特徵參數，識別此些資料之中的常讀資料，並且在步驟S1205中，記憶體管理電路502會將識別為常讀取的資料程式化至下實體程式化單元中。
綜上所述，本發明範例實施例的資料寫入方法、記憶體控制電路單元與記憶體儲存裝置，會根據資料的特徵重新排列寫入資料的順序，以將較常讀取的資料程式化至讀取速度較快的實體程式化單元中，由此有效地提高讀取效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧輸入/輸出（I/O）裝置
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體（RAM）
113‧‧‧唯讀記憶體（ROM）
114‧‧‧資料傳輸介面
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
30‧‧‧記憶體儲存裝置
31‧‧‧主機系統
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
410(0)~410(N)‧‧‧實體抹除單元
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
602‧‧‧資料區
604‧‧‧閒置區
606‧‧‧系統區
608‧‧‧取代區
LBA(0)~LBA(H)‧‧‧邏輯區塊位址
LZ(0)~LZ(M)‧‧‧邏輯區域
D0~D5‧‧‧資料
900‧‧‧讀取計數表
901‧‧‧邏輯位址欄位
902‧‧‧讀取次數欄位
S1201‧‧‧記錄對應此些資料的特徵參數的步驟
S1203‧‧‧依據對應此些資料的特徵參數，識別此些資料之中的常讀資料的步驟
S1205‧‧‧將識別為常讀取的資料程式化至下實體程式化單元中的步驟
圖1是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。 圖2是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。 圖3是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5A與圖5B是根據一範例實施例所繪示之記憶胞儲存架構與實體抹除單元的示意圖。 圖6是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖7與圖8是根據第一範例實施例所繪示之管理實體區塊的範例示意圖。 圖9是根據本發明一範例實施例所繪示的讀取計數表的範例。 圖10是根據本發明一範例實施例所繪示的執行寫入指令的範例。 圖11是根據本發明一範例實施例繪示的有效資料收集操作的範例。 圖12是根據本發明一範例實施例所繪示的資料寫入方法的流程圖。
S1201‧‧‧記錄對應此些資料的特徵參數的步驟
S1203‧‧‧依據對應此些資料的特徵參數，識別此些資料之中的常讀資料的步驟
S1205‧‧‧將識別為常讀取的資料程式化至下實體程式化單元中的步驟

Claims (27)

  1. 一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組具有複數個實體抹除單元，所述複數個實體抹除單元之中的每一個實體抹除單元具有複數個實體程式化單元，所述複數個實體程式化單元至少被區分為一第一實體程式化單元與一第二實體程式化單元，從所述第一實體程式化單元中讀取資料的時間短於從所述第二實體程式化單元中讀取資料的時間，所述資料寫入方法包括： 記錄對應多筆資料的複數個特徵參數； 根據所述複數個特徵參數，識別所述多筆資料之中的一第一資料為一常讀取資料，其中，所述常讀取資料較所述多筆資料之中的一第二資料更頻繁地被讀取；以及 將所述第一資料程式化至所述複數個實體抹除單元之中的一第一實體抹除單元的一第一實體程式化單元中。
  2. 如申請專利範圍第1項所述的資料寫入方法，更包括：根據所述複數個特徵參數，整理所述多筆資料，以產生對應所述多筆資料的一寫入順序；以及依據所述寫入順序，將所述多筆資料程式化至所述複數個實體抹除單元之中的所述第一實體抹除單元中。
  3. 如申請專利範圍第2項所述的資料寫入方法，更包括： 配置複數個邏輯位址以映射至少部分的所述複數個實體程式化單元，其中所述多筆資料分別地被儲存至所述複數個邏輯位址的其中一個邏輯位址， 其中記錄對應所述多筆資料的所述複數個特徵參數的步驟包括： 建立一讀取計數表，並且在所述讀取計數表中記錄所述邏輯位址之中的每一個邏輯位址的一讀取次數；以及 將儲存所述多筆資料的邏輯位址的讀取次數分別地作為對應所述多筆資料的所述複數個特徵參數。
  4. 如申請專利範圍第3項所述的資料寫入方法，其中所述根據所述複數個特徵參數，整理所述多筆資料，以產生對應所述多筆資料的所述寫入順序的步驟包括： 從所述讀取計數表中獲取儲存所述多筆資料的邏輯位址的讀取次數；以及 根據儲存所述多筆資料的所述邏輯位址的讀取次數，排列儲存所述多筆資料的所述邏輯位址以產生所述寫入順序。
  5. 如申請專利範圍第1項所述的資料寫入方法，更包括： 將所述第二資料程式化至所述第一實體抹除單元的一第二實體程式單元中，其中儲存所述第一資料的邏輯位址的讀取次數大於儲存所述第二資料的邏輯位址的讀取次數。
  6. 如申請專利範圍第5項所述的資料寫入方法，其中將所述第一資料程式化至所述第一實體抹除單元的所述第一實體程式單元的步驟包括： 使用一單層記憶胞模式，將所述第一資料程式化至所述第一實體抹除單元中；以及 其中將所述第二資料程式化至所述第一實體抹除單元的所述第二實體程式單元中的步驟包括使用一多層記憶胞模式，將所述第二資料程式化至所述第一實體抹除單元中。
  7. 如申請專利範圍第2項所述的資料寫入方法，更包括： 從所述複數個實體抹除單元之中選取至少兩個實體抹除單元來執行一有效資料收集操作；以及 從所述至少兩個實體抹除單元中讀取所述多筆資料。
  8. 如申請專利範圍第2項所述的資料寫入方法，更包括： 從一主機系統中接收多筆寫入指令，其中所述多筆寫入指令分別指示儲存所述多筆資料至所述邏輯位址的其中之一。
  9. 如申請專利範圍第1項所述的資料寫入方法，其中對應所述多筆資料的所述複數個特徵參數為對應所述多筆資料的讀取次數、對應所述多筆資料的讀取頻率或對應所述多筆資料的讀取時間間隔。
  10. 一種記憶體控制電路單元，包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有複數個實體抹除單元，所述複數個實體抹除單元之中的每一個實體抹除單元具有複數個實體程式化單元，所述複數個實體程式化單元至少被區分為一第一實體程式化單元與一第二實體程式化單元，並且從所述第一實體程式化單元中讀取資料的時間短於從所述第二實體程式化單元中讀取資料的時間；以及 一記憶體管理電路，耦接至該主機介面與該記憶體介面， 其中所述記憶體管理電路用以記錄對應多筆資料的複數個特徵參數且根據所述複數個特徵參數，識別所述多筆資料之中的一第一資料為一常讀取資料，其中，所述常讀取資料較所述多筆資料之中的一第二資料更頻繁地被讀取， 其中所述記憶體管理電路更用以下達至少一指令序列以將所述第一資料程式化至所述複數個實體抹除單元之中的一第一實體抹除單元的一第一實體程式化單元中。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中所述記憶體管理電路更用以根據所述複數個特徵參數，整理所述多筆資料，以產生對應所述多筆資料的一寫入順序；以及依據所述寫入順序，將所述多筆資料程式化至所述複數個實體抹除單元之中的所述第一實體抹除單元中。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中所述記憶體管理電路更用以配置複數個邏輯位址以映射至少部分的所述複數個實體程式化單元，其中所述多筆資料分別地被儲存至所述複數個邏輯位址的其中一個邏輯位址， 其中在記錄對應所述多筆資料的所述複數個特徵參數的運作中，記憶體管理電路建立一讀取計數表，在所述讀取計數表中記錄所述邏輯位址之中的每一個邏輯位址的一讀取次數，並且將儲存所述多筆資料的邏輯位址的讀取次數分別地作為對應所述多筆資料的所述複數個特徵參數。
  13. 如申請專利範圍第12項所述的記憶體控制電路單元，其中在所述根據所述複數個特徵參數，整理所述多筆資料，以產生對應所述多筆資料的所述寫入順序的運作中，所述記憶體管理電路從所述讀取計數表中獲取儲存所述多筆資料的邏輯位址的讀取次數，並且根據儲存所述多筆資料的邏輯位址的讀取次數，排列儲存所述多筆資料的所述邏輯位址以產生所述寫入順序。
  14. 如申請專利範圍第10項所述的記憶體控制電路單元，其中所述記憶體管理電路更用以將所述第二資料程式化至所述第一實體抹除單元的一第二實體程式單元中， 其中儲存所述第一資料的邏輯位址的讀取次數大於儲存所述第二資料的邏輯位址的讀取次數。
  15. 如申請專利範圍第14項所述的記憶體控制電路單元，其中所述記憶體管理電路是使用一單層記憶胞模式，將所述第一資料程式化至所述第一實體抹除單元中且使用一多層記憶胞模式，將所述第二資料程式化至所述第一實體抹除單元中。
  16. 如申請專利範圍第11項所述的記憶體控制電路單元，其中所述記憶體管理電路更用以從所述複數個實體抹除單元之中選取至少兩個實體抹除單元來執行一有效資料收集操作，並且從所述至少兩個實體抹除單元中讀取所述多筆資料。
  17. 如申請專利範圍第11項所述的記憶體控制電路單元，其中所述記憶體管理電路更用以從所述主機系統中接收多筆寫入指令， 其中所述多筆寫入指令分別指示儲存所述多筆資料至所述邏輯位址的其中之一。
  18. 如申請專利範圍第10項所述的記憶體控制電路單元，其中對應所述多筆資料的所述複數個特徵參數為對應所述多筆資料的讀取次數、對應所述多筆資料的讀取頻率或對應所述多筆資料的讀取時間間隔。
  19. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有複數個實體抹除單元，所述複數個實體抹除單元之中的每一個實體抹除單元具有複數個實體程式化單元，所述複數個實體程式化單元至少被區分為一第一實體程式化單元與一第二實體程式化單元，並且從所述第一實體程式化單元中讀取資料的時間短於從所述第二實體程式化單元中讀取資料的時間；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以記錄對應多筆資料的複數個特徵參數且根據所述複數個特徵參數，識別所述多筆資料之中的一第一資料為一常讀取資料，其中，所述常讀取資料較所述多筆資料之中的一第二資料更頻繁地被讀取， 其中所述記憶體控制電路單元更用以將所述第一資料程式化至所述複數個實體抹除單元之中的一第一實體抹除單元的一第一實體程式化單元。
  20. 如申請專利範圍第19項所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以根據所述複數個特徵參數，整理所述多筆資料，以產生對應所述多筆資料的一寫入順序；以及依據所述寫入順序，將所述多筆資料程式化至所述複數個實體抹除單元之中的所述第一實體抹除單元中。
  21. 如申請專利範圍第20項所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以配置複數個邏輯位址以映射至少部分的所述複數個實體程式化單元，其中所述多筆資料分別地被儲存至所述複數個邏輯位址的其中一個邏輯位址， 其中在記錄對應所述多筆資料的所述複數個特徵參數的運作中，所述記憶體控制電路單元建立一讀取計數表，在所述讀取計數表中記錄所述邏輯位址之中的每一個邏輯位址的一讀取次數，並且將儲存所述多筆資料的邏輯位址的讀取次數分別地作為對應所述多筆資料的所述複數個特徵參數。
  22. 如申請專利範圍第21項所述的記憶體儲存裝置，其中在所述根據所述複數個特徵參數，整理所述多筆資料，以產生對應所述多筆資料的所述寫入順序的運作中，所述記憶體控制電路單元從所述讀取計數表中獲取儲存所述多筆資料的邏輯位址的讀取次數，並且根據儲存所述多筆資料的邏輯位址的讀取次數，排列儲存所述多筆資料的所述邏輯位址以產生所述寫入順序。
  23. 如申請專利範圍第19項所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以將所述第二資料程式化至所述第一實體抹除單元的一第二實體程式單元中， 其中儲存所述第一資料的邏輯位址的讀取次數大於儲存所述第二資料的邏輯位址的讀取次數。
  24. 如申請專利範圍第23項所述的記憶體儲存裝置，其中所述記憶體控制電路單元使用一單層記憶胞模式，將所述第一資料程式化至所述第一實體抹除單元中且使用一多層記憶胞模式，將所述第二資料程式化至所述第一實體抹除單元中。
  25. 如申請專利範圍第20項所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以從所述複數個實體抹除單元之中選取至少兩個實體抹除單元來執行一有效資料收集操作，並且從所述至少兩個實體抹除單元中讀取所述多筆資料。
  26. 如申請專利範圍第20項所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以從所述主機系統中接收多筆寫入指令， 其中所述多筆寫入指令分別指示儲存所述多筆資料至所述邏輯位址的其中之一。
  27. 如申請專利範圍第19項所述的記憶體儲存裝置，其中對應所述多筆資料的所述複數個特徵參數為對應所述多筆資料的讀取次數、對應所述多筆資料的讀取頻率或對應所述多筆資料的讀取時間間隔。
TW106110328A 2017-03-28 2017-03-28 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置 TWI615711B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW106110328A TWI615711B (zh) 2017-03-28 2017-03-28 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
US15/603,427 US9947412B1 (en) 2017-03-28 2017-05-23 Data writing method, memory control circuit unit and memory storage apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106110328A TWI615711B (zh) 2017-03-28 2017-03-28 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置

Publications (2)

Publication Number Publication Date
TWI615711B true TWI615711B (zh) 2018-02-21
TW201837712A TW201837712A (zh) 2018-10-16

Family

ID=61872728

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106110328A TWI615711B (zh) 2017-03-28 2017-03-28 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置

Country Status (2)

Country Link
US (1) US9947412B1 (zh)
TW (1) TWI615711B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682279B (zh) * 2018-03-22 2020-01-11 日商東芝記憶體股份有限公司 儲存裝置及電腦系統
TWI710893B (zh) * 2018-09-26 2020-11-21 慧榮科技股份有限公司 資料儲存裝置以及非揮發式記憶體控制方法
US10892031B2 (en) 2018-09-26 2021-01-12 Silicon Motion, Inc. Data storage device and control method for non-volatile memory
US10991422B2 (en) 2018-09-26 2021-04-27 Silicon Motion, Inc. Data storage device using a host memory buffer for single-level cell storage and control method for non-volatile memory

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102681181B1 (ko) * 2019-10-01 2024-07-04 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR102887863B1 (ko) * 2021-01-14 2025-11-18 에스케이하이닉스 주식회사 메모리
CN114063918B (zh) * 2021-11-12 2023-08-15 深圳宏芯宇电子股份有限公司 数据存取方法、存储器存储装置及存储器控制器
CN119536616A (zh) * 2023-08-29 2025-02-28 长江存储科技有限责任公司 存储系统、操作方法和电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070283086A1 (en) * 2006-06-06 2007-12-06 Seagate Technology Llc Write caching random data and sequential data simultaneously
US20080301359A1 (en) * 2004-12-16 2008-12-04 Peter John Smith Non-Volatile Memory and Method With Multi-Stream Updating
US20090006725A1 (en) * 2006-12-15 2009-01-01 Takafumi Ito Memory device
US20100106893A1 (en) * 2008-10-25 2010-04-29 Luca Fasoli Page buffer program command and methods to reprogram pages without re-inputting data to a memory device
US20140019707A1 (en) * 2012-07-16 2014-01-16 International Business Machines Corporation Automatically Preventing Large Block Writes from Starving Small Block Writes in a Storage Device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2131301A4 (en) * 2007-03-27 2011-12-28 Mitsubishi Electric Corp Secret information storage device, secret information erasing method, and secret information erasing program
US9646178B2 (en) * 2014-10-15 2017-05-09 Empire Technology Development Llc Secure data storage based on physically unclonable functions
TWI506634B (zh) * 2014-11-06 2015-11-01 Phison Electronics Corp 資料存取方法、記憶體控制電路單元及記憶體儲存裝置
TWI563509B (en) * 2015-07-07 2016-12-21 Phison Electronics Corp Wear leveling method, memory storage device and memory control circuit unit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080301359A1 (en) * 2004-12-16 2008-12-04 Peter John Smith Non-Volatile Memory and Method With Multi-Stream Updating
US20070283086A1 (en) * 2006-06-06 2007-12-06 Seagate Technology Llc Write caching random data and sequential data simultaneously
US20090006725A1 (en) * 2006-12-15 2009-01-01 Takafumi Ito Memory device
US20100106893A1 (en) * 2008-10-25 2010-04-29 Luca Fasoli Page buffer program command and methods to reprogram pages without re-inputting data to a memory device
US20140019707A1 (en) * 2012-07-16 2014-01-16 International Business Machines Corporation Automatically Preventing Large Block Writes from Starving Small Block Writes in a Storage Device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682279B (zh) * 2018-03-22 2020-01-11 日商東芝記憶體股份有限公司 儲存裝置及電腦系統
TWI710893B (zh) * 2018-09-26 2020-11-21 慧榮科技股份有限公司 資料儲存裝置以及非揮發式記憶體控制方法
US10892031B2 (en) 2018-09-26 2021-01-12 Silicon Motion, Inc. Data storage device and control method for non-volatile memory
US10991422B2 (en) 2018-09-26 2021-04-27 Silicon Motion, Inc. Data storage device using a host memory buffer for single-level cell storage and control method for non-volatile memory

Also Published As

Publication number Publication date
US9947412B1 (en) 2018-04-17
TW201837712A (zh) 2018-10-16

Similar Documents

Publication Publication Date Title
TWI579693B (zh) 映射表載入方法、記憶體控制電路單元與記憶體儲存裝置
TWI615711B (zh) 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
TWI622923B (zh) 整理指令處理方法、記憶體控制電路單元與記憶體儲存裝置
TWI700635B (zh) 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
TW201401049A (zh) 資料儲存方法、記憶體控制器與記憶體儲存裝置
TWI791981B (zh) 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
TWI571882B (zh) 平均磨損方法、記憶體控制電路單元及記憶體儲存裝置
TWI582776B (zh) 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
TWI611410B (zh) 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
TWI602061B (zh) 資料寫入方法、記憶體儲存裝置與記憶體控制電路單元
US20150161042A1 (en) Memory management method, memory controlling circuit unit, and memory storage device
TWI534814B (zh) 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
CN108959109A (zh) 数据读取方法、存储器控制电路单元与存储器存储装置
TWI644210B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI642059B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI571881B (zh) 有效資料合併方法、記憶體控制器與記憶體儲存裝置
TWI635495B (zh) 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
CN109273033B (zh) 存储器管理方法、存储器控制电路单元与存储器存储装置
CN106959818A (zh) 数据写入方法、内存控制电路单元与内存储存装置
CN107102951B (zh) 存储器管理方法、存储器控制电路单元与存储器储存装置
CN106648443B (zh) 有效数据合并方法、存储器控制器与存储器存储装置
CN107103930A (zh) 数据写入方法、内存控制电路单元与内存储存装置
TWI596477B (zh) 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
CN111583976B (zh) 数据写入方法、存储器控制电路单元以及存储器存储装置
TWI615713B (zh) 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置