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TWI621290B - 側壁式記憶體單元 - Google Patents

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TWI621290B
TWI621290B TW103108782A TW103108782A TWI621290B TW I621290 B TWI621290 B TW I621290B TW 103108782 A TW103108782 A TW 103108782A TW 103108782 A TW103108782 A TW 103108782A TW I621290 B TWI621290 B TW I621290B
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賈斯丁 希羅奇 薩托
陳寶咪
索努 達洋納尼
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微晶片科技公司
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Abstract

本發明揭示一種側壁式記憶體單元(例如，一CBRAM、ReRAM或PCM單元)，其可包含一底電極、界定一側壁之一頂電極層及配置於該底電極層與該頂電極層之間之一電解質層，使得經由該電解質層在該底電極與該頂電極側壁之間界定一導電路徑，其中該底電極層相對於一水平基板大致水平延伸且該頂電極側壁相對於該水平基板非水平延伸，使得當一正偏壓電壓施加至該單元時，一導電路徑在該底電極與該頂電極側壁之間之一非垂直方向(例如，一大致水平方向或其他非垂直方向)中增長。

Description

側壁式記憶體單元 【相關申請案之交叉參考】
本申請案主張2013年3月13日申請之美國臨時申請案第61/780,249號之權利，該申請案以引用的方式併入本文中。
本發明係關於可程式化記憶體單元，例如，係關於具有一側壁式組態之非揮發性記憶體單元(例如，橋接隨機存取(CBRAM)記憶體單元或氧空位基電阻性RAM(ReRAM)單元及相變記憶體(PCM)單元)。
諸如導電橋接記憶體(CBRAM)及電阻性RAM(ReRAM)單元之電阻性記憶體單元係提供優於習知快閃記憶體單元之尺寸縮放及成本優勢之一新類型之非揮發性記憶體單元。一CBRAM係基於一固態電解質內之離子之實體重定位。一CBRAM記憶體單元可由兩個固態金屬電極組成，一者相對惰性(例如，鎢)，另一者電化學活性(例如，銀或銅)，該兩個固態金屬電極藉由非導電材料之一薄層或膜而彼此分離。CBRAM單元透過跨該非導電膜之一偏壓電壓之應用而產生跨該非導電膜之可程式化導電絲狀體。該等導電絲狀體可由單一或非常少之奈米級離子形成。該非導電膜可稱為一電解質，因為其透過非常類似於一電池中之氧化/還原序而提供該(該等)導電絲狀體跨該膜之傳播。在一ReRAM單元中，傳導係透過一絕緣體中之一空位鏈之產生 而發生。該(該等)絲狀體/該(該等)空位鏈之產生產生一接通狀態(電極之間之高傳導)，而該(該等)絲狀體/該(該等)空位鏈之溶解係(例如)藉由以焦耳(Joule)加熱電流施加一類似極性或以較小電流施加一相反極性，以將電解質/絕緣體回復返回至其非導電關閉狀態。在本發明中，為了簡單起見將一CBRAM單元之電解質膜、層或區域及一ReRAM單元之絕緣體膜、層或區域都稱為一「電解質」。
多種材料已經證實可用於電阻性記憶體單元，包括電解質及電極兩者。一實例係Cu/SiOx基單元，其中Cu係活性金屬源電極且SiOx係電解質。
電阻性記憶體單元面對的一共同問題係接通狀態保持，即尤其在記憶體零件通常合格之高溫(例如，85℃/125℃)下導電路徑(絲狀體或空位鏈)為穩定之能力。
圖1展示一習知CBRAM單元1A，其具有配置於一底電極12(例如，鎢)上方之一頂電極10(例如，銅)，其中電解質或中間電極14(例如，SiO2)經配置於該頂電極與該底電極之間。當一偏壓電壓施加至單元1A時導電絲狀體18自底電極12至頂電極10傳播通過電解質14。此結構具有各種潛在限制或缺點。例如，用於絲狀體形成之有效橫截面區域(在本文中稱為「侷限區」或「絲狀體形成區域」，指示為AFF)相對大且無侷限，使絲狀體形成區域易受外在缺陷影響。此外，多絲狀體根形成可能歸因於一相對大區域，其可導致較弱(較不堅固)絲狀體。一般而言，絲狀體形成區域AFF之直徑或寬度(指示為「x」)與自底電極12至頂電極10之絲狀體傳播距離(在此情況中係電解質14之厚度，指示為「y」)之間之比率越大，多根絲狀體形成之機會越大。此外，一大電解質體積包圍絲狀體，該大電解體積為絲狀體提供擴散路徑且因此會提供不佳的保持。因此，限制其中形成導電路徑之電解質材料之體積可歸因於空間侷限而提供一更堅固絲狀體。可藉由 縮小在底電極12與電解質14之間接觸之區域而限制其中形成導電路徑之電解質材料之體積。
如本文中所使用，「導電路徑」係指一導電絲狀體(例如，在一CBRAM單元中)、空位鏈(例如，在一氧空位基ReRAM單元中)或用於連接一非揮發性記憶體單元之電極之任何其他類型之導電路徑(通常透過配置於電極之間之一電解質層或區域)。如本文中所使用，「電解質層」或「電解質區域」指導電路徑透過其傳播之底電極與頂電極之間之一電解質/絕緣體/記憶體層或區域。
圖2展示一CBRAM單元形成之某些原理。導電絲狀體18可橫向形成且增長或形成支鏈至多個平行路徑。此外，導電路徑之位置可隨著各個程式化/擦除循環而改變。此可導致臨界切換效能、可變性、高溫保持問題及/或不佳的切換持久性。已展示限制切換體積以使操作獲益。此等原理均等應用至ReRAM及CBRAM單元。對於此等技術之採用之一主要障礙係切換均勻性。
圖3A及圖3B展示用於一CBRAM單元之一例示性已知底電極組態1B(例如，具有一電晶體、一電阻性記憶體元件(1T1R)架構)之一示意圖及一電子顯微鏡影像。在此實例中，底電極12係一圓柱形通孔，例如，具有一Ti/TiN襯料之一鎢填充通孔。一頂接觸件及/或陽極20可如所示之連接至頂電極10。底電極12可提供(例如)可導致上文所論述之問題或缺點之一或多者之約30,000nm2之一相對大絲狀體形成區域AFF。
一些實施例提供記憶體單元(例如，CBRAM、ReRAM或PCM單元)及形成此等記憶體單元之方法，該等記憶體單元具有鄰近一水平延伸之底電極非水平(例如，垂直或以其他方法非水平)延伸之一傾斜或頂電極側壁，其中一電解質配置於其等之間且界定用於在水平延伸 底電極與非水平延伸頂電極側壁之間之絲狀體形成之一導電路徑。在一些實施例中，頂電極側壁可具有圍繞底電極之一外部周邊延伸之一環形形狀。相較於習知水平堆疊電極-電解質-電極記憶體單元結構，此配置可提供一減小絲狀體形成區域AFF。
根據一實施例，一種側壁式記憶體單元(例如，一CBRAM、ReRAM或PCM單元)包括一底電極、界定一側壁之一頂電極層及配置於該底電極層與該頂電極層之間之一電解質層，使得經由該電解質層在該底電極與該頂電極側壁之間界定一導電路徑，其中該底電極層相對於一水平基板大致水平延伸且該頂電極側壁相對於該水平基板非水平延伸，使得當一正偏壓電壓施加至該單元時，一導電路徑在該底電極與該頂電極側壁之間之一非垂直方向(例如，一大致水平方向或其他非垂直方向)中增長。
根據另一實施例，一種形成一側壁式電阻性記憶體單元之方法包括：在一水平延伸基板上方沈積一底電極層；在該底電極層上方形成一遮罩層；圖案化該底電極層及該遮罩層以界定一底電極及遮罩區域；沈積一電解質層；及形成一頂電極使得該頂電極之一側壁相對於該水平基板非水平延伸，其中該電極層配置於該底電極與該頂電極層側壁之間。
1A‧‧‧導電橋接隨機存取記憶體(CBRAM)單元
1B‧‧‧底電極組態
10‧‧‧頂電極
12‧‧‧底電極
14‧‧‧電解質/中間電極
18‧‧‧導電絲狀體
20‧‧‧頂接觸件/陽極
100‧‧‧基板
102‧‧‧底電極接觸件
110‧‧‧底電極層/陰極層
112‧‧‧硬遮罩
114‧‧‧側壁
120‧‧‧底電極
130‧‧‧電解質層
132‧‧‧頂電極層
150‧‧‧電解質層/障壁介電質
160‧‧‧絕緣體層
170‧‧‧通孔
180‧‧‧厚金屬層/頂電極連接
180A‧‧‧金屬層區域
180B‧‧‧金屬層區域
182‧‧‧絕緣體/介電層
參考圖式在下文中論述例示性實施例，其中：圖1展示一例示性習知CBRAM單元；圖2展示CBRAM單元形成之某些原理；圖3A及圖3B展示一例示性已知CBRAM單元組態之一示意圖及一電子顯微鏡影像；圖4A至圖4C展示用於形成(例如)根據一實施例可體現為一CBRAM或ReRAM單元之一側壁式記憶體單元之底(或內部)電極、電 解質切換層及頂(或外部)電極之一例示性程序；圖5係如本文中所揭示之經形成之一例示性記憶體單元結構之一放大圖以根據一些實施例繪示有效絲狀體形成區域或導電路徑體積；圖6A至圖6D繪示根據一例示性實施例之用於圖案化一頂電極層且形成用於一側壁式記憶體單元之一頂金屬接觸件之一技術；圖7A至圖7C繪示根據另一例示性實施例之用於圖案化一頂電極層且形成用於一側壁式記憶體單元之一頂金屬接觸件之另一技術；圖8A至圖8C繪示根據本文中所揭示之概念(例如，根據一實施例對應於圖4A至圖4D及圖6A至圖6C)之形成一記憶體單元之一例示性方法；圖9A及圖9B各自展示根據一實施例之圖8B中展示之技術之一替代者之一截面側視圖及側視圖；及圖10A及圖10B展示如本文中所揭示之藉由例示性側壁單元提供之導電路徑侷限。
根據各種實施例，一新穎非揮發性記憶體(NVM)結構可界定該結構之一「側壁」中之一電極-電解質-電極配置，而非圖1至圖3中展示之水平延伸電極及電解質層之習知堆疊。在一些實施例中，底(或內部)電極經水平配置，而電解質切換層及頂(或外部)電極相對於底/內部電極之水平平面垂直、幾乎垂直或以其他方法成角度延伸。此等記憶體單元在本文中稱為一側壁式記憶體單元且此切換層及頂電極在本文中稱為一側壁式切換層及側壁式頂/外部電極。所揭示之側壁式記憶體單元可體現為(例如)金屬絲狀體基導電橋接RAM(CBRAM)單元、氧空位基電阻性RAM(ReRAM)單元、相變記憶體(PCM)單元或任何其他適合類型之記憶體單元。
圖4A至圖4C展示(例如)根據一實施例用於形成可體現為一 CBRAM或ReRAM單元之一側壁式記憶體單元之底(或內部)電極、電解質切換層及頂(或外部)電極之一例示性程序。在一習知記憶體單元結構中，歸因於電極及介入電解質切換層之水平配置，電極被稱為底電極及頂電極。在如本文中揭示之一側壁式結構中，歸因於習知「底」電極及「頂」電極之各自配置，可將其等視為「內部」及「外部」電極。然而，為了簡單起見，此等電極在本文中稱為側壁式結構之「底」電極及「頂」電極，不論其等之相關配置。因此，應瞭解，「頂」電極可不定位於「底」電極上方，而定位於底電極之外部、鄰近或以其他方式相對於底電極定位。
如圖4A中所示，一或多個底電極接觸件102可形成於一基板100中。底電極接觸件102及基板100可以任何適合方式(例如，使用習知半導體製造技術)且由任何適合材料形成。例如，基板100可由一絕緣體或介電質(例如，SiO2)形成且底電極接觸件102可由銅(Cu)、鎢(W)或其他適合材料形成。在此實例中，使用一環形通孔類型形狀形成各個底電極接觸件102。然而，可使用任何其他適合形狀(例如，一細長線或細長矩形形狀、一方形形狀等)形成各個底電極接觸件102。底電極接觸件102可將裝置連接至一控制閘。
可接著在基板100及底電極連接器102上方沈積或形成一底電極(或陰極)層110及一硬遮罩112。底電極層110可包括任何適合導電材料或若干材料(例如，多晶矽、摻雜多晶矽、非晶矽、摻雜非晶矽或任何其他適合材料)且可以任何適合方式沈積或形成。硬遮罩層112可由任何適合材料(例如，SiN、SiON、TEOS矽氧化物或其他介電材料)形且可以此項技術中已知之任何適合方式沈積或形成。
接著，如圖4B中所示，接著如所示之圖案化且蝕刻堆疊。特定言之，可蝕刻底電極層110及硬遮罩112以界定一或多個底電極120及剩餘硬遮罩112及/或定位於一或多個下伏底電極連接器102上方或附 近之(若干)底電極120中之(若干)側壁114。換言之，在蝕刻程序之後藉由底電極層110之一剩餘部分界定各個底電極120。可蝕刻硬遮罩112以提供一預定側壁角度。舉例而言，側壁角度可係在相對於基板/晶圓之平面之0度與90度之間(不包含0度與90度)。在一些實施例中，側壁角度係在相對於基板/晶圓之平面之之間(不包含30度與90度)。在一些實施例中，側壁角度係在相對於基板/晶圓之平面之之間(不包含45度與90度)。在一些實施例中，側壁角度係在相對於基板/晶圓之平面之之間(不包含60度與90度)。在一些實施例中，側壁角度係在相對於基板/晶圓之平面之之間(不包含30度與85度)。在一些實施例中，側壁角度係在相對於基板/晶圓之平面之之間(不包含45度與85度)。在一些實施例中，側壁角度係在相對於基板/晶圓之平面之之間(不包含60度與85度)。在其他實施例中，側壁角度係相對於基板/晶圓之平面之90度。
接著，如圖4C中所示，在堆疊上方，且特定言之在各個底電極120上方形成一電解質層(例如，非揮發性記憶體(NVM)膜)130及一頂電極(陽極)層132。電解質層150可包括任何適合介電或憶阻類型之材料或若干材料，例如，SiOx(例如，SiO2)、GeS、CuS、TaOx、TiO2、Ge2Sb2Te5、GdO、HfO、CuO、CuxOy、Al2O3或任何其他適合材料。頂電極層152可包括任何適合導電材料或若干材料，例如，Ag、Al、Cu、Ta、TaN、Ti、TiN、Al、W或任何其他適合材料且可以任何適合方式沈積或形成。
圖5係根據一實施例之根據圖4A至圖4C之方法形成之一例示性記憶體單元結構之部分之一放大圖。如圖5中所示，電解質層130之厚度可小於底電極120之厚度，使得在垂直方向重疊處界定一絲狀體形成導電路徑(藉由自底電極120至頂電極132之最短路徑而界定)，由OCP指示，在電解質層130與底電極120膜厚度之間。
減小膜之間之重疊OCP減小導電路徑形成體積，因此增強電極之本質。導電路徑形成體積中之減小可產生一更堅固導電路徑及一可重複程式化/擦除方法，因為相較於透過電極材料之一較大體積之一較寬或分支路徑可形成一單一根導電路徑。歸因於關於導電路徑之一較小擴散路徑，亦可改良保持。
一預定及/或均勻垂直方向導電路徑重疊OCP(即，底電極120與電解質層130之各自厚度之間之差異)係藉由使用提供均勻層厚度之方法形成層120及130。例如，在一些實施例中，層120及130係藉由物理氣相沈積(PVD)程序而形成。
在一些實施例中，垂直方向導電路徑重疊OCP(即，底電極120與電解質層130之各自厚度之間之差異)係在0與750Å之間。在一些實施例中，垂直方向導電路徑重疊OCP係在20與150之間。在一特定實施例中，底電極120具有400Å+/-30Å之一厚度，且電解質層130具有300Å+/-20Å之一厚度，因此提供100Å+/-35Å之一導電路徑重疊OCP。相較於習知水平堆疊電極-電解質-電極單元結構，100Å之一導電路徑重疊OCP可提供有效絲狀體形成區域AFF中之約50%至99%之一縮小。
圖6A至圖6C及圖7A至圖7B繪示用於圖案化頂電極層132且形成一頂金屬接觸件之兩個例示性實施例。
如下闡釋圖6A至圖6C中展示之例示性實施例。如圖6A(截面側視圖)及圖6B(俯視圖)中所示，使用一光阻劑將晶圓圖案化至大於底電極120臨界尺寸之一臨界尺寸。蝕刻頂電極層132及電解質膜130，留下一頂電極132及電解質切換區域130覆蓋硬遮罩112及底電極120。在底電極120之頂角處界定自底電極120穿過電解質130至頂電極132之最短路徑，例如，如關於圖5在上文中所論述。如圖6C中所示，可接著沈積一障壁介電質150以密封且保護電極120及132及電解質130。接著，如圖6D中所示，可沈積一絕緣體層160且可接著蝕刻任何適合(若 干)類型之電連接(例如，(若干)通孔170)至絕緣體層160以連接至頂電極132以完成電路。
如下闡釋圖7A至圖7B中所示之例示性實施例(單一遮罩CBRAM/ReRAM形成程序)。如圖7A及圖7B中所示，在如圖6A中所示之形成一側壁式單元結構之後，(例如)使用不具有光阻劑之一回蝕程序移除電極132及電解質區域130之頂部以清理電極/電解質材料之下伏硬遮罩112之頂部。在完成此蝕刻之後，電極132及電解質區域130在底電極120及硬遮罩112之側壁114上形成環形「間隔件」。如圖7C中所示，在單元結構之形成之後可直接接著沈積一厚金屬層180(例如，鋁)作為晶圓上之最終配線。在一些實施例中，此係一無通孔程序且因此可減小程序之成本。在經繪示之實例中，金屬層區域180A可提供用於經繪示之記憶體單元之一頂電極接觸件而金屬層區域180B可提供一外圍路由接觸件或襯墊接觸件，如此項技術中已知。
圖8A至圖8C繪示根據本文中所揭示之概念(例如，根據一實施例對應於圖4A至圖4D及圖6A至圖6C)之形成一記憶體單元之一例示性方法。圖8A展示一底電極連接102、一導電底路徑(例如，至一電晶體或其他控制裝置)及一底電極120之沈積/形成，圖8B展示一電解質膜130及頂電極層132之沈積/形成，且圖8C展示在一絕緣體或介電層(例如，SiO2)182中之一頂電極連接180之形成。
圖9A及圖9B各自展示圖8B中展示之技術之一替代者之一截面側視圖及側視圖，其中使用不具有光阻劑之一回蝕程序蝕刻頂電極132及電解質130，使得頂電極132及電解質130在底電極120及硬遮罩112之側壁114上形成「間隔件」，例如，對應於圖7A至圖7C。
圖10A及圖10B展示如本文中所揭示之藉由例示性側壁單元提供之導電路徑侷限且指示形成於各自導電路徑中之例示性絲狀體F。如圖10A之例示性結構中所示，導電路徑區域係取決於底電極120厚度(x) 與電解質130厚度(y)之間之差異(差量)，例如，上文中關於圖5所論述。圖10B展示其中在電解質130及頂電極132之沈積期間形成一溝槽至基板100中之一實施例。在此實施例中，導電路徑可僅取決於底電極層120之厚度(x)。
各種實施例可提供相對於關於習知非揮發性記憶體單元之某些習知結構及/或製造技術之一或多個優勢。例如，一些實施例產生關於導電路徑形成之將導致具有較高保持之一較堅固導電路徑之一侷限區。一些實施例提供導電路徑形成區在底電極通孔之縫之外。在一些實施例中，較小電極/導電路徑形成區域可容許較高電流密度以容許單極單元切換(相同極性之Vset及Vreset)。一些實施例以既有工具提供用於先進程序之超薄電極。此外，本文中論述之任何結構及程序可應用至各種記憶體單元類型，例如CBRAM、ReRAM、PCM及其他先進技術。在一些實施例中，相較於關於習知單元結構之一製造程序，製造程序涉及用於一基本上較便宜流程之較少遮罩及/或較少製造步驟。

Claims (22)

  1. 一種用於一電阻性記憶體之單元(cell)，其包括：一底電極；一頂電極層，其界定(defining)一側壁；及一電解質(electrolyte)層，其經配置於該底電極與該頂電極層之間，使得經由該電解質層在該底電極與該頂電極層之該側壁之間界定一導電路徑；且其中該底電極相對於一水平基板實質上水平延伸，且該頂電極層之該側壁相對於該水平基板非水平延伸，其中該頂電極層之該側壁界定延伸圍繞(around)該底電極之一外部周邊(outer perimeter)之一環形形狀(ring shape)。
  2. 如請求項1之單元，其中該頂電極層包括在該底電極上方且平行於該底電極延伸之一覆蓋部分。
  3. 如請求項1之單元，其中該電解質層包括相對於該水平基板非水平延伸之一側壁，且其中透過該電解質層之該側壁界定該導電路徑。
  4. 如請求項3之單元，其中該電解質層之該側壁平行於該非平行頂電極側壁延伸。
  5. 如請求項4之單元，其中該電解質層之該側壁界定在該頂電極層內部徑向延伸之一環。
  6. 如請求項1之單元，其中該頂電極層之該側壁以相對於該水平基板之一角度延伸，該角度係在30度與90度之間，不包含30度與90度。
  7. 如請求項1之單元，其中該頂電極層之該側壁以相對於該水平基板之一角度延伸，該角度係在60度與90度之間，不包含60度與 90度。
  8. 如請求項1之單元，其中該頂電極層之該側壁以相對於該水平基板之一角度延伸，該角度係在45度與85度之間，不包含45度與85度。
  9. 如請求項1之單元，其中該頂電極層之該側壁相對於該水平基板垂直延伸。
  10. 如請求項1之單元，其中：該底電極係形成於一基板層上且具有一底電極層厚度，且該頂電極層經間隔遠離該基板層達小於該底電極厚度之一距離。
  11. 如請求項1之單元，其中該底電極具有一平坦圓形電極盤(flat circular electrode disk)之形狀。
  12. 如請求項1之單元，其中該單元經組態使得當一正偏壓電壓施加至該單元時，一導電路徑在該底電極與該頂電極層之該側壁之間之一非垂直方向中增長。
  13. 如請求項1之單元，其中該單元經組態使得當一正偏壓電壓施加至該單元時，一導電路徑在該底電極與該頂電極層之該側壁之間之一大致水平方向中增長。
  14. 一種形成一側壁式(sidewall-type)電阻性記憶體單元之方法，該方法包括：在一水平延伸基板上方(over)沈積一底電極層；在該底電極層上方形成一遮罩層；圖案化該底電極層及該遮罩層以界定一底電極及遮罩區域；沈積一電解質層；形成一頂電極使得該頂電極之一側壁相對於該水平基板非水平延伸，其中該電極層配置於該底電極與該頂電極層側壁之 間；及形成該頂電極使得該頂電極層之該側壁界定延伸圍繞該底電極之一外部周邊之一環形形狀。
  15. 如請求項14之方法，其中該底電極具有一平坦圓形電極盤之形狀。
  16. 如請求項14之方法，其中該頂電極層之該側壁以相對於該水平基板之一角度延伸，該角度係在30度與90度之間，不包含30度與90度。
  17. 如請求項14之方法，其中該頂電極層之該側壁以相對於該水平基板之一角度延伸，該角度係在60度與90度之間，不包含60度與90度。
  18. 如請求項14之方法，其中該頂電極層之該側壁以相對於該水平基板之一角度延伸，該角度係在45度與85度之間，不包含45度與85度。
  19. 如請求項14之方法，其中該頂電極層之該側壁相對於該水平基板垂直延伸。
  20. 如請求項14之方法，其包括：形成具有一底電極層厚度之該底電極，及形成該頂電極使得該頂電極經間隔遠離該水平延伸基板達小於該底電極厚度之一距離。
  21. 如請求項20之方法，其中該頂電極層係藉由該電解質層之一部分而經間隔遠離該基板層。
  22. 如請求項14之方法，其進一步包括將一正偏壓電壓施加至該單元使得一導電路徑在該底電極與該頂電極層之該側壁之間之一非垂直方向中增長，或將一正偏壓電壓施加至該單元使得一導電路徑在該底電極與該頂電極層之該側壁之間之一大致水平方向中增長。
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