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TW201444136A - 具有縮小底電極之電阻性記憶體單元 - Google Patents

具有縮小底電極之電阻性記憶體單元 Download PDF

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TW201444136A
TW201444136A TW103108781A TW103108781A TW201444136A TW 201444136 A TW201444136 A TW 201444136A TW 103108781 A TW103108781 A TW 103108781A TW 103108781 A TW103108781 A TW 103108781A TW 201444136 A TW201444136 A TW 201444136A
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Sonu Daryanani
Bomy Chen
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Microchip Tech Inc
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Abstract

本發明揭示一種電阻性記憶體單元，其包含一環形底電極、一頂電極及配置於該底電極與該頂電極之間之一電解質層。可藉由如下而形成一環形底電極：在一底電極接觸件上方形成一介電層；在該介電層中蝕刻一通孔以曝露該底電極接觸件之至少一部分；在該介電層上方沈積一導電通孔襯料且進入該通孔，沈積於該通孔中之該通孔襯料形成該通孔中之一環形結構及與該曝露底電極接觸件接觸之一接觸部分，該環形結構界定該環形結構之一徑向向內腔；及使用一介電填充材料填充該腔，使得該通孔襯料之該環形結構形成該環形底電極，在該底電極上方沈積一電解質層且在該電解質層上方沈積一頂電極。

Description

具有縮小底電極之電阻性記憶體單元 [相關申請案之交叉參考]
本申請案主張2013年3月13日申請之美國臨時申請案第61/780,317號之權利，該申請案以引用的方式併入本文中。
本發明係關於具有提供用於導電路徑(例如，導電絲狀體或空位鏈)之形成之一縮小區域之一不對稱結構(例如，包含一環形底電極)之電阻性記憶體單元，例如，導電橋接隨機存取記憶體(CBRAM)或電阻性隨機存取記憶體(ReRAM)單元。
諸如導電橋接記憶體(CBRAM)及電阻性RAM(ReRAM)單元之電阻性記憶體單元係提供優於習知快閃記憶體單元之尺寸縮放及成本優勢之一新類型之非揮發性記憶體單元。一CBRAM係基於一固態電解質內之離子之實體重定位。一CBRAM記憶體單元可由在其等之間具有一薄膜之電解質之兩個固態金屬電極組成，一者相對惰性(例如，鎢)，另一者電化學活性(例如，銀或銅)。CBRAM單元之基本理念係產生可程式化導電絲狀體，該等可程式化導電絲狀體係藉由跨一通常非導電膜之單一或非常少之奈米級離子之透過跨該非導電膜之一偏壓電壓之應用而形成。該非導電膜被稱為電解質，因為其透過非常類似 於一電池中之氧化/還原程序而產生絲狀體。在一ReRAM單元中，傳導係透過一絕緣體中之一空位鏈之產生。絲狀體/空位鏈之產生產生一接通狀態(電極之間之高傳導)，而絲狀體/空位鏈之溶解係藉由以焦耳(Joule)加熱電流施加一類似極性或以較小電流施加一相反極性，以將電解質/絕緣體回復返回至其非導電關閉狀態。
多種材料已經證實可用於電阻性記憶體單元，包括電解質及電極兩者。一實例係Cu/SiOx基單元，其中Cu係活性金屬源電極且SiOx係電解質。
電阻性記憶體單元面對的一共同問題係接通狀態保留，即尤其在記憶體零件通常合格之高溫(85℃/125℃)下導電路徑(絲狀體或空位鏈)為穩定之能力。
圖1展示一習知CBRAM單元1A，其具有配置於一底電極12(例如，鎢)上方之一頂電極10(例如，銅)，其中電解質或中間電極14(例如，SiO2)經配置於該頂電極與該底電極之間。當一偏壓電壓施加至單元1A時導電絲狀體18自底電極12至頂電極10傳播通過電解質14。此結構具有各種潛在限制或缺點。例如，用於絲狀體形成之有效橫截面區域(在本文中稱為有效絲狀體形成區域指示為AFF或替代地「侷限區」)相對大且無侷限，使絲狀體形成區域易受外在缺陷影響。此外，多絲狀體根形成可能歸因於一相對大區域，其可導致較弱(較不堅固)絲狀體。一般而言，有效絲狀體形成區域AFF之直徑或寬度(指示為「x」)與自底電極12至頂電極10之絲狀體傳播距離(在此情況中係電解質14之厚度，指示為「y」)之間之比率越大，多根絲狀體形成之機會越大。此外，一大電解質體積包圍絲狀體，該大電解體積為絲狀體提供擴散路徑且因此可提供差保留。因此，限制其中形成導電路徑之電解質材料之體積可歸因於空間侷限而提供一更堅固絲狀體。可藉由縮小在底電極12與電解質14之間接觸之區域而限制其中形成導電 路徑之電解質材料之體積。
如本文中所使用，「導電路徑」係指一導電絲狀體(例如，在一CBRAM單元中)、空位鏈(例如，在一氧空位基ReRAM單元中)或用於連接一非揮發性記憶體單元之底電極及頂電極之任何其他類型之導電路徑(通常透過配置於底電極與頂電極之間之一電解質層或區域)。如本文中所使用，「電解質層」或「電解質區域」係指導電路徑透過其傳播之底電極與頂電極之間之一電解質/絕緣體/記憶體層或區域。
圖2展示一CBRAM單元形成之某些原理。導電路徑18可橫向形成且增長或形成支鏈至多個平行路徑。此外，導電路徑之位置可隨著各個程式化/擦除週期而改變。此可導致一臨界切換效能、可變性、高溫保留問題及/或切換耐久性。已展示限制切換體積以使操作獲益。此等原理應用至ReRAM及CBRAM單元。對於此等技術之採用之一主要障礙係切換均勻性。
根據各種實施例，一非揮發性記憶體單元結構及相關聯之製造程序提供底電極與電解質層之間之一縮小之接觸區域，因此限制其中一導電路徑可形成之區域(即，「侷限區」)且藉此產生具有經改良之切換效能、保留效能及/或可靠性之較厚、單一導電路徑根記憶體單元(例如，CBRAM單元及ReRAM單元)。舉例而言，可藉由具有小於100埃之一寬度之一窄環而界定侷限區。
在一實施例中，一電阻性記憶體單元包含一環形底電極、一頂電極及配置於該底電極與該頂電極之間之一電解質層。
在另一實施例中，一種用於形成一電阻性記憶體單元之方法包括藉由一程序而形成一環形底電極，該程序包含：在一底電極接觸件上方形成一介電層；在該介電層中蝕刻一通孔以曝露該底電極接觸件之至少一部分；在該介電層上方沈積一導電通孔襯料且進入該通孔， 沈積於該通孔中之該通孔襯料形成該通孔中之一環形結構及與該曝露底電極接觸件接觸之一接觸部分，該環形結構界定該環形結構之一徑向向內腔；且使用一介電填充材料填充該腔，使得該通孔襯料之該環形結構形成該環形底電極，在該底電極上方沈積一電解質層且在該電解質層上方沈積一頂電極。
1A‧‧‧導電橋接隨機存取記憶體(CBRAM)單元
10‧‧‧頂電極
12‧‧‧底電極
14‧‧‧電解質/中間電極
18‧‧‧導電路徑
100‧‧‧例示性結構
102‧‧‧環形底電極
102'‧‧‧連續底電極
104‧‧‧層間介電層
106‧‧‧電解質層
106'‧‧‧電解質層
108‧‧‧頂電極
108'‧‧‧頂電極
110‧‧‧位元線
120‧‧‧絲狀體
150‧‧‧通孔
152‧‧‧介電質
154‧‧‧底電極接觸件
156‧‧‧導電路徑
158‧‧‧層間介電質
160‧‧‧襯料
160A‧‧‧環形襯料區域
162‧‧‧介電質/氧化物
170‧‧‧電解質層
172‧‧‧頂電極
174‧‧‧頂電極接觸件
200‧‧‧例示性電阻性記憶體單元結構
202‧‧‧環形底電極
204‧‧‧層間介電層
206‧‧‧電解質層
208‧‧‧頂電極
210‧‧‧位元線
212‧‧‧底電極接觸件
參考圖式在下文中論述例示性實施例，其中：圖1展示一例示性習知CBRAM單元；圖2展示CBRAM單元形成之某些原理；圖3展示根據一例示性實施例之具有一環形底電極之一例示性電阻性記憶體單元結構(例如，一CBRAM或ReRAM單元)之一橫截面；圖4A至圖4B2繪示一習知連續底電極結構之態樣；圖5A至圖5B2繪示根據本發明之一例示性實施例之一環形底電極結構之態樣以展示該環形底電極結構相較於一習知連續底電極結構之一優點；圖6A至圖6D繪示根據一實施例之用於產生具有一環形底電極之一記憶體單元結構之一例示性程序；及圖7繪示根據一例示性實施例之具有一環形底電極之一例示性電阻性記憶體單元結構。
圖3繪示關於一電阻性記憶體單元(例如，一CBRAM或ReRAM單元)之一例示性結構100之一橫截面，該電阻性記憶體單元具有：一環形底電極102，其形成於一層間介電層104中；一電解質層106；及頂電極108，其形成於底電極102上方使得電解質層106配置於底電極102與頂電極108之間；及(若干)位元線110，其(其等)連接至頂電極108。
結構100之各種組件區域之各者可由任何適合材料且以任何適合 方式形成。舉例而言，環形底電極102可由TiN或任何其他適合底部電極材料形成；頂電極108可由Cu(例如，由PVD形成之一非常薄之Cu層(例如，10至30nm/5至15nm))或任何其他適合頂電極材料形成；電解質層106可由高品質SiO2或SiO之一薄層(例如，30埃至150埃)或任何其他適合電解質材料形成；且(若干)位元線110可由TaN或任何其他適合位元線材料形成。
在120處指示自環形底電極102至頂電極108通過電解質層106傳播之一例示性絲狀體(例如，金屬橋)。相較於一固態底電極結構，環形底電極102提供底電極102與上伏電解質層104之間之一實質上縮小接觸區域，因此提供一縮小侷限區。在此實例中，環形底電極102具有小於100埃之一厚度(x)。提供小於電解質層之一厚度(y)之一底電極厚度(x)(即，x/y<1)可提供多個導電路徑形成之一尤其減小機會。
圖4A至圖4B2及圖5A至圖5B2繪示一習知連續底電極結構之態樣(圖4A至圖4B2)及根據本發明之一實施例之一環形底電極結構(圖5A至圖5B2)以展示環形底電極結構之一優點。特定言之，圖4A展示一絲狀體形成之一橫截面，且圖4B1及圖4B2展示關於一習知單元結構之多個絲狀體之形成之一俯視圖，該習知單元結構具有一連續底電極102'、一頂電極108'及該連續底電極102'與該頂電極108'之間之一電解質層106'。同樣地，圖5A展示一絲狀體形成之一橫截面，且圖5B1及圖5B2展示關於根據本發明之一實施例之一單元結構之一單一絲狀體之形成進展之一俯視圖，該單元結構具有一環形底電極102、一頂電極108及該環形底電極102與該頂電極108之間之一電解質層106。
在SET(絲狀體形成)期間，絲狀體根之減小數目及增加厚度係較佳。在圖4A至圖4B2中展示之習知結構中，絲狀體120可形成於其中之電解質106'之體積具有一相對大水平/垂直長度比率(例如，x/y>5)。相較之下，在本文中揭示之環形底電極結構100中，(若干)絲狀體 120可形成於其中之電解質106之體積具有一相對小水平/垂直長度比率(例如，x/y<1)。如所展示，本文中揭示之環形底電極可提供較少但較厚絲狀體根，因此提供優於習知結構之一優點。
圖6A至圖6D繪示根據一實施例之用於產生具有一環形底電極102之一記憶體單元結構100之一例示性程序。如圖6A中展示，穿過一介電質152(例如，SiN)蝕刻一通孔150向下至一底電極接觸件154(例如，Cu)。通孔150可具有任何適合橫截面形狀，例如，圓形、卵圓形、橢圓形、長方形、正方形等。可經由一導電路徑156而將底電極接觸件154連接至一電路或電子組件(例如，一電晶體或其他控制裝置)，可以任何適合方式(例如，如所示之自下方或以任何已知方式自上方)形成該導電路徑156且將其連接至底電極接觸件154。底電極接觸件154及/或導電路徑156可形成於一層間介電質158(例如，SiO2)中。
如圖6B中所示，接著沈積一通孔襯料160(例如，TiN)，且執行一介電填充以使用一介電質162(在此實例中係氧化物(例如，SiO2))填充剩餘通孔開口。如圖6C中所示，執行一化學機械平坦化或拋光(CMP)程序，以移除氧化物162之頂部部分及襯料160，因此留下將變為底電極102之氧化物填充之環形襯料區域160A(即，垂直於頁面之一橫截面中之環形)。如圖6D中所示，接著在堆疊上方沈積或形成一電解質層170(例如，SiOx/CuSixOy)、一頂電極172(例如，PVD Cu)及一頂電極接觸件174(例如，TaN)。接著可蝕刻或以其他方式處理電解質層170、頂電極172及頂電極接觸件174以產生一所要單元形狀。
圖7繪示根據一例示性實施例之一例示性電阻性記憶體單元結構200。如所示，記憶體單元結構200可包含：一環形底電極202，其形成於一層間介電層204中；一電解質層206；及頂電極208，其形成於底電極202上方使得電解質層206配置於底電極202與頂電極208之間； 及(若干)位元線210，其(其等)連接至頂電極208。一底電極接觸件212連接至環形底電極202之一底區域。此外，氮化物間隔件214可(例如)藉由一氮化物沈積及蝕刻程序而形成於位元線210、頂電極208及電解質層206之側壁上方。亦展示一導電絲狀體220用於參考。
在一些實施例中，可使用兩個遮罩形成電阻性記憶體單元結構200。首先，使用一通孔(或溝槽)開口遮罩(一薄TiN層沈積於其中)，接著係一PECVD氧化物填充及CMP程序。此形成底電極202。接著此係沈積電解質層206(例如，一薄SiOx層)，接著係頂電極208(例如，Cu/TaN/W)，接著使用一第二遮罩蝕刻此堆疊。通常不可在一電漿中蝕刻一厚Cu膜，因此可形成可使用此第二遮罩電漿蝕刻之一薄(50至300埃)PVD Cu層。
如上文所論述，所揭示之概念應用金屬絲狀體類型CBRAM單元及空位類型ReRAM單元。在所揭示之非對稱結構中，與電解質/絕緣體接觸之電極之一者係此等金屬離子/空位之源，而另一者通常係惰性。
各種實施例可提供相關於習知單元結構及/或形成技術之一或多個優勢。例如，非對稱結構(例如，併入一環形底電極)可藉由減小與電解質接觸之底電極區域而改良Cu/SiOx基單元之功能性及可靠性。因此，其中可形成金屬絲狀體/空位鏈根之若干根之體積優於習知結構經大幅縮小。此可提供多種優點。例如，非對稱結構可提供經改良之切換特徵及可靠性，因為存在為了保留目的產生更穩定之一單一、厚絲狀體/空位鏈之一更高的多的可能性。作為另一實例，因為縮小底電極區域，所以可對於相同電流達成一高的多的電流強度。此可容許切換中之一單極操作，亦即可在相同電壓極性處完成設定(絲狀體形成)及重設定(藉由焦耳加熱之絲狀體溶解)。此在Cu/SiOx單元上已經證實，但需要重設定中之一高的多的電流位準，用於溶解之機制係 基於焦耳加熱而非金屬絲狀體之一電解還原。
100‧‧‧例示性結構
102‧‧‧環形底電極
104‧‧‧層間介電層
106‧‧‧電解質層
108‧‧‧頂電極
110‧‧‧位元線
120‧‧‧絲狀體

Claims (20)

  1. 一種電阻性記憶體單元，其包括：一環形底電極，一頂電極，及一電解質層，其經配置於該底電極與該頂電極之間。
  2. 如請求項1之單元，其包括穿過該環形底電極延伸之一平面中之經配置於藉由該環形底電極界定之一圓周內之一介電材料。
  3. 如請求項2之單元，其中該介電材料包括氧化物，例如SiO2。
  4. 如請求項1之單元，其中：該環形底電極經形成於一基板中，且在該基板之一平面中延伸之一方向中之該環形底電極之一厚度為在垂直於該基板之該平面之一方向中之該電解質層之一厚度之三分之一。
  5. 如請求項4之單元，其中該環形底電極之該厚度為該電解質層之該厚度之兩分之一。
  6. 如請求項4之單元，其中該環形底電極之該厚度為該電解質層之該厚度。
  7. 如請求項4之單元，其中該環形底電極之該厚度小於該電解質層之該厚度之一半。
  8. 如請求項1之單元，其中該底電極係由TiN形成。
  9. 如請求項1之單元，其中該頂電極係由銅形成。
  10. 一種用於形成一電阻性記憶體單元之方法，其包括：藉由一程序形成一環形底電極，其包含：在一底電極接觸件上方形成一介電層，在該介電層中蝕刻一通孔以曝露該底電極接觸件之至少一 部分，在該介電層上方沈積一導電通孔襯料且進入該通孔，沈積於該通孔中之該通孔襯料形成該通孔中之一環形結構及與該曝露底電極接觸件接觸之一接觸部分，該環形結構界定該環形結構之徑向向內之一腔，及使用一介電填充材料填充該環形結構之徑向向內之該腔，使得該通孔襯料之該環形結構形成該環形底電極，在該底電極上方沈積一電解質層，及在該電解質層上方沈積一頂電極。
  11. 如請求項10之方法，其中形成該底電極之該程序進一步包含：在該底電極上方沈積該電解質層之前移除該介電填充材料及通孔襯料之上部分。
  12. 如請求項11之方法，其中藉由一化學機械拋光或平坦化程序移除該介電填充材料及通孔襯料之該等上部分。
  13. 如請求項10之方法，其進一步包括在該頂電極上方沈積一頂電極接觸件。
  14. 如請求項10之方法，其中由該通孔襯料形成之該環形底電極包括TiN。
  15. 如請求項10之方法，其中該頂電極係由銅形成。
  16. 如請求項10之方法，其中該介電填充材料包括氧化物，例如，SiO2。
  17. 如請求項10之方法，其中在該電解質層之一平面中延伸之一方向中之該環形底電極之一厚度為該電解質層之一厚度之三分之一。
  18. 如請求項17之方法，其中該環形底電極之該厚度為該電解質層之該厚度之二分之一。
  19. 如請求項17之方法，其中該環形底電極之該厚度小於該電解質層之該厚度。
  20. 如請求項17之方法，其中該環形底電極之該厚度小於該電解質層之該厚度之一半。
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