JP2014003594A

JP2014003594A - 半導体装置及びその駆動方法

Info

Publication number: JP2014003594A
Application number: JP2013102079A
Authority: JP
Inventors: toshikazu Imafuji; 敏和今藤; Jun Koyama; 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-05-25
Filing date: 2013-05-14
Publication date: 2014-01-09
Also published as: US9479152B2; US20130315021A1; KR20130132700A

Abstract

【課題】簡便にパワーゲーティングを行うことが可能な半導体装置及びその駆動方法を提供する。
【解決手段】受動的な形で（予め定められた条件を満たした場合に自動的に）パワーゲーティングを開始する。具体的には、機能回路に電源電圧を供給するか否かを選択するためのトランジスタを設ける。そして、当該トランジスタのソース及びドレイン間の電圧が既定電圧以下となった場合に当該トランジスタをオフ状態とすることでパワーゲーティングを開始する。そのため、パワーゲーティングを開始する際に複雑な動作を必要としない。具体的には、当該機能回路において行われている演算が終了するタイミングを予測するなどの処理を経ることなくパワーゲーティングを開始することが可能である。その結果、簡便にパワーゲーティングを開始することが可能となる。
【選択図】図１

Description

本発明は、半導体装置及びその駆動方法に関する。特に、パワーゲーティングを行うことが可能な半導体装置及びその駆動方法に関する。なお、本明細書において、半導体装置とは、半導体特性を利用することで機能する装置を指す。

ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ（ＣＰＵ）等の消費電力を低減する技術として、パワーゲーティングが注目されている。パワーゲーティングは、当該ＣＰＵの一部又は全部が動作しない場合に、その一部又は全部に対する電源電圧の供給を停止する技術である。これにより、静的な消費電力（ＣＰＵの一部又は全部の状態を維持するために消費される電力）の抑制を図ることが可能である。

例えば、特許文献１では、チャネルが酸化物半導体層に形成されるトランジスタ（パワーゲートトランジスタ）のスイッチングによって機能回路（記憶回路）に対する電源電圧の供給が制御される半導体装置が開示されている。具体的には、特許文献１で開示される半導体装置では、制御回路（パワーゲート制御回路）から出力される各種の信号に基づいて、当該トランジスタ（パワーゲートトランジスタ）のスイッチングなどを制御することによってパワーゲーティングが行われている。

米国特許公開第２０１２／００３２７３０号

特許文献１で開示される半導体装置では、パワーゲーティングを行う際に各種の信号が必要とされ、且つそれらの信号を制御回路が能動的に制御することが必要とされている。そこで、本発明の一態様では、簡便にパワーゲーティングを行うことが可能な半導体装置及びその駆動方法を提供することを目的の一とする。

本発明の一態様に係る半導体装置では、受動的な形で（予め定められた条件を満たした場合に自動的に）パワーゲーティングが開始されることを要旨とする。具体的には、本発明の一態様に係る半導体装置は、機能回路に電源電圧を供給するか否かを選択するためのトランジスタを有する。そして、当該トランジスタのソース及びドレイン間の電圧が既定電圧以下となった場合に当該トランジスタをオフ状態とすることでパワーゲーティングが開始される。

なお、当該トランジスタのソース及びドレイン間の電圧は、当該機能回路において生じる貫通電流に影響される。また、当該貫通電流は、当該機能回路に含まれる各種のノードにおける論理状態が変化する際に生じる。よって、本発明の一態様に係る半導体装置では、トランジスタのソース及びドレイン間の電圧を検出することで当該機能回路の動作状態を判別し、当該機能回路が動作をしていない（各種のノードにおける論理状態が保持されている）と判別された場合にパワーゲーティングを開始することが可能である。

例えば、本発明の一態様は、トランジスタと、トランジスタのスイッチングによって電源電圧が供給されるか否かが選択される機能回路と、トランジスタのソース及びドレイン間の電圧を検出する検出回路と、検出回路によって検出された電圧が既定電圧以下である場合にトランジスタをオフ状態とすることで機能回路に対する電源電圧の供給を停止する制御回路と、を有する半導体装置である。

また、トランジスタをオフ状態とすることによってパワーゲーティングが行われる半導体装置の駆動方法であって、トランジスタのソース及びドレイン間の電圧が既定電圧以下となった場合にパワーゲーティングを開始する半導体装置の駆動方法も本発明の一態様である。

本発明の一態様に係る半導体装置では、検出回路によって検出された電圧が既定電圧以下である場合にトランジスタをオフ状態とすることで機能回路に対する電源電圧の供給が停止される。そのため、パワーゲーティングを開始する際に複雑な動作を必要としない。具体的には、当該機能回路において行われている演算が終了するタイミングを予測するなどの処理を経ることなくパワーゲーティングを開始することが可能である。その結果、本発明の一態様に係る半導体装置では、簡便にパワーゲーティングを開始することが可能となる。

（Ａ）半導体装置の構成例を示す図、（Ｂ）、（Ｃ）同駆動方法例を示すフローチャート。トランジスタの構造例を示す図。（Ａ）機能回路の構成例を示す図、（Ｂ）同駆動方法例を示すフローチャート、（Ｃ）記憶部の構成例を示す図。（Ａ）、（Ｂ）検出回路の構成例を示す図。半導体装置の構造例を示す図。（Ａ）〜（Ｆ）電子機器の具体例を示す図。

以下では、本発明の一態様について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態を様々に変更し得る。したがって、本発明は以下に示す記載内容に限定して解釈されるものではない。

＜１．半導体装置及びその駆動方法＞
まず、本発明の一態様に係る半導体装置について図１を参照して説明する。なお、図１（Ａ）は半導体装置の構成例を示す図であり、図１（Ｂ）、図１（Ｃ）は半導体装置の駆動方法例を示すフローチャートである。

図１（Ａ）に示す半導体装置は、トランジスタ１と、トランジスタ１のスイッチングによって電源電圧（高電源電位ＶＤＤと低電源電位ＶＳＳ間の電圧）が供給されるか否かが選択される機能回路２と、トランジスタ１のソース及びドレイン間の電圧（ΔＶ）を検出する検出回路３と、検出回路３によって検出された電圧が既定電圧以下である場合にトランジスタ１をオフ状態とすることで機能回路２に対する電源電圧の供給を停止する制御回路４とを有する。なお、図１（Ａ）に示す半導体装置においては、トランジスタ１を低電源電位ＶＳＳ側（トランジスタ１のソース及びドレインが機能回路２と低電源電位ＶＳＳを供給する配線の間）に設ける構成について示しているが、高電源電位ＶＤＤ側（機能回路２と高電源電位ＶＤＤを供給する配線の間）に設ける構成とすることも可能である。

図１（Ａ）に示す半導体装置では、電圧（ΔＶ）が機能回路２の動作状態に依存して変化する。具体的には、機能回路２に含まれる各種のノードの論理状態が頻繁に変化する場合に電圧（ΔＶ）が大きくなり、そうでない場合には小さくなる。各種のノードの論理状態が変化する際に貫通電流が生じ、それに依存して電圧（ΔＶ）が増減するからである。よって、電圧（ΔＶ）から機能回路２の動作状態を把握することが可能である。そして、図１（Ａ）に示す半導体装置においては、電圧（ΔＶ）から機能回路２が動作していないと制御回路４によって認定される場合（電圧（ΔＶ）が既定電圧以下となる場合）にパワーゲーティングが開始される。

図１（Ｂ）は、図１（Ａ）に示す半導体装置の駆動方法例を示すフローチャートである。図１（Ｂ）に示すフローチャートに従って半導体装置が駆動する場合、まず、機能回路２を動作させるために制御回路４がトランジスタ１をオン状態とする（Ｓ１）。そして、トランジスタ１がオン状態にある期間において、検出回路３が電圧（ΔＶ）を検出し、検出された電圧（ΔＶ）を制御回路４に対して出力する（Ｓ２）。なお、電圧（ΔＶ）の検出は、トランジスタ１がオン状態にある期間に渡って定常的又は定期的に行えばよい。また、電圧（ΔＶ）の検出を定常的又は定期的には行わず、制御回路４から電圧（ΔＶ）を検出させる信号が検出回路３に入力された場合に臨時で行う構成としてもよい。次いで、制御回路４によって電圧（ΔＶ）が既定電圧以下であるか否かが判定される（Ｓ３）。その結果、電圧（ΔＶ）が既定電圧以下である場合は制御回路４がトランジスタ１をオフ状態とし（Ｓ４）、既定電圧を超えている場合は制御回路４によってトランジスタ１のオン状態が維持される（Ｓ１）。そして、前者の場合には、外部から制御回路４に対して復元信号が入力されるまで制御回路４によってトランジスタ１のオフ状態が維持され、復元信号が入力された後にパワーゲーティングが終了する（Ｓ５）。なお、パワーゲーティングが終了するとは、再度、制御回路４がトランジスタ１をオン状態とする（Ｓ１）ことを意味する。

図１（Ｃ）は、図１（Ｂ）に示すフローチャートとは異なる、図１（Ａ）に示す半導体装置の駆動方法例を示すフローチャートである。図１（Ｃ）に示すフローチャートは、トランジスタ１をオン状態としてから、トランジスタ１をオフ状態とする（Ｓ１〜Ｓ４）までのフローは図１（Ｂ）に示すフローチャートと共通であり、トランジスタ１を再度オン状態とするまでのフローのみが異なる。具体的には、図１（Ｃ）に示すフローチャートに従って半導体装置が駆動する場合、トランジスタ１をオフ状態としてから既定時間が経過した場合にパワーゲーティングが終了する（Ｓ６）。

上述した半導体装置においては、受動的な形で（電圧（ΔＶ）が既定電圧以下となる場合に自動的に）パワーゲーティングを開始することが可能である。具体的には、当該機能回路２において行われている演算が終了するタイミングを予測するなどの処理を経ることなくパワーゲーティングを開始することが可能である。その結果、上述した半導体装置では、簡便にパワーゲーティングを開始することが可能となる。

＜１−１．トランジスタ１＞
図２は、トランジスタ１の構造例を示す図である。図２に示すトランジスタ１は、絶縁表面を有する層１０上に設けられている半導体層１１と、半導体層１１の一端と接する導電層１２と、半導体層１１の他端と接する導電層１３と、半導体層１１及び導電層１２、１３上に設けられている絶縁層１４と、絶縁層１４上に設けられている導電層１５とを有する。なお、図２に示すトランジスタ１においては、導電層１２、１３がソース及びドレインとして機能し、絶縁層１４がゲート絶縁膜として機能し、導電層１５がゲートとして機能する。

＜１−１−１．半導体層１１の具体例＞
半導体層１１は、各種の半導体材料を用いて構成することが可能である。例えば、シリコン又はゲルマニウムなどの材料を用いることができる。また、化合物半導体又は酸化物半導体を用いることも可能である。特に、酸化物半導体によって半導体層１１を構成する場合、パワーゲーティングによる消費電力の低減をより効果的に図ることが可能であるため好ましい。酸化物半導体によって半導体層１１が構成されるトランジスタ１は、オフ電流値が極めて低いためである。これは、酸化物半導体のバンドギャップがシリコンなどのその他の半導体のバンドギャップと比較して広いことなどに起因する。

以下、酸化物半導体を用いて構成される半導体層１１について詳細に説明する。

＜（１）酸化物半導体材料について＞
半導体層１１として、少なくともインジウムを含む膜を適用することができる。特に、インジウムと亜鉛を含む膜を適用することが好ましい。また、トランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムを有する膜を適用することが好ましい。

また、半導体層１１として、スズ、ハフニウム、アルミニウム、若しくはジルコニウム、又はランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、若しくはルテチウムのいずれか一種又は複数種をスタビライザーとして含む膜を適用することもできる。

例えば、半導体層１１として、酸化インジウム膜、Ｉｎ−Ｚｎ系酸化物膜、Ｉｎ−Ｍｇ系酸化物膜、Ｉｎ−Ｇａ系酸化物膜、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ａｌ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｆ−Ｚｎ系酸化物膜、Ｉｎ−Ｌａ−Ｚｎ系酸化物膜、Ｉｎ−Ｃｅ−Ｚｎ系酸化物膜、Ｉｎ−Ｐｒ−Ｚｎ系酸化物膜、Ｉｎ−Ｎｄ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｍ−Ｚｎ系酸化物膜、Ｉｎ−Ｅｕ−Ｚｎ系酸化物膜、Ｉｎ−Ｇｄ−Ｚｎ系酸化物膜、Ｉｎ−Ｔｂ−Ｚｎ系酸化物膜、Ｉｎ−Ｄｙ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｏ−Ｚｎ系酸化物膜、Ｉｎ−Ｅｒ−Ｚｎ系酸化物膜、Ｉｎ−Ｔｍ−Ｚｎ系酸化物膜、Ｉｎ−Ｙｂ−Ｚｎ系酸化物膜、Ｉｎ−Ｌｕ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物膜を適用することができる。

ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

なお、半導体層１１を構成する酸素の一部は窒素で置換されてもよい。

＜（２）酸化物半導体の結晶構造について＞
以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

＜（３）酸化物半導体の層構造について＞
半導体層１１として、単一層からなる酸化物半導体膜のみならず複数種の酸化物半導体膜の積層を適用することができる。例えば、非晶質酸化物半導体膜、多結晶酸化物半導体膜、及びＣＡＡＣ−ＯＳ膜の少なくとも２種を含む層を半導体層１１として適用することができる。

また、組成の異なる酸化物半導体膜の積層からなる層を半導体層１１として適用することもできる。具体的には、絶縁層１４側に設けられる第１の酸化物半導体膜（以下、上層ともいう）と、層１０側に設けられ、且つ第１の酸化物半導体膜と組成が異なる第２の酸化物半導体膜（以下、下層ともいう）とを含む層を半導体層１１として適用することもできる。

＜１−１−２．導電層１２、１３の具体例＞
導電層１２、１３として、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、これらの元素を成分とする合金、又はこれらの元素を含む窒化物からなる膜を適用することができる。また、これらの膜の積層を適用することもできる。

＜１−１−３．絶縁層１４の具体例＞
絶縁層１４として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁材料膜を適用することができる。また、これらの膜の積層を適用することもできる。なお、半導体層１１が酸化物半導体を用いて構成される場合、絶縁層１４として酸化アルミニウム膜を適用することが好ましい。酸化アルミニウム膜は、水素などの不純物、及び酸素の両方に対して膜を透過させない遮断（ブロッキング）効果が高い。よって、絶縁層１４として酸化アルミニウム膜を含む層を適用することで、半導体層１１からの酸素の脱離を防止するとともに、半導体層１１への水素などの不純物の混入を防止することができる。

また、絶縁層１４として、酸化ハフニウム膜、酸化イットリウム膜、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））膜、窒素が添加されたハフニウムシリケート膜、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））膜、又は酸化ランタン膜など（いわゆるｈｉｇｈ−ｋ材料からなる膜）を含む膜を適用することもできる。このような膜を用いることでゲートリーク電流の低減が可能である。

＜１−１−４．導電層１５の具体例＞
導電層１５として、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素又はこれらの元素を成分とする合金からなる膜を適用することができる。また、導電層１５として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜、又は金属窒化膜（ＩｎＮ、ＳｎＮなど）を適用することもできる。これらの窒化膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲートとして用いた場合、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。また、これらの膜の積層を適用することもできる。

＜１−１−５．付記＞
図２に示すトランジスタ１においては、半導体層１１への不純物の混入又は半導体層１１を構成する元素の脱離を抑制することが好ましい。このような現象が生じると、トランジスタ１の電気的特性が変動するからである。当該現象を抑制する手段としては、トランジスタ１の上下（絶縁表面を有する層１０及びトランジスタ１の間と、絶縁層１４及び導電層１５上）にブロッキング効果が高い絶縁層を設ける手段が挙げられる。例えば、当該絶縁層として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁材料膜を適用することができる。また、これらの膜の積層を適用することもできる。

＜１−２．機能回路２＞
図３（Ａ）は、機能回路２の構成例を示す図である。図３（Ａ）に示す機能回路２は、揮発性の演算部２１と、不揮発性の記憶部２２とを有する。なお、演算部２１は、機能回路２における各種の論理演算を行う機能を有する。また、記憶部２２は、機能回路２に対してパワーゲーティングが行われる直前に演算部２１において保持されていたデータ（特定のノードにおける論理状態）をパワーゲーティングが行われる期間に渡って保持する機能を有する。そして、当該データをパワーゲーティング期間後に演算部２１において復元する機能を有する。

図３（Ｂ）は、図３（Ａ）に示す機能回路２を有する半導体装置の駆動方法例を示すフローチャートである。なお、図３（Ｂ）に示すフローチャートは、図１（Ｂ）に示すフローチャートに、演算部２１から記憶部２２へとデータを退避させる工程（Ｓ２１）と、記憶部２２から演算部２１へとデータを復元する工程（Ｓ２２）とを付加したフローチャートである。具体的には、前者の工程（Ｓ２１）は、電圧（ΔＶ）が既定電圧以下であったことが判明（Ｓ３）した後であってトランジスタ１をオフ状態とする（Ｓ４）前に行われ、後者の工程（Ｓ２２）は、外部から復元信号が入力（Ｓ５）された後に行われる。

図３（Ｂ）に示すフローチャートに従って半導体装置を駆動することで、データの退避、復元が行われない場合と比較して、半導体装置の動作遅延を抑制することが可能である。なお、図３（Ｂ）においては、図１（Ｂ）に示すフローチャートに２つの工程が付加されたフローチャートを示したが、図１（Ｃ）に示すフローチャートに当該２つの工程が付加されたフローチャートに従って半導体装置を駆動することも可能である。

また、図３（Ａ）に示す記憶部２２としては、図３（Ｃ）に示す記憶部２２を適用することが可能である。図３（Ｃ）に示す記憶部２２は、制御信号（Ｃｔｒｌ）によってスイッチングが制御され、チャネルが酸化物半導体層に形成されるトランジスタ２２１と、一方の電極がトランジスタ２２１のソース及びドレインの一方に電気的に接続されているキャパシタ２２２とを有する。なお、チャネルが酸化物半導体層に形成されるトランジスタ２２１はオフ電流が極めて低い。よって、図３（Ｃ）に示す記憶部２２においては、トランジスタ２２１のソース及びドレインの一方と、キャパシタ２２２の一方の電極とが電気的に接続するノードにおいて、パワーゲーティングが行われている期間に渡ってデータを保持することが可能である。なお、当該ノードは、トランジスタ２２１がオフ状態となることによって浮遊状態となるノードである。

なお、図１（Ａ）に示すトランジスタ１としてチャネルが酸化物半導体層に形成されるトランジスタを適用するとともに図３（Ａ）に示す記憶部２２が同様のトランジスタを有する構成は、好ましい構成である。両トランジスタを同一工程で作製することが可能であるからである。

＜１−３．検出回路３＞
図４（Ａ）、（Ｂ）は、検出回路３の構成例を示す図である。なお、図４（Ａ）、（Ｂ）においては、検出回路３のみならずトランジスタ１、機能回路２、及び制御回路４も付記している。

＜１−３−１．構成例１＞
図４（Ａ）に示す検出回路３は、低電源電位としてトランジスタ１のドレインの電位が供給されるリングオシレータ３１と、低電源電位としてトランジスタ１のソースの電位が入力されるリングオシレータ３２と、リングオシレータ３１の発振クロック数を計数するカウンタ３３と、リングオシレータ３２の発振クロック数を計数するカウンタ３４とを有する。なお、図４（Ａ）に示すリングオシレータ３１、３２においては、高電源電位として高電源電位（ＶＤＤ）が供給されている。また、リングオシレータ３１は、直列且つループ状に電気的に接続されているインバータ３１＿１〜３１＿ｋ（ｋは、３以上の奇数）によって構成され、リングオシレータ３２は、直列且つループ状に電気的に接続されているインバータ３２＿１〜３２＿ｋによって構成されている。また、カウンタ３３にはインバータ３１＿ｋの出力が入力され、カウンタ３４にはインバータ３２＿ｋの出力が入力されている。また、カウンタ３３、３４によって計数された発振クロック数は、制御回路４に出力される。

図４（Ａ）に示すリングオシレータ３１、３２は、低電源電位の電位に応じて発振周波数が変化する。そして、発振周波数に応じてカウンタ３３、３４において計数される発振クロック数が変化する。よって、カウンタ３３、３４のそれぞれによって計数された発振クロック数に基づいて、制御回路４がトランジスタ１のソース及びドレイン間の電圧（ΔＶ）を算出することが可能である。

＜１−３−２．構成例２＞
図４（Ｂ）に示す検出回路３は、非反転入力としてトランジスタ１のドレインの電位が入力され、反転入力としてトランジスタ１のソースの電位が入力されるオペアンプ３５と、オペアンプ３５が出力するアナログ信号をデジタル信号へと変換するＡＤコンバータ３６とを有する。なお、当該デジタル信号は、制御回路４に出力される。よって、制御回路４がトランジスタ１のソース及びドレイン間の電圧（ΔＶ）を算出することが可能である。

本実施例では、チャネルが酸化物半導体層に形成されるトランジスタ９０２と、チャネルが単結晶シリコンウェハに形成されるトランジスタ９０１とを含んで構成される半導体装置の構造例及びその作製方法例について図５を参照して説明する。なお、トランジスタ９０２は、図１（Ａ）に示すトランジスタ１などとして適用することが可能であり、トランジスタ９０１は、図１（Ａ）に示す機能回路２、検出回路３、及び制御回路４などを構成するトランジスタとして適用することが可能である。

ただし、トランジスタ９０１は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたトランジスタは、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。この場合、基板にはフュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。

図５に示す半導体装置においては、単結晶シリコンウェハを用いて形成されたトランジスタ９０１と、その上階層に酸化物半導体を用いて形成されたトランジスタ９０２とが形成されている。すなわち、本実施例で示す半導体装置は、シリコンウェハを基板として、その上層にトランジスタ層が設けられた三次元の積層構造を有する半導体装置であり、また、シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体をチャネル形成領域に用いたトランジスタとを有するハイブリッド型の半導体装置である。

半導体材料を含む基板９００を用いて作製されたトランジスタ９０１は、ｎチャネル型トランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいずれも用いることができる。図５に示す例においては、トランジスタ９０１は、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）９０５によって他の素子と絶縁分離されている。ＳＴＩ９０５を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩ９０５の形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。トランジスタ９０１が形成される基板９００には、ボロンやリン、ヒ素等の導電性を付与する不純物が添加されたウェル９０４が形成されている。

図５におけるトランジスタ９０１は、基板９００中に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域９０６（ソース領域及びドレイン領域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜９０７と、ゲート絶縁膜９０７上にチャネル形成領域と重畳するように設けられたゲート電極層９０８とを有する。ゲート電極層９０８は、加工精度を高めるための第１の材料からなるゲート電極層と、配線として低抵抗化を目的とした第２の材料からなるゲート電極層を積層した構造とすることができる。例えば、導電性を付与するリン等の不純物を添加した結晶性シリコンとニッケルシリサイドとの積層構造などが挙げられる。しかし、この構造に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。

なお、図５に示すトランジスタ９０１を、フィン型構造のトランジスタとしてもよい。フィン型構造とは、半導体基板の一部を板状の突起形状に加工し、突起形状の長尺方向を交差するようにゲート電極層を設けた構造である。ゲート電極層は、ゲート絶縁膜を介して突起構造の上面及び側面を覆う。トランジスタ９０１をフィン型構造のトランジスタとすることで、チャネル幅を縮小してトランジスタ９０１の集積化を図ることができる。また、電流を多く流すことができ、加えて制御効率を向上させることができるため、トランジスタのオフ時の電流及び閾値電圧を低減することができる。

また、基板９００中に設けられた不純物領域９０６には、コンタクトプラグ９１３、９１５が接続されている。ここでコンタクトプラグ９１３、９１５は、接続するトランジスタ９０１のソース電極やドレイン電極としても機能する。また、不純物領域９０６とチャネル形成領域の間には、不純物領域９０６と異なる不純物領域が設けられている。該不純物領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極層９０８の側壁には絶縁膜を介してサイドウォール絶縁膜９０９を有する。この絶縁膜やサイドウォール絶縁膜９０９を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。

また、トランジスタ９０１は、絶縁膜９１０により被覆されている。絶縁膜９１０には保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の侵入を防止することができる。また、絶縁膜９１０をＣＶＤ法による窒化シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素化を行うことができる。また、絶縁膜９１０に引張応力又は圧縮応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に応力を与えることができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの電界効果移動度を向上させることができる。

さらに、絶縁膜９１０上に絶縁膜９１１が設けられ、その表面はＣＭＰによる平坦化処理が施されている。これにより、トランジスタ９０１を含む階層よりも上の階層に高い精度で素子層を積層していくことができる。

トランジスタ９０１を含む階層よりも上層に、チャネルが酸化物半導体層に形成されるトランジスタ９０２を含む階層を形成する。トランジスタ９０２はトップゲート構造のトランジスタであり、酸化物半導体膜９２６の側面及び上面に接してソース電極層９２７及びドレイン電極層９２８を有し、これらの上のゲート絶縁膜９２９上にゲート電極層９３０を有している。また、トランジスタ９０２を覆うように絶縁膜９３２、９３３が形成されている。ここでトランジスタ９０２の作製方法について、以下に説明する。

絶縁膜９２４上に酸化物半導体膜９２６を形成する。絶縁膜９２４は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜９２４に上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。本実施例では、膜厚５０ｎｍの酸化アルミニウム膜上に膜厚３００ｎｍ程度の酸化珪素膜を積層させて、絶縁膜９２４として用いる。

酸化物半導体膜９２６は、絶縁膜９２４上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。

なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜９２４の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して絶縁膜９２４の表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。

本実施例では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるターゲットを用いる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。

なお、酸化物半導体膜としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。

また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。

本実施例では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。

また、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気手段として上述した吸着型の真空ポンプを用いることで、排気手段からのアルカリ金属、水素原子、水素分子、水、または水素化物等の不純物の逆流を低減することができる。

また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。

なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜９２４までが形成された基板９００を予備加熱し、基板９００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。

なお、酸化物半導体膜９２６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法や、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。

酸化物半導体膜９２６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜９２６及び絶縁膜９２４の表面に付着しているレジスト残渣などを除去することが好ましい。

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本実施例では、酸化物半導体膜９２６中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜９２６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜９２６に加熱処理を施す。

酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体膜９２６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。

本実施例では、加熱処理装置の一つである電気炉を用いる。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分及び水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

以上の工程により、酸化物半導体膜９２６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜９２６の安定化を図ることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜９２６を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。

次いで、フォトリソグラフィ工程を用いて、ソース電極層９２７及びドレイン電極層９２８を形成する。具体的には、ソース電極層９２７及びドレイン電極層９２８は、スパッタ法や真空蒸着法で絶縁膜９２４上に導電膜を形成した後、当該導電膜を所定の形状に加工（パターニング）することで、形成することができる。

本実施例では、ソース電極層９２７及びドレイン電極層９２８として、膜厚１００ｎｍのタングステン膜を用いる。

なお、導電膜のエッチングの際に、酸化物半導体膜９２６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜９２６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。

本実施例では、ソース電極層９２７及びドレイン電極層９２８となる導電膜に、タングステン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に上記導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と、水とを、体積比５：２：２で混合したアンモニア過水を用いる。あるいは、四弗化炭素（ＣＦ_４）、塩素（Ｃｌ_２）、酸素を含むガスを用いて、上記導電膜をドライエッチングしても良い。

なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、アッシングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。すなわち、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。

また、酸化物半導体膜９２６と、ソース電極層９２７及びドレイン電極層９２８との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。

例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、ソース電極層９２７及びドレイン電極層９２８を形成するためのパターニングとを一括で行うようにしても良い。

ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜９２６とソース電極層９２７及びドレイン電極層９２８の間の抵抗を下げることができるので、トランジスタ９０２の高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。

次いで、Ｎ_２Ｏ、Ｎ_２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体膜９２６の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。

なお、プラズマ処理を行った後、ソース電極層９２７及びドレイン電極層９２８と、酸化物半導体膜９２６とを覆うように、ゲート絶縁膜９２９を形成する。そして、ゲート絶縁膜９２９上において、酸化物半導体膜９２６と重なる位置にゲート電極層９３０を形成する。

本実施例では、スパッタ法で形成された膜厚２０ｎｍの酸化窒化珪素膜をゲート絶縁膜９２９として用いる。成膜時の基板温度は、室温以上４００℃以下とすればよく、本実施例では３００℃とする。

なお、ゲート絶縁膜９２９を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施例では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。あるいは、ソース電極層９２７及びドレイン電極層９２８を形成する前に、水分又は水素を低減させるための酸化物半導体膜９２６に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜９２９が設けられた後に、加熱処理が施されることによって、酸化物半導体膜９２６に対して行った先の加熱処理により、酸化物半導体膜９２６に酸素欠損が発生していたとしても、ゲート絶縁膜９２９から酸化物半導体膜９２６に酸素が供与される。そして、酸化物半導体膜９２６に酸素が供与されることで、酸化物半導体膜９２６において、ドナーとなる酸素欠損を低減し、化学量論的組成を満たすことが可能である。その結果、酸化物半導体膜９２６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜９２９の形成後であれば特に限定されず、他の工程と兼ねることで、工程数を増やすことなく酸化物半導体膜９２６をｉ型に近づけることができる。

また、酸素雰囲気下で酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体膜９２６に酸素を添加し、酸化物半導体膜９２６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

あるいは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜９２６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜９２６に添加すれば良い。

ゲート電極層９３０は、ゲート絶縁膜９２９上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。

ゲート電極層９３０は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜３００ｎｍとする。本実施例では、スパッタ法により膜厚３０ｎｍの窒化タンタル上に膜厚１３５ｎｍのタングステンを積層させてゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極層９３０を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

以上の工程により、トランジスタ９０２が形成される。

なお、トランジスタ９０２として、シングルゲート構造のトランジスタについて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。

また、上記作製方法では、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の後に形成されている。よって、図５に示すように、上記作製方法によって得られるトランジスタ９０２は、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の上に形成されている。しかし、トランジスタ９０２は、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の下、すなわち、酸化物半導体膜９２６と絶縁膜９２４の間に設けられていても良い。

また、酸化物半導体膜９２６に接する絶縁膜は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜９２６に接する絶縁膜に用いることで、酸化物半導体膜９２６との界面の状態を良好に保つことができる。

第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体膜９２６に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜９２６と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体膜９２６と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜９２６と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体膜９２６の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜９２６への水の侵入防止という点においても好ましい。

また、酸化物半導体膜９２６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。

酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜９２６が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜９２６に供給され、酸化物半導体膜９２６中、又は酸化物半導体膜９２６と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜９２６をｉ型化又はｉ型に限りなく近くすることができる。

なお、化学量論的組成より酸素が多い領域を有する絶縁膜は、酸化物半導体膜９２６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成より酸素が多い領域を有する絶縁膜を、酸化物半導体膜９２６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜９２６を挟む構成とすることで、上記効果をより高めることができる。

また、酸化物半導体膜９２６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。また、酸化物半導体膜９２６に接する絶縁膜は、化学量論的組成より酸素が多い領域を有する絶縁膜の積層としても良い。

なお、本実施例においては、トランジスタ９０２はトップゲート構造としている。また、トランジスタ９０２にはバックゲート電極層９２３が設けられている。バックゲート電極層９２３を設けた場合、さらにトランジスタ９０２のノーマリーオフ化を実現することができる。例えば、バックゲート電極層９２３の電位をＧＮＤや固定電位とすることでトランジスタ９０２の閾値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。

このような、トランジスタ９０１及びトランジスタ９０２を電気的に接続して電気回路を形成するために、配線層を多層積層する。

図５においては、トランジスタ９０１のソース及びドレインの一方は、コンタクトプラグ９１３を介して配線層９１４と電気的に接続している。一方、トランジスタ９０１のソース及びドレインの他方は、コンタクトプラグ９１５、配線層９１６、コンタクトプラグ９２１、配線層９２２、及びコンタクトプラグ９２５を介してトランジスタ９０２のドレイン電極層９２８と電気的に接続している。また、トランジスタ９０１のゲートは、コンタクトプラグ９１７を介して配線層９１８と電気的に接続している。

配線層９１４、９１８、９１６は、絶縁膜９１２中に、及びバックゲート電極層９２３及び配線層９２２は、絶縁膜９２０中に埋め込まれている。これらの配線層等は、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。また、ＣＶＤ法により形成したグラフェンを導電性材料として用いて、これらの配線層を形成することもできる。グラフェンとは、ｓｐ^２結合を有する１原子層の炭素分子のシートのこと、または２乃至１００層の炭素分子のシートが積み重なっているものをいう。このようなグラフェンを作製する方法として、金属触媒の上にグラフェンを形成する熱ＣＶＤ法や、紫外光を照射して局所的にプラズマを発生させることで触媒を用いずにメタンからグラフェンを形成するプラズマＣＶＤ法などがある。

このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低減することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜は配線層とは別個の層として形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜に設けられた開口の内壁に析出させて形成しても良い。

絶縁膜９１１、９１２、９１９、９２０、９３３には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ_２Ｈ_５）_４（ＴＥＯＳ，Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料とした酸化シリコン、ＨＳＱ（ＨｙｄｒｏｇｅｎＳｉｌｓｅｓｑｕｉｏｘａｎｅ）を原料とした絶縁体、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）を原料とした絶縁体、ＯＳＧ（ＯｒｇａｎｏＳｉｌｉｃａｔｅＧｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化を進める場合には、配線層間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（ｋ＝４．０〜４．５）よりも低く、例えば、ｋが３．０以下の材料を用いることが好ましい。また該絶縁膜に配線層を埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することができる。該絶縁膜は、スパッタリング法、ＣＶＤ法、スピンコート法（ＳｐｉｎＯｎＧｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。

絶縁膜９１１、９１２、９１９、９２０、９３３には、配線材料をこれら絶縁膜中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させるための絶縁膜を別途設けてもよい。

コンタクトプラグ９１３、９１５、９１７、９２１、９２５は、絶縁膜に高アスペクト比の開口（ビアホール）を形成し、タングステン等の導電材料で埋め込むことで作製する。開口は、異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエッチング法（ＲＩＥ法）を用いることが好ましい。開口の内壁にはチタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜（拡散防止膜）が設けられ、バリア膜の内部にタングステンやリン等をドープしたポリシリコン等の材料が充填される。例えばブランケットＣＶＤ法により、ビアホール内にタングステンを埋め込むことができ、ＣＭＰによりコンタクトプラグの上面は平坦化されている。

本発明の一態様に係る半導体装置は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、電波天文学における電波望遠鏡等、幅広い分野の電子機器に用いることができる。

このような電子機器の例として、例えば民生機器としては、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体を再生し、その画像を表示するディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図６に示す。

図６（Ａ）は、携帯型ゲーム機を示す図である。図６（Ａ）に示す携帯型ゲーム機は、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。なお、図６（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図６（Ｂ）は、携帯情報端末を示す図である。図６（Ｂ）に示す携帯情報端末は、第１の筐体５６０１、第２の筐体５６０２、第１の表示部５６０３、第２の表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１の表示部５６０３は第１の筐体５６０１に設けられており、第２の表示部５６０４は第２の筐体５６０２に設けられている。そして、第１の筐体５６０１と第２の筐体５６０２とは、接続部５６０５により接続されており、第１の筐体５６０１と第２の筐体５６０２の間の角度は、接続部５６０５により可動となっている。第１の表示部５６０３における映像の切り替えを、接続部５６０５における第１の筐体５６０１と第２の筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１の表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置の機能は、表示装置（５６０３、５６０４）にタッチパネルを設けることで付加することができる。あるいは、位置入力装置の機能は、フォトセンサとも呼ばれる光電変換素子を表示装置（５６０３、５６０４）の画素部に設けることでも、付加することができる。

図６（Ｃ）は、ノート型パーソナルコンピュータを示す図である。図６（Ｃ）に示すノート型パーソナルコンピュータは、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。

図６（Ｄ）は、電気冷凍冷蔵庫を示す図である。図６（Ｄ）に示す電気冷凍冷蔵庫は、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。

図６（Ｅ）は、ビデオカメラを示す図である。図６（Ｅ）に示すビデオカメラは、第１の筐体５８０１、第２の筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１の筐体５８０１に設けられており、表示部５８０３は第２の筐体５８０２に設けられている。そして、第１の筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１の筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により可動となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１の筐体５８０１と第２の筐体５８０２との間の角度に従って行う構成としても良い。

図６（Ｆ）は、普通自動車を示す図である。図６（Ｆ）に示す普通自動車は、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。

１トランジスタ
２機能回路
３検出回路
４制御回路
１０層
１１半導体層
１２導電層
１３導電層
１４絶縁層
１５導電層
２１演算部
２２記憶部
３１リングオシレータ
３１＿１インバータ
３１＿ｋインバータ
３２リングオシレータ
３２＿１インバータ
３２＿ｋインバータ
３３カウンタ
３４カウンタ
３５オペアンプ
３６ＡＤコンバータ
２２１トランジスタ
２２２キャパシタ
９００基板
９０１トランジスタ
９０２トランジスタ
９０４ウェル
９０６不純物領域
９０７ゲート絶縁膜
９０８ゲート電極層
９０９サイドウォール絶縁膜
９１０絶縁膜
９１１絶縁膜
９１２絶縁膜
９１３コンタクトプラグ
９１４配線層
９１５コンタクトプラグ
９１６配線層
９１７コンタクトプラグ
９１８配線層
９１９絶縁膜
９２０絶縁膜
９２１コンタクトプラグ
９２２配線層
９２３バックゲート電極層
９２４絶縁膜
９２５コンタクトプラグ
９２６酸化物半導体膜
９２７ソース電極層
９２８ドレイン電極層
９２９ゲート絶縁膜
９３０ゲート電極層
９３２絶縁膜
９３３絶縁膜
５００１筐体
５００２筐体
５００３表示部
５００４表示部
５００５マイクロホン
５００６スピーカ
５００７操作キー
５００８スタイラス
５１０１車体
５１０２車輪
５１０３ダッシュボード
５１０４ライト
５３０１筐体
５３０２冷蔵室用扉
５３０３冷凍室用扉
５４０１筐体
５４０２表示部
５４０３キーボード
５４０４ポインティングデバイス
５６０１筐体
５６０２筐体
５６０３表示部
５６０４表示部
５６０５接続部
５６０６操作キー
５８０１筐体
５８０２筐体
５８０３表示部
５８０４操作キー
５８０５レンズ
５８０６接続部

Claims

トランジスタと、
前記トランジスタのスイッチングによって電源電圧が供給されるか否かが選択される機能回路と、
前記トランジスタのソース及びドレイン間の電圧を検出する検出回路と、
前記検出回路によって検出された電圧が既定電圧以下である場合に前記トランジスタをオフ状態とすることで前記機能回路に対する電源電圧の供給を停止する制御回路と、を有する半導体装置。
前記制御回路は、外部から復元信号が入力される場合に前記トランジスタをオン状態とすることで前記機能回路に対する電源電圧の供給を再開する請求項１に記載の半導体装置。
前記制御回路は、前記トランジスタがオフ状態となってから既定期間を経過した場合に前記トランジスタをオン状態とすることで前記機能回路に対する電源電圧の供給を再開する請求項１に記載の半導体装置。
前記トランジスタは、チャネルが酸化物半導体層に形成されるトランジスタである請求項１乃至請求項３のいずれか一項に記載の半導体装置。
前記機能回路は、揮発性の演算部と、不揮発性の記憶部とを有し、
前記機能回路に対する電源電圧の供給が停止される前に、前記演算部から前記記憶部へのデータの退避が行われ、
前記機能回路に対する電源電圧の供給が再開された後に、前記記憶部から前記演算部への前記データの復元が行われる請求項１乃至請求項４のいずれか一項に記載の半導体装置。
前記記憶部は、チャネルが酸化物半導体層に形成される退避用トランジスタがオフ状態となることによって浮遊状態となるノードにおいて前記データを保持する請求項５に記載の半導体装置。
前記検出回路は、
低電源電位として前記トランジスタのソースの電位が供給される第１のリングオシレータと、
低電源電位として前記トランジスタのドレインの電位が供給される第２のリングオシレータと、を有し、
前記第１のリングオシレータの発振周波数と前記第２のリングオシレータの発振周波数の違いに基づいて、前記トランジスタのソース及びドレイン間の電圧を検出する請求項１乃至請求項６のいずれか一項に記載の半導体装置。
前記検出回路は、
非反転入力端子に前記トランジスタのドレインの電位が入力され、反転入力端子に前記トランジスタのソースの電位が入力されるオペアンプを有し、
前記オペアンプの出力に基づいて、前記トランジスタのソース及びドレイン間の電圧を検出する請求項１乃至請求項６のいずれか一項に記載の半導体装置。
トランジスタをオフ状態とすることによってパワーゲーティングが行われる半導体装置の駆動方法であって、
前記トランジスタのソース及びドレイン間の電圧が既定電圧以下となった場合に前記パワーゲーティングを開始する半導体装置の駆動方法。
外部から復元信号が入力される場合に前記トランジスタをオン状態とすることで前記パワーゲーティングが終了する請求項９に記載の半導体装置の駆動方法。
前記パワーゲーティングが開始されてから既定期間を経過した場合に前記トランジスタをオン状態とすることで前記パワーゲーティングが終了する請求項９に記載の半導体装置の駆動方法。
前記トランジスタは、チャネルが酸化物半導体層に形成されるトランジスタである請求項９乃至請求項１１のいずれか一項に記載の半導体装置の駆動方法。
前記パワーゲーティングが開始する前にデータの退避が行われ、
前記パワーゲーティングが終了した後に前記データの復元が行われる請求項９乃至請求項１２のいずれか一項に記載の半導体装置の駆動方法。
前記データは、前記パワーゲーティングが行われている期間に渡って、チャネルが酸化物半導体層に形成される退避用トランジスタがオフ状態となることによって浮遊状態となるノードにおいて保持される請求項１３に記載の半導体装置の駆動方法。