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TWI613765B - 半導體裝置及電子電路裝置 - Google Patents

半導體裝置及電子電路裝置 Download PDF

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TWI613765B
TWI613765B TW104105660A TW104105660A TWI613765B TW I613765 B TWI613765 B TW I613765B TW 104105660 A TW104105660 A TW 104105660A TW 104105660 A TW104105660 A TW 104105660A TW I613765 B TWI613765 B TW I613765B
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semiconductor
semiconductor unit
unit
wafer
wiring layer
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TW104105660A
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TW201546970A (zh
Inventor
山田浩
Hiroshi Yamada
Original Assignee
東芝股份有限公司
Kabushiki Kaisha Toshiba
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Publication date
Application filed by 東芝股份有限公司, Kabushiki Kaisha Toshiba filed Critical 東芝股份有限公司
Publication of TW201546970A publication Critical patent/TW201546970A/zh
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Abstract

本發明係一種半導體裝置及電子電路裝置,其中,實施形態之半導體裝置係具備:具有複數之第1半導體晶片,和加以設置於第1半導體晶片之間的有機樹脂,和加以設置於第1半導體晶片上方,相互電性連接第1半導體晶片之配線層,和加以設置於配線層之上部之複數的電路基板連接用端子之第1半導體單元,和加以固定於夾持於第1半導體單元之配線層側的電路基板連接用端子的範圍,具有第2半導體晶片,與第1半導體單元加以電性連接之第2半導體單元。

Description

半導體裝置及電子電路裝置 關連申請之參照
本申請係將申請於2014年3月20之日本國申請之日本特願2014-059196,作為優先權之基礎。記載於此日本特願2014-059196之所有的內容係放入至本申請。
實施形態係有關半導體裝置及電子電路裝置。
近年,半導體裝置之高集成化的進展,對於構成其半導體裝置之半導體元件本身,亦要求高集成化。特別是對於最近的半導體裝置之集成化技術,係與半導體元件本身之集成化技術同時,加以要求具有異種機能之元件的集成化技術。
對於高集成化異種之半導體元件的方法,係代表性有SoC(System on Chip)技術與SiP(System in Package)技術之2方式。SoC技術係經由將複數的元件形成於1晶片上之時而作為系統LSI而集成之方法。此SoC技術係可提高元件集成度,但有著對於可集成之元件的種類有限制之課題。例如,於Si基板上,形成GaAs等之其他的結晶系所成之元件,係從製造處理的不同等而為困難。另外,SoC技術係實現新穎裝置之情況的設計期間為長,而有開發成本變高之課題。
對於此SoC技術而言,SiP技術係個別地形成各個半導體晶片之後,將各自,個別地搭載於集成基板(中介基板)上之構成。此SiP技術係可個別地形成各個半導體晶片之故,未有對於所集成之元件而言的限制。更且,對於實現新穎之系統的情況,亦可利用既有的晶片之故而可縮短設計期間,有著開發成本作為廉價之優點。但元件的集成密度係依存於搭載各個半導體晶片之中介基板的配線集成密度之故,而有元件集成度之高密度化為困難之課題。
因此,加以提案有所謂擬似SoC(Pseudo-SoC)技術。擬似SoC係由以環氧樹脂所結合之異種晶片,平坦化層,再配線層而加以構成。擬似SoC係由如以各個獨自之製造處理所製造之環氧樹脂所結合之MEMS(Micro Electro Mechanical System)、驅動器,CPU(Central Processing Unit)或記憶體之異種晶片,平坦化 層,再配線層而加以構成。異種晶片係於進行再構築而集成化作為再構築晶圓之前,進行檢查而作為KGD(Known Good Die)進行挑選。由如此作為,異種的元件則與SiP同樣地,可以低成本而集成於1晶片上。另外,經由以最前端之半導體處理而形成再配線層之時,加以實現細微之間隙的再配線層。隨之,成為可與SoC同樣地提高元件集成度者。
在擬似SoC技術中,要求使機械強度提升者。特別是所配置之異種晶片尺寸為大之情況,或所配置之異種晶片數為多之情況,使其機械強度提升者則變為更困難。
10‧‧‧第1半導體單元
12‧‧‧第1半導體晶片
14‧‧‧被動元件
16‧‧‧有機樹脂
18‧‧‧多層配線層(配線層)
20‧‧‧第2半導體單元
22‧‧‧第2半導體晶片
24‧‧‧電路基板連接用電極
26‧‧‧球電極
30‧‧‧第3半導體單元
32‧‧‧第3半導體晶片
40‧‧‧電路基板
60‧‧‧補強板
62‧‧‧貫通構件
100‧‧‧半導體裝置
200‧‧‧半導體裝置
300‧‧‧半導體裝置
400‧‧‧半導體裝置
圖1A,1B係第1實施形態之半導體裝置之模式圖。
圖2係第1實施形態之半導體裝置之第2半導體單元之配置的說明圖。
圖3係第1實施形態之電子電路裝置的模式剖面圖。
圖4係在第1實施形態之半導體裝置之製造方法中,製造途中之半導體裝置的模式剖面圖。
圖5係在第1實施形態之半導體裝置之製造方法中,製造途中之半導體裝置的模式剖面圖。
圖6係在第1實施形態之半導體裝置之製造 方法中,製造途中之半導體裝置的模式剖面圖。
圖7係在第1實施形態之半導體裝置之製造方法中,製造途中之半導體裝置的模式剖面圖。
圖8係在第1實施形態之半導體裝置之製造方法中,製造途中之半導體裝置的模式剖面圖。
圖9係在第1實施形態之半導體裝置之製造方法中,製造途中之半導體裝置的模式剖面圖。
圖10係在第1實施形態之半導體裝置之製造方法中,製造途中之半導體裝置的模式剖面圖。
圖11係在第1實施形態之半導體裝置之製造方法中,製造途中之半導體裝置的模式剖面圖。
圖12係說明第1實施形態之作用及效果的圖。
圖13係說明第1實施形態之作用及效果的圖。
圖14係第2實施形態之半導體裝置的模式剖面圖。
圖15係第2實施形態之電子電路裝置的模式剖面圖。
圖16係在第2實施形態之半導體裝置之製造方法中,製造途中之半導體裝置的模式剖面圖。
圖17係在第2實施形態之半導體裝置之製造方法中,製造途中之半導體裝置的模式剖面圖。
圖18係在第2實施形態之半導體裝置之製造 方法中,製造途中之半導體裝置的模式剖面圖。
圖19係在第2實施形態之半導體裝置之製造方法中,製造途中之半導體裝置的模式剖面圖。
圖20係第3實施形態之半導體裝置的模式剖面圖。
圖21係第3實施形態之電子電路裝置的模式剖面圖。
圖22係第4實施形態之半導體裝置的模式剖面圖。
圖23係第4實施形態之電子電路裝置的模式剖面圖。
圖24係顯示實施例1及比較例之信賴性評估結果的圖。
實施形態之半導體裝置係具備:具有複數之第1半導體晶片,和加以設置於第1半導體晶片之間的有機樹脂,和加以設置於第1半導體晶片上方,相互電性連接第1半導體晶片之配線層,和加以設置於配線層之上部之複數的電路基板連接用端子之第1半導體單元,和加以固定於夾持於第1半導體單元之配線層側的電路基板連接用端子的範圍,具有第2半導體晶片,與第1半導體單元加以電性連接之第2半導體單元。
本說明書中,對於同一或類似之構件,係有 附上同一符號,而省略重複說明之情況。
本說明書中,為了顯示構件等之相對位置關 係,方便上,使用「上」、「上方」、「下」或「下方」之用語。本說明書中,「上」、「上方」、「下」、「下方」的概念係未必為顯示與重力的方向之關係的用語,
(第1實施形態)
本實施形態之半導體裝置係具備:具有複數之第1半導體晶片,和加以設置於第1半導體晶片之間的有機樹脂,和加以設置於第1半導體晶片上方,相互電性連接第1半導體晶片之配線層,和加以設置於配線層之上部之複數的電路基板連接用端子之第1半導體單元,和加以固定於夾持於第1半導體單元之配線層側的電路基板連接用端子的範圍,具有第2半導體晶片,與第1半導體單元加以電性連接之第2半導體單元。
本實施形態之半導體裝置係經由具備上述構成之時,在經由第2半導體單元之補強作用,機械強度則提升。隨之,成為可防止經由將半導體裝置安裝於電路基板時之應力偏差的破壞者。另外,由將具有第2半導體晶片之第2半導體單元,重疊配置於第1半導體單元者,成為可謀求半導體裝置之小型化。
圖1A,B係本實施形態之半導體裝置之模式圖。圖1A係模式剖面圖,圖1B係模式平面圖。圖1A係圖1B之AA’剖面圖。對於圖1B係亦以點線而顯示包含 於第1半導體單元之第1半導體晶片及被動元件的配置。
如圖1A,B所示,本實施形態之半導體裝置 100係具備:第1半導體單元10,和加以固定於第1半導體單元10之第2半導體單元20。
第1半導體單元10係具備:複數之第1半導 體晶片12a-g,和複數之被動元件14a-d。對於第1半導體晶片12a-g,及被動元件14a-d之間,係加以設置有機樹脂16。第1半導體晶片12a-g及被動元件14a-d係經由有機樹脂16而加以物理性地結合。
對於第1半導體晶片12a-g,及被動元件14a- d上,係加以設置有多層配線層(配線層)18。經由多層配線層(配線層)18,而加以相互地加以導電連接第1半導體晶片12a-g,或被動元件14a-d。第1半導體單元係所謂,擬似SoC。
第1半導體晶片12a-g係主動元件。第1半導 體晶片12a-g係例如,類比開關,運算放大器等。複數之第1半導體晶片12a-g係各具有同一機能之半導體晶片,或具有不同機能之半導體晶片均可。
被動元件14a-d係例如,晶片組抗,晶片電容 器等。複數之被動元件14a-d係各具有同一機能之被動元件,或具有不同機能之被動元件均可。
有機樹脂16係含有氧化矽填充料者為佳。另 外,有機樹脂16係選自環氧樹脂,聚醯亞胺樹脂,及苯并環丁烯(BCB)之至少一種之有機樹脂者為佳。
多層配線層18係以絕緣層與薄膜配線層之層 積構造加以形成。絕緣層係例如為有機樹脂,具體而言係例如為聚醯亞胺。第1半導體晶片12a-g或被動元件14a-d係經由薄膜配線層,而加以相互地加以電連接。薄膜配線層係例如為金屬,具體而言係例如為Al(鋁)與Ti(鈦)的層積膜。薄膜配線層係包含選自Ti、Ni、Al、Cu、Au、Pb、Sn、Pd、W的群之至少一種的元素之金屬或合金者為佳。
多層配線層18之上部,即多層配線層18之 第1半導體晶片12a-g或被動元件14a-d之相反側,係加以設置有複數之電路基板連接用端子24。電路基板連接用端子24係在將半導體裝置100安裝於電路基板時,為了得到電性連接而加以使用之電極。
電路基板連接用端子24係加以設置於第1半 導體單元10之周邊部。對於第1半導體單元10之中央部,係加以設置有電路基板連接用端子24之未存在之範圍。
電路基板連接用端子24係為金屬。具體而言,例如為Au(金)、Ni(鎳)、Ti(鈦)的層積膜。
對於電路基板連接用端子24上係加以設置有球電極26。球電極26係在將半導體裝置100安裝於電路基板時,為了得到電性連接而加以使用之電極。
球電極26係加以設置於第1半導體單元10之周邊部。對於第1半導體單元10之中央部,係加以設 置有球電極26之未存在之範圍。
球電極26係例如為PbSn合金焊錫。作為球 電極26之材料係可適用包含選自Ti、Ni、Al、Cu、Au、Ag、Pb、Sn、Pd、W的群之至少一種的元素之金屬或合金者。
第2半導體單元20係加以固定於第1半導體 單元10之多層配線層18側。第2半導體單元20係加以固定於夾持於多層配線層18之電路基板連接用端子24或球電極26之範圍,換言之,未存在有電路基板連接用端子24或球電極26之範圍。
第2半導體單元20係具有第2半導體晶片 22。第2半導體晶片22係主動元件。第2半導體晶片22係例如為LSI(Large Scale Integration)。具體而言係例如為MCU(微控制單元)。
第2半導體單元20係均可為第2半導體晶片 22其本身之裸晶片,或含有第2半導體晶片22之半導體封裝。從半導體裝置100之小型化的觀點,第2半導體單元20則為裸晶片或晶圓位準CSP(Chip Size Package)者為佳。
第2半導體單元20係加以電性連接於第1半 導體單元10。第2半導體單元20係例如為裸晶片(第2半導體晶片),於第1半導體單元10,由覆晶安裝者而加以電性連接進行固定。
然而,為了提升固定第2半導體單元20於第 1半導體單元10之強度,於第2半導體單元20與第1半導體單元10之間,亦可作為有機樹脂之封閉樹脂(Underfill樹脂)而設置者。
然而,從謀求半導體裝置100之小型化及機 械性強度的提升之觀點,第2半導體晶片22之面積則較複數之第1半導體晶片12a-g任一面積為大者為佳。
圖2係本實施形態之半導體裝置之第2半導 體單元之配置的說明圖。圖2係從多層配線層18側而視半導體裝置100之平面圖。如上述,第2半導體單元20係加以固定於夾持於多層配線層18之電路基板連接用端子24或球電極26之範圍,換言之,未存在有電路基板連接用端子24或球電極26之範圍。
在圖2中,未存在有電路基板連接用端子24 或球電極26之範圍係以內接於電路基板連接用端子24或球電極26之矩形範圍28而表示。矩形範圍28係在圖2中,以點線加以圍繞之陰影之範圍。
從使半導體裝置100之機械性強度提升的觀 點,第2半導體單元20的面積則為內接於多層配線層18側之電路基板連接用端子24或球電極26之矩形範圍28的面積之50%以上者為佳,而70%以上者為更佳。
圖3係本實施形態之電子電路裝置之模式剖 面圖。如圖3所示,半導體裝置100則加以安裝於電路基板40上。半導體裝置100係藉由加以設置於電路基板連接用端子24上之球電極26,而加以安裝於電路基板40。 成為於第1半導體單元10與電路基板40之間,位置有第2半導體單元20之構成。
作為電路基板40係例如,可使用於玻璃聚酯 基板上相互使絕緣層與導體層建立方式之印刷基板SLC(Surface Laminar Circuit)基板者。另外,例如,亦可使用將聚醯亞胺樹脂作為基板主材而於表面加以形成有銅配線之公知的可撓性基板者。構成電子電路裝置之電路基板40係並無特別加以限定者。
然而,因應必要,於半導體裝置100與電路 基板40之間隙部分,亦可設置公知技術之封閉樹脂(Underfill樹脂)者。作為封閉樹脂,例如,可使用雙酚系環氧基,咪唑硬化觸媒,酸酐硬化劑,及在重量比而含有45wt%球狀之石英填充劑的環氧樹脂者。另外,例如,亦可使用粉碎,混合,熔融甲酚酚醛型之環氧樹脂(ECON-195XL;日本住友化學公司製)100重量分,作為硬化劑之苯酚樹脂54重量分,作為充填劑之熔融二氧化矽100重量分,作為觸媒之二甲基苯胺0.5重量分,作為其他添加劑碳黑3重量分,矽烷偶合劑3重量分之環氧樹脂熔融體者。封閉樹脂之材料係無特別加以限定者。
本實施形態之電子電路裝置係經由具備上述構成之時,半導體裝置100的機械性強度則提升。隨之,如根據本實施形態,可實現信賴性優越之電子電路裝置。另外,經由將半導體裝置100作為小型化之時,加以實現安裝有半導體裝置100之電子電路裝置的小型化。
接著,對於本實施形態之半導體裝置之製造 方法之一例加以說明。圖4~圖11係在本實施形態之半導體裝置之製造方法中,製造途中之半導體裝置的模式剖面圖。
首先,準備複數之第1半導體晶片12a-g及被 動元件14a-d。並且,準備於一方的面加以設置位置調整圖案52,於另一方的面加以設置有接著層54的玻璃光罩50(圖4)。接著層54係例如,經由加熱而接著強度產生變化之接著劑。
接著,於玻璃光罩50之接著層54側,接著複數之第1半導體晶片12a-g及被動元件14a-d(圖5)。此時,使用位置調整圖案52,將複數之第1半導體晶片12a-g及被動元件14a-d,對於玻璃光罩50而言作位置調整。
接著,以有機樹脂16而被覆第1半導體晶片12a-g及被動元件14a-d(圖6)。有機樹脂16係例如,含有二氧化矽填充物之環氧樹脂。對於有機樹脂16之被覆形成,係使用可充填樹脂於細微之間隙的真空印刷技術者為佳。
接著,從接著層54剝離第1半導體晶片12a-g及被動元件14a-d。經由此,加以形成以有機樹脂16而加以結合第1半導體晶片12a-g及被動元件14a-d之再構築晶圓(圖7)。
接著,於再構築晶圓上,形成多層配線層18 (圖8)。多層配線層18係由交互層積絕緣層與薄膜配 線層者而形成。
絕緣層係例如,為感光性樹脂,具體而言係 例如為聚醯亞胺。為了使用感光性樹脂之情況之圖案化的曝光條件係如因應感光性樹脂之感光度而決定即可。例如,作為聚醯亞胺,使用日本Toray製UR3140之情況,係100mJ/cm2程度者為佳。之後,例如,將日本Toray製DV-505作為顯像液而使用進行顯像,加以圖案化為了形成對於第1半導體晶片12a-g及被動元件14a-d之端子的接點之開口部。
更且,以公知之處理技術而形成連接第1半 導體晶片12a-g及被動元件14a-d之各端子於絕緣層上之薄膜配線層。薄膜配線層係例如為Al(鋁)與Ti(鈦)的層積膜。薄膜配線層係包含選自Ti、Ni、Al、Cu、Au、Pb、Sn、Pd、W的群之至少一種的元素之金屬或合金者為佳。
之後,僅必要的層數,交互層積絕緣層與薄 膜配線層而形成多層配線層18。並且,於多層配線層18之上部,形成複數之電路基板連接用端子24(圖9)。電路基板連接用端子24係為金屬。具體而言,例如為Au(金)、Ni(鎳)、Ti(鈦)的層積膜。
接著,準備以公知的技術,加以形成焊錫凸塊 電極之第2半導體單元20。第2半導體單元20係例如為裸晶片(第2半導體晶片)。第2半導體單元20係例如 為MCU。另外,焊錫凸塊電極係例如為PbSn合金焊錫。
焊錫凸塊電極之形成係具體而言,例如由以 下的方法進行。於加以形成有MCU之半導體晶圓上,以EB蒸鍍而被覆Cu/Ti之後,經由璇塗法而將厚膜光阻劑AZ4903(Hochst Japan公司製)形成為膜厚50μm,較經由曝光顯像而具有50μm
Figure TWI613765BD00001
之開口尺寸的I/O電極為大,形成80μm之開口部。曝光係光阻劑厚度即使為厚,照射充分量的能量,顯像係由AZ400K顯像劑(Hochst Japan公司製)進行。
更且,將加以開口對應於I/O電極之部分的 光阻劑膜之MCU晶圓,浸漬於下記之Pb/Sn電鍍液,將Ni/Ti作為陰極,將對應於下記之電性電鍍液,例如高純度共晶焊錫板作為陽極,而進行電鍍。電流密度係以1~4(A/dm2)進行,以浴溫度25℃緩和攪拌同時,使焊錫組成(Pb/Sn)則略相等於共晶組成,或者僅移行至Pb側或Sn側之組成的銲錫合金,解析50μm於Ni/Ti上。
(磺酸焊錫電鍍液的組成)
Figure TWI613765BD00002
接著,以丙酮而除去電性電鍍光阻劑。更 且,浸漬於檸檬酸/過氧化氫所構成之溶液,蝕刻去除Cu之後,浸漬於自乙二胺四乙酸/氨/過氧化氫水/純水所構成之混合溶液,蝕刻除去Ti。例如,可由以上的方法而準備第2半導體單元20者。
接著,將第2半導體單元(第2半導體晶 片)20,於多層配線層18上,以公知的技術之覆晶安裝而固定(圖10)。焊錫凸塊電極口徑係例如為100μm
Figure TWI613765BD00003
。然而,於第2半導體單元20與第1半導體單元10之間,亦可將有機樹脂作為封閉樹脂(Underfill樹脂)而形成者。
接著,於第2半導體單元(第2半導體晶 片)20周圍之電路基板連接用端子24上,例如,形成直徑500μm
Figure TWI613765BD00004
之焊錫球電極26(圖11)。焊錫組成係例如,作為Sn-3.0Ag-0.5Cu。對於焊錫球搭載,係使用公知的技術之焊錫球安裝機。
經由以上的製造方法,而加以製造圖1所示之本實施形態的半導體裝置100。
接著,對於圖3所示之本實施形態的電子電路裝置的製造方法,參照圖3同時加以說明。
首先,準備電路基板40。接著,進行半導體裝置100與電路基板40之電極端子的位置調整。半導體裝置100係保持於具有加熱機構之真空吸具,例如,在350℃之氮素環境中進行預備加熱。
接著,在加以接觸半導體裝置100之球電極 26與電路基板40之電極端子的狀態,將真空吸具更下方移動,例如,加上圧力30kg/mm2。更且,在此狀態,使溫度上升至370℃為止,使焊錫熔融。經由此,連接半導體裝置100與電路基板40之電極端子。
經由以上的製造方法,而加以製造搭載有圖3所示之本實施形態的半導體裝置100之電子電路裝置。
接著,對於本實施形態之半導體裝置及電子電路裝置之作用及效果加以說明。圖12,圖13係說明本實施形態之作用及效果的圖。
圖12係與本實施形態不同,顯示未有第2半導體單元之比較形態的半導體裝置及電子電路裝置之情況。如圖12所示,將配置有第2半導體晶片22於內部之擬似SoC,使用球電極26而安裝於電路基板40之情況,因擬似SoC與電路基板40之CTE(熱膨脹係數)的差等引起,而應力則集中於球電極26之間的應力集中範圍,圖12中,如由點線而示之變位則產生於擬似SoC。其結果,由擬似SoC產生破壞者,產生有與電路基板40之連接拉開之信賴性不良。
擬似SoC係特別是使元件間結合之有機樹脂40部分的機械性強度為弱。並且,特別是在多層配線層18側,容易產生破壞。加以配置於擬似SoC中的元件數越大,越容易產生破壞。
圖13係上圖為比較形態,下圖為本實施形態 之半導體裝置及電子電路裝置。在本實施形態中,將在比較形態加以配置於擬似SoC中的第2半導體晶片22,作為第2半導體單元20,安裝於第1半導體單元(擬似SoC)10之多層配線層18側。
經由此構成,應力集中範圍之脆弱的多層配 線層18側則由第2半導體單元20加以補強。另外,在多層配線層18側,跨越使特別脆弱之元件間結合之有機樹脂16部分而加以固定第2半導體單元20,補強第1半導體單元(擬似SoC)10。隨之,擬似SoC產生破壞,產生有與電路基板40之連接拉開之信賴性不良。
另外,第1半導體單元(擬似SoC)10則未 有第2半導體晶片22之部分而作為小型化。隨之,比較於比較形態,可實現以同一機能而作為小型化之半導體裝置。即,可實現每單位面積之安裝密度高之半導體裝置。 另外,經由作為小型化之時,應力集中範圍本身亦縮小之故,從此點亦降低信賴性不良。
然而,從謀求半導體裝置100之小型化及機 械性強度的提升之觀點,第2半導體晶片22之面積則較複數之第1半導體晶片12a-g任一面積為大者為佳。在實現半導體裝置100的機能上,由將面積最大之半導體晶片,作為第2半導體單元20者,可作為效率最佳之半導體裝置100之小型化。
並且,由半導體裝置100成為小型者,應力 集中範圍則縮小,而信賴性不良則降低。另外,由在面積 最大之半導體晶片而補強第1半導體單元10者,半導體層裝置100之機械性強度則提升,信賴性不良則降低。
以上,如根據本實施形態,由得到高機械性 強度者,可實現對於信賴性優越之半導體裝置及電子電路裝置。另外,可實現半導體裝置及電子電路裝置之小型化,安裝密度之提升。
(第2實施形態)
本實施形態之半導體裝置及電子電路裝置係更具備加以固定於與第1半導體單元之第2半導體單元相反側,具有第3半導體晶片,與第1半導體單元加以電性連接之第3半導體單元以外,係與第1實施形態相同。隨之,對於與第1實施形態重複之內容係省略記述。
圖14係本實施形態之半導體裝置之模式剖面 圖。如圖14所示,本實施形態之半導體裝置200係具備:第1半導體單元10,和加以固定於第1半導體單元10之第2半導體單元20,和加以固定於與第1半導體單元10之第2半導體單元相反側之第3半導體單元30。
第3半導體單元30係加以固定於與第1半導 體單元10之多層配線層18相反側,即,第2半導體單元20之相反側。
第3半導體單元30係具有第3半導體晶片 32。第3半導體晶片32係主動元件。第3半導體晶片32係例如,進行與外部機器之無線通信的無線通信用LSI。 第3半導體晶片32係例如,具備Bluetooth機能。
第3半導體單元30係均可為第3半導體晶片 32其本身之裸晶片,或含有第3半導體晶片32之半導體封裝。從半導體裝置200之小型化的觀點,第3半導體單元30則為裸晶片或晶圓位準CSP(Chip Size Package)者為佳。
第3半導體單元30係加以電性連接於第1半 導體單元10及第2半導體單元。第3半導體單元30係例如為裸晶片(第3半導體晶片),於第1半導體單元10,由覆晶安裝者而加以電性連接進行固定。
第1半導體單元10係例如,從第1半導體單 元10之一方的面至另一方的面為止,加以設置有貫通有機樹脂16之貫通電極56。貫通電極56係例如為TMV(Through Mold Via)。第3半導體單元30係藉由貫通電極56,加以電性連接於第1半導體單元10或第2半導體單元。
然而,為了提升固定第3半導體單元30於第 1半導體單元10之強度,於第3半導體單元30與第1半導體單元10之間,亦可將有機樹脂作為封閉樹脂(Underfill樹脂)而設置者。
另外,從謀求半導體裝置200之小型化及機 械性強度的提升之觀點,第2半導體晶片22,或第3半導體晶片32之面積則較複數之第1半導體晶片12a-g任一面積為大者為佳。
圖15係本實施形態之電子電路裝置之模式剖 面圖。如圖15所示,半導體裝置200則加以安裝於電路基板40上。半導體裝置200係藉由加以設置於電路基板連接用端子24上之球電極26,而加以安裝於電路基板40。
接著,對於本實施形態之半導體裝置之製造 方法之一例加以說明。圖16~圖19係在本實施形態之半導體裝置之製造方法中,製造途中之半導體裝置的模式剖面圖。
於再構築晶圓上的多層配線層18之上部,至 形成複數之電路基板連接用端子24為止係與第1實施形態之製造方法同樣(圖16)。
接著,從第1半導體單元10之一方的面至另 一方的面為止,形成貫通有機樹脂16之貫通電極56(圖17)。貫通電極56之形成係例如,可設置貫通有機樹脂16之貫通孔,使用以金屬而充填貫通孔之公知的TMV(Through Mold Via)技術而形成。之後,例如,將未圖示之配線層,形成於與第1半導體單元10之多層配線層18相反側的面上。
接著,準備以公知的技術,加以形成焊錫凸 塊電極之第2半導體單元20及第3半導體單元30。並且,將第2半導體單元(第2半導體晶片)20,和第3半導體單元(第3半導體晶片)30,於第1半導體單元10,以公知的技術之覆晶安裝而固定(圖18)。
接著,於第2半導體單元(第2半導體晶片)20周圍之電路基板連接用端子24上,例如,形成直徑500μm
Figure TWI613765BD00005
之焊錫球電極26(圖19)。
經由以上的製造方法,而加以製造圖14所示之本實施形態的半導體裝置200。
並且,以和第1實施形態同樣的方法,由將半導體裝置200安裝於電路基板40上者,加以製造搭載有圖15所示之本實施形態之半導體裝置200之電子電路裝置。
如根據本實施形態,經由第3半導體單元30而加以補強之時,更且,半導體裝置200的機械性強度則提升。隨之,可實現對於信賴性優越之半導體裝置及電子電路裝置。另外,經由將第3半導體晶片32,從第1半導體單元10移至第3半導體單元30之時,可實現半導體裝置及電子電路裝置之小型化,安裝密度的提升。
(第3實施形態)
本實施形態之半導體裝置及電子電路裝置係更具備:加以固定於第1半導體單元之第2半導體單元相反側之補強板以外,係與第1實施形態同樣。隨之,對於與第1實施形態重複之內容係省略記述。
圖20係本實施形態之半導體裝置之模式剖面圖。如圖20所示,本實施形態之半導體裝置300係具備:第1半導體單元10,和加以固定於第1半導體單元 10之第2半導體單元20,和加以固定於與第1半導體單元10之第2半導體單元相反側之補強板60。
補強板60的材料係例如為金屬或半導體。具 體而言係例如為Cu(銅)。補強板60係例如,經由樹脂等之接著層,而加以固定於第1半導體單元10。
圖21係本實施形態之電子電路裝置之模式剖 面圖。如圖21所示,半導體裝置300則加以安裝於電路基板40上。半導體裝置300係藉由加以設置於電路基板連接用端子24上之球電極26,而加以安裝於電路基板40。
如根據本實施形態,經由補強板60而加以補 強之時,更且,半導體裝置300的機械性強度則提升。隨之,可實現對於信賴性優越之半導體裝置及電子電路裝置。另外,對於第1實施形態而言,因僅將補強板60固定於第1半導體單元10之故,可容易地實現對於信賴性優越之半導體裝置及電子電路裝置。
(第4實施形態)
本實施形態之半導體裝置及電子電路裝置係第1半導體單元則具有貫通有機樹脂中的貫通構件,而補強板則加以連接於貫通構件以外係與第3實施形態同樣。隨之,對於與第3實施形態重複之內容係省略記述。
圖22係本實施形態之半導體裝置之模式剖面圖。如圖22所示,本實施形態之半導體裝置400係第1 半導體單元10則具有貫通有機樹脂16中的貫通構件62。並且,補強板60則加以連接於貫通構件62。
貫通構件62的材料係熱傳導性高的材料為 佳。例如,金屬或半導體。具體而言係例如為Cu(銅)。
補強板60的材料係熱傳導性高的材料為佳。 例如,金屬或半導體。具體而言係例如為Cu(銅)。補強板60係例如,經由樹脂等之接著層,而加以固定於第1半導體單元10。至少補強板60與貫通構件62之間係熱傳導性高的材料為佳。
圖23係本實施形態之電子電路裝置之模式剖 面圖。如圖23所示,半導體裝置400則加以安裝於電路基板40上。半導體裝置400係藉由加以設置於電路基板連接用端子24上之球電極26,而加以安裝於電路基板40。
如根據本實施形態,經由補強板60而加以補 強之時,第3實施形態同樣,半導體裝置400的機械性強度則提升。隨之,可實現對於信賴性優越之半導體裝置及電子電路裝置。另外,對於第3實施形態而言,藉由貫通構件62而於補強板60,加以傳導第1半導體單元10或第2半導體單元的熱,而補強板60亦作為散熱板而發揮機能。隨之,散熱性提升而加以緩和熱的應力,而可實現更對於信賴性優越之半導體裝置及電子電路裝置。
[實施例]
以下,對於實施例加以說明。
(實施例1)
作成與圖1所示之第1實施形態同樣構成之半導體裝置100,安裝於電路基板40而進行信賴性的評估。
將構成半導體裝置之第1半導體單元10之第1半導體晶片12a-g,作成2個類比開關與10個運算放大器。將被動元件14a-d,作成36個晶片阻抗與25個晶片電容器。有機樹脂16係作成二氧化矽填充物之所含有的環氧樹脂。
第1半導體單元10的尺寸係7mm×6mm×1mm。被動元件14a-d係均為0603尺寸,類比開關係2mm×2mm×0.3mm、運算放大器係1.5mm×1.5mm×0.3mm。
球電極26係64個之焊錫球,以Sn-37Pb而構成。球電極26之直徑係作成500μm
Figure TWI613765BD00006
第2半導體單元20係作為MCU之裸晶片,覆晶安裝於第1半導體單元10。MCU之裸晶片係3.5mm×3.5mm×0.45mm。第2半導體單元20之凸塊電極係64個,以Sn-3.0Ag-0.5Cu而構成。
於半導體裝置100與電路基板40之間,作成設置封閉樹脂之樣本(有封閉樹脂),和未設置封閉樹脂之樣本(無封閉樹脂)之2種類的樣本。
信賴性的評估,經由溫度周期試驗而進行。 周期數係各為1000個,溫度周期試驗條件係以(-55℃(30min)~25℃(5min)~125℃(30min)~25℃(5min))進行。在64針腳之中,即使1處連接拉開之情況,亦判定為不良。
(比較例)
未設置第2半導體單元20,而將第2半導體單元20之MCU,配置於第1半導體單元內,而第1半導體單元10之尺寸則為9mm×8mm×1mm以外,係與實施例1同樣地,作成樣本,進行同樣之溫度周期試驗。
圖24係顯示實施例1及比較例之信賴性評估 結果的圖。於縱軸顯示累積不良率,而於橫軸顯示溫度周期數。如圖24所示,比較例係2000周期,累積不良率則到達100%。對此,在實施例1中,在無封閉樹脂之樣本,至2800周期為止亦未確認到不良。比較例之故障處係為在第1半導體單元10之多層配線層18的破壞。
確認到實施例1之半導體裝置之信賴性極高 者。另外,實施例1之半導體裝置的尺寸係比較例之半導體裝置的尺寸的約60%,經由實施例1而加以實現集成密度的提升。
(實施例2)
作成與圖14所示之第2實施形態同樣構成之半導體裝置200,安裝於電路基板40而進行信賴性的評估。
作為第3半導體單元30,將3.5mm×3.5mm× 0.45mm的Bluetooth晶片,重新安裝於第1半導體單元10以外,係與實施例1同樣地作成樣本,進行同樣的溫度周期試驗。
實施例2係即使為無封閉樹脂之樣本,至 5000周期為止,亦未確認到不良。加以確認到較實施例1,更提升信賴性者。
(實施例3)
作成與圖20所示之第3實施形態同樣構成之半導體裝置300,安裝於電路基板40而進行信賴性的評估。
作為補強板60,重新設置3.5mm×3.5mm×0.5mm的銅板以外係與實施例1同樣地作成樣本,進行同樣的溫度周期試驗。
實施例3係即使為無封閉樹脂之樣本,至5000周期為止,亦未確認到不良。加以確認到較實施例1,更提升信賴性者。
雖已說明過本發明之幾個實施形態,但此等實施形態係作為例而提示之構成,未特意限定發明之範圍者。此等新穎之半導體裝置及電子電路裝置之實施形態係可由其他種種形態而加以實施,在不脫離發明的內容範圍,可進行種種省略,置換,變更者。此等實施形態或其變形係與包含於發明範圍或內容之同時,包含於記載於申請專利申請範圍之發明與其均等的範圍。
10‧‧‧第1半導體單元
12a-g‧‧‧第1半導體晶片
14a-d‧‧‧被動元件
16‧‧‧有機樹脂
18‧‧‧多層配線層(配線層)
20‧‧‧第2半導體單元
22‧‧‧第2半導體晶片
24‧‧‧電路基板連接用電極
26‧‧‧球電極
100‧‧‧半導體裝置

Claims (17)

  1. 一種半導體裝置,其特徵為具備:具有複數之第1半導體晶片,與加以設置於前述第1半導體晶片之間的有機樹脂,與加以設置於前述第1半導體晶片上方,相互電性地連接前述第1半導體晶片之配線層,與加以設置於前述配線層之上部的複數之電路基板連接用端子之第1半導體單元,和加以固定於包圍於前述第1半導體單元之前述配線層側的被前述電路基板連接用端子範圍,具有第2半導體晶片,且與前述第1半導體單元加以電性連接之第2半導體單元,和設於前述電路基板連接用端子上,包圍前述第2之半導體單元之球狀電極;前述第1半導體單元則具有複數之被動元件,於前述被動元件之間及於前述被動元件與前述第1半導體晶片之間,設有有機樹脂者。
  2. 如申請專利範圍第1項記載之裝置,其中,前述第2半導體晶片的面積則較複數之前述第1半導體晶片之任一面積為大者。
  3. 如申請專利範圍第1項記載之裝置,其中,更加具備:加以固定於前述第1半導體單元之與前述第2半導體單元相反側,具有第3半導體晶片,且與前述第1半導體單元加以電性連接之第3半導體單元者。
  4. 如申請專利範圍第1項記載之裝置,其中,更加 具備:加以固定於前述第1半導體單元之與前述第2半導體單元相反側之補強板者。
  5. 如申請專利範圍第4項記載之裝置,其中,前述第1半導體單元則具有貫通前述有機樹脂中之貫通構件,前述補強板則加以連接於前述貫通構件者。
  6. 如申請專利範圍第1項記載之裝置,其中,前述第2半導體單元則為裸晶片,且加以覆晶安裝於前述配線層者。
  7. 如申請專利範圍第1項記載之裝置,其中,前述第2半導體單元則為晶圓位準CSP者。
  8. 如申請專利範圍第1項記載之裝置,其中,前述第2半導體單元的面積則為內接於前述配線層側的前述電路基板連接用端子之矩形範圍之面積的50%以上者。
  9. 如申請專利範圍第1項記載之裝置,其中,前述有機樹脂係含有二氧化矽填充劑,為選自環氧樹脂,聚醯亞胺樹脂,及苯并環丁烯(BCB)之至少一種之有機樹脂者。
  10. 如申請專利範圍第1項記載之裝置,其中,前述球電極係包含選自Ti、Ni、Al、Cu、Au、Ag、Pb、Sn、Pd、W的群之至少一種的元素之金屬或合金者。
  11. 一種電子電路裝置,具備:具有具有複數之第1半導體晶片,和加以設置於前述第1半導體晶片之間的有機樹脂,和加以設置於前述第1半導體晶片上方,相互電性連接前述第1半導體晶片之配線層,和加以設置於前述 配線層之上部之複數的電路基板連接用端子之第1半導體單元,與加以固定於包圍於前述第1半導體單元之前述配線層側的被前述電路基板連接用端子範圍,具有第2半導體晶片,且與前述第1半導體單元加以電性連接之第2半導體單元,和設於前述電路基板連接用端子上,包圍前述第2之半導體單元之球狀電極之半導體裝置,和前述半導體裝置則藉由加以設置於前述電路基板連接用端子上之球電極而加以安裝之電路基板;前述第1半導體單元則具有複數之被動元件,於前述被動元件之間及於前述被動元件與前述第1半導體晶片之間,設有有機樹脂者。
  12. 如申請專利範圍第11項記載之裝置,其中,前述第2半導體晶片的面積則較複數之前述第1半導體晶片之任一面積為大者。
  13. 如申請專利範圍第11項記載之裝置,其中,更加具備:加以固定於前述第1半導體單元之與前述第2半導體單元相反側,具有第3半導體晶片,且與前述第1半導體單元加以電性連接之第3半導體單元者。
  14. 如申請專利範圍第11項記載之裝置,其中,更加具備:加以固定於前述第1半導體單元之與前述第2半導體單元相反側之補強板者。
  15. 如申請專利範圍第14項記載之裝置,其中,前述第1半導體單元則具有貫通前述有機樹脂中之貫通構 件,前述補強板則加以連接於前述貫通構件者。
  16. 如申請專利範圍第11項記載之裝置,其中,前述第2半導體單元則為裸晶片,且加以覆晶安裝於前述配線層者。
  17. 如申請專利範圍第11項記載之裝置,其中,前述第2半導體單元則為晶圓位準CSP者。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264808A1 (en) * 2013-03-15 2014-09-18 Andreas Wolter Chip arrangements, chip packages, and a method for manufacturing a chip arrangement
KR20150123420A (ko) * 2014-04-24 2015-11-04 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조 방법
JP6705501B2 (ja) * 2016-05-25 2020-06-03 日立化成株式会社 封止構造体の製造方法
US10128192B2 (en) 2016-07-22 2018-11-13 Mediatek Inc. Fan-out package structure
WO2018034067A1 (ja) * 2016-08-19 2018-02-22 株式会社村田製作所 キャパシタ付半導体装置
US10797007B2 (en) * 2017-11-28 2020-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
EP3863388A4 (en) * 2018-10-05 2022-06-15 Kabushiki Kaisha Toshiba SEMICONDUCTOR HOUSING
JP7652360B2 (ja) * 2019-12-11 2025-03-27 インテル・コーポレーション 集積回路パッケージのためのコンポジットブリッジダイツーダイ相互接続

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070273014A1 (en) * 2006-05-25 2007-11-29 Samsung Electro-Mechanics Co., Ltd. System in package module
US20080298023A1 (en) * 2007-05-28 2008-12-04 Matsushita Electric Industrial Co., Ltd. Electronic component-containing module and manufacturing method thereof
US20090170241A1 (en) * 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
US20100001396A1 (en) * 2008-07-07 2010-01-07 Infineon Technologies Ag Repairable semiconductor device and method
US20110215478A1 (en) * 2010-03-04 2011-09-08 Nec Corporation Semiconductor element-embedded wiring substrate
US20130093097A1 (en) * 2011-10-12 2013-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package-On-Package (PoP) Structure and Method

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811082A (en) 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
US6368894B1 (en) * 1999-09-08 2002-04-09 Ming-Tung Shen Multi-chip semiconductor module and manufacturing process thereof
US6734539B2 (en) * 2000-12-27 2004-05-11 Lucent Technologies Inc. Stacked module package
JP4068838B2 (ja) * 2001-12-07 2008-03-26 株式会社日立製作所 半導体装置の製造方法
JP2003243604A (ja) * 2002-02-13 2003-08-29 Sony Corp 電子部品及び電子部品の製造方法
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
US6856009B2 (en) * 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
JP2004288834A (ja) * 2003-03-20 2004-10-14 Fujitsu Ltd 電子部品の実装方法、実装構造及びパッケージ基板
JP2005129752A (ja) * 2003-10-24 2005-05-19 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US7495344B2 (en) * 2004-03-18 2009-02-24 Sanyo Electric Co., Ltd. Semiconductor apparatus
JP4768314B2 (ja) * 2005-05-16 2011-09-07 株式会社東芝 半導体装置
JP2007005713A (ja) * 2005-06-27 2007-01-11 Toshiba Corp 半導体装置
US7566591B2 (en) * 2005-08-22 2009-07-28 Broadcom Corporation Method and system for secure heat sink attachment on semiconductor devices with macroscopic uneven surface features
DE102005041451A1 (de) * 2005-08-31 2007-03-01 Infineon Technologies Ag Elektronische Steckeinheit
JP4819471B2 (ja) * 2005-10-12 2011-11-24 日本電気株式会社 配線基板及び配線基板を用いた半導体装置並びにその製造方法
US20090115067A1 (en) * 2005-12-15 2009-05-07 Matsushita Electric Industrial Co., Ltd. Module having built-in electronic component and method for manufacturing such module
JP4559993B2 (ja) 2006-03-29 2010-10-13 株式会社東芝 半導体装置の製造方法
US7514774B2 (en) * 2006-09-15 2009-04-07 Hong Kong Applied Science Technology Research Institute Company Limited Stacked multi-chip package with EMI shielding
US20090045501A1 (en) * 2007-08-14 2009-02-19 International Business Machines Corporation Structure on chip package to substantially match stiffness of chip
JP4429346B2 (ja) * 2007-08-31 2010-03-10 富士通株式会社 半導体装置及びその製造方法
JP4571679B2 (ja) * 2008-01-18 2010-10-27 Okiセミコンダクタ株式会社 半導体装置
JP4504434B2 (ja) 2008-02-14 2010-07-14 株式会社東芝 集積半導体装置
JP4568337B2 (ja) 2008-02-22 2010-10-27 株式会社東芝 集積半導体装置
JP4538058B2 (ja) * 2008-03-28 2010-09-08 株式会社東芝 集積半導体装置及び集積3次元半導体装置
WO2009119904A1 (ja) * 2008-03-28 2009-10-01 日本電気株式会社 半導体装置、その製造方法、プリント回路基板および電子機器
US8310051B2 (en) 2008-05-27 2012-11-13 Mediatek Inc. Package-on-package with fan-out WLCSP
JP2011134990A (ja) * 2009-12-25 2011-07-07 Renesas Electronics Corp 半導体装置およびその製造方法
JP5091221B2 (ja) * 2009-12-28 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
JP5494546B2 (ja) 2011-04-04 2014-05-14 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2013004823A (ja) 2011-06-20 2013-01-07 Panasonic Corp 半導体装置の製造方法
JP6289364B2 (ja) * 2011-06-30 2018-03-07 ムラタ エレクトロニクス オサケユキチュア システムインパッケージデバイスを製造する方法、および、システムインパッケージデバイス
US8975741B2 (en) * 2011-10-17 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process for forming package-on-package structures
KR20130090143A (ko) 2012-02-03 2013-08-13 삼성전자주식회사 패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법
JP2013187434A (ja) 2012-03-09 2013-09-19 Fujitsu Ltd 半導体装置、半導体装置の製造方法、電子装置及び基板
US9281292B2 (en) * 2012-06-25 2016-03-08 Intel Corporation Single layer low cost wafer level packaging for SFF SiP
US9331058B2 (en) * 2013-12-05 2016-05-03 Apple Inc. Package with SoC and integrated memory
US9379081B2 (en) * 2014-03-24 2016-06-28 King Dragon Nternational Inc. Semiconductor device package and method of the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070273014A1 (en) * 2006-05-25 2007-11-29 Samsung Electro-Mechanics Co., Ltd. System in package module
US20080298023A1 (en) * 2007-05-28 2008-12-04 Matsushita Electric Industrial Co., Ltd. Electronic component-containing module and manufacturing method thereof
US20090170241A1 (en) * 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
US20100001396A1 (en) * 2008-07-07 2010-01-07 Infineon Technologies Ag Repairable semiconductor device and method
US20110215478A1 (en) * 2010-03-04 2011-09-08 Nec Corporation Semiconductor element-embedded wiring substrate
US20130093097A1 (en) * 2011-10-12 2013-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package-On-Package (PoP) Structure and Method

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