KR20130090143A

KR20130090143A - 패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법

Info

Publication number: KR20130090143A
Application number: KR1020120011249A
Authority: KR
Inventors: 한승찬; 김현철
Original assignee: 삼성전자주식회사
Priority date: 2012-02-03
Filing date: 2012-02-03
Publication date: 2013-08-13
Also published as: US20130200524A1; CN103247544A; JP2013162128A

Abstract

본 발명은 패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법에 관한 것으로, 비아홀을 갖는 제1 패키지 기판 상에 실장되고 제1 몰드막에 의해 몰딩된 제1 반도체 칩을 포함하는 제1 패키지를 제공하고, 접속 패드를 갖는 제2 패키지 기판 상에 실장되고 제2 몰드막에 의해 몰딩된 제2 반도체 칩을 포함하는 제2 패키지를 제공하고, 상기 비아홀과 상기 접속 패드를 상하 정렬시켜 상기 제2 패키지 상에 상기 제1 패키지를 적층하고, 상기 제1 패키지와 상기 제2 패키지를 관통하여 상기 접속 패드를 노출시키는 관통홀을 형성하고, 그리고 상기 관통홀을 채워 상기 제1 패키지와 상기 제2 패키지를 전기적으로 연결하는 전기적 연결부를 형성하는 것을 포함할 수 있다.

Description

패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법{PACKAGE ON PACKAGE TYPE SEMICODUCTOR PACKAGES AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 패키지 및 그 제조방법에 관한 것이다.

반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층(High density chip stacking)을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.

이처럼 복수개의 반도체 칩을 적층하는 패키지 기술은 하나의 반도체 칩으로 패키징하는 것에 비해 상대적으로 수율 하락의 가능성이 더 크다. 수율 하락 문제를 해결하면서도 고밀도 칩 적층을 구현할 수 있는 것으로서 패키지 위에 패키지를 적층시키는 이른바 패키지 온 패키지(POP) 기술이 제안되었다. 패키지 온 패키지 기술은 이미 각각의 반도체 패키지가 테스트를 마친 양품이기 때문에 최종 제품에서 불량 발생률을 줄일 수 있는 장점이 있다. 이러한 패키지-온-패키지 타입의 반도체 패키지에 있어서 상하부 패키지들 간의 휨(warpage) 거동, 수율, 결합(joint) 강도 등의 신뢰성을 확보하고 박형화를 구현할 수 있는 구조 내지 공정의 필요성이 대두될 수 있다.

본 발명의 목적은 개선된 기계적 내구성을 가질 수 있는 패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법을 제공함에 있다.

본 발명의 다른 목적은 전기적 특성의 신뢰성을 확보할 수 있는 패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법은 상하부 패키지들을 관통하는 전기적 연결부들을 형성하여 상하부 패키지들의 결합 강도 및/또는 전기적 연결의 신뢰성을 향상시킨 것을 하나의 특징으로 한다. 본 발명은 리플로우 공정에 의한 상하부 패키지들의 휨 현상을 최소화할 수 있는 것을 다른 특징으로 한다. 본 발명은 상하부 패키지들 사이의 최소 갭을 확보하여 패키지의 박형화를 구현할 수 있는 것을 또 다른 특징으로 한다.

상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은: 비아홀을 갖는 제1 패키지 기판 상에 실장되고 제1 몰드막에 의해 몰딩된 제1 반도체 칩을 포함하는 제1 패키지를 제공하고; 접속 패드를 갖는 제2 패키지 기판 상에 실장되고 제2 몰드막에 의해 몰딩된 제2 반도체 칩을 포함하는 제2 패키지를 제공하고; 상기 비아홀과 상기 접속 패드를 상하 정렬시켜, 상기 제2 패키지 상에 상기 제1 패키지를 적층하고; 상기 제1 패키지와 상기 제2 패키지를 관통하여 상기 접속 패드를 노출시키는 관통홀을 형성하고; 그리고 상기 관통홀을 채워 상기 제1 패키지와 상기 제2 패키지를 전기적으로 연결하는 전기적 연결부를 형성하는 것을 포함할 수 있다.

본 실시예의 방법에 있어서, 상기 제1 패키지를 제공하는 것은: 비아를 갖는 상기 제1 패키지 기판을 제공하고; 상기 비아를 패터닝하여 상기 제1 패키지 기판을 관통하는 상기 비아홀을 형성하고; 그리고 상기 제1 패키지 기판 상에 상기 제1 몰드막을 형성하는 것을 포함할 수 있다.

본 실시예의 방법에 있어서, 상기 제1 몰드막을 형성하기 이전에, 상기 제1 패키지 기판 상에 상기 비아홀의 입구를 막는 절연막을 형성하는 것을 더 포함할 수 있다.

본 실시예의 방법에 있어서, 제2 패키지를 제공하는 것은: 상기 제2 패키지 기판 상에 상기 제2 반도체 칩을 플립칩 본딩하고; 그리고 상기 제2 패키지 기판 상에 상기 제2 반도체 칩을 몰딩하되, 상기 제2 반도체 칩의 비활성면과 공면을 이루는 상기 제2 몰드막을 형성하는 것을 포함할 수 있다.

본 실시예의 방법에 있어서, 상기 제2 패키지 상에 상기 제1 패키지를 적층하는 것은: 상기 제1 패키지 기판과 상기 제2 반도체 칩을 대면시켜, 상기 제2 반도체 칩의 비활성면 상에 상기 제1 패키지를 적층하는 것을 포함할 수 있다.

본 실시예의 방법에 있어서, 상기 제2 패키지 상에 상기 제1 패키지를 적층하는 것은: 상기 제1 패키지와 상기 제2 패키지 사이에 접착막을 제공하는 것을 더 포함할 수 있다.

본 실시예의 방법에 있어서, 상기 관통홀을 형성하는 것은: 상기 제1 몰드막을 관통하여 상기 비아홀과 연결된 제1 홀을 형성하고; 그리고 상기 제2 몰드막을 관통하여 상기 비아홀과 연결된 제2 홀을 형성하는 것을 포함할 수 있다.

본 실시예의 방법에 있어서, 상기 관통홀을 형성하는 것은: 레이저 드릴링으로 상기 제1 홀을 형성하고; 그리고 상기 레이저 드릴링으로 상기 제2 홀을 형성하는 것을 포함할 수 있다.

본 실시예의 방법에 있어서, 상기 전기적 연결부를 형성하는 것은: 솔더를 상기 제2 홀로부터 적어도 상기 비아홀까지 채우고; 그리고 상기 솔더를 리플로우하는 것을 포함할 수 있다.

본 실시예의 방법에 있어서, 상기 전기적 연결부를 형성한 이후에, 상기 제1 홀을 절연체로 채우는 것을 더 포함할 수 있다.

상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는: 비아를 갖는 제1 패키지 기판 상에 실장되고 제1 몰드막에 의해 몰딩된 제1 반도체 칩을 포함하는 제1 패키지; 접속 패드를 갖는 제2 패키지 기판 상에 실장되고 제2 몰드막에 의해 부분적으로 몰딩되어 상기 제2 몰드막의 상부면과 공면을 이루는 상부면을 갖는 제2 반도체 칩을 포함하는, 상기 제1 패키지 상에 적층된 제2 패키지; 그리고 상기 접속 패드와 접속되는 제1 단부와 상기 제2 몰드막 및 상기 제1 패키지 기판을 관통하여 상기 비아와 접속되는 제2 단부를 갖는, 상기 제1 패키지와 상기 제2 패키지를 전기적으로 연결하는 전기적 연결부를 포함할 수 있다.

본 실시예의 패키지에 있어서, 상기 제1 패키지 기판은 상기 제2 반도체 칩의 상부면 상에 적층될 수 있다.

본 실시예의 패키지에 있어서, 상기 전기적 연결부는 상기 제2 몰드막 및 상기 제1 패키지 기판을 완전히 관통하고, 그리고 상기 제1 몰드막을 일부 관통할 수 있다.

본 실시예의 패키지에 있어서, 상기 제1 몰드막을 관통하는 제1 홀과, 상기 비아를 관통하며 상기 제1 홀과 연결된 비아홀과, 그리고 상기 제2 몰드막을 관통하며 상기 비아홀과 연결된 제2 홀을 갖는 관통홀을 더 포함하고; 상기 전기적 연결부는 상기 제2 홀과 상기 비아홀을 채울 수 있다.

본 실시예의 패키지에 있어서, 상기 제1 홀을 채우는 절연체를 더 포함할 수 있다.

본 발명에 의하면, 상하부 패키지들을 관통하는 전기적 연결부들을 형성하므로써 상하부 패키지들 간의 기계적 내구성을 향상시키고 전기적 연결의 신뢰성을 확보할 수 있는 효과가 있다. 아울러, 상하부 패키지들을 접합한 후에 상하부 패키지들을 관통하는 전기적 연결부를 형성하므로써 리플로우 공정에 따른 상하부 패키지들의 휨 거동 차이를 최소화할 수 있는 효과가 있다. 게다가, 상하부 패키지들 사이의 갭을 최소화하여 패키지의 박형화를 구현할 수 있는 효과가 있다.

도 1a 내지 1g는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들.
도 1h는 도 1g의 변형예를 도시한 단면도.
도 2a 내지 2e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들.
도 3a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도.
도 3b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도.

이하, 본 발명에 따른 패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.

본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.

<실시예 1>

도 1a 내지 1g는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 1h는 도 1g의 변형예를 도시한 단면도이다.

도 1a를 참조하면, 제1 패키지 기판(100)을 제공할 수 있다. 제1 패키지 기판(100)은 하나 혹은 그 이상의 비아들(102)이 마련된 인쇄회로기판(PCB)을 포함할 수 있다. 비아들(102)은 제1 패키지 기판(100)의 에지에 치우쳐 제공된 금속막을 포함할 수 있으며, 이는 본발명을 이에 한정하려는 의도는 전혀 아닌 일례이다. 비아들(102)은 원 기둥 혹은 다각형 기둥 형태일 수 있다.

도 1b를 참조하면, 비아들(102)을 관통하는 비아홀들(104)을 형성할 수 있다. 비아홀들(104)은 기계적 드릴링이나 레이저 드릴링으로 형성할 수 있다. 비아홀들(104)을 형성하는 경우 비아들(102)이 모두 제거되지 아니할 수 있다. 비아들(102)은 속이 빈 원통형 형태로 변형될 수 있다. 도 1c에 도시된 것처럼 제1 패키지 기판(100) 상에 제1 몰드막(130)을 형성하는 경우 에폭시 몰딩 컴파운드(EMC)가 비아홀들(104)을 채우는 것을 막기 위해 제1 패키지 기판(100) 상에 절연막(106)을 형성할 수 있다. 절연막(106)은 솔더 레지스트(SR)를 도포하여 형성할 수 있다. 다른 예로, 절연막(106)은 절연성 물질로 구성된 필름을 부착하여 형성할 수 있다.

도 1c를 참조하면, 제1 패키지 기판(100) 상에 하나 혹은 그 이상의 제1 반도체 칩들(110,120)을 실장하고 제1 반도체 칩들(110,120)을 몰딩하는 몰딩하는 제1 몰드막(130)을 형성하여 제1 패키지(10)를 형성할 수 있다. 다른 예로, 비아홀들(104)이 형성되지 아니한 제1 패키지(10)를 형성한 이후에 비아홀들(104)을 형성할 수 있다. 제1 몰드막(130)은 가령 에폭시 몰딩 수지(EMC)를 포함할 수 있다. 제1 반도체 칩들(110,120)은 절연막(106) 상에 실장될 수 있다. 제1 반도체 칩들(110,120)은 하부 칩(110)과 그 위에 적층된 상부 칩(120)을 포함할 수 있다. 본 발명을 이에 한정하려는 의도는 전혀 아닌 일례로서, 하부 칩(110) 및 상부 칩(120) 중 적어도 어느 하나는 메모리 칩 혹은 비메모리 칩일 수 있다. 가령, 하부 칩(110) 및 상부 칩(120)은 메모리 칩들일 수 있다. 하부 칩(110)은 하나 혹은 그 이상의 관통전극들(112)을 통해 제1 패키지 기판(100)과 전기적으로 연결될 수 있다. 상부 칩(120)은 본딩 와이어들(122) 및/또는 관통전극들(112)을 통해 하부 칩(110) 및/또는 제1 패키지 기판(100)과 전기적으로 연결될 수 있다. 제1 패키지 기판(100) 혹은 절연막(106)은 본딩 와이어들(122)과 전기적으로 연결될 수 있는 와이어 본딩 패드들(108)을 포함할 수 있다. 도면에는 자세히 도시되어 있지 않지만, 제1 패키지 기판(100) 혹은 절연막(106)은 관통전극들(112)과 전기적으로 연결될 수 있는 관통전극 본딩 패드들을 포함할 수 있다. 본 발명을 이에 한정하려는 의도가 아닌 일례로서, 제1 비아홀들(104)은 제1 반도체 칩들(110,120)의 외곽에 제공될 수 있다.

도 1d를 참조하면, 제2 패키지 기판(200) 상에 실장되고 제2 몰드막(230)에 의해 몰딩된 적어도 하나의 제2 반도체 칩(210)을 포함하는 제2 패키지(20)를 형성할 수 있다. 제2 패키지 기판(200)은 인쇄회로기판(PCB)을 포함할 수 있다. 제2 몰드막(230)은 에폭시 몰딩 수지(EMC)를 포함할 수 있다. 본 발명을 이에 한정하려는 의도는 전혀 아닌 일례로서, 제2 반도체 칩(210)은 메모리 칩 혹은 비메모리 칩일 수 있다. 가령, 제2 반도체 칩(210)은 비메모리 칩일 수 있다. 제2 반도체 칩(210)은 하나 혹은 그 이상의 솔더 범프들(212)을 통해 제2 패키지 기판(200)과 전기적으로 연결될 수 있다. 제2 패키지 기판(200)은 제2 반도체 칩(210)의 외곽에 제공된 접속 패드들(208)을 포함할 수 있다. 접속 패드들(208)은 제2 패키지(20) 상에 제1 패키지(10)가 적층된 경우 비아홀들(104)과 상하 정렬된 위치에 제공될 수 있다. 제2 몰드막(230)은 제2 반도체 칩(210)을 전부 몰딩하지 아니할 수 있다. 예컨대, 제2 몰드막(230)의 상부면(230s)은 제2 반도체 칩(210)의 상부면(210s)과 공면을 이룰 수 있다. 제2 반도체 칩(210)의 상부면(210s)은 비활성면 혹은 활성면일 수 있다. 이를테면, 제2 반도체 칩(210)이 제2 패키지 기판(200)에 플립칩 본딩된 경우 그 상부면(210s)은 비활성면일 수 있다. 제2 패키지 기판(200)에는 하나 혹은 그 이상의 솔더볼들(240)이 부착될 수 있다. 솔더볼들(240)은 제2 반도체 칩(210)이 실장된 제2 패키지 기판(200)의 일면(200a)에 대향하는 반대면(200b)에 부착될 수 있다.

도 1e를 참조하면, 제2 패키지(20) 상에 제1 패키지(10)를 적층할 수 있다. 일례로, 제2 반도체 칩(210)의 상부면(210s)과 제1 패키지 기판(100)을 대면시켜 제1 패키지(10)를 제2 패키지(20) 상에 적층할 수 있다. 이 경우 비아홀들(104)과 접속 패드들(208)을 상하 정렬시킬 수 있다. 비아홀(104)의 중심축과 접속 패드(208)의 중심축이 일치하는지 여부는 투과형 비전(vison) 장치, 가령 X-레이 장치를 통해 확인할 수 있다. 선택적으로 제1 패키지(10)와 제2 패키지(20) 사이에 접착막(400)이 더 제공될 수 있다. 본 실시예에 따르면, 접착막(400)은 제1 패키지 기판(100)과 제2 반도체 칩(210)의 상부면(210s) 사이에 제공될 수 있다. 접착막(400)은 고상 필름이거나 혹은 액상 접착제를 포함할 수 있다.

도 1f를 참조하면, 제1 패키지(10)와 제2 패키지(20)가 합체된 상태에서 접속 패드들(208)을 노출시키는 관통홀들(304)을 형성할 수 있다. 일례로, 기계적 드릴링이나 레이저 드릴링 공정으로 제1 패키지(10)와 제2 패키지(20)를 실질적으로 수직하게 관통하는 관통홀들(304)을 형성할 수 있다. 관통홀들(304) 각각은 제1 몰드막(130)과 절연막(106)을 실질적으로 수직 관통하는 제1 홀(134), 제2 몰드막(230)을 실질적으로 수직 관통하는 제2 홀(234), 그리고 제1 홀(134)과 제2 홀(234) 사이의 비아홀(104)을 포함할 수 있다. 관통홀들(304)은 원 기둥 혹은 다각형 기둥 형태일 수 있다. 일례로, 원 스텝 레이저 드릴링으로 제1 홀(134)과 제2 홀(234)을 동시에 형성하여 관통홀(304)을 구현할 수 있다. 다른 예로, 제1 몰드막(130)과 제2 몰드막(230)의 재질이나 두께, 그리고 관통홀들(304)의 폭이나 깊이 등과 같은 요소를 고려하여 멀티 스텝 레이저 드릴링을 이용하여 관통홀들(304)을 형성할 수 있다. 상기 멀티 스텝 레이저 드릴링에 의하면 제1 홀(134)과 제2 홀(234)이 순차 형성되어 관통홀들(304)이 구현될 수 있다. 선택적으로, 관통홀들(304)을 형성한 이후에 세정 공정을 진행하여 드릴링 공정시 발생할 수 있는 부산물이나 오염물을 제거할 수 있다.

도 1g를 참조하면, 관통홀들(304)을 전도체로 채워 제1 패키지(10)와 제2 패키지(20)를 전기적으로 연결하는 연결부들(300)을 형성할 수 있다. 연결부들(300)은 금, 은, 니켈, 구리 등과 같은 금속으로 형성하거나 혹은 솔더를 채워 형성할 수 있다. 일례로, 관통홀들(304)을 솔더 분말(solder powder) 혹은 솔더 페이스트(solder paste)로 채우고 리플로우시켜 연결부들(300)을 형성할 수 있다. 연결부들(300)은 관통홀들(304)을 완전히 채우거나 혹은 일부 채울 있다. 예컨대, 연결부(300)는 제2 홀(234)부터 적어도 비아홀(104)까지 채울 수 있다. 연결부(300)는 접속 패드(208)와 직접 접속되는 하단(300b)과, 하단(300b)으로부터 연장되어 비아(102)와 직접 접속되거나 혹은 제1 몰드막(130)의 일부까지 신장된 상단(300a)을 가질 수 있다. 다른 예로, 연결부(300)는 제2 홀(234), 비아홀(104) 및 제1 홀(134)을 모두 채울 수 있다. 상기 솔더링(soldering)으로 연결부들(300)을 형성하기 이전에 관통홀들(304)로 플럭스(flux)를 제공할 수 있다.

상기 일련의 공정을 통해 패키지-온-패키지(POP) 타입의 반도체 패키지(1)를 형성할 수 있다. 반도체 패키지(1)는 팬-아웃(Fan-out) 구조를 가질 수 있다. 다른 예로, 반도체 패키지(1)는 팬-인(Fan-in) 구조로 형성할 수 있다. 연결부들(300)은 적어도 제2 몰드막(230) 및 제1 패키지 기판(100)을 관통하므로 제1 패키지(10)와 제2 패키지(20) 사이의 기계적 및/또는 전기적 결합, 가령 솔더 접합 강도(Solder Joint Strength)를 향상시킬 수 있다. 또한, 연결부들(300)은 제1 패키지(10)와 제2 패키지(20) 사이의 전기적 연결의 신뢰성을 커지게 할 수 있다. 제1 패키지(10)를 제2 패키지(20) 상에 적층한 후 솔더를 리플로우하여 연결부들(300)을 형성하므로써 리플로우에 따른 반도체 패키지(1)의 휨(warpage) 현상이 없어지거나 최소화될 수 있다. 제2 몰드막(230)은 제2 반도체 칩(210)의 상부면(210s)을 노출시키므로 제1 패키지(10)와 제2 패키지(20) 사이의 간격이 없을 수 있다. 따라서, 반도체 패키지(1)의 전체 높이를 최소화할 수 있다.

다른 예로, 도 1h에 도시된 바와 같이, 연결부(300)로 채워지지 않은 관통홀(304)의 상부(304r)가 절연체(306), 가령 에폭시 몰딩 수지(EMC)로 채워진 반도체 패키지(2)를 형성할 수 있다.

<실시예 2>

도 2a 내지 2e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.

도 2a를 참조하면, 제1 패키지(10)를 제공할 수 있다. 도 1a 내지 1c에서 설명한 바와 동일 또는 유사한 공정으로 제1 패키지(10)를 형성할 수 있다. 예컨대, 제1 패키지 기판(100)에 마련된 비아들(102)을 기계적 드릴링 혹은 레이저 드릴링하여 비아홀들(104)을 형성할 수 있다. 제1 패키지 기판(100) 상에 솔더 레지스트를 도포하거나 절연성 필름을 부착하여 비아홀들(104)의 상부쪽 입구를 막는 절연막(106)을 형성할 수 있다. 그리고 제1 패키지 기판(100) 상에 하나 혹은 그 이상의 제1 반도체 칩들(110,120)을 실장하고, 제1 몰드막(130)을 형성하여 제1 패키지(10)를 형성할 수 있다. 다른 예로, 비아홀들(104)이 형성되지 않은 제1 패키지 기판(100) 상에 제1 반도체 칩들(110,120)을 실장한 후 제1 몰드막(130)을 형성할 수 있다. 그리고, 제1 패키지 기판(100)의 아래에서 레이저를 조사하여 비아홀들(104)을 형성할 수 있다.

도 2b를 참조하면, 제1 패키지(10)를 관통하는 제1 홀들(134)을 형성할 수 있다. 제1 홀들(134)은 비아홀들(104)과 연결될 수 있다. 제1 홀들(134)은 기계적 드릴링 혹은 레이저 드릴링으로 형성할 수 있다. 일례로, 제1 몰드막(130)의 위에서 레이저(500)를 조사하는 탑 레이저(Top laser) 방식으로 제1 홀들(134)을 형성할 수 있다. 상기 탑 레이저 방식으로 제1 홀들(134)을 형성하는 경우, 비아홀들(104)의 위치들을 알려주는 인식 마크(미도시)를 제1 패키지(10)에 더 형성할 수 있다. 다른 예로, 제1 패키지 기판(100)의 아래에서 레이저(500)를 조사하는 바틈 레이저(Bottom laser) 방식으로 제1 홀들(134)을 형성할 수 있다. 상기 바틈 레이저 방식으로 제1 홀들(134)을 형성하는 경우, 비아홀들(104)이 노출되어 있으므로 패턴 인식이 용이해질 수 있다. 선택적으로, 제1 홀들(134)을 형성한 이후에 세정 공정을 진행하여 드릴링 공정시 발생할 수 있는 부산물이나 오염물을 제거할 수 있다.

도 2c를 참조하면, 제2 패키지(20)를 제공할 수 있다. 제2 패키지(20)는 제2 패키지 기판(200) 상에 실장되고 제2 몰드막(230)에 의해 몰딩된 제2 반도체 칩(210)을 포함할 수 있다. 제2 몰드막(230)을 관통하여 접속 패드들(208)을 노출시키는 제2 홀들(234)을 형성할 수 있다. 제2 홀들(234)은 제2 몰드막(230)의 위에서 조사되는 레이저(500)를 이용한 레이저 드릴링으로 형성할 수 있다. 선택적으로, 제2 홀들(234)을 형성한 이후에 세정 공정을 진행하여 드릴링 공정시 발생할 수 있는 부산물이나 오염물을 제거할 수 있다.

도 2d를 참조하면, 제2 패키지(20) 상에 제1 패키지(10)를 적층할 수 있다. 일례로, 제2 반도체 칩(210)과 제1 패키지 기판(100)을 대면시켜 제1 패키지(10)를 제2 패키지(20) 상에 적층할 수 있다. 이 경우 비아홀들(104)과 제2 홀들(234)을 상하 정렬시킬 수 있다. 상하 정렬은 투과형 비전(vison) 장치, 가령 X-레이 장치를 통해 확인할 수 있다. 선택적으로 제1 패키지(10)와 제2 패키지(20) 사이에 고상 필름 혹은 액상 접착제와 같은 접착막(400)이 더 제공될 수 있다.

도 2e를 참조하면, 관통홀들(304)을 전도체로 채워 제1 패키지(10)와 제2 패키지(20)를 전기적으로 연결하는 연결부들(300)을 형성할 수 있다. 관통홀들(304) 각각은 상하 정렬된 제1 홀(134), 비아홀(104) 및 제2 홀(234)을 포함할 수 있다. 연결부들(300)은 금, 은, 니켈, 구리 등과 같은 금속으로 형성하거나 혹은 솔더를 채워 형성할 수 있다. 일례로, 관통홀들(304)을 솔더 분말(solder powder) 혹은 솔더 페이스트(solder paste)로 채우고 리플로우시켜 연결부들(300)을 형성할 수 있다. 연결부(300)는 관통홀(304)을 완전히 채우거나 혹은 일부 채울 있다. 예컨대, 연결부(300)는 제2 홀(234)에서부터 적어도 비아홀(104)까지 채워 접속 패드(208) 및 비아(102)와 직접적으로 접촉할 수 있다. 상기 일련의 공정을 통해 팬-아웃(Fan-out) 구조를 갖는 패키지-온-패키지(POP) 타입의 반도체 패키지(1)를 형성할 수 있다.

다른 예로, 반도체 패키지(1)를 팬-인 구조로 형성하거나 혹은 도 1h에 도시된 반도체 패키지(2)와 동일 또는 유사하게 연결부(300)로 채워지지 않은 관통홀(304)의 상부를 절연체, 가령 에폭시 몰딩 수지(EMC)로 채울 수 있다.

<응용예>

도 3a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다. 도 3b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.

도 3a를 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 실시예의 반도체 패키지들(1,2) 중 적어도 어느 하나를 포함할 수 있다.

도 3b를 참조하면, 정보 처리 시스템(1300)은 본 실시예의 반도체 패키지들(1,2) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 3a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.

이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims

비아홀을 갖는 제1 패키지 기판 상에 실장되고 제1 몰드막에 의해 몰딩된 제1 반도체 칩을 포함하는 제1 패키지를 제공하고;
접속 패드를 갖는 제2 패키지 기판 상에 실장되고 제2 몰드막에 의해 몰딩된 제2 반도체 칩을 포함하는 제2 패키지를 제공하고;
상기 비아홀과 상기 접속 패드를 상하 정렬시켜, 상기 제2 패키지 상에 상기 제1 패키지를 적층하고;
상기 제1 패키지와 상기 제2 패키지를 관통하여 상기 접속 패드를 노출시키는 관통홀을 형성하고; 그리고
상기 관통홀을 채워 상기 제1 패키지와 상기 제2 패키지를 전기적으로 연결하는 전기적 연결부를 형성하는 것을;
포함하는 반도체 패키지의 제조방법.
제1항에 있어서,
상기 제1 패키지를 제공하는 것은:
비아를 갖는 상기 제1 패키지 기판을 제공하고;
상기 비아를 패터닝하여 상기 제1 패키지 기판을 관통하는 상기 비아홀을 형성하고; 그리고
상기 제1 패키지 기판 상에 상기 제1 몰드막을 형성하는 것을;
포함하는 반도체 패키지의 제조방법.
제1항에 있어서,
상기 제1 몰드막을 형성하기 이전에,
상기 제1 패키지 기판 상에 상기 비아홀의 입구를 막는 절연막을 형성하는 것을;
더 포함하는 반도체 패키지의 제조방법.
제1항에 있어서,
제2 패키지를 제공하는 것은:
상기 제2 패키지 기판 상에 상기 제2 반도체 칩을 플립칩 본딩하고; 그리고
상기 제2 패키지 기판 상에 상기 제2 반도체 칩을 몰딩하되, 상기 제2 반도체 칩의 비활성면과 공면을 이루는 상기 제2 몰드막을 형성하는 것을;
포함하는 반도체 패키지의 제조방법.
제1항에 있어서,
상기 관통홀을 형성하는 것은:
상기 제1 몰드막을 관통하여 상기 비아홀과 연결된 제1 홀을 형성하고; 그리고
상기 제2 몰드막을 관통하여 상기 비아홀과 연결된 제2 홀을 형성하는 것을;
포함하는 반도체 패키지의 제조방법.
비아를 갖는 제1 패키지 기판 상에 실장되고 제1 몰드막에 의해 몰딩된 제1 반도체 칩을 포함하는 제1 패키지;
접속 패드를 갖는 제2 패키지 기판 상에 실장되고 제2 몰드막에 의해 부분적으로 몰딩되어 상기 제2 몰드막의 상부면과 공면을 이루는 상부면을 갖는 제2 반도체 칩을 포함하는, 상기 제1 패키지 상에 적층된 제2 패키지; 그리고
상기 접속 패드와 접속되는 제1 단부와 상기 제2 몰드막 및 상기 제1 패키지 기판을 관통하여 상기 비아와 접속되는 제2 단부를 갖는, 상기 제1 패키지와 상기 제2 패키지를 전기적으로 연결하는 전기적 연결부를;
포함하는 반도체 패키지.
제6항에 있어서,
상기 제1 패키지 기판은 상기 제2 반도체 칩의 상부면 상에 적층되는 반도체 패키지.
제6항에 있어서,
상기 전기적 연결부는 상기 제2 몰드막 및 상기 제1 패키지 기판을 완전히 관통하고, 그리고 상기 제1 몰드막을 일부 관통하는 반도체 패키지.
제6항에 있어서,
상기 제1 몰드막을 관통하는 제1 홀과, 상기 비아를 관통하며 상기 제1 홀과 연결된 비아홀과, 그리고 상기 제2 몰드막을 관통하며 상기 비아홀과 연결된 제2 홀을 갖는 관통홀을 더 포함하고;
상기 전기적 연결부는 상기 제2 홀과 상기 비아홀을 채우는 반도체 패키지.
제9항에 있어서,
상기 제1 홀을 채우는 절연체를 더 포함하는 반도체 패키지.