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TWI612665B - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

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TWI612665B
TWI612665B TW102109106A TW102109106A TWI612665B TW I612665 B TWI612665 B TW I612665B TW 102109106 A TW102109106 A TW 102109106A TW 102109106 A TW102109106 A TW 102109106A TW I612665 B TWI612665 B TW I612665B
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Inventor
井口總一郎
Original Assignee
瑞薩電子股份有限公司
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明公開了一種可在抑制接觸電阻上升之同時，提高槽部端部附近耐壓之技術。
槽部(GT)設在半導體層中俯視時至少位於源極偏移區域及汲極偏移區域之間，且設置在俯視時從源極偏移區域朝向汲極偏移區域之源極汲極方向上。閘極絕緣膜GI覆蓋槽部GT之側面及底面。閘極電極(GE)至少在俯視時設在槽部(GT)內，且與閘極絕緣膜(GI)接觸。接點GC與閘極電極GE接觸。而且，在俯視時，接點GC配置在相對於沿源極汲極方向延伸之槽部GT內之中心線來說偏離於與源極汲極方向垂直之第1方向、且在俯視時設在槽部GT內。

Description

半導體裝置及半導體裝置之製造方法
本發明涉及一種半導體裝置及半導體裝置之製造方法。
近年來，隨著半導體裝置之高度集成化，為了縮小半導體裝置之面積，提出了各種半導體裝置之結構。例如，在以下專利文獻中，公開了在槽部內設置閘極電極之電晶體之技術。
在專利文獻1(日本特開平11-103058號公報)中，公開了以下前述之半導體裝置。在N型高電阻層之表面形成有溝槽(槽部)。在溝槽內，隔著閘極絕緣膜填埋有閘極電極。由此，便可在使元件面積保持不變之狀態下增大溝道之面積，因此能夠降低導通電阻。
另外，在以下專利文獻中，公開了層疊複數個接點之所謂「堆疊接點結構」之技術。
在專利文獻2(日本特開2009-252924號公報)中，公開了具有如下前述堆疊接點結構之半導體裝置。在第1接點上設有第2及第3接點。第2接點偏離於第1接點之中心位置而配置在左側。另一方面，第3接點偏離於第1接點之中心位置而配置在右側。由此，即使在第1接點之上部產生凹部(即所謂接縫(seam))之情況下，也能避免接觸電阻異常或接觸不良。
在專利文獻3(日本特開2005-332978號公報)中，公開了具有如下 前述之堆疊接點結構之半導體裝置。第1接點沿上下方向貫穿第1層間絕緣膜，上端部之剖面形狀為環狀。第2接點沿上下方向貫穿設在第1層間絕緣膜上之第2層間絕緣膜。第2接點下表面之中心部與第1接點中呈環狀之上表面接觸。由此，能夠切實地實現層疊之接點間之電連接。
專利文獻1：日本特開平11-103058號公報
專利文獻2：日本特開2009-252924號公報
專利文獻3：日本特開2005-332978號公報
本案發明人發現了如下前述之新問題。即使在如專利文獻1中於槽部內部設有閘極電極之結構中，也有時會在閘極電極之槽部之上端側產生凹部。在此情況下，當連接於閘極電極之接點配置在該凹部上時，有可能會因接點與閘極電極之接觸面積下降等理由，而導致接觸電阻上升。相反，當接點偏離該凹部，且較閘極電極進一步突出到外側而配置時，電場有可能集中於突出之接點之下端。如上前述，本案發明人發現之新問題如下，即：難以在抑制接觸電阻上升之同時提高槽部之端部附近之耐壓。本發明之其他問題及新特徵將在本說明書之描述及圖式簡單說明中寫明。
根據上述一實施方式，半導體裝置具有半導體層、源極區域、汲極區域、源極偏移區域、汲極偏移區域、槽部、閘極絕緣膜、閘極電極及填埋區域。第1導電型之源極區域及汲極區域在半導體層上彼此隔開而設。第1導電型之源極偏移區域與半導體層中之源極區域接觸，且由比源極區域及汲極區域低之濃度形成。第1導電型之汲極偏移區域與半導體層中之汲極區域接觸，與源極偏移區域隔開而配置， 且由比源極區域及汲極區域低之濃度形成。槽部設在半導體層中俯視時至少位於源極偏移區域及汲極偏移區域之間，且沿俯視時從源極偏移區域朝向汲極偏移區域之源極汲極方向設置。閘極絕緣膜覆蓋槽部之側面及底面。閘極電極至少設在槽部內，且與閘極絕緣膜接觸。接點與閘極電極接觸。而且，接點設置在俯視時相對於沿源極汲極方向延伸之槽部內之中心線而與垂直於源極汲極方向之第1方向偏離之位置上，並且在俯視時設在槽部內。
根據上述一實施方式，半導體裝置之製造方法包括以下步驟。向半導體層中相互隔開之位置導入第1導電型雜質，以形成源極偏移區域及汲極偏移區域(偏移區域形成步驟)。接著，在半導體層中俯視時至少位於源極偏移區域及汲極偏移區域之間之位置上，沿俯視時從源極偏移區域朝向汲極偏移區域之方向形成槽部(槽部形成步驟)。接著，在槽部之側面及底面形成閘極絕緣膜(閘極絕緣膜形成步驟)。然後，以與半導體層上及槽部內之閘極絕緣膜接觸之方式形成導電性材料，並除去導電性材料之表層，由此至少在槽部內形成閘極電極(閘極電極形成步驟)。接著，向半導體層中與源極偏移區域接觸之位置、以及與汲極偏移區域接觸並與源極偏移區域隔開之位置，導入濃度比源極偏移區域及汲極偏移區域高之第1導電型雜質，分別形成源極區域及汲極區域(源極汲極區域形成步驟)。然後，在半導體層及閘極電極上形成層間絕緣膜。接下來，在層間絕緣膜中俯視時相對於沿源極汲極方向延伸之槽部內之中心線而與垂直於源極汲極方向之第1方向偏離之位置上，且以俯視時配置在槽部內之方式，形成與閘極電極接觸之接點(接點形成步驟)。
根據上述一個實施方式，能夠在抑制接觸電阻上升之同時，提高槽部之端部附近之耐壓。
BG‧‧‧N型背閘極區域
BGC‧‧‧背閘極接點
BM‧‧‧阻隔金屬層
BR‧‧‧填埋區域
C1‧‧‧電容器
C2‧‧‧顯示單元
CM‧‧‧導電性材料
CM‧‧‧導電性材料(金屬膜)
CPL‧‧‧保護層
CPL‧‧‧保護層
DGB‧‧‧距離
dGB‧‧‧距離
DIT‧‧‧元件隔離用槽
DOF1‧‧‧第1偏移量
DOS‧‧‧汲極偏移區域
DR‧‧‧汲極區域
DR1‧‧‧第2汲極區域
DR2‧‧‧第2汲極區域
DT‧‧‧距離
dT‧‧‧距離
DWL‧‧‧N型深阱區域
EP‧‧‧電極焊盤
FET‧‧‧場效應電晶體
FIF‧‧‧場絕緣膜
GC‧‧‧接點
GC1‧‧‧第1接點
GC2‧‧‧第2接點
GE‧‧‧閘極電極
GE1‧‧‧第2閘極電極
GE1‧‧‧第2閘極電極
GE2‧‧‧第2閘極電極
GI‧‧‧閘極絕緣膜
GO‧‧‧熱氧化層
GT‧‧‧槽部
IC1‧‧‧佈線
IC2‧‧‧佈線
IC3‧‧‧佈線
IF1‧‧‧絕緣層
IF2‧‧‧絕緣層
IF3‧‧‧絕緣層
IF4‧‧‧絕緣層
IR1‧‧‧注入區域
IR2‧‧‧注入區域
lCS‧‧‧第1接點GC1之中心與第2接點GC2之中心之間之距離
ML1‧‧‧掩膜層
ML2‧‧‧掩膜層
MPS‧‧‧掩膜層
NO‧‧‧自然氧化膜
PR‧‧‧光致抗蝕劑層
SD‧‧‧半導體裝置
SL‧‧‧半導體層
SL1‧‧‧半導體層
SOS‧‧‧源極偏移區域
SR‧‧‧第1導電型之源極區域
SR1‧‧‧具有P型之第2源極區域
SR2‧‧‧具有N型之第2源極區域
SUB‧‧‧半導體基板
TR1‧‧‧電晶體
TR2‧‧‧電晶體
TR3‧‧‧電晶體
VA‧‧‧通孔
VA1‧‧‧通孔
VA2‧‧‧通孔
VA3‧‧‧通孔
Vdd2‧‧‧電源電壓
WED‧‧‧下端寬度
WEU‧‧‧上端寬度
WGT‧‧‧槽部GT之寬度
WL1‧‧‧P型阱區域
WL2‧‧‧N型阱區域
Yc‧‧‧槽部GT之Y方向之中心線
ΦGC‧‧‧接點GC之直徑
△dT‧‧‧槽部偏離量
△dVA‧‧‧背閘極偏離量
圖1係第1實施方式中半導體裝置之結構之透視圖。
圖2係第1實施方式中半導體裝置之結構之平面圖。
圖3(A)至圖3(C)係第1實施方式中半導體裝置之結構之剖面圖。
圖4係將圖3(C)進行放大之示意剖面圖。
圖5係不存在未對準時接點配置之平面圖。
圖6係發生未對準時接點配置之平面圖。
圖7係發生未對準時槽部配置之平面圖。
圖8(A)至圖8(C)係第1實施方式中半導體裝置製造方法之剖面圖。
圖9(A)至圖9(C)係第1實施方式中半導體裝置製造方法之剖面圖。
圖10(A)至圖10(C)係第1實施方式中半導體裝置製造方法之剖面圖。
圖11(A)至圖11(C)係第1實施方式中半導體裝置製造方法之剖面圖。
圖12(A)至圖12(C)係第1實施方式中半導體裝置製造方法之剖面圖。
圖13係第1實施方式中半導體裝置製造方法之剖面圖。
圖14係第1實施方式中半導體裝置製造方法之剖面圖。
圖15(A)至圖15(C)係第1實施方式中半導體裝置製造方法之剖面圖。
圖16係第1實施方式中半導體裝置製造方法之剖面圖。
圖17(A)至圖17(C)係第1實施方式中半導體裝置製造方法之剖面圖。
圖18係第1實施方式中半導體裝置製造方法之剖面圖。
圖19係第1實施方式中半導體裝置製造方法之剖面圖。
圖20係第1實施方式中半導體裝置製造方法之剖面圖。
圖21(A)至圖21(C)係第1實施方式中半導體裝置製造方法之剖面圖。
圖22係第1實施方式中半導體裝置製造方法之剖面圖。
圖23係顯示接點之縱橫比與接觸電阻之關係之圖。
圖24(A)至圖24(D)係第1實施方式中優選形態之剖面圖。
圖25係第2實施方式中半導體裝置之結構之透視圖。
圖26係第3實施方式中半導體裝置之結構之剖面圖。
圖27係第3實施方式中半導體裝置電路圖之一例。
圖28係第3實施方式中半導體裝置製造方法之剖面圖。
圖29係第3實施方式中半導體裝置製造方法之剖面圖。
圖30係第3實施方式中半導體裝置製造方法之剖面圖。
圖31係第3實施方式中半導體裝置製造方法之剖面圖。
圖32係第3實施方式中半導體裝置製造方法之剖面圖。
圖33係第3實施方式中半導體裝置製造方法之剖面圖。
圖34係第3實施方式中半導體裝置製造方法之剖面圖。
圖35係第3實施方式中半導體裝置製造方法之剖面圖。
圖36係第3實施方式中半導體裝置製造方法之剖面圖。
圖37係第3實施方式中半導體裝置製造方法之剖面圖。
圖38係第3實施方式中半導體裝置製造方法之剖面圖。
圖39係第3實施方式中半導體裝置製造方法之剖面圖。
圖40係第3實施方式中半導體裝置製造方法之剖面圖。
圖41係第3實施方式中半導體裝置製造方法之剖面圖。
圖42係第3實施方式中半導體裝置製造方法之剖面圖。
圖43(A)、圖43(B)係第4實施方式中接點結構之平面圖。
圖44(A)、圖44(B)係第4實施方式中接點結構之平面圖。
圖45係第5實施方式中半導體裝置之結構之剖面圖。
以下根據附圖詳細說明本發明之實施方式。另外，為了說明實施方式之所有圖中，原則上對具有同一功能之構件採用同一符號，省略掉重複之說明。
(第1實施方式)
下面通過圖1至圖4說明第1實施方式之半導體裝置SD。第1實施方式中半導體裝置SD具有半導體層SL、源極區域SR、汲極區域DR、源極偏移區域SOS、汲極偏移區域DOS、槽部GT、閘極絕緣膜GI、閘極電極GE及填埋區域BR。第1導電型之源極區域SR及汲極區域DR在半導體層SL上相互隔開設置。第1導電型之源極偏移區域SOS與半導體層SL中之源極區域SR接觸，且由比源極區域SR及汲極區域DR低之濃度形成。第1導電型之汲極偏移區域DOS與半導體層SL中之汲極區域DR接觸，與源極偏移區域SOS隔開而配置，且由比源極區域SR及汲極區域DR低之濃度形成。槽部GT設在半導體層SL中俯視時至少位於源極偏移區域SOS及汲極偏移區域DOS之間，且沿著俯視時從源極偏移區域SOS朝向汲極偏移區域DOS之源極汲極方向設置。閘極絕緣膜GI覆蓋槽部GT之側面及底面。閘極電極GE至少設在槽部GT內，且與閘極絕緣膜GI接觸。接點GC與閘極電極GE接觸。而且，在俯視時接點GC在相對於沿源極汲極方向延伸之槽部GT內之中心線而與垂直於源極汲極方向之第1方向偏離配置，並且在俯視時設在槽部GT內。以下進行詳細說明。
以下，對「第1導電型」為P型而「第2導電型」為N型之情況進行說明。第1實施方式並不僅限於此，「第1導電型」也可為N型而「第2導電型」也可為P型。
首先通過圖1說明第1實施方式中半導體裝置SD之概要。圖1係第1實施方式中半導體裝置SD結構之透視圖。如圖1所示，在半導體基板SUB上設有半導體層SL。半導體基板SUB例如為P型矽基板。
在半導體基板SUB上設有N型填埋區域BR。填埋區域BR至少形成在距離半導體基板SUB之上表面較深之位置。本實施方式中，填埋區域BR形成在半導體基板SUB之上層側。
半導體層SL通過外延成長形成在半導體基板SUB上。半導體層SL如為外延成長之P型矽層。如前前述，通過外延成長形成半導體層SL，從而能夠在距離半導體層SL上表面中無法通過離子注入形成之深度位置上，形成N型填埋區域BR。
如圖1所示，在半導體層SL中，設有注入了P型雜質之源極區域SR、P型阱區域WL1及源極偏移區域SOS與注入了N型雜質之N型阱區域(N型深阱區域DWL)。在圖中未示出之區域中，在夾著N型深阱區域DWL而呈對稱之位置，設有注入了P型雜質之汲極區域DR、P型阱區域WL1及汲極偏移區域DOS。
在半導體層SL之表層附近，俯視時在源極區域SR及汲極區域DR之間設有場絕緣膜FIF。場絕緣膜FIF例如通過LOCOS(Local Oxidation of Silicon：矽局部氧化)法形成。由此，便可通過廉價裝置很容易地形成場絕緣膜FIF。另外，場絕緣膜FIF也可通過STI(Shallow Trench Isolation：淺槽隔離)法形成。
槽部GT俯視時設在場絕緣膜FIF之內部。如後文前述，除了源極偏移區域SOS及汲極偏移區域DOS以外還設有場絕緣膜FIF，由此便可提高半導體裝置SD之耐壓。
另外，槽部GT例如沿著半導體基板SUB之法線方向(Z軸方向)設置。槽部GT沿源極區域SR(或汲極區域DR)延伸之方向(圖2之Y方向)等間隔地設有複數個。閘極電極GE至少設在槽部GT內。本實施方式 中，如閘極電極GE在俯視時僅設在槽部GT內。由此，便可抑制電場集中在槽部GT之上端附近。而且，在槽部GT之側面及底面設有閘極絕緣膜GI。在槽部GT內，與閘極絕緣膜GI接觸地埋設有閘極電極GE。因而，槽部GT構成閘極電極結構。
在俯視時與閘極電極GE重合之位置上設有通孔VA。本實施方式中，將與半導體層SL等接觸之「通孔VA」中與閘極電極GE接觸之通孔稱作「接點GC」。佈線IC1經由接點GC與閘極電極GE連接。
第1實施方式中，為了穩定地連接於僅設在上述槽部GT內之閘極電極GE，接點GC以如下方式配置。此時，接點GC與閘極電極GE接觸，且在俯視時設在槽部GT內。而且，如圖4所示，接點GC在俯視時相對於沿源極汲極方向延伸之槽部GT內之中心線而與垂直於源極汲極方向之第1方向偏離配置。由此，便可抑制接觸電阻上升，並且能夠提高槽部GT之端部附近之耐壓。關於前述接點GC之配置等詳細情況將在後文進行詳述。
本實施方式中，例如連接於閘極電極GE之佈線IC1沿圖中之X方向延伸設置。另外，源極區域SR及汲極區域DR經由設在圖中未示出之區域內之通孔VA連接於佈線IC1。而且，圖中雖未示出，但將通孔VA中與背閘極區域BG接觸之通孔稱為「背閘極接點BGC」以示區別。
圖2係第1實施方式中半導體裝置SD結構之平面圖。圖3係第1實施方式中半導體裝置之結構之剖面圖，圖3(A)係圖2之A-A'線剖面圖。圖3(B)係圖2之B-B'線剖面圖，圖3(C)係圖2之C-C'線剖面圖。如圖2所示，P型源極區域SR及汲極區域DR在半導體層SL中，在俯視時相互沿X方向隔開設置。而且，形成在槽部GT內之閘極電極GE相互平行地設置。被注入源極區域SR及汲極區域DR中之P型雜質例如為B(硼)。
也可以在俯視時與源極區域SR及汲極區域DR分別重合之方式而設有P型阱區域WL1。源極區域SR及汲極區域DR分別以在半導體基板SUB內由P型阱區域WL1包圍之方式而設置，且在俯視時分別設在P型阱區域WL1內。在P型阱區域WL1中，例如被注入與源極區域SR及汲極區域DR相同之雜質。
P型源極偏移區域SOS與半導體層SL中之源極區域SR接觸。本實施方式中，源極區域SR以在半導體基板內由源極偏移區域SOS包圍之方式而設置，且在俯視時設在源極偏移區域SOS內。而且，源極偏移區域SOS在半導體基板內經由P型阱區域WL1而與源極區域SR接觸。源極偏移區域SOS由比源極區域SR及汲極區域DR低之濃度形成。
P型汲極偏移區域DOS與半導體層SL中之汲極區域DR接觸。本實施方式中，汲極區域DR以在半導體基板內由汲極偏移區域DOS包圍之方式而設置，且在俯視時設在汲極偏移區域DOS內。而且，汲極偏移區域DOS在半導體基板內經由P型阱區域WL1而與汲極區域DR接觸。汲極偏移區域DOS與源極偏移區域SOS隔開設置。汲極偏移區域DOS由比源極區域SR及汲極區域DR低之濃度形成。被注入源極偏移區域SOS及汲極偏移區域DOS中之P型雜質例如為B(硼)。
在俯視時(在X方向上)之源極偏移區域SOS及汲極偏移區域DOS之間，設有注入了N型雜質之N型深阱區域DWL。在槽部GT之深度方向(圖1之Z方向中之下方向)上，N型深阱區域DWL中與閘極絕緣膜GI相鄰之區域即為所謂溝道區域。在源極偏移區域SOS及汲極偏移區域DOS之間之N型深阱區域DWL中，在Y方向上與槽部GT之側面所形成之閘極絕緣膜GI相鄰之區域具有所謂溝道區域之作用。
槽部GT設在半導體層SL中俯視時至少位於源極偏移區域SOS及汲極偏移區域DOS之間。在槽部GT內設有閘極絕緣膜GI及閘極電極GE以構成閘極電極結構。
槽部GT也可在俯視時進入源極偏移區域SOS或汲極偏移區域DOS側。如後文前述，N型深阱區域DWL之溝道區域在源極偏移區域SOS及汲極偏移區域DOS之間，沿槽部GT之深度方向延伸而形成。另外，為了獲得高耐壓，優選槽部GT不與源極區域SR及汲極區域DR接觸。
如圖2所示，槽部GT在俯視時沿從源極偏移區域SOS朝向汲極偏移區域DOS之源極汲極方向設置。另外，「從源極偏移區域SOS朝向汲極偏移區域DOS之源極汲極方向」係圖中之A-A'線方向(X方向)。而且，槽部GT在俯視時設在源極區域SR及汲極區域DR之間。換言之即是，優選槽部GT之側面與施加電場之方向平行。
槽部GT沿相對於源極汲極方向垂直之方向(Y方向)相互隔開設置有複數個。本實施方式中，複數個槽部GT如等間隔地進行設置。藉由設置複數個槽部GT，能夠增加溝道區域之面積而不會加大元件之平面面積。
例如，在夾著槽部GT呈對稱之位置配置有源極區域SR及汲極區域DR。另外，槽部GT也可靠近某一個雜質區域而設置。
槽部GT之間隔例如為0.5 μm以上，5 μm以下。該槽部GT之間隔較佳為0.8 μm以上，2.0 μm以下。
槽部GT例如在俯視時為長方形。槽部GT中俯視時端部也可為曲面。即，槽部GT在俯視時也可為橢圓形。另外，槽部GT之側面優選在俯視時為直線狀。
如上前述，源極區域SR、源極偏移區域SOS、汲極區域DR、汲極偏移區域DOS、閘極絕緣膜GI及閘極電極GE形成FET(Field Effect Transistor：場效應電晶體)。該FET也可設置為複數個，還可交替地配置在對稱之位置上。此時，相對於第1閘極電極GE，第2閘極電極GE設在俯視時夾著第1汲極區域DR而呈對稱之位置上。相對於第1汲極區域DR，第2源極區域SR設在俯視時夾著第2閘極電極GE而呈對稱 之位置上。
如圖2所示，N型背閘極區域BG以在俯視時包圍槽部GT(包括閘極電極GE及閘極絕緣膜GI)、源極偏移區域SOS、汲極偏移區域DOS、源極區域SR及汲極區域DR之方式而設。N型背閘極區域BG例如與源極區域SR及汲極區域DR隔開設置。背閘極區域BG設在場絕緣膜FIF之開口部(符號未示出)內。而且，在設計上，槽部GT配置為俯視時相對於背閘極區域BG所包圍之區域之中心線而呈線對稱地配置。
N型背閘極區域BG為了使溝道區域之電位穩定化，例如被固定為電源電壓。如上前述，當設有複數個FET時，以包圍形成有包含複數個FET之邏輯電路之區域外側之方式而設。另外，也可進一步設置N型阱區域(WL2)，使前述N型阱區域(WL2)與在俯視時與N型背閘極區域BG重合之位置之下方接觸。
圖3係第1實施方式中半導體裝置之結構之剖面圖。圖3(A)係圖2之A-A'線剖面圖。
如圖3(A)所示，在上述半導體基板SUB之上層側設有N型填埋區域BR。N型填埋區域BR設在比源極區域SR及汲極區域DR深之位置上。被導入N型填埋區域BR中之N型雜質例如為Sb(銻)。N型填埋區域BR以在俯視時包圍FET形成區域之方式而設，例如與N型背閘極區域BG電連接。
例如，N型填埋區域BR形成為比N型深阱區域DWL高之濃度。而且，優選N型填埋區域BR中之P型雜質濃度至少高於半導體基板SUB中之P型雜質濃度。
在半導體基板SUB上設有半導體層SL。因此，在半導體基板SUB與半導體層SL之間形成介面。半導體層SL之膜厚例如為1 μm以上，20 μm以下。更佳為半導體層SL之膜厚例如為5 μm以上10 μm以下。
而且，如上前述，在半導體層SL中設有P型源極區域SR、P型阱區域WL1、P型源極偏移區域SOS、N型深阱區域DWL、P型汲極區域DR、P型阱區域WL1及P型汲極偏移區域DOS。
P型源極偏移區域SOS及P型汲極偏移區域DOS例如與N型填埋區域BR接觸。而且，N型深阱區域DWL例如與N型填埋區域BR接觸。在N型深阱區域DWL中導入有例如P(磷)作為N型雜質。
N型深阱區域DWL設在半導體層SL中俯視時至少位於源極偏移區域SOS及汲極偏移區域DOS之間。而且，從剖面上看，N型深阱區域DWL以與半導體層SL中之槽部GT重合之方式設置。如上前述，N型填埋區域BR形成為濃度比N型深阱區域DWL高。由此，便可抑制電場穩定地集中在槽部GT進入N型填埋區域BR之部分。
如圖3(A)所示，場絕緣膜FIF設在半導體層SL中俯視時位於源極區域SR及汲極區域DR之間。場絕緣膜FIF設在半導體層SL中俯視時與溝道區域重合之位置上。場絕緣膜FIF設在源極偏移區域SOS、N型深阱區域DWL及汲極偏移區域DOS上。在場絕緣膜FIF之開口部(符號未示出)，形成有源極區域SR及汲極區域DR。
而且，如圖3(A)所示，在場絕緣膜FIF及半導體層SL上設有層間絕緣膜IF1。層間絕緣膜IF1例如為SiO2、SiON、SiOC、SiOCH、SiCOH或SiOF等。
場絕緣膜FIF之厚度例如為0.2 μm至1 μm。
在層間絕緣膜IF1中俯視時與源極區域SR或汲極區域D1R重合之位置，設有通孔VA。通孔VA與源極區域SR或汲極區域DR接觸。
在層間絕緣膜IF1上設有多條佈線IC1。各佈線IC1經由通孔VA而与上述源極區域SR或汲極區域DR連接。
本實施方式中，通孔VA及佈線IC1為獨立地形成。通孔VA及佈線IC1例如包括Al。另外，通孔VA及佈線IC1也可由不同之材料形 成。通孔VA或佈線IC1例如也可為Cu或W。除此以外，也可在通孔VA之側面與底面以及佈線IC1之底面及上表面設有阻隔金屬層(圖中未示出)。
圖3(B)係圖2之B-B'線剖面圖。如圖3(B)所示，槽部GT在俯視時設在源極偏移區域SOS及汲極偏移區域DOS之間。槽部GT以貫穿設在源極區域SR及汲極區域DR之間之場絕緣膜FIF之方式設置。
在槽部GT之側面及底面設有閘極絕緣膜GI。閘極絕緣膜GI例如包含矽之熱氧化膜。通過熱氧化形成閘極絕緣膜GI，由此便可抑制在槽部GT之側面及底面形成針孔。另外，閘極絕緣膜GI也可由多層形成。
閘極絕緣膜GI之膜厚例如為100 nm以上，1 μm以下。較佳是閘極絕緣膜GI之膜厚例如為300 nm以上，500 nm以下。上述槽部GT之底面例如從半導體基板SUB之上表面形成至閘極絕緣膜GI膜厚之至少兩倍之深度為止。
閘極電極GE與閘極絕緣膜GI接觸。本實施方式中，槽部GT內部由閘極電極GE所填埋。此外，閘極電極GE在俯視時僅設在槽部GT內。閘極電極GE在俯視時不會突出到槽部GT外側。換言之即是，俯視時從槽部GT外側之位置上看，閘極電極GE並非從槽部GT內部一體形成。在俯視時，閘極電極GE之上端部附近以不會延伸至半導體層SL之表面之方式而構成。在俯視時，在半導體層SL之表面附近，閘極電極GE之上端部附近以不會延伸到與源極偏移區域SOS、汲極偏移區域DOS及N型深阱區域DWL重合之位置上之方式，設在槽之上端部更內側之位置。由此，便可抑制電場集中在槽部GT之上端附近。
閘極電極GE例如為多晶矽。該多晶矽之閘極電極GE通過CVD(Chemical Vapor Deposition：化學氣相沉積)法形成。由此，能夠在槽部GT內穩定地填埋閘極電極GE。
槽部GT在俯視時設在場絕緣膜FIF之內側。換言之即是，場絕緣 膜FIF之開口部(符號未示出)設在與槽部GT隔開之位置上。即，源極區域SR及汲極區域DR形成在與閘極電極GE隔開之位置上。由此，能夠使FET高耐壓化。另外，也可僅使汲極區域DR形成在與閘極電極GE隔開之位置上。
槽部GT之底面進入N型填埋區域BR。本實施方式中，槽部GT之底面形成在比N型填埋區域BR之上表面更深之位置。由此，前述槽部GT之底面進入填埋區域BR之部分不具有P型溝道區域之作用。因此，便可抑制電場集中在前述槽部GT之底面進入填埋區域BR之部分。
槽部GT之下端側之角部也可為R形狀。本實施方式中，例如通過熱氧化形成上述之閘極絕緣膜GI，由此，便可使槽部GT之下端側之角部形成為R形狀。另外，該角部也可為直角。
如圖3(B)所示，在半導體層SL、場絕緣膜FIF及閘極電極GE上設有層間絕緣膜IF1。在層間絕緣膜IF1中俯視時與閘極電極GE重合之位置上設有接點GC(通孔VA)。接點GC與閘極電極GE接觸。例如複數個接點GC與一個槽部GT中所設之閘極電極GE接觸。在層間絕緣膜IF1中俯視時與閘極電極GE重合之位置上設有佈線IC1。該佈線IC1經由接點GC連接於閘極電極GE。
圖3(C)係圖2之C-C'線剖面圖。如圖3(C)所示，第1實施方式中，與槽部GT之側面接觸之區域中的、從半導體層SL之上表面到填埋區域BR之上表面為止之區域為溝道區域。沿垂直於源極汲極方向之方向(C-C'線方向)設置複數個槽部GT。例如，複數個槽部GT沿該方向等間隔地配置。藉由採用此種結構，能夠增加溝道區域之面積而不會擴大半導體裝置SD之平面面積。即，能夠降低半導體裝置SD之導通電阻。
在圖中未示出之區域，在層間絕緣層IF1及佈線IC1上，也可進一 步形成有複數個佈線層。即，也可形成多層佈線結構。在多層佈線結構之最上層，例如也可形成有凸塊電極(圖中未示出)或Cu柱(圖中未示出)。
下面通過圖4、圖5說明槽部GT及接點GC之配置及形狀。圖4係將圖3(C)進行放大之示意剖面圖。在圖4中，垂直於源極汲極方向(X方向)之方向(Y方向)為橫方向。本實施方式中，從槽部GT之Y方向之中心線Yc將Y方向設為「第1方向」，將第1方向之相反方向設為「第2方向」。
如圖4所示，在第1方向上，閘極電極GE在俯視時也不會突出到槽部GT外側。接點GC與閘極電極GE之上端接觸。
本實施方式中，例如，從剖面上看，在閘極電極GE中槽部GT之上端部形成有凹部。該凹部被稱作所謂「接縫」。該凹部多形成在閘極電極GE之中心部。當在前述凹部內配置有接點GC時，有可能會在閘極電極GE之凹部與接點GC之間形成微小之空洞。因此，接觸電阻有可能會上升。
因此，第1實施方式中，從剖面上看，接點GC相對於閘極電極GE內之中心線Yc而與如垂直於源極汲極方向之第1方向偏離配置。以避開上述閘極電極GE之凹部之方式而與接點GC連接。由此，便可抑制接觸電阻上升。
而且，接點GC之中心與閘極電極GE之凹部偏離而形成。由此，至少能夠縮小接點GC中與閘極電極GE之凹部重合之區域。換言之即是，能夠增大良好之接點面積。
另外，閘極電極GE之凹部形狀有可能視製造條件而變化。也可在一部分或整個半導體裝置SD上設置不具有凹部之閘極電極GE。換言之即是，閘極電極GE之凹部未必需要形成。第1實施方式中，假定在閘極電極GE上形成有凹部之情況，並有意識地錯開來形成接點 GC。由此，無論閘極電極GE形狀如何，均能穩定地抑制接觸電阻上升。另外，接點GC配置之詳細情況將在後文詳述。
此外，接點GC在俯視時設在槽部GT內。換言之即是，接點GC也不會突出到槽部GT外側。當接點GC因未對準而比槽部GT突出時，因接點GC靠近半導體層SL中之槽部GT之端部附近，因而電場有可能集中在前述端部附近。因此，接點GC在俯視時設在槽部GT內，由此便可抑制電場集中在半導體層SL中之槽部GT之端部附近。
而且，閘極電極GE中第1方向之上端寬度WEU比下端寬度WED寬。由此，即使接點GC與閘極電極GE之中心偏離配置，也能夠抑制接點GC比閘極電極GE突出到外側。即，能夠穩定地使接點GC連接到閘極電極GE。另外，槽部GT之上端寬度也可小於或等於槽部之下端寬度。
閘極電極GE形成在場絕緣膜FIF之上表面以下之位置。閘極電極GE之上端位於半導體層SL之上表面之上。
本實施方式中，例如閘極電極GE在半導體層SL上表面之上方，並向第1方向及相反之第2方向擴展。閘極電極GE之側面以與槽部GT接觸之半導體層SL之上端角部為中心而呈圓弧狀傾斜。閘極電極GE之上端寬度WEU比閘極電極GE中半導體層SL上表面之位置之寬度大。該形狀通過在後述之製造步驟中，使場絕緣膜FIF中形成在槽部GT之位置上之開口之寬度比槽部GT上端之寬度大。
本實施方式中，隨著閘極電極GE之寬度變大，閘極電極GE之凹部有變深之傾向。因此，通過僅使閘極電極GE之上部擴展，能夠加寬閘極電極GE之上端寬度而不會加深閘極電極GE之凹部。
具體而言，閘極電極GE之上端寬度WEU比下端寬度WED寬1.3至2.5倍。通過將閘極電極GE之上端寬度WEU設為大於等於上述下限值，便可抑制接點GC比閘極電極GE突出到外側。而且，通過將閘極 電極GE之上端寬度WEU設為小於等於上述上限值，便可抑制電場集中在槽部GT之上端附近。
另外，如上前述，閘極電極GE在俯視時僅設在槽部GT內，因此閘極電極GE之上端寬度WEU小於等於槽部GT之寬度WGT。具體而言，槽部GT之寬度WGT例如為0.5 μm至5 μm，優選為0.6 μm至1.6 μm。因此，上述閘極電極GE之上端寬度WEU為0.5 μm至5 μm，優選為0.6 μm至1.6 μm。
而且，閘極電極GE中第1方向或與第1方向相反之第2方向之端部與半導體層SL之上表面之隔開距離不得小於閘極絕緣膜GI之膜厚。換言之即是，閘極電極GE之上端位於從半導體層SL之上表面高出閘極絕緣膜GI之膜厚以上之位置。當閘極絕緣膜GI與場絕緣膜FIF之邊界不明確時，此處作為基準之「閘極絕緣膜GI之膜厚」係通過延伸出與半導體層SL上表面平行之線時與閘極絕緣膜GI之側面間之距離來定義。由此，閘極電極GE之端部不會比閘極電極GE中槽部GT內之部分更靠近半導體層SL。因此，可抑制電場集中在槽部GT之上端部附近。
此外，場絕緣膜FIF之厚度如比閘極絕緣膜GI之膜厚大。
下面通過圖5、圖6及圖7對接點GC之配置情況進行詳細說明。圖5係沒有發生未對準時接點配置之平面圖。圖6係發生未對準時接點配置之平面圖。圖7係發生未對準時槽部配置之平面圖。
而且，圖5至圖7僅示意性地示出閘極電極GE、槽部GT及背閘極BG附近。圖5及圖6表示第1實施方式中接點GC配置之一例。圖5及圖6所示之槽部GT係在所設置之複數個槽部GT中例如位於中心之槽部GT。
另外，在圖5至圖7中，將上方向設為垂直於源極汲極方向之第1方向。而且，後述各種距離係以第1方向為正之值。
如圖5所示，接點GC相對於同一個閘極電極GE而設有複數個。接點GC中之第1接點GC1在俯視時相對於沿源極汲極方向延伸之槽部GT內之中心線而與垂直於源極汲極方向之第1方向偏離配置。另一方面，第2接點GC2與與第1方向相反之第2方向偏離配置。如前前述，例如第1接點GC1及第2接點GC2夾著閘極電極GE之中心而相互隔開設置。由此，在後述之接點形成步驟中，即使在某個方向發生未對準之情況下，也能穩定地使接點GC連接到閘極電極GE。
本實施方式中，例如第1接點GC1及第2接點GC2配置成鋸齒狀。相鄰之第1接點GC1及第2接點GC2之間之距離隔開規定之距離。由此，若因接點未對準而導致實際配置在接縫上，某一接點會成為正常之電阻值，從而可向閘極電極供給穩定之電位。
如上前述，圖5表示沒有發生未對準之情況。即，配置完全符合設計要求。此時，例如，第1接點GC1及第2接點GC2相對於槽部GT內之中心線Yc而呈對稱地配置。另外，閘極電極GE之中心線等於槽部GT內之中心線Yc。
如圖5所示，第1接點GC1之中心向第1方向偏離規定之距離dGC而配置。第2接點GC2之中心也偏離-dGC而配置。並且，接點-槽部中心間之距離dGC及第1接點GC1之中心與第2接點GC2之中心之間之距離lCS滿足公式(3)之條件：公式(3)：dGC=lCS/2
而且，接點GC之直徑ΦGC至少小於槽部GT之寬度WGT。接點GC之直徑優選小於槽部GT之寬度WGT之1/2倍。由此，便可穩定地抑制接點GC突出到槽部GT外側。
而且，如圖5所示，相對於槽部GT而平行地設有背閘極區域BG。在背閘極區域BG內設有背閘極接點BGC。背閘極接點BGC與背閘極區域BG接觸。背閘極接點BGC設在與閘極電極GE接觸之接點GC 等通孔VA之相同層上。在沒有發生未對準之情況下，例如背閘極接點BGC之中心在俯視時與背閘極區域BG內之中心線重合。
另外，以下作為基準之「背閘極區域BG內之中心線」，係指俯視時沿源極汲極方向延伸之背閘極區域BG內之中心線。而且，如上前述，背閘極區域BG係場絕緣膜FIF之非形成區域。因此，前述背閘極區域BG內之中心線也可規定為場絕緣膜FIF非形成區域之中心線。
在沒有發生未對準之情況下，與上述閘極電極GE接觸之接點GC配置在與規定之背閘極區域BG內之中心線(作為基準)之距離為dGB之位置上。而且，槽部GT內之中心線配置在與規定之背閘極區域BG內之中心線(作為基準)之距離為dT之位置上。因此，接點-槽部中心間之距離dGC、接點-背閘極區域間之距離dGB及槽部-背閘極區域間之距離dT滿足公式(4)之條件：公式(4)：dGC=dGB-dT
圖6及圖7係接點GC、背閘極接點BGC及槽部GT發生了未對準之情況。在圖6及圖7中，例如接點GC、背閘極接點BGC及槽部GT與圖5所示之情況相比朝第1方向偏離。
在圖6中，背閘極接點BGC因未對準而比背閘極區域BG內之中心線更偏離於第1方向而配置。本實施方式中，將背閘極接點BGC之中心在俯視時從背閘極區域BG內之中心線與第1方向偏離之偏離量設為「背閘極偏離量△dVA」。前述背閘極偏離量△dVA也可基於場絕緣膜FIF之非形成部之中心線而求出。
而且，在圖6中，例如，槽部GT也因未對準而配置在第1方向上與規定之背閘極區域BG內之中心線(作為基準)之距離為DT之位置上，其中，前述距離DT與設計上之距離dT不同。前述槽部-背閘極區域間之距離DT相對於設計上之距離dT而包含因未對準造成之槽部偏離量△dT。即，距離DT如公式(5)所示： 公式(5)：DT=dT+△dT
而且，在設計上，槽部GT在俯視時相對於背閘極區域BG所包圍之區域之中心線而線對稱地配置。因此，因上述槽部GT未對準造成之槽部偏離量△dT可通過以下方法求出。
如圖7所示，複數個槽部GT因未對準而相對於背閘極區域BG與第1方向偏離配置。槽部偏離量△dT通過配置有槽部GT之區域之中心線在俯視時從背閘極區域BG所包圍之區域之中心線而與第1方向偏離之偏離量而求出。另外，如上前述，背閘極區域BG所包圍之區域也可將場絕緣膜FIF之非形成部作為基準。
在設有複數個槽部GT之情況下，本實施方式中「配置有槽部GT之區域之中心線」係指包括所有複數個槽部GT之矩形區域之中心線。在設有複數個槽部GT之情況下，「背閘極區域BG所包圍之區域之中心線」原則上不同於上述「背閘極區域BG內之中心線」。另外，當一個槽部GT在設計上設在背閘極區域BG所包圍之區域之中心時，「配置有槽部GT之區域之中心線」也可等同於槽部GT內之中心線。
在圖6中，接點GC例如因未對準而配置在第1方向上與規定之背閘極區域BG內之中心線(作為基準)之距離為DGB之位置上，其中，前述距離DGB與設計上之距離dGB不同。與設計上之距離dGB相比，前述接點-背閘極區域間之距離DGB包括因未對準造成之偏離量。本實施方式中，接點GC因未對準而偏離背閘極區域BG之偏離量等於設在同一層上之通孔VA之偏離量。即，接點GC偏離背閘極區域BG之偏離量等於上述背閘極偏離量△dVA。因此，距離DGB如公式(6)所示：公式(6)：DGB=dGB+△dVA
而且，當將第1接點GC1之中心在俯視時從槽部GT內之中心線向第1方向偏離之偏離量設為第1偏移量DOF1時，第1偏移量DOF1可使用接點-背閘極區域間之距離DGB及槽部-背閘極區域間之距離dT，並如 公式(7)所示：公式(7)：DOF1=DGB-DT
根據上述公式(4)至公式(7)，第1偏移量DOF1滿足公式(8)之條件：公式(8)：DOF1=dGC+△dVA-△dT
第1實施方式中，在設計上，第1接點GC1有意在俯視時相對於槽部GT內之中心線而與垂直於源極汲極方向之第1方向偏離配置。對於設計上之接點-槽部中心間之距離dGC，至少滿足dGC>0之條件。因此，第1實施方式中，無論是否存在未對準，第1接點GC1之第1偏移量DOF1至少滿足公式(1)之條件：公式(1)：DOF1>△dVA-△dT
在滿足上述公式(1)之條件後，即使在接點GC或槽部GT發生了未對準之情況下，也能使接點GC避開閘極電極GE之凹部而連接於閘極電極GE。另外，也可考慮如下情況，即：通過使接點GC及槽部GT相互向反方向偏離，使接點GC靠近閘極電極GE之凹部而配置。但是，在此情況下，在滿足上述公式(1)之條件後，也至少能夠縮小接點GC中與閘極電極GE之凹部重合之區域。因此，與在設計上將接點GC配置於槽部GT內之中心線上之情況相比，至少能夠抑制接觸電阻上升。
而且，如上前述，在設計上，當第1接點GC1及第2接點GC2相對於槽部GT內之中心線而呈對稱地配置時，滿足公式(3)之條件。因此，根據公式(3)及公式(7)，第1接點GC1之第1偏移量DOF1滿足公式(2)之條件：公式(2)：DOF1=lCS/2+△dVA-△dT
在滿足上述公式(2)之條件後，即使在接點GC或槽部GT發生了未對準之情況下，第1接點GC1或第2接點GC2中之一個接點GC必然不會與閘極電極GE之凹部重合。因此，可使接點GC穩定地連接於閘極 電極GE。
上述第1接點GC1之第1偏移量DOF1、背閘極偏離量△dVA、槽部偏離量△dT及第1接點GC1中心與第2接點GC2中心之間之距離lCS可通過SEM(Scanning Electron Microscope；掃描電子顯微鏡)等來計測。
下面通過圖3、圖4、圖8至圖22來說明第1實施方式中半導體裝置SD之製造方法。圖8至圖22係第1實施方式中半導體裝置SD製造方法之剖面圖。第1實施方式中半導體裝置SD之製造方法包括以下步驟。向半導體層SL上相互隔開之位置導入P型雜質，以形成源極偏移區域SOS及汲極偏移區域DOS(偏移區域形成步驟)。其次，在半導體層SL中俯視時至少位於源極偏移區域SOS及汲極偏移區域DOS之間之位置上，沿俯視時從源極偏移區域SOS朝向汲極偏移區域DOS之方向形成槽部GT(槽部形成步驟)。接著，在槽部GT之側面及底面形成閘極絕緣膜GI(閘極絕緣膜形成步驟)。接著，以與半導體層SL上及槽部GT中之閘極絕緣膜GI接觸之方式，形成導電性材料，並除去導電性材料之表層，由此至少在槽部GT內形成閘極電極GE(閘極電極形成步驟)。接著，向半導體層SL中與源極偏移區域SOS接觸之位置、及與汲極偏移區域DOS接觸並與源極偏移區域SOS隔開之位置，導入濃度比源極偏移區域SOS及汲極偏移區域DOS高之P型雜質，分別形成源極區域SR及汲極區域DR(源極汲極區域形成步驟)。然後，在半導體層SL及閘極電極GE上形成層間絕緣膜IF1。接下來，在層間絕緣膜IF1中俯視時相對於沿源極汲極方向延伸之槽部GT內之中心線而與垂直於源極汲極方向之第1方向偏離之位置，且以俯視時配置在槽部GT內之方式，形成與閘極電極GE接觸之接點GC(接點形成步驟)。以下進行詳細說明。
首先，如圖8(A)、圖8(B)及圖8(C)所示，在後述之偏移區域形成步驟之前，向半導體基板SUB中導入N型雜質，形成N型填埋區域 BR(填埋區域形成步驟)。另外，如上前述，半導體基板SUB例如為P型矽基板。而且，作為N型雜質，例如為Sb(銻)。
在該填埋區域形成步驟之後，通過CVD法，使P型半導體層SL在半導體基板SUB上外延成長。作為各原料，例如作為矽原料，使用三氯矽烷(SiHCl3)，作為P型雜質原料，使用乙硼烷(B2H6)。
接下來，如圖9(A)、圖9(B)及圖9(C)所示，在半導體層SL上形成光致抗蝕劑層(圖中未示出)。通過曝光及顯影，選擇性地除去光致抗蝕劑層。接下來，通過離子注入，將該光致抗蝕劑層作為掩膜，向半導體層SL中之源極偏移區域SOS及汲極偏移區域DOS之注入區域(IR1)注入P型雜質。而且，向半導體層SL中N型深阱區域DWL之注入區域(IR2)注入N型雜質。P型雜質例如為B(硼)。N型雜質例如為P(磷)。接著，通過灰化除去光致抗蝕劑層。此時，也可在半導體層SL上形成有自然氧化膜NO。
接著，如圖10(A)、圖10(B)及圖10(C)所示，進行熱處理，使上述P型雜質及N型雜質活化。此時，該雜質在半導體層SL中進行熱擴散。
如上前述，向半導體層SL中相互隔開之位置導入P型雜質，以形成源極偏移區域SOS及汲極偏移區域DOS(以上為偏移區域形成步驟)。而且，此時也形成阱區域DWL。
其次，如圖11(A)、圖11(B)及圖11(C)所示，在後述之槽部形成步驟之前，至少在半導體層SL中俯視時之源極區域SR及汲極區域DR之間之位置形成場絕緣膜FIF(場絕緣膜形成步驟)。例如，如以下所示，通過LOCOS法形成場絕緣膜FIF。在半導體層SL上形成SiN膜(圖中未示出)。接著，通過選擇性地除去SiN膜，僅使SiN膜中俯視時形成源極區域SR及汲極區域DR之區域殘存。接下來進行熱氧化。然後除去SiN膜。由此，在半導體層SL中俯視時形成源極區域SR及汲極區 域DR之區域，以具有開口部(符號未示出)且覆蓋開口部以外之方式形成場絕緣膜FIF。
接著，如圖12(A)、圖12(B)及圖12(C)前述，在半導體層SL上及場絕緣膜FIF上，形成掩膜層ML1及掩膜層ML2。也可在場絕緣膜FIF之開口形成氧化膜(符號未示出)。優選在對半導體層SL進行蝕刻之條件下，掩膜層ML1及掩膜層ML2為蝕刻率比半導體層SL低之材料。具體而言，掩膜層ML1為SiN，掩膜層ML2為SiO2。通過至少設置掩膜層ML1，在後述之閘極絕緣膜形成步驟中，便可抑制半導體層SL1之氧化。
然後，同樣在圖12(A)、圖12(B)及圖12(C)中，通過選擇性地除去掩膜層ML1及掩膜層ML2，在形成槽部GT之區域形成開口部(圖中未示出)(槽部形成步驟)。該開口部形成在半導體層SL中俯視時至少位於源極偏移區域SOS及汲極偏移區域DOS之間之位置。而且，前述開口部之俯視形狀在俯視時為沿從源極偏移區域SOS朝向汲極偏移區域DOS之方向具有長邊之長方形。接著，例如通過RIE(Reactive Ion Etching：活性離子蝕刻)法，將該掩膜層ML1及掩膜層ML2作為掩膜而形成槽部GT。
在前述槽部形成步驟中，使槽部GT在俯視時形成在場絕緣膜FIF之內部。由此，能夠提高半導體裝置SD之耐壓。
本實施方式中，圖13係圖12(C)之放大圖。如圖13所示，在前述槽部形成步驟中，槽部GT之側面也可較掩膜層ML1之端部沿橫向蝕刻。而且，在槽部形成步驟中，使槽部GT之底面進入填埋區域BR中。由此，如上前述，便可抑制電場集中在前述槽部GT之底面進入填埋區域BR之部分。
如上前述，在半導體層SL中俯視時至少位於源極偏移區域SOS及汲極偏移區域DOS之間之位置，沿俯視時從源極偏移區域SOS朝向汲 極偏移區域DOS之方向形成槽部GT。
本實施方式中，圖14係圖13之後步驟之圖。如圖14所示，在槽部形成步驟之後且在後述之閘極絕緣膜形成步驟之前，除去一部分場絕緣膜FIF，使槽部GT中場絕緣膜FIF之開口寬度比槽部GT中位於半導體層SL上端之部分之寬度大。換言之即是，在槽部GT內，使場絕緣膜FIF之開口寬度比半導體層SL之開口寬度大。由此，如後文前述，能夠使閘極電極GE之上端寬度寬於下端寬度。
此時，例如通過濕式蝕刻選擇性地除去一部分場絕緣膜FIF。另外，當場絕緣膜FIF及掩膜層ML2由同一材料形成時，掩膜層ML2也會受到蝕刻。
接著，如圖15(A)、圖15(B)及圖15(C)所示，在槽部GT之側面及底面形成閘極絕緣膜GI(閘極絕緣膜形成步驟)。
在該閘極絕緣膜形成步驟中，通過使槽部GT之側面及底面熱氧化，從而形成閘極絕緣膜GI。由此，能夠穩定地形成無針孔之閘極絕緣膜GI。
本實施方式中，圖16係將圖15(C)放大之剖面圖。如圖16所示，通過熱氧化，沿著槽部GT之側面及底面使閘極絕緣膜GI成長。閘極絕緣膜GI將與槽部GT接觸之半導體層SL之上端角部作為中心而傾斜地形成為圓弧上。由此，能夠使閘極電極GE在半導體層SL上表面之上方，向第1方向及相反之第2方向擴展而形成。
通過調整圖14所示之步驟中場絕緣膜FIF之開口寬度與該閘極絕緣膜形成步驟中閘極絕緣膜GI之膜厚，從而調節後述之閘極電極GE之上端寬度。
接著，如以下所示，至少在槽部GT內形成閘極電極GE(閘極電極形成步驟)。如圖17(A)、圖17(B)及圖17(C)所示，以與半導體層SL上及槽部GT中閘極絕緣膜GI接觸之方式形成導電性材料CM。本實施方 式中，例如通過CVD法，一邊摻雜P型雜質一邊形成多晶矽，以作為導電性材料CM。另外，優選形成該導電性材料CM至槽部GT內部全部被填埋為止。
本實施方式中，圖18係將圖17(C)放大之剖面圖。如圖18所示，導電性材料CM沿著槽部GT之形狀而成長。兩側之導電性材料CM在槽部GT之中心逐漸接合，然後，整個槽部GT填埋於導電性材料中。此時，在槽部GT之上端中心部，有可能形成導電性材料CM之凹部。
圖19係圖18之後步驟。如圖19所示，在該閘極電極形成步驟中，例如通過乾式蝕刻除去導電性材料CM之表層。而且，通過所謂回蝕刻，從導電性材料CM之表層側進行除去，並使導電性材料CM僅殘存在槽部GT內。此時，導電性CM之凹部殘存在槽部GT之上端中心部。
本實施方式中，作為除去導電性材料CM表層之其他方法，可採用CMP(Chemical Mechanical Polishing)法。因此，在CMP法中，槽部GT之上端得以平坦化，因而在上述槽部GT之上端不會形成凹部。但是，由於CMP裝置價格昂貴，因而存在CMP裝置之運營成本較高之問題。
與此相對，當使用乾式蝕刻時，在槽部GT之上端中心部，殘存有導電性CM之凹部。但是，乾式蝕刻裝置之價格比CMP裝置低廉，乾式蝕刻裝置之運營成本也較低。而且，該乾式蝕刻裝置可連結于用於形成上述導電性材料CM之CVD裝置。
在以上之閘極電極形成步驟中，例如僅在槽部GT內形成閘極電極GE。由此，便可抑制電場集中在槽部GT之上端。
此時，在第1實施方式中，通過將接點GC配置在規定之位置，無論有無閘極電極GE之凹部，均能抑制接觸電阻之上升。即，第1實施方式中，並不取決於用於除去導電性材料CM表層之裝置。因此，第1實施方式中，可在除去該導電性材料CM表層之步驟中使用乾式蝕 刻。由此，能夠以低成本來製造半導體裝置SD。
接下來，圖20表示圖19之後步驟。如圖20所示，在閘極電極形成步驟中，僅對導電性材料CM之表層進行熱氧化。由此，形成熱氧化層GO。此時，對受到氧化之區域進行調整，使導電性材料CM殘存在從半導體層SL之上表面到場絕緣膜FIF之間之位置。
接著，如圖21(A)、圖21(B)、圖21(C)及圖22所示，通過濕式蝕刻將上述已氧化之導電性材料CM表層除去。接著，如通過濕式蝕刻將掩膜層ML2及掩膜層ML1除去。通過以上操作，在俯視時僅在槽部GT內形成閘極電極GE(以上為閘極電極形成步驟)。此時，閘極電極GE表面之氧化層被除去而實現平滑化。因此，可降低閘極電極GE與接點GC之接觸電阻。
接著，如圖3(A)、圖3(B)及圖3(C)所示，將場絕緣膜FIF、閘極絕緣膜GI及閘極電極GE或光致抗蝕劑層作為掩膜而導入P型雜質，以形成P型阱區域WL1、源極區域SR及汲極區域DR。而且，將光致抗蝕劑層作為掩膜而形成N型阱區域(WL2)及背閘極區域BG。
此外，如圖3(A)、圖3(B)及圖3(C)所示，例如通過CVD法，在半導體層SL、場絕緣膜FIF及閘極電極GE上形成層間絕緣膜IF1。
接下來，在層間絕緣膜IF1中俯視時與閘極電極GE、背閘極區域BG、源極區域SR或汲極區域DR重合之位置，形成接觸孔(圖中未示出)。此時，在層間絕緣膜IF1中俯視時相對於沿源極汲極方向延伸之槽部GT內之中心線而向第1方向偏離之位置，形成連接於閘極電極GE之接觸孔(圖中未示出)。
然後，在層間絕緣膜IF1上及接觸孔內，形成金屬。該金屬例如包括Al。接著，通過選擇性地除去該金屬，使通孔VA(接點GC)及佈線IC1形成為一體。
此時，如圖4所示，在層間絕緣膜IF1中俯視時相對於沿源極汲極 方向延伸之槽部GT內之中心線而與垂直於源極汲極方向之第1方向偏離之位置，且以俯視時配置在槽部GT內之方式，形成與閘極電極GE接觸之接點GC。由此，以偏離閘極電極GE之凹部之方式形成接點GC之中心(以上為接點形成步驟)。
另外，前述接點形成步驟也可通過鑲嵌法進行。而且，佈線IC1也可通過鑲嵌法形成。
此外，也可在層間絕緣層IF1及佈線IC1上形成複數個佈線層，從而形成多層佈線結構。也可在多層佈線結構之最上層形成例如電極焊盤EP、凸塊電極(圖中未示出)或Cu柱(圖中未示出)。
如上前述，便可形成第1實施方式中之半導體裝置SD。
接下來說明第1實施方式可獲得之效果。
首先，對在槽部GT內部設有閘極電極GE之電晶體之結構中之課題進行說明。作為第一個課題，當在閘極電極GE之凹部上配置有接點GC時，有兩個原因可能使接觸電阻上升。
首先，閘極電極GE之凹部附近之電阻有可能較高被作為第1原因。當在此種凹部內配置有接點GC時，有可能會在閘極電極GE之凹部與接點GC之間形成微小之空洞。因前述空洞有時可能導致無法實現完整之歐姆連接。接觸電阻有可能因上述第1原因而上升。而且，因成膜中之氣體殘存在空洞內，也有可能在製造後產生不良。
第2原因係考慮到接點GC之縱橫比因凹部而上升。
圖23係接點GC之縱橫比與接觸電阻之關係之圖。在圖23中，接點GC之縱橫比係指接點GC之高度相對於接點GC直徑之比率(高度/直徑)。接點GC之高度相當於層間絕緣膜IF1之厚度。
如圖23所示，隨著接點GC之縱橫比上升，接觸電阻趨於不均衡。當接點GC之縱橫比未達規定值時，接觸電阻成為規定範圍內之值。另一方面，當接點GC之縱橫比等於或超過了規定值時，接觸電 阻較高，且偏差較大。
當在閘極電極GE之上端形成有凹部時，凹部上之層間絕緣膜IF1形成得較厚相當於凹部之深度量。當接點GC配置在該凹部上時，接點GC之縱橫比實質上變高。此時，如圖23所示，接觸電阻較高，且偏差較大。
根據上述兩個原因，當在閘極電極GE之凹部上配置有接點GC時，接觸電阻有可能上升。
此外，作為第二個課題，當接點GC因未對準而較槽部GT突出時，接點GC靠近半導體層SL中之槽部GT之端部附近，由此，電場有可能集中。此時，半導體裝置SD之耐壓變低。
與此相對，根據第1實施方式，連接於閘極電極GE之接點GC在俯視時相對於沿源極汲極方向延伸之槽部GT內之中心線而與垂直於源極汲極方向之第1方向偏離配置。即，以避開如上前述之閘極電極GE之凹部之方式連接接點GC。由此，便可抑制接觸電阻上升。
此外，接點GC與第1方向偏離配置，並且在俯視時設在槽部GT內。換言之即是，接點GC也不會突出到槽部GT外側。因此，便可抑制電場集中在半導體層SL中之槽部GT之端部附近。
綜上前述，根據第1實施方式，能夠在抑制接觸電阻上升之同時，提高槽部GT之端部附近之耐壓。
下面通過圖24，在與比較例進行對比之同時說明第1實施方式之優選形態。圖24係第1實施方式中優選形態之剖面圖。圖24係分別將相當於圖3(C)之部分放大之剖面圖。圖24(A)表示比較例1，圖24(B)表示比較例2，圖24(C)表示比較例3，而且，圖24(D)表示第1實施方式之優選形態。
本實施方式中，形成在閘極電極GE上端之凹部之形狀取決於槽部GT之寬度。隨著槽部GT之寬度變寬，閘極電極GE之凹部有變深之 傾向。
圖24(A)之比較例1中，槽部GT從上端至下端以所需之寬度(例如固定之寬度)形成。另一方面，接點GC與槽部GT內之中心線偏離配置。前述比較例1中，接點GC有可能因未對準而突出到槽部GT外側。此時，如上前述，由於接點GC靠近半導體層SL中之槽部GT之端部附近而有可能導致電場集中。
圖24(B)之比較例2中，槽部GT從上端至下端以所需之較窄寬度形成，以使閘極電極GE之凹部變淺。接點GC配置在槽部GT內之中心線上。在該比較例2之情況下，也與比較例1同樣地，接點GC有可能突出到槽部GT外側。而且，比較例2中，閘極電極GE之凹部有時會殘存，因此上述接觸電阻有可能會上升。
圖24(C)之比較例3中，即使存在未對準之情況下，槽部GT從上端至下端以所需之較寬寬度(例如固定之寬度)形成，以使接點GC也不會突出到槽部GT外側。另外，圖24(C)表示引起未對準之情況。比較例3中，由於槽寬GT較寬，因此閘極電極GE之凹部有可能形成得較深。此時，接點GC之縱橫比實質上變高。因此，如圖23所示，比較例3中，接觸電阻較高，且偏差較大。
圖24(D)表示第1實施方式之優選形態。此時，閘極電極GE中第1方向之上端寬度寬於下端寬度。由此，第1實施方式中，即使接點GC偏離槽部GT之中心線而配置，也能抑制接點GC突出到閘極電極GE外側。因此，根據第1實施方式之優選形態，便可穩定地使接點GC連接到閘極電極GE。
(第2實施方式)
圖25係第2實施方式中半導體裝置SD結構之透視圖。第2實施方式除了連接於閘極電極GE之佈線IC1之配置不同以外，與第1實施方式相同。以下進行詳細說明。
如圖25所示，連接於閘極電極GE之佈線IC1也可朝著從源極區域SR朝向汲極區域DR之源極汲極方向(Y方向)設置。換言之即是，佈線IC1沿與槽部GT之長邊方向平行之方向設置。
而且，連接於閘極電極GE之佈線IC1在俯視時與溝道區域重合之位置相互隔開。第2實施方式中，該佈線IC1中俯視時與溝道區域重合之面積小於第1實施方式。
另外，第2實施方式中，源極區域SR及汲極區域DR經由圖中未示出之區域中所設之通孔(圖中未示出)而連接於位於佈線IC1上方之佈線(圖中未示出)。
根據第2實施方式，能夠獲得與第1實施方式同樣之效果。
本實施方式中，在連接於閘極電極GE之佈線IC1設在俯視時與溝道區域重合之位置上時，溝道區域之電場有可能受到影響。例如，與閘極電極GE覆蓋槽部GT之間之情況相同，電場有可能集中在槽部GT之上端附近。
對此，根據第2實施方式，連接於閘極電極GE之佈線IC1沿與槽部GT之長邊方向平行之方向延伸設置。由此，通過佈線IC1之電位，便可抑制溝道區域之電場受到影響。
(第3實施方式)
圖26係第3實施方式中半導體裝置SD結構之剖面圖。第3實施方式除了在同一半導體層SL上形成有未設槽部GT之通常之FET以外，與第1實施方式相同。以下進行詳細說明。
圖26係將圖3(B)之剖面表示到其他區域之圖。在圖26中，左側之電晶體係與第1實施方式同樣之第1電晶體。第1電晶體與第1實施方式同樣地，具有P型之第1源極區域SR、第1汲極區域DR、P型源極偏移區域SOS與汲極偏移區域DOS、以及設在槽部GT內之第1閘極絕緣膜GI與第1閘極電極GE。
在第1電晶體外側設有N型背閘極區域BG。在N型背閘極區域BG之下方設有N型深阱區域DWL。
在圖26中，第2電晶體設在與第1電晶體相同之半導體層SL上，且設在俯視時與第1電晶體不同之位置上。第2電晶體例如為未形成槽部GT之通常MISFET(Metal Insulator Semiconductor FET：金屬絕緣半導體場效應電晶體)結構。
作為通常之FET之第2電晶體也可設為複數個。本實施方式中，作為第2電晶體，例如設有N溝道型FET與P溝道型FET。例如，與第1電晶體相鄰地設有N溝道型FET即第2電晶體。此外，與N溝道型FET相鄰地設有P溝道型FET即第2電晶體。
位於圖中右側之P溝道型FET即第2電晶體具有P型之第2源極區域SR1與第2汲極區域DR1、第2閘極絕緣膜(符號未示出)及第2閘極電極GE1。P型之第2源極區域SR1及第2汲極區域DR1在半導體層SL上相互隔開設置。也可與P型之第2源極區域SR1及第2汲極區域DR1相鄰地設有延長區域(圖中未示出)。
第2閘極絕緣膜設在由P型之第2源極區域SR1及第2汲極區域DR1所夾著之位置上。而且，第2閘極電極GE1設在第2閘極絕緣膜上。在第2閘極電極GE1之側壁上設有側壁絕緣膜SW。
本實施方式中，對第2電晶體之第2源極區域SR1及第2汲極區域DR1導入與第1電晶體之第1源極區域SR及第2汲極區域DR相同之雜質。P型雜質例如為B(硼)。由此，能夠簡化製造步驟。
N溝道型FET即第2電晶體與P溝道型FET同樣地，具有N型之第2源極區域SR2與第2汲極區域DR2、第2閘極絕緣膜(符號未示出)及第2閘極電極GE2。
此外，如圖26所示，作為元件隔離區域，設有如下前述之結構。
元件隔離用槽部DIT設在第1電晶體與第2電晶體之間。元件隔離 用槽部DIT以與第1電晶體中所設之槽部GT相同深度而形成。另外，在第2電晶體中P溝道型FET與N溝道型FET之間，也可不設置該元件隔離用槽部DIT。
溝槽絕緣膜(符號未示出)覆蓋元件隔離用槽部DIT之側面及底面。溝槽絕緣膜(符號未示出)用與閘極絕緣膜GI相同之材料形成。本實施方式中，例如溝槽絕緣膜為矽之熱氧化膜。
溝槽填埋膜(符號未示出)在俯視時僅設在元件隔離用槽部DIT內。溝槽填埋膜與溝槽絕緣膜接觸，且由與閘極電極GE相同之導電性材料形成。
如上前述，可由與槽部GT、閘極絕緣膜GI及閘極電極GE相同之結構形成元件隔離區域。
另外，在元件隔離用槽部DIT上，也可通過與第2電晶體中之第2閘極絕緣膜及第2閘極電極GE1相同之材料來設置掩膜層MPS。此時，優選在掩膜層MPS之側壁上形成與第2電晶體相同之側壁絕緣膜。
而且，如圖26所示，在半導體層SL上，例如形成有多層佈線層。在半導體層SL上設有層間絕緣膜IF1。在層間絕緣膜IF1上，設有連接於第1電晶體及第2電晶體之通孔VA1。另外，通孔VA1中連接於閘極電極GE之接點GC與第1實施方式同樣，從槽部GT內之中心線與第1方向偏離配置。而且，在層間絕緣膜IF1上設有佈線IC1。
此外，在層間絕緣膜IF1上設有複數個層間絕緣膜(IF2、IF3及IF4)。在各層間絕緣膜上設有通孔VA2、佈線IC2、通孔VA3及佈線IC3。在上述通孔之側面與底面以及佈線之底面及上表面，也可設有阻隔金屬層BM。
而且，在層間絕緣膜IF4上設有保護層CPL。保護層CPL例如為SiON。
在層間絕緣膜IF4及保護層CPL上形成有開口。佈線IC3從開口處露出。由此，在一部分佈線IC3上形成有電極焊盤EP。另外，在電極焊盤EP上，還可設有底層凸塊金屬膜(圖中未示出)及凸塊電極(圖中未示出)。
下面通過圖27說明第3實施方式之半導體裝置SD中之電路。圖27係第1實施方式中半導體裝置SD電路圖之一例。
第3實施方式中半導體裝置SD例如為PDP(Prasma Dispray Pannel)之資料驅動IC。PDP之資料驅動IC具有輸出與PDP面板之顯示資料相應之資料脈衝之功能。具體而言，半導體裝置SD例如包含PDP之資料驅動IC中至少電荷回收用之電晶體TR1。
如圖27所示，半導體裝置SD例如具有電荷回收用之電容器C1、電荷回收用之電晶體TR1、輸出用之電晶體TR2與TR3以及顯示單元C2。
本實施方式中，電晶體TR1係具有圖26中槽部GT之第1電晶體。如前前述，電晶體TR1具有上述FET之結構，由此能夠提高電流能力，並且能夠提高耐壓。
電容器C1之一端接地，另一端連接於電晶體TR1。電晶體TR1之另一端連接於電晶體TR2及電晶體TR3之間。
如上前述，高耐壓之電晶體TR1為第1電晶體，另一方面，電晶體TR2或電晶體TR3、其他邏輯電路中之電晶體(圖中未示出)例如為未形成槽部GT之第2電晶體。
另外，電晶體TR2或TR3、其他邏輯電路中之電晶體也可視施加電壓而為LDD(Lightly Doped Drain：輕摻雜汲極)結構。
電晶體TR2及TR3設在與電晶體TR1相同之半導體層SL上，且設在俯視時與電晶體TR1不同之位置上。如前前述，將具有槽部GT之電晶體TR1與用於邏輯電路之通常之電晶體並設在同一基板內，從而能 夠將電路面積縮小化。
而且，如圖27所示，電晶體TR2及電晶體TR3串聯連接。電晶體TR2之一端連接於電源電壓Vdd2，另一端連接於電晶體TR3。電晶體TR3之另一端接地。在電晶體TR2及電晶體TR3之間設有輸出端子(OUT)，並連接於顯示單元C2。
電晶體TR1具有作為回收顯示單元C2電荷之雙向開關之功能。通過控制該電晶體TR1之接通/斷開(ON/OFF)，將充電在PDP之顯示單元C2中之電荷回收到電容器C1中。由此，能夠在非發光時回收蓄積在顯示單元C2中之電荷，並將該電荷再利用于下次發光時。
而且，為了對PDP之顯示圖素進行穩定寫入，需要高電壓Vdd2。Vdd2例如為10V至60V。因此，電晶體TR1為具有槽部GT之第1電晶體時尤為有效。
如上前述，當第3實施方式中半導體裝置SD為PDP之資料驅動IC時，半導體裝置SD也可為如下結構。半導體基板SUB被分割成複數個半導體晶片。半導體晶片被安裝在帶狀之撓性佈線基板(圖中未示出)上。半導體晶片之凸塊電極連接於撓性基板之佈線。而且，通過密封樹脂將半導體晶片進行密封。如前前述，前述半導體裝置SD也可為所謂TCP(Tape Carrier Package：帶載封裝)。此外，PDP之玻璃基板上所設之佈線與印刷基板之佈線也可經由異嚮導電薄膜而連接。
下面通過圖28至圖42說明第3實施方式中半導體裝置SD之製造方法。圖28至圖42係第3實施方式中半導體裝置SD製造方法之剖面圖。第3實施方式中半導體裝置SD之製造方法除了以下方面外，與第1實施方式相同。
首先，在圖28中，與第1實施方式同樣地，對半導體基板SUB選擇性地導入N型雜質，以形成N型填埋區域BR。此時，在元件隔離區域等不需要填埋區域BR之區域內，也可不形成填埋區域BR。
其次，如圖28所示，使半導體層SL在半導體基板SUB上外延成長。接著，向半導體層SL中第1電晶體之區域內注入P型雜質，以形成源極偏移區域SOS及汲極偏移區域DOS。接著，向半導體層SL中包圍第1電晶體之區域內注入N型雜質，以形成深阱區域DWL。然後，如圖28所示，在半導體基板上形成場絕緣膜FIF。
接著，如圖29所示，在半導體層SL上以及場絕緣膜FIF上形成具有開口之掩膜層ML1及掩膜層ML2。然後，例如通過RIE法，將前述掩膜層ML1及掩膜層ML2作為掩膜而形成槽部GT。
在前述槽部形成步驟中，在第1電晶體與第2電晶體之間，形成具有與槽部GT相同深度之元件隔離用槽部DIT。
隨後，與第1實施方式同樣地，使槽部GT中場絕緣膜FIF之開口寬度比槽部GT中半導體層SL之上端寬度大。接著，在槽部GT之側面及底面形成閘極絕緣膜GI。
此時，在元件隔離用槽部DIT之側面及底面，由與閘極絕緣膜GI相同之材料形成溝槽絕緣膜(符號未示出)。
接著，除去掩膜層ML2及掩膜層ML1。
接著，如圖30所示，以與半導體層SL上及槽部GT中之閘極絕緣膜GI接觸之方式形成導電性材料(CM)。其次，例如通過乾式蝕刻法，除去導電性材料(CM)之表層。由此，便可僅在槽部GT內形成閘極電極GE。
此時，俯視時，在元件隔離用槽部DIT內，也以與溝槽絕緣膜接觸之方式，由與閘極電極GE相同之導電性材料(CM)形成溝槽填埋膜。
接著，如圖31所示，向半導體層SL中成為背閘極區域BG之區域及第2電晶體中P溝道型FET之區域內，分別注入N型雜質以形成N型阱區域WL2。另外，N型阱區域WL2之深度比深阱區域DWL淺。而 且，N型阱區域WL2之N型雜質濃度比深阱區域DWL高。
接著，如圖32所示，向半導體層SL中成為源極偏移區域SOS及汲極偏移區域DOS之區域及第2電晶體中N溝道型FET之區域，分別注入P型雜質以形成P型阱區域WL1。另外，P型阱區域WL1之深度比源極偏移區域SOS及汲極偏移區域DOS淺。而且，P型阱區域WL1之P型雜質濃度比源極偏移區域SOS及汲極偏移區域DOS高。而且，通過與P型阱區域WL1同樣之方法形成N型阱區域WL2。
接下來，如圖33所示，在閘極電極形成步驟之後，在半導體層SL上俯視時與槽部GT不同之區域，形成第2電晶體之第2閘極絕緣膜(符號未示出)。接著，在第2閘極絕緣膜上形成第2閘極電極(GE1及GE2)。
此時，在上述元件隔離用槽部DIT上，也由與第2閘極絕緣膜及第2閘極電極相同之材料形成掩膜層MPS。
其次，如圖34所示，在第2閘極絕緣膜及第2閘極電極(GE1及GE2)之側壁上，形成側壁絕緣膜(符號未示出)。此時，在上述掩膜層MPS之側壁上也形成側壁絕緣膜。
此外，如圖34所示，向包圍第1電晶體之N型阱區域WL2內、以及第2電晶體中N溝道型FET之區域內，注入N型雜質，以形成N型背閘極區域BG及第2源極區域SR2與第2汲極區域DR2。另外，前述區域之深度比N型阱區域WL2淺。而且，前述區域之P型雜質濃度比N型阱區域WL2高。
接著，向第1電晶體及第2電晶體中P溝道型FET之區域內，注入P型雜質，以形成P型之第1源極區域SR與第1汲極區域DR、及第2源極區域SR1與第2汲極區域DR1。另外，前述區域之深度比P型阱區域WL1淺。而且，前述區域之P型雜質濃度比P型阱區域WL1高。
如前前述，在形成第1源極區域SR及第1汲極區域DR之同時，將 第2閘極絕緣膜及第2閘極電極GE作為掩膜而導入相同雜質，從而形成第2源極區域SR1及第2汲極區域DR2。
接下來，如圖35所示，在半導體層SL上形成層間絕緣膜IF1。接著，在層間絕緣膜IF1上形成光致抗蝕劑層PR。而後，通過曝光及顯影選擇性地除去光致抗蝕劑層PR。接著，將光致抗蝕劑層PR作為掩膜，在層間絕緣膜IF1上形成通孔VH。隨後，使光致抗蝕劑層PR灰化。
接著，如圖36所示，在層間絕緣膜IF1上及通孔VH內形成金屬膜CM。接著，在金屬膜CM上形成光致抗蝕劑層PR。接著，選擇性地除去光致抗蝕劑層PR。
其次，除去光致抗蝕劑層PR，以形成佈線IC1及通孔VA。
接著，在圖37至圖40中，重複與圖35及圖36同樣之步驟。由此形成多層佈線層。
接著，如圖41所示，在層間絕緣膜IF3及佈線IC3上形成層間絕緣膜IF4及保護層CPL。接著，在保護層CPL上形成光致抗蝕劑層PR。接著，選擇性地除去光致抗蝕劑層PR。
之後，如圖42所示，將光致抗蝕劑層PR作為掩膜而除去層間絕緣膜IF4及保護層CPL，以使一部分佈線IC3露出。由此，即可在一部分佈線IC3上形成電極焊盤EP。
通過以上操作，便可獲得第3實施方式之半導體裝置SD。
此外，例如也可對半導體裝置SD，以如下方式形成TCP。在電極焊盤EP上，形成底層凸塊金屬膜(圖中未示出)。接著，在底層凸塊金屬膜上形成凸塊電極(圖中未示出)。接著，對半導體基板SUB進行切割而分割成半導體晶片。將半導體晶片安裝在如帶狀撓性佈線基板(圖中未示出)上。此時，將半導體晶片之凸塊電極連接於撓性基板之佈線。而且，通過密封樹脂來密封半導體晶片。
根據第3實施方式，能夠獲得與第1實施方式同樣之效果。此外，根據第3實施方式，能夠將具有槽部GT之第1電晶體與通常之第2電晶體並設在同一基板內。由此，能夠使電路面積縮小化。
此外，根據第3實施方式之製造方法，在形成第1源極區域SR及第1汲極區域DR之同時，通過導入相同雜質而形成第2源極區域SR1及第2汲極區域DR2。由此，能夠簡化製造步驟。
(第4實施方式)
圖43及圖44係第4實施方式中接點結構之平面圖。第4實施方式除了接點GC之配置或形狀不同以外，與第1實施方式相同。以下進行詳細說明。
圖43(A)至圖44(B)係將第1實施方式中接點GC之配置或形狀進行了變形之內容。
如圖43(A)所示，接點GC也可在俯視時相對於沿源極汲極方向延伸之槽部GT內之中心線而與垂直於源極汲極方向之第1方向偏離配置。此時，接點GC僅與第1方向偏離配置。例如，在接點GC未對準於第1方向及相反之第2方向上產生概率高之情況等下有效。
如圖43(B)所示，接點GC也可包括與第1方向偏離配置並鄰接之第1接點GC1以及與第2方向偏離配置並鄰接之第2接點GC2。第1接點GC1及第2接點GC2相對於槽部GT內之中心線以相同之距離dGC而偏離配置。複數個第1接點GC1或第2接點GC2也可分別鄰接配置。
如圖44(A)所示，配置第1接點GC1及第2接點GC2之間隔也可非為等間隔。第1接點GC1與跟第1接點GC1相鄰之一個第2接點GC2之距離比與另一個第2接點GC2之距離長。
如圖44(B)所示，接點GC之形狀並不僅限於圓形，也可為橢圓形或線狀。而且，前述接點GC也可與第1方向及第2方向偏離配置。而且，接點GC之形狀在半導體基板SUB內也可為不同形狀。
根據第4實施方式，能夠獲得與第1實施方式同樣之效果。根據第4實施方式，能夠根據接點GC未對準之方向等來變更接點GC之配置。另外，在半導體基板SUB內，也可根據各個閘極電極GE之位置來以不同之配置形成接點GC。
(第5實施方式)
圖45係第5實施方式中接點結構之剖面圖。第5實施方式除了閘極電極GE突出到槽部GT外側之情況之外，與第1實施方式相同。以下進行詳細說明。
如圖45所示，閘極電極GE也可在俯視時突出到槽部GT外側。例如也可呈閘極電極GE中之至少一部分突出到槽部GT外側之結構。此時，至少可獲得降低閘極電極GE與接點GC之接觸電阻之效果。
在上述實施方式中，對「第1導電型」為P型而「第2導電型」為N型之情況進行了說明。但是，各實施方式並不僅限於此，也可為相反之導電型配置。即，也可「第1導電型」為N型而「第2導電型」為P型。
在上述實施方式中，對閘極電極GE為多晶矽之情況進行了說明。但是，閘極電極GE也可為金屬或金屬矽化物。而且，對閘極絕緣膜GI為熱氧化矽之情況進行了說明，但也可為其他絕緣膜。而且，在上述實施方式中，也可無填埋區域BR。
以上基於實施方式對由本案發明人完成之發明進行了具體說明，但本發明並不限定於此，在不脫離其主旨之範圍內可進行各種變更。
另外，前述實施方式中還公開了下面所示之發明。(附記1)一種半導體裝置，包括：半導體層；第1導電型之源極區域及汲極區域，在前述半導體層上相互隔開設置；第1導電型之源極偏移區域，與前述半導體層中之前述源極區域接觸，且由比前述源極區域及前述汲極區域低之濃度形成；第1導電型之汲極偏移區域，與前述半導體層中 之前述汲極區域接觸，與前述源極偏移區域隔開而配置，且由比前述源極區域及前述汲極區域低之濃度形成；槽部，設在前述半導體層中俯視時至少位於前述源極偏移區域及前述汲極偏移區域之間，且沿俯視時從前述源極偏移區域朝向前述汲極偏移區域之源極汲極方向設置；閘極絕緣膜，覆蓋前述槽部之側面及底面；以及閘極電極，至少設在前述槽部內，與前述閘極絕緣膜接觸，另外，前述半導體裝置包括接點，前述接點與前述閘極電極接觸，在俯視時相對於沿前述源極汲極方向延伸之前述槽部內之中心線而與垂直於前述源極汲極方向之第1方向偏離配置，並且在俯視時設在前述槽部內。(附記2)根據附記1前述之半導體裝置，其中，從剖面上看，在前述閘極電極中之前述槽部之上端側形成有凹部，前述接點之中心從前述閘極電極之前述凹部偏離地形成。(附記3)根據附記1前述之半導體裝置，其中包括：第1電晶體，具有第1前述源極區域、第1前述汲極區域、前述源極偏移區域、前述汲極偏移區域及設在前述槽部中之第1前述閘極絕緣膜與第1前述閘極電極；以及第2電晶體，具有在前述半導體層上相互隔開設置之第1導電型或第2導電型之第2源極區域及第2汲極區域、在由前述第2源極區域及前述第2汲極區域所夾著之位置上設置之第2閘極絕緣膜、及設在前述第2閘極絕緣膜上之第2閘極電極，另外，前述第2電晶體設在與前述第1電晶體相同之前述半導體層上，且設在俯視時與前述第1電晶體不同之位置上。(附記4)根據附記3前述之半導體裝置，其中還包括：元件隔離用槽部，設在前述第1電晶體與前述第2電晶體之間，以與前述槽部相同之深度形成；溝槽絕緣膜，覆蓋前述元件隔離用槽部之側面及底面，由與前述閘極絕緣膜相同之材料形成；以及溝槽填埋膜，在俯視時僅設在前述元件隔離用槽部內，與前述溝槽絕緣膜接觸，且由與前述閘極電極相同之前述導電性材料形成。(附記5)一種半導體裝置之製造方法，包括：偏移區域形成步驟，向 半導體層中相互隔開之位置導入第1導電型雜質以形成源極偏移區域及汲極偏移區域；槽部形成步驟，在前述半導體層中俯視時至少位於前述源極偏移區域及前述汲極偏移區域之間之位置，沿俯視時從前述源極偏移區域朝向前述汲極偏移區域之方向形成槽部；閘極絕緣膜形成步驟，在前述槽部之側面及底面形成閘極絕緣膜；閘極電極形成步驟，以與前述半導體層上及前述槽部中之前述閘極絕緣膜接觸之方式形成導電性材料，並除去前述導電性材料之表層，從而至少在前述槽部內形成閘極電極；源極汲極區域形成步驟，向前述半導體層中與前述源極偏移區域接觸之位置、及與前述汲極偏移區域接觸並與前述源極偏移區域隔開之位置，導入濃度比前述源極偏移區域及前述汲極偏移區域高之第1導電型雜質，分別形成源極區域及汲極區域；在前述半導體層及前述閘極電極上形成層間絕緣膜之步驟；以及接點形成步驟，在前述層間絕緣膜中俯視時相對於沿前述源極汲極方向延伸之前述槽部內之中心線而與垂直於前述源極汲極方向之第1方向偏離之位置，且以俯視時配置在前述槽部內之方式，形成與前述閘極電極接觸之接點。(附記6)根據附記5前述之半導體裝置之製造方法，其中在前述接點形成步驟中，相對於同一個前述閘極電極而形成複數個前述接點，形成與前述第1方向偏離配置之第1前述接點以及與與前述第1方向相反之第2方向偏離配置之第2前述接點。(附記7)根據附記5前述之半導體裝置之製造方法，其中，在前述接點形成步驟中，從前述閘極電極之前述凹部偏離地形成前述接點之中心。(附記8)根據附記5前述之半導體裝置之製造方法，其中，在前述槽部形成步驟之前還包括在前述半導體層中俯視時之前述源極區域及前述汲極區域之間之位置形成場絕緣膜之場絕緣膜形成步驟，在前述場絕緣膜形成步驟中，在前述場絕緣膜中形成前述源極區域及前述汲極區域之區域形成開口部，在前述源極汲極區域形成步驟中，將前述閘極絕緣膜、前述閘極電極 及前述場絕緣膜作為掩膜而在前述開口部形成前述源極區域及前述汲極區域。(附記9)根據附記5前述之半導體裝置之製造方法，其中，在前述閘極絕緣膜形成步驟中，通過使前述槽部之側面及底面熱氧化而形成前述閘極絕緣膜。(附記10)根據附記5前述之半導體裝置之製造方法，其中，在前述閘極電極形成步驟中，僅使前述導電性材料之表層熱氧化，並除去受到氧化之前述表層，由此形成前述閘極電極。(附記11)根據附記5前述之半導體裝置之製造方法，其中，在前述閘極電極形成步驟之後還包括在前述半導體層上俯視時與前述槽部不同之區域形成第2閘極絕緣膜之步驟、以及在前述第2閘極絕緣膜上形成第2閘極電極之步驟，在前述源極汲極區域形成步驟中，在形成與前述源極偏移區域及前述汲極偏移區域接觸之第1前述源極區域及第1前述汲極區域之同時，將前述第2閘極絕緣膜及前述第2閘極電極作為掩膜而導入相同之前述雜質，從而形成第2源極區域及第2汲極區域。(附記12)根據附記11前述之半導體裝置之製造方法，其中，在前述槽部形成步驟中，在前述第1閘極電極與前述第2第1閘極電極之間，形成具有與前述槽部相同深度之元件隔離用槽部，在前述閘極絕緣膜形成步驟中，在前述元件隔離用槽部之側面及底面，由與前述閘極絕緣膜相同之材料形成溝槽絕緣膜，在前述閘極電極形成步驟中，在俯視時之前述元件隔離用槽部內，也以與前述溝槽絕緣膜接觸之方式，由與前述閘極電極相同之前述導電性材料形成溝槽填埋膜。
BR‧‧‧填埋區域
dGC‧‧‧接點-槽部中心間之距離
FIF‧‧‧場絕緣膜
GC‧‧‧接點
GE‧‧‧閘極電極(第1閘極電極)
GI‧‧‧閘極絕緣膜
GT‧‧‧槽部
IF1‧‧‧元件隔離膜
SL‧‧‧半導體層
WEU‧‧‧上端寬度
WED‧‧‧下端寬度
WGT‧‧‧槽部GT之寬度
Yc‧‧‧槽部GT之Y方向之中心線

Claims (19)

  1. 一種半導體裝置，其特徵在於，包括：半導體層；第1導電型之源極區域及汲極區域，其等設置在前述半導體層且相互隔開；第1導電型之源極偏移區域，其與前述半導體層中之前述源極區域接觸，且由比前述源極區域及前述汲極區域低之濃度形成；第1導電型之汲極偏移區域，其由比前述源極區域及前述汲極區域低之濃度形成，且與前述半導體層中之前述汲極區域接觸並與前述源極偏移區域隔開配置；槽部，其設在前述半導體層中俯視下至少位於前述源極偏移區域及前述汲極偏移區域之間，且設置在俯視下從前述源極偏移區域朝向前述汲極偏移區域之源極汲極方向上；閘極絕緣膜，其覆蓋前述槽部之側面及底面；及閘極電極，其至少設在前述槽部內，且與前述閘極絕緣膜接觸；且包括接點，其與前述閘極電極接觸，在俯視下相對於沿前述源極汲極方向延伸之前述槽部內之中心線而在垂直於前述源極汲極方向之第1方向偏離配置，並且在俯視下設於前述槽部內；且包括：第2導電型之背閘極區域，其與第1導電型相反，且以在俯視下包圍前述槽部、前述源極偏移區域、前述汲極偏移區域、前 述源極區域及前述汲極區域之方式而設置；及背閘極接點，其與前述背閘極區域接觸；當將前述第1方向設為正方向，將配置有前述槽部之區域之中心線在俯視下從前述背閘極區域所包圍之區域之中心線向前述第1方向偏離之偏離量設為槽部偏離量△dT，將前述背閘極接點之中心在俯視下從沿著前述源極汲極方向延伸之前述背閘極區域內之中心線向前述第1方向偏離之偏離量設為背閘極偏離量△dVA，將前述接點之中心在俯視下從前述槽部內之前述中心線向前述第1方向偏離之偏離量設為第1偏移量DOF1時，前述第1偏移量DOF1滿足公式(1)之條件：公式(1)：DOF1>△dVA-△dT。
  2. 如請求項1所記載之半導體裝置，其中前述閘極電極僅設在前述槽部內。
  3. 如請求項1所記載之半導體裝置，其中前述閘極電極中前述第1方向之上端寬度比下端寬度大。
  4. 如請求項3所記載之半導體裝置，其中前述閘極電極之前述上端寬度係比前述下端寬度寬，而為1.3倍以上、2.5倍以下。
  5. 如請求項1所記載之半導體裝置，其中前述閘極電極在前述半導體層上表面之上方，朝前述第1方向及與前述第1方向相反之第2方向擴展。
  6. 如請求項1所記載之半導體裝置，其中對於同一個前述閘極電極設置有複數個前述接點；且還具有：第1前述接點，其於前述第1方向偏離配置；及第2前述接點，其於第2方向偏離配置，該第2方向與前述第1 方向為相反方向。
  7. 如請求項6所記載之半導體裝置，其中前述第1接點及前述第2接點配置為鋸齒狀。
  8. 如請求項1所記載之半導體裝置，其中還包括：場絕緣膜，其在俯視下設在前述半導體層中之前述源極區域及前述汲極區域之間，前述槽部在俯視下設於前述場絕緣膜之內部。
  9. 如請求項8所記載之半導體裝置，其中前述場絕緣膜通過LOCOS(Local Oxidation Of Silicon，矽之局部氧化)法形成。
  10. 如請求項1所記載之半導體裝置，其中從剖面上看，在前述閘極電極中之前述槽部之上端側形成有凹部。
  11. 如請求項1所記載之半導體裝置，其中前述閘極電極中之前述第1方向及第2方向之端部與前述半導體層上表面隔開前述閘極絕緣膜之膜厚以上之距離，該第2方向與該第1方向為相反方向。
  12. 如請求項1所記載之半導體裝置，其中包括：第1電晶體，其具有第1前述源極區域、第1前述汲極區域、前述源極偏移區域、前述汲極偏移區域及設在前述槽部之第1前述閘極絕緣膜與第1前述閘極電極；及第2電晶體，其具有在前述半導體層相互隔開設置之第1導電型或第2導電型之第2源極區域及第2汲極區域、設在由前述第2源極區域及前述第2汲極區域所包夾之位置上之第2閘極絕緣膜、及設在前述第2閘極絕緣膜上之第2閘極電極；前述第2電晶體設在與前述第1電晶體相同之前述半導體層， 且在俯視下與前述第1電晶體位於不同位置。
  13. 如請求項12所記載之半導體裝置，其中前述第2電晶體之前述第2源極區域及前述第2汲極區域被導入與前述第1電晶體之前述第1源極區域及前述第2汲極區域相同之雜質。
  14. 一種半導體裝置，其特徵在於，包括：半導體層；第1導電型之源極區域及汲極區域，其等設置在前述半導體層且相互隔開；第1導電型之源極偏移區域，其與前述半導體層中之前述源極區域接觸，且由比前述源極區域及前述汲極區域低之濃度形成；第1導電型之汲極偏移區域，其由比前述源極區域及前述汲極區域低之濃度形成，且與前述半導體層中之前述汲極區域接觸並與前述源極偏移區域隔開配置；槽部，其設在前述半導體層中俯視下至少位於前述源極偏移區域及前述汲極偏移區域之間，且設置在俯視下從前述源極偏移區域朝向前述汲極偏移區域之源極汲極方向上；閘極絕緣膜，其覆蓋前述槽部之側面及底面；及閘極電極，其至少設在前述槽部內，且與前述閘極絕緣膜接觸；且包括接點，其與前述閘極電極接觸，在俯視下相對於沿前述源極汲極方向延伸之前述槽部內之中心線而在垂直於前述源極汲極方向之第1方向偏離配置，並且在俯視下設於前述槽部內；且包括： 第2導電型之背閘極區域，其與第1導電型相反，且以在俯視下包圍前述槽部、前述源極偏移區域、前述汲極偏移區域、前述源極區域及前述汲極區域之方式而設置；及背閘極接點，其與前述背閘極區域接觸；當將前述第1方向設為正方向，將配置有前述槽部之區域之中心線在俯視下從前述背閘極區域所包圍之區域之中心線向前述第1方向偏離之偏離量設為槽部偏離量△dT，將前述背閘極接點之中心在俯視下從沿著前述源極汲極方向延伸之前述背閘極區域內之中心線向前述第1方向偏離之偏離量設為背閘極偏離量△dVA，將前述接點之中心在俯視下從前述槽部內之前述中心線向前述第1方向偏離之偏離量設為第1偏移量DOF1時，前述第1偏移量DOF1滿足公式(1)之條件：公式(1)：DOF1>△dVA-△dT；且還包括：場絕緣膜，其設在前述半導體層且具有開口部；前述背閘極區域設在前述場絕緣膜之前述開口部內，前述背閘極區域內之前述中心線係前述場絕緣膜之前述開口部之中心線，並可根據該場絕緣膜之前述開口部之前述中心線求出前述背閘極偏離量。
  15. 一種半導體裝置，其特徵在於，包括：半導體層；第1導電型之源極區域及汲極區域，其等設置在前述半導體層且相互隔開；第1導電型之源極偏移區域，其與前述半導體層中之前述源極區域接觸，且由比前述源極區域及前述汲極區域低之濃度形成； 第1導電型之汲極偏移區域，其由比前述源極區域及前述汲極區域低之濃度形成，且與前述半導體層中之前述汲極區域接觸並與前述源極偏移區域隔開配置；槽部，其設在前述半導體層中俯視下至少位於前述源極偏移區域及前述汲極偏移區域之間，且設置在俯視下從前述源極偏移區域朝向前述汲極偏移區域之源極汲極方向上；閘極絕緣膜，其覆蓋前述槽部之側面及底面；及閘極電極，其至少設在前述槽部內，且與前述閘極絕緣膜接觸；且包括接點，其與前述閘極電極接觸，在俯視下相對於沿前述源極汲極方向延伸之前述槽部內之中心線而在垂直於前述源極汲極方向之第1方向偏離配置，並且在俯視下設於前述槽部內；且對於同一個前述閘極電極設置有複數個前述接點；且還具有：第1前述接點，其在前述第1方向偏離配置；及第2前述接點，其在第2方向偏離配置，該第2方向與前述第1方向為相反方向；且包括：第2導電型之背閘極區域，其與第1導電型相反，且以在俯視下包圍前述槽部、前述源極偏移區域、前述汲極偏移區域、前述源極區域及前述汲極區域之方式而設；及背閘極接點，其與前述背閘極區域接觸；當將前述第1方向設為正方向，將配置有前述槽部之區域之中心線在俯視下從前述背閘極區域所包圍之區域之中心線向前述第1方向偏離之偏離量設為槽部偏離量△dT，將前述背閘極接點 之中心在俯視下從沿前述源極汲極方向延伸之前述背閘極區域內之中心線向前述第1方向偏離之偏離量設為背閘極偏離量△dVA，將前述接點之中心在俯視下從前述槽部內之前述中心線向前述第1方向偏離之偏離量設為第1偏移量DOF1，將前述第1接點之中心與前述第2接點之中心之間隔設為lCS時，前述第1接點之前述第1偏移量DOF1滿足公式(2)之條件：公式(2)：DOF1=lCS/2+△dVA-△dT。
  16. 一種半導體裝置之製造方法，其特徵在於，包括如下步驟：偏移區域形成步驟，其向半導體層中相互隔開之位置導入第1導電型雜質以形成源極偏移區域及汲極偏移區域；槽部形成步驟，其在前述半導體層中俯視下至少位於前述源極偏移區域及前述汲極偏移區域之間之位置，沿著在俯視下從前述源極偏移區域朝向前述汲極偏移區域之方向形成槽部；閘極絕緣膜形成步驟，其在前述槽部之側面及底面形成閘極絕緣膜；閘極電極形成步驟，其以與前述半導體層上及前述槽部內之中的前述閘極絕緣膜接觸之方式形成導電性材料，並藉由除去前述導電性材料之表層，從而至少在前述槽部內形成閘極電極；源極汲極區域形成步驟，其向前述半導體層中與前述源極偏移區域接觸之位置、及與前述汲極偏移區域接觸並與前述源極偏移區域隔開之位置，導入濃度比前述源極偏移區域及前述汲極偏移區域高之第1導電型雜質，以分別形成源極區域及汲極區域；層間絕緣膜形成步驟，其在前述半導體層及前述閘極電極上形成層間絕緣膜；及 接點形成步驟，其在前述層間絕緣膜中俯視下相對於沿前述源極汲極方向延伸之前述槽部內之中心線而在垂直於前述源極汲極方向之第1方向偏離之位置，且以俯視下配置在前述槽部內之方式，形成與前述閘極電極接觸之接點；且在前述槽部形成步驟之前還包括場絕緣膜形成步驟，其在前述半導體層中俯視下於前述源極區域及前述汲極區域之間之位置形成場絕緣膜；在前述槽部形成步驟中，俯視下前述槽部形成在前述場絕緣膜之內部；在前述槽部形成步驟之後且在前述閘極絕緣膜形成步驟之前，除去前述場絕緣膜之一部分，以使前述槽部中前述場絕緣膜之開口寬度比前述槽部中之前述半導體層之上端寬度大。
  17. 如請求項16所記載之半導體裝置之製造方法，其中在前述閘極電極形成步驟中，僅在前述槽部內形成前述閘極電極。
  18. 如請求項16所記載之半導體裝置之製造方法，其中在前述閘極電極形成步驟中，藉由乾式蝕刻除去前述導電性材料之表層。
  19. 如請求項16所記載之半導體裝置之製造方法，其中在前述閘極電極形成步驟之後還包括以下步驟：俯視下在前述半導體層上與前述槽部不同之區域形成第2閘極絕緣膜之步驟、及在前述第2閘極絕緣膜上形成第2閘極電極之步驟；在前述源極汲極區域形成步驟中，在形成與前述源極偏移區域及前述汲極偏移區域接觸之第1前述源極區域及第1前述汲極區域之同時，將前述第2閘極絕緣膜及前述第2閘極電極作為掩膜，藉由導入相同之前述雜質，從而形成第2源極區域及第2汲極區域。
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