JP5071652B2

JP5071652B2 - 半導体装置

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Publication number: JP5071652B2
Application number: JP2007285965A
Authority: JP
Inventors: 陽子佐藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2007-11-02
Filing date: 2007-11-02
Publication date: 2012-11-14
Anticipated expiration: 2023-07-15
Also published as: JP2008113013A

Description

本発明は、ドレイン耐圧の異なるＭＯＳトランジスタ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）を、同一のＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板上に備える半導体装置およびその製造方法に関する。

近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるＩＣの縮小化は必須である。特に、液晶表示装置を搭載した電子機器では、その駆動用ＩＣに対し、低電圧動作用の低耐圧トランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、ＩＣのチップ面積を縮小化する技術が強く望まれている。また、コストを抑えるために、低耐圧トランジスタと高耐圧トランジスタを形成する工程を、出来るだけ共有化することも望まれている。

しかしながら、素子分離工程を低耐圧トランジスタと共有化した高耐圧トランジスタは、十分な耐圧を確保するために、広い素子分離領域を必要とし、さらに、高濃度拡散層によるガードリングを設けるなどする必要があり、トランジスタ形成領域の面積を縮小することが困難である。従って、低耐圧トランジスタの微細化が図られても、高耐圧トランジスタ形成領域の面積を縮小できず、駆動用ＩＣのチップ面積を大幅に縮小することはできなかった。

また、高耐圧トランジスタと低耐圧トランジスタと、を同一のＳＯＩ基板上に形成する場合、ＳＯＩ基板に特有の基板浮遊効果などを回避するために、ＳＯＩ基板に適したトランジスタとなるようにその構造を変更する必要があり、バルクのシリコン基板上にトランジスタを形成する際に得られた設計資産を活用できなかった。
特開２００１−２５０９２１号公報特開２００１−７２１９号公報

本発明の目的は、高耐圧トランジスタと、低耐圧トランジスタとを同一基板に備える半導体装置であって、特に耐圧に遜色なく高耐圧トランジスタ領域の面積の削減を図り、半導体装置の全体の小型化を実現し、かつ、低耐圧トランジスタ領域においては基板浮遊効果などのＳＯＩ基板特有の効果を排除し、従来の設計資産を活用できる半導体装置およびその製造方法を提供することにある。

（１）本発明における半導体装置は、支持基板と、
前記支持基板上に形成された絶縁層と、
前記絶縁層上に形成された第１半導体層と、
前記第１半導体層内に形成された第１高耐圧トランジスタと、
前記絶縁層上に形成された第２半導体層と、
前記第２半導体層内に形成された第２高耐圧トランジスタと、
前記第１半導体層と前記第２半導体層との間に設けられた第１素子分離領域であって、前記絶縁層に到達する深さを有する第１素子分離領域と、
前記絶縁層上に形成された第３半導体層と、
前記第３半導体層内に形成された第１低耐圧トランジスタと、
前記第３半導体層内に形成された第２低耐圧トランジスタと、
前記第３半導体層内に形成され、かつ、前記第１低耐圧トランジスタと前記第２低耐圧トランジスタとの間に設けられた第２素子分離領域であって、前記絶縁層に到達しない深さを有する第２素子分離領域と、を含み、
前記第１素子分離領域は、デュアルトレンチ構造を有するトレンチ絶縁層からなる。

本発明の半導体装置によれば、高耐圧トランジスタは、絶縁層に到達する深さを有する第１素子分離領域に囲まれた領域に形成されている。そのため、耐圧を確保するために必要としていた広い素子分離領域が不必要となり、高耐圧トランジスタ領域の面積を削減できる。また、素子分離領域が絶縁層に到達するために、素子分離領域の下部に形成されることがあった寄生トランジスタの発生を抑制することができる。さらに、高濃度拡散層によるガードリングを設ける必要がなくなるため、高耐圧トランジスタ領域の面積を削減できる。また、低耐圧トランジスタは、絶縁層に到達しない深さを有する第２の素子分離領域に囲まれた領域に形成されており、ＳＯＩ基板を使用することによる基板浮遊などの問題を排除することができる。その結果、高耐圧トランジスタと、低耐圧トランジスタとを同一基板に形成する場合においても、半導体装置の小型化を図ることができる。さらには、低耐圧トランジスタでは、従来の設計資産の活用を図ることができる。

本発明は、たとえば、下記の態様をとることができる。

（Ａ）本発明の半導体装置において、前記第２半導体層と、前記第３半導体層との間に設けられた第３素子分離領域であって、前記絶縁層に到達する深さを有する第３素子分離領域と、をさらに含み、
前記第３素子分離領域は、デュアルトレンチ構造を有するトレンチ絶縁層からなることができる。

（Ｂ）本発明の半導体装置において、前記第１半導体層と前記第２半導体層と前記第３半導体層とは、各半導体層の厚さを等しくすることができる。

（Ｃ）本発明の半導体装置において、前記第１半導体層と前記第２半導体層と前記第３半導体層との厚さは、５００〜２０００ｎｍであることができる。

（Ｄ）本発明の半導体装置において、前記第１半導体層と前記第２半導体層と前記第３半導体層とは、各半導体層の表面が同一レベルであることができる。

（Ｅ）本発明の半導体装置において、前記第１および第２高耐圧トランジスタは、
チャネル領域の上方に形成された第１ゲート絶縁層と、
オフセット領域の上方に形成された第２ゲート絶縁層と、をさらに含み、
前記第２ゲート絶縁層は、前記第１ゲート絶縁層の膜厚に比べ大きい膜厚を有することができる。

（２）本発明の半導体装置の製造方法は、
支持基板と絶縁層と半導体層とが順に形成された基板を準備する工程と、
第１開口部を有するマスク層を用いて、前記半導体層に溝部を形成する工程と、
前記第１開口部と比して大きい第２開口部を有するマスク層を用いて、前記溝部を含む領域の前記半導体層をエッチングすることにより、前記絶縁層に到達する深さを有する第１トレンチと、前記絶縁層に到達しない深さを有する第２トレンチとからなるデュアルトレンチを形成する工程と、
前記デュアルトレンチに絶縁層を埋め込み第１素子分離領域および第３素子分離領域を形成することにより、第１半導体層、第２半導体層および第３半導体層を形成する工程と、
前記第３半導体層に前記絶縁層に到達しない深さを有する第２素子分離領域を形成する工程と、
前記第１半導体層内に第１高耐圧トランジスタを形成する工程と、
前記第２半導体層内に第２高耐圧トランジスタを形成する工程と、
前記第３半導体層内に第１低耐圧トランジスタを形成する工程と、
前記第３半導体層内において、前記第１低耐圧トランジスタと前記第２素子分離領域を介して隣り合う第２低耐圧トランジスタを形成する工程と、を含む。

本発明の半導体装置の製造方法によれば、高耐圧トランジスタと、低耐圧トランジスタとは、膜厚の等しい半導体層に形成される。低耐圧トランジスタは、前記絶縁層に到達しない深さを有する第２素子分離領域に囲まれた領域に形成されるため、低耐圧トランジスタは基板浮遊効果などのＳＯＩ基板特有の効果を排除し、従来の設計資産を活用することができる。また、高耐圧トランジスタを第１の素子分離領域により分離された半導体層に形成することができるため、広い素子分離が必要なく、素子分離領域の下部に形成されることがあった寄生トランジスタの発生を抑制した半導体装置を製造することができる。

本発明は、たとえば、下記の態様をとることができる。

（Ａ）本発明の半導体装置の製造方法において、前記第２素子分離領域は、トレンチ素子分離法により形成されることができる。

（Ｂ）本発明の半導体装置の製造方法において、前記デュアルトレンチを形成する工程と、前記第２素子分離領域のためのトレンチを形成する工程とは、同一の工程で行なわれることができる。

（Ｃ）本発明の半導体装置の製造方法において、前記第２素子分離領域は、ＬＯＣＯＳ法により形成されることができる。

（Ｄ）本発明の半導体装置の製造方法において、前記第２素子分離領域は、セミリセスＬＯＣＯＳ法により形成されることができる。

（Ｅ）本発明の半導体装置の製造方法において、前記第１および第２高耐圧トランジスタを形成する工程は、
オフセット領域の上方にオフセット絶縁層を形成する工程と、
少なくともチャネル領域および前記オフセット領域の上方に第１ゲート絶縁層を形成する工程と、を含み、
前記オフセット領域の上方には、前記オフセット絶縁層と前記第１ゲート絶縁層とが積層された第２ゲート絶縁層を形成することができる。

（Ｆ）本発明の半導体装置の製造方法において、前記オフセット絶縁層の形成は、前記第２素子分離領域の形成と同一の工程で行なわれることができる。

次に、本発明の実施の形態の一例について説明する。

１．半導体装置
図１は、本実施の形態の半導体装置を模式的に示す断面図である。本実施の形態の半導体装置は、支持基板１０ａの上に、絶縁層１０ｂ、半導体層１０ｃが順に積層されたＳＯＩ基板１０を有する。半導体層１０ｃは、たとえば、単結晶シリコン層である。ＳＯＩ基板１０内には、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとが設けられている。高耐圧トランジスタ領域１０ＨＶは、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとを有する。低耐圧トランジスタ領域１０ＬＶは、Ｐチャネル低耐圧トランジスタ領域１０ＬＶｐと、Ｎチャネル低耐圧トランジスタ領域１０ＬＶｎとを有する。Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐには、Ｐチャネル高耐圧トランジスタ１００Ｐが形成され、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎには、Ｎチャネル高耐圧トランジスタ１００Ｎが形成されている。同様に、Ｐチャネル低耐圧トランジスタ領域１０ＬＶｐには、Ｐチャネル低耐圧トランジスタ２００Ｐが形成され、Ｎチャネル低耐圧トランジスタ領域１０ＬＶｎには、Ｎチャネル低耐圧トランジスタ２００Ｎが形成されている。

すなわち、同一基板（同一チップ）上に、Ｐチャネル高耐圧トランジスタ１００ＰとＮチャネル高耐圧トランジスタ１００ＮとＰチャネル低耐圧トランジスタ２００ＰとＮチャネル低耐圧トランジスタ２００Ｎとが混載されている。尚、図１には４つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各種類のトランジスタが複数形成されていることはいうまでもない。

また、各トランジスタが形成される領域において、半導体層１０ｃの厚みは等しい。従って、半導体層１０ｃは、厚みが一様な支持基板１０ａと厚みが一様な絶縁層１０ｂとの上方に形成されているため、各トランジスタ形成領域の半導体層１０ｃの表面は同一レベルとなる。

１．１高耐圧トランジスタ領域
まず、高耐圧トランジスタ領域１０ＨＶについて説明する。高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとの境界には、絶縁層１０ｂに到達する深さの第１および第３の素子分離領域１１０ａ，ｂが形成される。第３の素子分離領域１１０ｂは、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとを分離する。すなわち、高耐圧トランジスタ領域１０ＨＶは、絶縁層１０ｂに到達する深さの第３の素子分離領域１１０ｂに囲まれる。

高耐圧トランジスタ領域１０ＨＶには、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとが設けられる。隣り合う高耐圧トランジスタ領域の間には、絶縁層１０ｂに到達する深さの第１の素子分離領域１１０ａが設けられている。すなわち、隣り合うＰチャネル高耐圧トランジスタ１００Ｐと、Ｎチャネル高耐圧トランジスタ１００Ｎとの間には、絶縁層１０ｂに到達する深さの第１の素子分離領域１１０ａが設けられている。

第１および第３の素子分離領域は、第１トレンチ１５ｂと、第２トレンチ１６ａとを有するデュアルトレンチに埋め込まれたトレンチ絶縁層２０ａからなる。第１トレンチ１５ｂは、その底面が絶縁層１０ｂに到達するように形成されている。第２トレンチ１６ａは、第１トレンチ１５ｂと比して大きい幅を有しており、その深さは後述する第２の素子分離領域２１０を構成するトレンチ１６ｂと同じ深さを有している。

次に、Ｐチャネル高耐圧トランジスタ１００ＰおよびＮチャネル高耐圧トランジスタ１００Ｎの構成について説明する。

Ｐチャネル高耐圧トランジスタ１００Ｐは、第１ゲート絶縁層６０と、第２ゲート絶縁層１１２と、ゲート電極７０と、Ｐ型の低濃度不純物層５０と、サイドウォール絶縁層７２と、Ｐ型の高濃度不純物層５２とを有する。

第１ゲート絶縁層６０は、チャネル領域となるＮ型ウェル３２上に設けられている。第２ゲート絶縁層１１２は、第１ゲート絶縁層６０の両端で、オフセット領域の上方に設けられている。尚、第２ゲート絶縁層１１２は、オフセット絶縁層であるトレンチ絶縁層２０ｂと第１ゲート絶縁層６０との積層膜のことである。ゲート電極７０は、少なくとも第１ゲート絶縁層６０上に形成されている。Ｐ型の低濃度不純物層５０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の高濃度不純物層５２は、サイドウォール絶縁層７２の外側に設けられている。Ｐ型の高濃度不純物層５２は、ソース領域またはドレイン領域（以下「ソース／ドレイン領域」という）となる。

Ｎチャネル高耐圧トランジスタ１００Ｎは、第１ゲート絶縁層６０と、第２ゲート絶縁層１１２と、ゲート電極７０と、Ｎ型の低濃度不純物層４０と、サイドウォール絶縁層７２と、Ｎ型の高濃度不純物層４２とを有する。

第１ゲート絶縁層６０は、チャネル領域となるＰ型ウェル３０上に設けられている。第２ゲート絶縁層１１２は、第１ゲート絶縁層６０の両端で、オフセット領域の上方に設けられている。尚、第２ゲート絶縁層１１２は、トレンチ絶縁層２０ｂと第１ゲート絶縁層６０との積層膜のことである。ゲート電極７０は、少なくとも第１ゲート絶縁層６０上に形成されている。Ｎ型の低濃度不純物層４０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の高濃度不純物層４２は、サイドウォール絶縁層７２の外側に設けられている。Ｎ型の高濃度不純物層４２は、ソース／ドレイン領域となる。

１．２低耐圧トランジスタ領域
まず、低耐圧トランジスタ領域１０ＬＶについて説明する。低耐圧トランジスタ領域１０ＬＶには、Ｐチャネル低耐圧トランジスタ領域１０ＬＶｐと、Ｎチャネル低耐圧トランジスタ領域１０ＬＶｎとが設けられる。隣り合う低耐圧トランジスタ領域の間には、絶縁層１０ｂに到達しない深さの第２の素子分離領域２１０が設けられている。すなわち、隣り合うＰチャネル低耐圧トランジスタ２００Ｐと、Ｎチャネル低耐圧トランジスタ２００Ｎとの間には、絶縁層１０ｂに到達しない深さの第２の素子分離領域２１０が設けられている。

次に、各トランジスタの構成について説明する。

Ｎチャネル低耐圧トランジスタ２００Ｎは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、Ｎ型の低濃度不純物層４１と、Ｎ型の高濃度不純物層４２とを有する。

ゲート絶縁層６２は、チャネル領域となるＰ型のウェル３６上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の低濃度不純物層４１は、オフセット領域となる。Ｎ型の高濃度不純物層４２は、サイドウォール絶縁層７２の外側に設けられている。Ｎ型の高濃度不純物層４２は、ソース／ドレイン領域となる。

Ｐチャネル低耐圧トランジスタ２００Ｐは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とを有する。

ゲート絶縁層６２は、チャネル領域となるＮ型のウェル３４上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の低濃度不純物層５１は、オフセット領域となる。Ｐ型の高濃度不純物層５２は、サイドウォール絶縁層７２の外側に設けられている。Ｐ型の高濃度不純物層５２は、ソース／ドレイン領域となる。

本実施の形態の半導体装置の利点は以下の通りである。

（Ａ）本実施の形態の半導体装置において、高耐圧トランジスタ領域１０ＨＶは、絶縁層１０ｂに到達する深さの第３の素子分離領域１１０ｂに囲まれる。また、隣り合う高耐圧トランジスタ領域の間には、絶縁層１０ｂに到達する深さの第１の素子分離領域１１０ａが設けられている。すなわち、高耐圧トランジスタ１００Ｐと１００Ｎとは、完全に分離された半導体層１０ｃに形成することができる。そのため、素子分離領域下部に形成されることがあった寄生ＭＯＳトランジスタの形成を抑制することができる。また、広い素子分離領域や高濃度拡散層からなるガードリングを設ける必要がなくなり、高耐圧トランジスタ形成領域１０ＨＶの面積の削減を図ることができる。

（Ｂ）また、本実施の形態の半導体装置において、隣り合う低耐圧トランジスタ領域の間には、絶縁層１０ｂに到達しない深さの第２の素子分離領域２１０が設けられている。従って、低耐圧トランジスタは、バルク型のＭＯＳトランジスタと略同等の動作となり、基板浮遊効果などのＳＯＩ基板特有の効果を排除し、従来の設計資産を活用できる。

（Ｃ）本実施の形態の半導体装置によれば、第１および第３の素子分離領域１１０ａ，ｂでは、上方に大きい開口を有する第２トレンチ１６ａと、第２トレンチ１６ａと比して小さい開口を有する第１トレンチ１５ｂとを組み合わせたデュアルトレンチ構造を有する。デュアルトレンチ構造を取る場合は、一定の幅の開口で絶縁層１０ｂに到達する深さのトレンチを形成する場合と比して、半導体層１０ｃのエッチング量を減らすことができ、トレンチ周辺の半導体層１０ｃへのストレスを軽減することができる。

この利点について、図２（Ａ）、（Ｂ）および図２３を参照しながらさらに説明する。図２（Ａ）は、本実施の形態にかかる半導体装置のＮチャネル高耐圧トランジスタ１００Ｎのソース領域またはドレイン領域４２，チャネル領域および第１および３の素子分離領域１１０ａ，ｂの位置関係を簡略的に示す平面図である。図２（Ｂ）は、図２（Ａ）の断面図である。図２３は、従来の例のかかる半導体装置のついて図２（Ｂ）に対応した箇所を示す図である。

図２（Ａ）、（Ｂ）からわかるように、ソース領域４２とドレイン領域４２は、第２トレンチ１６ａに囲まれている。すなわち、ソース領域４２及びドレイン領域４２は、絶縁層１０ｂに到達しない深さを有する第２トレンチ１６ａと隣接している。絶縁層１０ｂに到達しない深さを有する第２トレンチ１６ａの形成はエッチング量が小さいため、ソース領域４２及びドレイン領域４２における第２トレンチ１６ａとの隣接部に生じるエッチングダメージを小さくすることができ、よって、リーク電流の発生を抑制できる。

仮に、図２３に示すようにソース領域１４２及びドレイン領域１４２が、絶縁層１０ｂまで到達するような深いトレンチ１１６と隣接している場合、深いトレンチ１１６を形成する際のエッチングダメージが大きく、すなわち、隣接部に生じるエッチングダメージが大きく、リーク電流が発生する要因の一つになる。

以上のことより、本実施の形態の半導体装置によれば、前記接合部周辺のストレスが軽減されているため、リーク電流の発生が抑制され、信頼性の向上した半導体装置を提供することができる。

２．半導体装置の製造方法
次に、本実施の形態の半導体装置の製造方法について、図３〜２２を参照しながら説明する。図３〜２２は、本実施の形態の半導体装置の製造方法の工程を模式的に示す断面図である。

（１）本実施の形態の半導体装置は、図３に示すように、支持基板１０ａの上に、絶縁層１０ｂと、半導体層１０ｃとが積層されたＳＯＩ基板１０に形成される。半導体層１０ｃとしては、単結晶シリコン層を用いることができる。単結晶シリコン層１０ｃの膜厚は、５００〜２０００ｎｍであることが好ましい。図３に示すように、半導体層１０ｃの上に、第１絶縁層１２ａを形成する。第１絶縁層１２ａとしては、酸化シリコン膜、窒化酸化シリコン膜などを用いる。第１絶縁層１２ａは、たとえば、ＣＶＤ法などにより形成することができる。

ついで、第１絶縁層１２ａの上に、ストッパ絶縁層１４ａを形成する。ストッパ絶縁層１４ａとしては、窒化シリコン膜を形成することができる。ストッパ絶縁層１４ａは、ＣＶＤ法などにより形成することができる。ついで、ストッパ絶縁層１４ａの上に、所定のパターンのレジスト層Ｒ１を形成する。レジスト層Ｒ１は、第１〜第３の素子分離領域１１０ａ，２１０，１１０ｂが形成される領域および高耐圧トランジスタのオフセット領域の上方に開口を有する。すなわち、各種のトレンチが形成される全ての領域に開口を有することになる。

（２）次に、図４に示すように、レジスト層Ｒ１（図３参照）をマスクとして、ストッパ絶縁層１４ａをエッチングする。これにより、ストッパ層１４が形成される。このストッパ絶縁層１４ａのエッチングは、公知のエッチング技術により行うことができる。

（３）次に、図５に示すように、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２は、第１および第３の素子分離領域１１０ａ，ｂのために最終的に形成されることになるトレンチの幅と比して小さい開口部を含むパターンを有する。このとき、工程（２）において、第１絶縁層１２ａをエッチングすることなく残存させておくことにより、半導体層１０ｃとレジスト層Ｒ２とが直接接することを防ぐことができる。

（４）次に、図６に示すように、レジスト層Ｒ２をマスクとして、第１絶縁層１２ａおよび半導体基板１０を公知の技術によりエッチングする。これにより、溝部１５ａが形成される。溝部１５ａの深さは、半導体層１０ｃの厚さから後述する工程で形成される第２の素子分離領域２１０のためのトレンチの深さを差し引いた深さになるようにする。溝部１５ａの形成が終った後にレジスト層Ｒ２を、たとえばアッシングにより除去する。

（５）次に、図７に示すように、露出している第１絶縁層１２ａを公知のエッチング技術により除去することにより、パッド層１２が形成される。

（６）次に、図８に示すように、ストッパ層１４およびパッド層１２をマスクとして、半導体層１０を一般的なエッチング技術によりエッチングする。これにより、工程（４）で形成された溝部１５ａはさらにエッチングされ絶縁層１０ｂに到達する深さを有する第１トレンチ１５ｂとなる。また、第１トレンチ１５ｂの上方には、第１トレンチ１５ｂより大きい開口を有する第２トレンチ１６ａが形成される。すなわち、第１および第３の素子分離領域１１０ａ，ｂでは、上方に大きい開口を有する第２トレンチ１６ａと絶縁層１０ｂまで到達する深さを有する第１トレンチ１５ｂとからなるデュアルトレンチが形成される。

同時に、第２の素子分離領域２１０および高耐圧トランジスタのオフセット領域では、トレンチ１６ｂが形成される。

（７）次に、図９に示すように、第１トレンチ１５ｂ、第２トレンチ１６ａおよびトレンチ１６ｂの表面にトレンチ酸化膜１８を形成する。トレンチ酸化膜１８の形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化膜１８の膜厚は、たとえば、５０〜５００ｎｍである。

また、トレンチ酸化膜１８を形成する前に、必要に応じて、パッド絶縁層１２の端部をエッチングすることができる。このような態様をとることにより、トレンチ酸化膜１８の形成において、第２トレンチ１６ａ，トレンチ１６ｂの上端部にトレンチ酸化膜１８が丸みを帯びるように形成することができる。そして、第２トレンチ１６ａ，トレンチ１６ｂの上端部にトレンチ酸化膜１８が丸みを帯びて形成されることにより、段差がなくなるため、後の工程でトレンチ絶縁層を良好に埋め込むことができる。

ついで、第１トレンチ１５ｂ、第２トレンチ１６ａおよびトレンチ１６ｂを埋め込むように、絶縁層２２を形成する。絶縁層２２は、第１トレンチ１５ｂ、第２トレンチ１６ａおよびトレンチ１６ｂを埋めこみ、さらに、ストッパ層１４を覆う膜厚であればよい。ついで、必要に応じて図９に示すように、絶縁層２２の上に、ＳＯＧ膜２４を塗布し平坦な面を形成する。

（８）次に、図１０に示すように、ストッパ層１４の上面が露出するまでＳＯＧ膜２４および絶縁層２２を除去する。ＳＯＧ膜２４および絶縁層２２の除去は、たとえばＣＭＰ法などにより行なわれる。これにより、第１トレンチ１５ｂと第２トレンチ１６ａからなるデュアルトレンチにはトレンチ絶縁層２０ａが形成され、トレンチ１６ｂには、トレンチ絶縁層２０ｂが形成される。その結果、第１および第３の素子分離領域１１０ａ，ｂと、第２の素子分離領域２１０とが形成される。また、この工程において、高耐圧トランジスタ領域１０ＨＶでは、オフセット領域に第２ゲート絶縁層１１２の一部となるオフセット絶縁層が形成される。なお、本実施の形態では、オフセット絶縁層と第２の素子分離領域２１０をトレンチ素子分離法により形成しているため、トレンチ絶縁層２０ｂということとする。

（９）次に、図１１に示すように、ストッパ層１４を除去する。ストッパ層１４の除去は、たとえば、熱リン酸によるウェットエッチングにより行なわれる。ついで、半導体層１０の上面に、犠牲酸化膜（図示せず）を形成する。犠牲酸化膜としては、たとえば、酸化シリコン膜を形成することができる。この場合、熱酸化法により形成されることができる。

（１０）次に、図１２に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｐ型ウェル３０の形成を行なう。具体的には、所定のパターンを有するレジスト層Ｒ３を形成し、レジスト層Ｒ３をマスクとして、Ｐ型の不純物イオンを半導体層１０ｃに導入することによりＰ型ウェル３０が形成される。その後、レジスト層Ｒ３をアッシングにより除去する。

（１１）次に、図１３に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｎ型ウェル３２の形成を行なう。まず、所定のパターンを有するレジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって半導体層１０ｃに注入することにより、半導体基板１０内にＮ型ウェル３２を形成する。その後、レジスト層Ｒ４をアッシングにより除去する。なお、工程（１０）および（１１）の順序は、本実施の形態と逆の順序で行なってもよい。

（１２）次に、図１４に示すように、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶの全面に、窒化シリコン膜２６を形成する。

（１３）次に、図１４に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｎ型のソース／ドレイン領域のオフセット領域のための不純物層を形成する。まず、所定の領域を覆うレジスト層Ｒ５を形成する。レジスト層Ｒ５をマスクとして、半導体層１０ｃにＮ型不純物を導入することにより、不純物層４０ａを形成する。これにより、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎにソース／ドレイン領域のオフセット領域のための不純物層４０ａが形成される。その後、レジスト層Ｒ５をアッシングにより除去する。

（１４）次に、図１５に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｐ型のソース／ドレイン領域のオフセット領域のための不純物層を形成する。まず、所定の領域を覆うレジスト層Ｒ６を形成する。レジスト層Ｒ６をマスクとして、Ｐ型の不純物を半導体層１０ｃに導入する。これにより、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐにソース／ドレイン領域のオフセット領域のための不純物層５０ａが形成される。その後、レジスト層Ｒ６をアッシングにより除去する。

（１５）次に、図１６に示すように、熱処理を施すことにより不純物層４０ａ，５０ａが拡散され、高耐圧トランジスタ１００Ｐ，Ｎのオフセット領域となる低濃度不純物層４０，５０が形成される。なお、工程（１５）は、工程（１３）、工程（１４）の不純物導入後毎に実施してもよい。さらに、工程（１３）、工程（１４）の順序は、本実施の形態と逆の順序で行っても良い。

（１６）次に、図１７に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、各高耐圧トランジスタのゲート絶縁層を形成する領域以外を覆うように、レジスト層Ｒ７を形成する。レジスト層Ｒ７をマスクとして、露出している窒化シリコン膜２６を除去する。ついで、高耐圧トランジスタ領域１０ＨＶにおいて、必要に応じてＮ型チャネルドープおよびＰ型チャネルドープを行なう。Ｎ型チャネルドープおよびＰ型チャネルドープの形成は、一般的なリソグラフィ技術を用いて所定のパターンを有するレジスト層（図示せず）を形成し、所定の導電型の不純物を導入することにより行われる。

（１７）次に、図１８に示すように、露出しているバッド層１２を除去後、高耐圧トランジスタ領域１０ＨＶに第１ゲート絶縁層６０を形成する。パッド層１２のエッチングは、たとえば、フッ酸によるウェットエッチングにより行なうことができる。第１ゲート絶縁層６０は、選択熱酸化法により形成することができる。第１ゲート絶縁層６０の膜厚は、約１６００Åである。ついで、残存している窒化シリコン膜２６を除去する。

（１８）次に、図１９に示すように、低耐圧トランジスタ領域１０ＬＶにおいて、Ｎ型ウェル３４と、Ｐ型ウェル３６を形成する。Ｎ型ウェル３４およびＰ型ウェルの形成は、一般的なリソグラフィ技術を用いて所定のパターンを有するマスク層を形成し、所定の導電型の不純物を導入することにより行なわれる。ついで、必要に応じて、チャネルドープを行なってもよい。

（１９）次に、図２０に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、第１ゲート絶縁層６０が形成された領域を覆うように、レジスト層Ｒ８を形成し、露出しているパッド層１２を除去する。

（２０）次に、図２１に示すように、低耐圧トランジスタのためのゲート絶縁層６２を形成する。ゲート絶縁層６２は、たとえば、熱酸化法により形成される。ゲート絶縁層６２の膜厚は、たとえば、４５Åである。ゲート絶縁層６２は、高耐圧トランジスタ領域１０ＨＶにおいても形成される。

ついで、図２１に示すように、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとの全面に、導電層７０ａを形成する。導電層７０ａとしては、たとえば、ポリシリコン層を形成する。導電層７０ａの材質として、ポリシリコン層を形成する場合は、導電層７０ａにおいてＮチャネル高耐圧トランジスタ１００Ｎと、Ｎチャネル低耐圧トランジスタ２００Ｎのゲート電極となる領域にｎ型の不純物を注入し、ゲート電極の低抵抗化を図ることができる。

（２１）次に、所定のパターンを有するレジスト層（図示せず）を形成する。レジスト層をマスクとして、ポリシリコン層をパターニングすることにより、図２２に示すように、ゲート電極７０が形成される。

ついで、低耐圧トランジスタ領域１０ＬＶにおいて、各トランジスタ２００Ｐ，Ｎのための低濃度不純物層４１，５１を形成する。低濃度不純物層４１，５１は、一般的なリソグラフィ技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。

ついで、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極７０の側面にサイドウォール絶縁層７２（図１参照）が形成される。ついで、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐおよびＰチャネル低耐圧トランジスタ領域１０ＬＶｐの所定の領域に、Ｐ型の不純物を導入することにより、図１に示すように、サイドウォール絶縁層７２の外側にソース／ドレイン領域５２を形成する。ソース／ドレイン領域となるＰ型の高濃度不純物層５２の形成は、公知の方法により行なうことができる。

ついで、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎおよびＮチャネル低耐圧トランジスタ領域１０ＬＶｎの所定の領域に、Ｎ型の不純物を導入することにより、ソース／ドレイン領域４２を形成する。ソース／ドレイン領域となるＮ型の高濃度不純物層４２の形成は、公知の方法により行なうことができる。

上述のようにして、図１に示す半導体装置が形成される。

（Ａ）本実施の形態の製造方法によれば、高耐圧トランジスタ１００Ｐ，Ｎは、絶縁層１０ｂに到達する第１および第３の素子分離領域１１０ａ，ｂにより分離された領域に形成されることができる。そのため、耐圧を確保するために必要としていた広い素子分離領域が不要となる。また、素子分離領域の下部に形成されることがある寄生ＭＯＳトランジスタの発生を抑制することができる。さらに、高濃度拡散層によるガードリングを設ける必要もなくなるため、高耐圧トランジスタ領域１０ＨＶの面積の削減を図ることができる。

（Ｂ）本実施の形態の半導体装置の製造方法によれば、第１および第３の素子分離領域１１０ａ，ｂのためのデュアルトレンチを形成する工程の一部と、第２の素子分離領域２１０のためのトレンチ１６ｂを形成する工程を同一の工程で行なうことができるため、工程数の削減を図ることができる。

（Ｃ）本実施の形態の半導体装置の製造方法によれば、第１および第３の素子分離領域１１０ａ，ｂでは、デュアルトレンチ構造を有するトレンチを用いている。すなわち、上方に大きい開口を有する第２トレンチ１６ａを有するため、絶縁層２０ａを埋めこむ際に、第１トレンチ１５ｂへの埋め込み性を向上させることができる。その結果、良好な素子分離を形成することができ、信頼性の高い半導体装置を製造することができる。

（Ｄ）また、デュアルトレンチ構造をとる他の利点として、次のことを挙げることができる。一般的に半導体装置では、種々の面積の素子分離が形成されている。素子分離領域の疎密やトレンチのアスペクト比にもよるが、素子分離面積の異なるトレンチを形成する場合には、素子分離の面積が大きい方がエッチングガスが多く供給されるため、エッチングレートが大きくなる。そのため、素子分離面積が異なり同一深さのトレンチを形成することは困難である。しかし、本実施の形態の半導体装置の製造方法に示したようなデュアルトレンチの形成を行なうことにより、素子分離の面積は異なる場合でも絶縁層に到達する深さのトレンチ幅を一定にすることができる。このため、素子分離の面積が異なるが同一の深さが確保されたトレンチの形成を容易に行なうことができる。

（Ｅ）また、低耐圧トランジスタ２００Ｐ，Ｎは、絶縁層１０ｂに到達しない深さの第２の素子分離領域２１０により分離された領域に形成されることができる。そのため、基板浮遊効果などのＳＯＩ基板特有の効果を排除することができる。さらに、低耐圧トランジスタ領域１０ＬＶにおいては、従来の設計資産を活用することができる。

なお、本発明は上述の実施の形態に限定されず、本発明の要旨の範囲内で変形することが可能である。たとえば、第２素子分離領域２１０やオフセット絶縁層（上述の実施の形態でのトレンチ絶縁層２０ｂに該当する）の形成をＬＯＣＯＳ法、セミリセスＬＯＣＯＳ法により行なうことができる。

本実施の形態の半導体装置を模式的に示す断面図。（Ａ）は、本実施の形態の半導体装置の一部を簡略的に示す平面図であり、（Ｂ）は、図（Ａ）に対応する断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。図１に示す半導体装置の製造方法の一工程を示す断面図。従来の例にかかる半導体装置について図２（Ｂ）に対応する箇所を示す断面図。

符号の説明

１０ＳＯＩ基板、１０ａ支持基板、１０ｂ絶縁層、１０ｃ半導体層、１０ＨＶ高耐圧トランジスタ領域、１０ＬＶ低耐圧トランジスタ領域、１０ＨＶｐＰチャネル高耐圧トランジスタ領域、１０ＨＶｎＮチャネル高耐圧トランジスタ領域、１０ＬＶｐＰチャネル低耐圧トランジスタ領域、１０ＬＶｎＮチャネル低耐圧トランジスタ領域、１２パッド層、１４ストッパ層、１５ａ溝部、１５ｂ第１トレンチ、１６ａ第２トレンチ、１６ｂトレンチ、１８トレンチ酸化膜、２２絶縁層、２８窒化シリコン膜、３０，３６Ｐ型ウェル、３２，３４Ｎ型ウェル、４２Ｎ型の高濃度不純物層、５２Ｐ型の高濃度不純物層、６０ゲート絶縁層、６２ゲート絶縁層、７０ゲート電極、７２サイドウォール絶縁層、１１０ａ，ｂ第１および第３の素子分離領域、１１２第２ゲート絶縁層、２１０第２の素子分離領域、１００ＰＰチャネル高耐圧トランジスタ、１００ＮＮチャネル高耐圧トランジスタ、２００ＰＰチャネル低耐圧トランジスタ、２００ＮＮチャネル低耐圧トランジスタ

Claims

支持基板と、
前記支持基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層内に形成された第１高耐圧トランジスタと、
前記半導体層内に形成された第１低耐圧トランジスタと、
前記半導体層に形成され、前記第１高耐圧トランジスタと前記第１低耐圧トランジスタとの間に設けられた第１素子分離領域及び第２素子分離領域と、を含み、
前記第１高耐圧トランジスタのゲート絶縁層は、前記第１低耐圧トランジスタのゲート絶縁層よりも厚く、
前記第１素子分離領域は、前記絶縁層に到達する深さを備え、
前記第２素子分離領域は、前記絶縁層に到達しない深さであり、
前記第１素子分離領域および前記第２素子分離領域は、絶縁分離構造であり、
前記第１素子分離領域は、前記第１高耐圧トランジスタ側に位置し、
前記第２素子分離領域は、前記第１低耐圧トランジスタ側に位置し、
前記第１素子分離領域と前記第２素子分離領域とは、離間していることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記第１素子分離領域は、デュアルトレンチ構造であることを特徴とする半導体装置。
請求項１または２記載の半導体装置において、
前記第１高耐圧トランジスタの備えるウェルは、前記半導体層に形成され、かつ前記絶縁層に到達する深さを有し、
前記第１低耐圧トランジスタの備えるウェルは、前記半導体層に形成され、かつ前記絶縁層に到達しない深さであることを特徴とする半導体装置。
請求項１ないし３いずれかに記載の半導体装置において、
前記半導体層内に形成された第２高耐圧トランジスタと、
前記半導体層に形成され、前記第１高耐圧トランジスタと前記第２高耐圧トランジスタとの間に設けられた第３素子分離領域と、をさらに含み、
前記第３素子分離領域は前記絶縁層に到達する深さを備え、
前記第３素子分離領域は、絶縁分離構造であることを特徴とする半導体装置。
請求項４記載の半導体装置において、
前記半導体層内に形成された第２低耐圧トランジスタと、
前記半導体層に形成され、前記第１低耐圧トランジスタと前記第２低耐圧トランジスタとの間に設けられた第４素子分離領域と、をさらに含み、
前記第４素子分離領域は、前記絶縁層に到達しない深さを備え、
前記第４素子分離領域は、絶縁分離構造であることを特徴とする半導体装置。
請求項５記載の半導体装置において、
前記第１高耐圧トランジスタ及び前記第１低耐圧トランジスタは、Ｎチャネルトランジスタであり、
前記第２高耐圧トランジスタ及び前記第２低耐圧トランジスタは、Ｐチャネルトランジスタであることを特徴とする半導体装置。
請求項１ないし６いずれかに記載の半導体装置において、
前記第１高耐圧トランジスタに形成された前記ゲート絶縁層は、第１絶縁層及び前記第１絶縁層上に形成された第２絶縁層の積層膜であることを特徴とする半導体装置。
請求項１ないし７いずれかに記載の半導体装置において、
前記第１素子分離領域及び前記第２素子分離領域との間に設けられた前記半導体層は、露出していることを特徴とする半導体装置。