[go: up one dir, main page]

JP5662865B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5662865B2
JP5662865B2 JP2011079784A JP2011079784A JP5662865B2 JP 5662865 B2 JP5662865 B2 JP 5662865B2 JP 2011079784 A JP2011079784 A JP 2011079784A JP 2011079784 A JP2011079784 A JP 2011079784A JP 5662865 B2 JP5662865 B2 JP 5662865B2
Authority
JP
Japan
Prior art keywords
insulating film
gate
trench
gate electrode
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011079784A
Other languages
English (en)
Other versions
JP2012004541A (ja
Inventor
岳洋 上田
岳洋 上田
宏 川口
宏 川口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2011079784A priority Critical patent/JP5662865B2/ja
Priority to US13/067,243 priority patent/US8476701B2/en
Publication of JP2012004541A publication Critical patent/JP2012004541A/ja
Priority to US13/926,109 priority patent/US8871592B2/en
Application granted granted Critical
Publication of JP5662865B2 publication Critical patent/JP5662865B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/292—Non-planar channels of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置およびその製造方法に関する。
寸法を大きくすることなく、トランジスタの実質的なチャネル幅を広くするために、チャネル領域において基板にトレンチ等の凹凸を形成する技術が知られている。
たとえば、特許文献１（特開平１１−１０３０５８号公報）や特許文献２（特開昭５１−１４７２６９号公報）には、基板表面にトレンチを形成したトレンチゲート構造のトランジスタを含む半導体装置が記載されている。
特許文献３（特開２００６−２９４６４５号公報）には、ウェル領域と、前記ウェル領域の表面から途中の深さまで達する複数本のトレンチと、前記トレンチが形成する凹凸部の表面に設けられたゲート絶縁膜と、前記トレンチ内部に埋め込まれたゲート電極と、前記トレンチ両端付近を除く前記凹凸部領域において前記トレンチ内部に埋め込まれたゲート電極と接触して基板表面に設けられたゲート電極膜と、前記ゲート電極膜の下部を除く前記ウェル領域において前記ウェル領域の深さより浅く設けられた２つの低抵抗第二導電型半導体層であるソース領域とドレイン領域を有する半導体装置が記載されている。これにより、トレンチ両端付近がソース及びドレイン領域となるため、ソース及びドレイン領域とチャネル領域の接触面積を大きくすることができ、オン抵抗の低減が可能となるとされている。
また、特許文献４（特開昭６２−１２６６７５号公報）にも、特許文献３と同様の構成が記載されている。
一方、特許文献１から特許文献４に記載された横型のトランジスタとは異なるが、電流経路が縦方向の縦型のＭＯＳトランジスタも知られている。特許文献５（特開平６−３５００９０号公報）には、トレンチ内にのみゲート導電材料が形成された絶縁ゲート電界効果装置が記載されている。
特許文献６（特開平１０−３２３３１号公報）にも、縦型のＭＯＳトランジスタの構成が記載されている。ここで、縦型のＭＯＳトランジスタにおいては、ゲート酸化膜を介してｎ電界緩和領域とゲート電極とが形成する寄生容量が横型ＭＯＳトランジスタと比べてチップ面積比で大きくなり、帰還容量が大きくなり、スイッチング損失が大きくなるという問題があった。そのため、当該文献には、トレンチの底部のゲート絶縁膜の膜厚のみを厚く形成した構成が記載されている。これにより、縦型のＭＯＳトランジスタのしきい値を低く保ちつつ、ｎ電界緩和領域とゲート電極とが形成する寄生容量を低減して、スイッチング損失を低減できる、とされている。
特許文献７（特開２００９−８８１８８号公報）にも、縦型のＭＯＳトランジスタの構成が記載されている。当該文献には、Ｎ−型半導体層に形成されたトレンチにおいて、底部及びその近傍には、角部で丸みを帯びて均一に厚いシリコン酸化膜が形成された構成が記載されている。一方、トレンチの側壁の上方では、底部及びその近傍のシリコン酸化膜よりも薄く、角部で丸みを帯びたシリコン酸化膜が形成されている。厚いシリコン酸化膜によりゲート容量が低減され、その上方の薄いシリコン酸化膜により優れたトランジスタ特性が確保され、また、角部の丸みにより、結晶欠陥が発生しにくくなると共に、ゲート電界が分散されてゲート耐圧が向上するとされている。
特許文献８（特開２００７−８１３９６号公報）には、（１００）面の主表面を有する半導体基板を具備するＭＯＳトランジスタが記載されている。また、ソース領域及びドレイン領域は＜１００＞方向に平行な一直線上に配置されている。
特開平１１−１０３０５８号公報 特開昭５１−１４７２６９号公報 特開２００６−２９４６４５号公報 特開昭６２−１２６６７５号公報 特開平６−３５００９０号公報 特開平１０−３２３３１号公報 特開２００９−８８１８８号公報 特開２００７−８１３９６号公報
野村滋、福田永、極薄シリコン酸化膜の形成と界面評価技術、 リアライズ理工センター 、２８〜２９ページ、平成９年１月３１日発行
しかし、特許文献１や特許文献２に示したような構成において、以下のような問題があった。
トレンチ上端部、とくにトレンチ近傍の湾曲部のチャネル領域では、電界集中により、ゲート電極から均質に与えられるべき電界が高まり、他の部分より低い閾値電圧でのトランジスタ動作が起こりやすい（寄生トランジスタ動作しやすい）という問題がある。そのため、トランジスタが設計より低い閾値電圧で動作し始めるという欠点があった。
また、チャネル領域には、閾値制御のための不純物が注入されるが、不純物が製造途中に熱処理工程でゲート絶縁膜内部へ再分布しやすい。とくにトレンチ上端部では、トレンチの側壁の横方向と基板表面の上方向にゲート絶縁膜が存在するので、不純物濃度が低下しやすいという問題もある。そのため、この理由からも、トランジスタが設計より低い閾値電圧で動作し始めるという欠点があった。
そのため、従来、図１７に示すように、部分的に閾値電圧が低い領域が形成され、通常の設計値通りの閾値電圧の通常トランジスタ（通常Ｖｔトランジスタ）と、閾値電圧が設計値よりも低いトランジスタ（低Ｖｔトランジスタ）とが並列接続されたような構成となり、ハンプが発生するという問題があった。
本発明の一実施形態によれば、
素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に覆われない領域が形成されるように設けられた半導体装置が提供される。
本発明の一実施形態によれば、
トランジスタを含む半導体装置の製造方法であって、
基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第２導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、
前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、
前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記ゲート電極を所定形状にパターニングする工程と、
ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
を含み、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に覆われない領域が形成されるようにパターニングする半導体装置の製造方法が提供される。
本発明の一実施形態によれば、
素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成され,
前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置が提供される。
本発明の一実施形態によれば、
トランジスタを含む半導体装置の製造方法であって、
基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第２導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、
前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、
前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記ゲート電極を所定形状にパターニングする工程と、
ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
を含み、
前記ゲート絶縁膜で覆う工程において、前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上に形成され、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成されるようにパターニングする半導体装置の製造方法が提供される。
この構成によれば、トランジスタのチャネル領域上に、ゲート電極が形成されていない領域が設けられる。これにより、ゲート電極が設けられない箇所で、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を効果的に抑制することができる。そのため、図１３および図１６を参照して後述するように、設計通りの閾値電圧で動作するトランジスタが全体にわたって直列に接続されていることになり、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができ、ハンプの発生を防ぐことができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明の実施形態によれば、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができる。
本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す平面図である。 本発明の実施の形態における半導体装置の構成の一例を示す平面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造途中の構成の一例を示す平面図である。 本発明の実施の形態における半導体装置の製造途中の構成の一例を示す平面図である。 本発明の実施の形態における半導体装置の効果を説明するための図である。 本発明の実施の形態における半導体装置の構成の他の例の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。 本発明の実施の形態における半導体装置の効果を説明するための図である。 従来の問題点を説明するための図である。 本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の効果を説明するための図である。 本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態におけるシリサイドブロック膜１８０の形成領域を示す平面図である。 本発明の実施の形態におけるサイドウォール１２４を形成時の絶縁膜の膜厚Tswと、トレンチ１６２とゲート絶縁膜１２０によって形成される溝のゲート幅方向の溝幅Sおよびトレンチ１６２内のゲート電極１２２の表面から基板１０２の表面までの深さDepthの関係を説明するための図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施の形態）
図１および図２は、本実施の形態における半導体装置の構成の一例を示す断面図である。図３および図４は、本実施の形態における半導体装置の構成の一例を示す平面図である。図１（ａ）は、図４（ａ）のＡ−Ａ'断面図、図１（ｂ）は、図４（ａ）のＣ−Ｃ'断面図である。図２（ａ）は、図４（ａ）のＢ−Ｂ'断面図、図２（ｂ）は、図４（ａ）のＤ−Ｄ'断面図である。構成をわかりやすくするために、図３では、ゲート電極１２２の記載を省略しており、また各領域を線のみで示している。
なお、以下では、第１導電型がｎ型、第２導電型がｐ型である場合を例として示すが、逆の場合も同様とすることができる。また、ゲート電極１２２は図４（ａ）に示すように一端で接続し、製造工程を省くことができるが、図４（ｂ）に示すように端部を切り離した状態で、上部配線により接続しても良い。当該前提は、以下の全ての実施形態において同様である。
半導体装置１００は、基板１０２と、基板１０２の一面側に形成されたトランジスタとを含む。基板１０２は、シリコン基板等の半導体基板とすることができる。半導体装置１００は、基板１０２に形成された素子分離絶縁膜１１０と、素子分離絶縁膜１１０で区分けされた素子形成領域と、当該素子形成領域に形成されたトランジスタとを含む。
基板１０２の一面の素子形成領域には、ｐ型（第２導電型）の不純物拡散領域であるウェル１０４と、ｎ型（第１導電型）の不純物拡散領域であるソース領域１１２およびドレイン領域１１３と、ソース領域１１２およびドレイン領域１１３の外周にそれぞれ設けられ、ｎ型（第１導電型）の不純物拡散領域であるオフセット領域１０５およびオフセット領域１０６とが形成されている。
オフセット領域１０５およびオフセット領域１０６、ソース領域１１２およびドレイン領域１１３は、ウェル１０４内に形成されており、ウェル１０４のうち、ゲート長方向においてソース領域１１２およびドレイン領域１１３の間に設けられ、オフセット領域１０５およびオフセット領域１０６で規定された領域がｐ型（第２導電型）のチャネル領域１０８となる。なお、図１および図２においても、構成をわかりやすくするために、ウェル１０４およびオフセット領域１０５およびオフセット領域１０６の領域を線のみ（破線）で示している。
半導体装置１００は、基板１０２の一面のチャネル領域１０８において、ゲート幅方向に断続的に深さが変化する複数のトレンチ１６２と、各複数のトレンチ１６２の側壁および底面に形成されたゲート絶縁膜１２０と、複数のトレンチ１６２を埋め込むようにゲート絶縁膜１２０上に形成されたゲート電極１２２と、ゲート電極１２２の側壁に形成されたサイドウォール１２４とを含む。
本実施の形態において、少なくとも一部の領域では、ゲート電極１２２およびゲート絶縁膜１２０は、基板１０２表面のトレンチ１６２外部の基板１０２上にも露出して形成されている。ゲート絶縁膜１２０は、トレンチ１６２外部の基板１０２表面の基板１０２とゲート電極１２２との間にも設けられている。
ここで、ゲート電極１２２は、ゲート長方向における、トレンチ１６２の両端部上部が覆われるとともに、中央部に覆われない領域が形成されるように設けられている。すなわち、本実施の形態において、ゲート電極１２２には、凹部１２２ａが設けられている。図１（ａ）に示すように、凹部１２２ａが形成されていない箇所では、ゲート絶縁膜１２０およびゲート電極１２２は、基板１０２表面のトレンチ１６２外部の基板１０２上にも露出して形成されている。一方、図１（ｂ）に示すように、凹部１２２ａが形成された箇所においては、ゲート電極１２２は、トレンチ１６２内にのみ形成されており、基板１０２表面のトレンチ１６２外部の基板１０２上には形成されていない。
本実施の形態において、凹部１２２ａは、ソース領域１１２およびドレイン領域１１３と重ならない領域に設けられた構成とすることができる。また、凹部１２２ａは、チャネル領域１０８上に設けられた構成とすることができる。
また、ここで、凹部１２２ａが形成された箇所においては、ゲート電極１２２の上面は、トレンチ１６２の上面（基板１０２表面）よりも低い位置となっている。このような構成とすることにより、この領域では、トレンチ１６２上端部にゲート電極１２２からの電圧が印加されるのを防ぐことができる。
本実施の形態において、ソース領域１１２およびドレイン領域１１３の表面にはシリサイド層１１４が、ゲート電極１２２の表面にはシリサイド層１２６がそれぞれ形成されている。基板１０２上には、層間絶縁膜１４０が形成されている。層間絶縁膜１４０には、ソース領域１１２およびドレイン領域１１３上のシリサイド層１１４にそれぞれ接続されるコンタクト１５０と、ゲート電極１２２上のシリサイド層１２６に接続されるコンタクト１５４とが形成されている。
素子分離絶縁膜１１０は、ゲート長方向においてソース領域１１２およびドレイン領域１１３の側方に設けられるとともに、ゲート幅方向において複数のトレンチ１６２の両側方に形成され、トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を他の領域から区分けして分離する。
主として、ソース領域１１２、ドレイン領域１１３、オフセット領域１０５、オフセット領域１０６、ゲート絶縁膜１２０、ゲート電極１２２、チャネル領域１０８、および複数のトレンチ１６２によりトランジスタが構成される。
次に、本実施の形態における半導体装置１００の製造手順を説明する。
図５から図９は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。ここでは、図４（ａ）のＡ−Ａ'断面、Ｂ−Ｂ'断面、C−C'断面、およびD−D'断面に対応する図を示す。
なお、以下では、ｎ型トランジスタを形成する領域の処理のみを説明する。
まず、基板１０２の一面に、素子分離絶縁膜１１０を形成する（図５（ａ））。素子分離絶縁膜１１０は、たとえばＳＴＩ（Shallow Trench Isolation）とすることができる。また、ここで、とくに限定されないが、素子分離絶縁膜１１０の膜厚は、たとえば３００ｎｍから１μｍ程度とすることができる。
つづいて、基板１０２の一面上に、オフセット領域１０５およびオフセット領域１０６を形成する領域が開口したレジスト膜１５８を形成する。次いで、レジスト膜１５８をマスクとして、基板１０２上の全面に、たとえばリン等のｎ型（第１導電型）の不純物イオンをイオン注入してオフセット領域１０５およびオフセット領域１０６を形成する（図５（ｂ））。ここで、オフセット領域１０５およびオフセット領域１０６のｎ型の不純物濃度は、たとえば１×１０１６ａｔｏｍｓ／ｃｍ３から１×１０１８ａｔｏｍｓ／ｃｍ３程度とすることができる。この後、レジスト膜１５８を除去する。
つづいて、図示していないが、基板１０２上にウェル１０４を形成する領域が開口したレジスト膜を形成する。次いで、当該レジスト膜をマスクとして基板１０２上の全面に、たとえばボロン（Ｂ）等のｐ型（第２導電型）の不純物イオンをイオン注入してウェル１０４を形成する。ここで、ウェル１０４のｐ型の不純物濃度は、たとえば１×１０１５ａｔｏｍｓ／ｃｍ３から１×１０１７ａｔｏｍｓ／ｃｍ３程度とすることができる。この後、レジスト膜を除去する。
つづいて、基板１０２の一面上に、熱酸化膜１６０を形成し、さらにその上にトレンチ１６２を形成するための開口部１７２が複数形成されたレジスト膜１７０を形成する。ここで、複数の開口部１７２は、いずれも、ゲート長方向の幅が等しく形成されている。また、隣接する開口部１７２間のゲート長方向の間隔もそれぞれ等しくなるように形成することができる。
次いで、レジスト膜１７０をマスクとして熱酸化膜１６０をエッチング除去して開口部１７２内に基板１０２表面を露出させる（図６（ａ））。その後、レジスト膜１７０を除去して、熱酸化膜１６０をマスクとして、開口部内の基板１０２をプラズマエッチングして、複数のトレンチ１６２を形成する（図６（ｂ））。本実施の形態において、トレンチ１６２の深さは、たとえば５００ｎｍから２μｍ程度とすることができる。この後、レジスト膜１７０を除去する。
次いで、熱酸化膜１６０を希釈フッ酸等で除去した後（図７（ａ））、基板１０２表面を熱酸化して、トレンチ１６２内および基板１０２表面にゲート絶縁膜１２０を形成する（図７（ｂ））。
なお、トレンチ１６２を形成する際の他の方法として、レジスト膜１７０を残したままで、レジスト膜１７０および熱酸化膜１６０をマスクとしてトレンチ１６２を形成することもできる。この場合は、トレンチ１６２を形成した後、レジスト膜１７０を除去した後に熱酸化膜１６０を除去する。
この後、基板１０２上の全面にゲート電極１２２となる導電膜を形成する（図８（ａ）、（ｃ））。ここで、ゲート電極１２２となる導電膜は、たとえばポリシリコンにより構成することができる。このときの平面図を図１１に示す。ここでは、説明のためにトレンチ１６２を破線で示している。
つづいて、ゲート電極１２２となる導電膜上に、所定形状のレジスト膜１２３を形成する（図１２（ａ）、（ｂ））。ここで、レジスト膜１２３には、凹部１２３ａが設けられている。凹部１２３ａは、トレンチ１６２が形成されている、後にチャネル領域１０８となる領域を覆うように形成される。また、凹部１２３ａは、ゲート長方向における、トレンチ１６２の両端部上部が覆われるとともに、中央部に覆われない領域が形成されるように形成される。ここでは、ゲート長方向に沿って、２つの凹部１２３ａが設けられている。
図８（ａ）、（ｃ）に戻り、つづいて、レジスト膜１２３をマスクとして、ゲート電極１２２およびゲート絶縁膜１２０をゲート形状にパターニングする（図８（ｂ）、（ｄ））。これにより、ゲート電極１２２には、図４（ａ）及び（ｂ）に示すＡ−Ａ'断面およびＣ−Ｃ'断面において、凹部１２２ａが形成され、D−D'断面において、凹部１２２ｂが形成される。つまり、本実施の形態において、ここで、ゲート電極１２２およびゲート絶縁膜１２０は、ゲート長方向における、トレンチ１６２の両端部上部が覆われるとともに、中央部に覆われない領域が形成されるように凹部１２２ａが形成される。ここでは、ゲート長方向に沿って、２つの凹部１２２ａが設けられている。次に、ゲート幅方向に沿って、３つの凹部１２２ｂが設けられる。なお、本例では、ゲート電極１２２をマスクとしてゲート絶縁膜１２０をパターニングしているが、ゲート絶縁膜１２０のパターニングは省略することもできる。また、この段階でのゲート絶縁膜１２０のパターニングを省略してサイドウォール１２４形成時にゲート絶縁膜１２０をパターニングしてもよい。また、レジスト膜１２３を除去後、必要に応じてさらにレジスト膜（不図示）を形成して、当該レジスト膜を用いてエッチング条件をかえ、拡散層上のゲート絶縁膜１２０をパターニングして除去することもできる。
次いで、ゲート電極１２２の側壁にサイドウォール１２４を形成する（図９）。サイドウォール１２４は、酸化膜または窒化膜等の絶縁膜により構成することができる。ここで、ゲート電極１２２に形成される凹部１２２ａのＡ−Ａ'断面（またはＣ−Ｃ'断面）内における幅を狭くしておくことにより、サイドウォール１２４を形成する際に、凹部１２２ａがサイドウォール１２４を構成するのと同じ絶縁膜１２４ａで埋め込まれるようにすることができる。図９（ａ）は、凹部１２２ａが絶縁膜１２４埋め込まれた例を示す。
同様に、Ｄ−Ｄ'断面内におけるトレンチ１６２とゲート絶縁膜１２０によって形成される溝幅を狭くしておくことにより、サイドウォール１２４を形成する際に、凹部１２２ｂがサイドウォール１２４を構成するのと同じ絶縁膜１２４ｂで埋め込まれるようにすることができる。図９（ｂ）は、凹部１２２ｂが絶縁膜１２４ｂで埋め込まれた例を示す。
図３１（ａ）、（ｂ）及び（ｃ）は、サイドウォール１２４を形成時の絶縁膜の膜厚Tswと、トレンチ１６２とゲート絶縁膜１２０によって形成される溝のゲート幅方向の溝幅Sおよびトレンチ１６２内のゲート電極１２２の表面から基板１０２の表面までの深さDepthの関係を説明するための図である。
サイドウォール１２４形成時に溝幅Sが十分小さい場合は、溝の両側面から成長してきたサイドウォール１２４同士が接触し、トレンチ１６２内のゲート電極１２２表面を完全に覆うことができる。この場合の関係式は、
S/2 < Tsw （１）
で表される。
また、サイドウォール１２４成膜後、少なくとも 膜厚Tsw分のエッチバックが行なわれ、サイドウォール１２４表面は図中破線で示される位置までエッチングされる。その際、ゲート電極１２２の表面から基板１０２の表面までの深さDepthが十分深ければ、ゲート電極１２２表面がサイドウォール１２４で覆われた状態を維持できる。その場合の関係式は、
Depth > Tsw - √(Tsw^2 - (S/2)^2) （２）
で表される。
以上の説明は、一般的にサイドウォール１２４の成膜は CVD系の装置が用いられることが多く、基板に対して水平方向も垂直方向も等しい成膜レート(等方向成長)の場合を想定したものであるが、成膜レートが方向によって異なる場合は、関係式(1),(2)は以下の様に変形できることは言うまでもない。
(S/2) < Tsw*(Grx/Gry) (1)'
Depth > Tsw - √( Tsw^2 - (S/2 * Gry/Grx)^2 ) (2)'
ここで、Gryはゲート電極上面に形成される絶縁膜の成膜レート、Grxは、ゲート電極側面に形成される絶縁膜の成膜レートである。
この後、ゲート電極１２２およびサイドウォール１２４をマスクとして、基板１０２上の全面にリン等のｎ型の不純物イオンをイオン注入してソース領域１１２およびドレイン領域１１３を形成する。ここで、ソース領域１１２およびドレイン領域１１３のｎ型の不純物濃度は、たとえば１×１０２０ａｔｏｍｓ／ｃｍ３から１×１０２２ａｔｏｍｓ／ｃｍ３程度とすることができる。
つづいて、基板１０２表面およびゲート電極１２２の表面にそれぞれシリサイド層１１４およびシリサイド層１２６を形成する。この後、基板１０２上の全面に層間絶縁膜１４０を形成し、層間絶縁膜１４０にコンタクトホールを形成し、当該コンタクトホールを導電材料で埋め込み、コンタクト１５０およびコンタクト１５４を形成する。これにより、図１から図４に示した構成の半導体装置１００が得られる。
一方、図９に示した手順において、ゲート電極１２２に形成される凹部１２２ａのＡ−Ａ'断面（またはＣ−Ｃ'断面）内における幅が広く、凹部１２２ａが絶縁膜１２４ａで埋め込まれない場合、絶縁膜１２４ａを形成した後に、凹部１２２ａを埋め込む絶縁膜を形成することができる。図１０はこの場合の手順を示す工程断面図である。図３０（ａ）及び（ｂ）はシリサイドブロック膜１８０の形成領域を示す平面図である。
図９を参照して説明したのと同様に、サイドウォール１２４を形成した後、基板１０２上の全面にシリサイドブロック膜１８０を形成する。次いで、シリサイドブロック膜１８０をパターニングして、ゲート電極１２２の凹部１２２ａ上を選択的に覆い、ゲート電極１２２のゲート長方向におけるゲート電極１２２の両端部および基板１０２の表面が露出するようにする（図１０（ａ））。シリサイドブロック膜の形成領域１８０ａは、図３０（ａ）及び（ｂ）に示す平面図で、ゲート長方向において、凹部がひとつの場合、凹部一辺から他辺にかけて形成されており、凹部が複数ある場合は、凹部と凹部に挟まれたゲート電極を覆うように形成され、ゲート長方向に垂直な方向において、素子分離絶縁膜と素子形成領域の一方の境界から他方の境界に架けて形成されている。また、露光装置の精度に起因する目ズレを考慮して、シリサイドブロック膜の形成領域１８０ａの外周部に０．０６umから０．３umのシリサイドブロック膜の拡張領域１８０ｂ（ゲート電極又は素子分離絶縁膜と重なる部分）を有するように形成される。目ズレ補正は、高精度の露光装置で０．０６um、一般的な露光装置で ０．３umが必要とされる。（図３０（ａ）及び（ｂ））
この後、基板１０２表面およびゲート電極１２２のシリサイドブロック膜１８０で覆われていない表面にそれぞれシリサイド層１１４およびシリサイド層１２６を形成する（図１０（ｂ））。この後、基板１０２上の全面に層間絶縁膜１４０を形成し、層間絶縁膜１４０にコンタクトホールを形成し、当該コンタクトホールを導電材料で埋め込み、コンタクト１５０およびコンタクト１５４を形成する。これにより、図１から図４に示した構成とほぼ同様の半導体装置１００が得られる。
図１３は、本実施の形態における半導体装置の構成の効果を説明するための図である。本実施の形態においては、チャネル領域１０８上において、基板１０２表面にゲート電極１２２が形成されていない凹部１２２ａが設けられた領域においては、設計通りの閾値電圧で動作するトランジスタのみが設けられたような構成とすることができる。これにより、ゲート長方向における、トレンチ１６２の両端部上部では、設計通りの閾値電圧で動作するトランジスタ（通常Ｖｔ）と設計より低い閾値電圧で動作し始めるトランジスタ（低Ｖｔ）とが並列接続されたような構成となっているが、中央部の凹部１２２ａが設けられ、上部にゲート電極１２２が形成されていない領域では、設計通りの閾値電圧で動作するトランジスタ（通常Ｖｔ）のみが存在することになり、設計通りの閾値電圧で動作するトランジスタが全体にわたって直列に接続されていることになる。これにより、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができ、ハンプの発生を防ぐことができる。
とくに、以上の実施の形態で説明したＮ型トランジスタの場合、チャネル領域１０８の閾値制御のために注入する不純物としてボロンを用いることが多いが、ボロンは、製造途中に熱処理工程でゲート絶縁膜内部へとくに再分布しやすい。とくにトレンチ上端部では、トレンチの側壁の横方向と基板表面の上方向にゲート絶縁膜が存在するので、不純物濃度が低下しやすいという問題が顕著に生じてしまう。しかし、本実施の形態における半導体装置１００によれば、トレンチ上端部における不純物の濃度が低い場合でも、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができ、ハンプの発生を防ぐことができる。
また、たとえば特許文献３や特許文献４に記載された技術のように、ソース領域およびドレイン領域と接する箇所で、トレンチから露出したゲート電極を除去するような構成とすると、たとえばゲート電極１２２に凹部１２２ａを形成するためのパターニングや、図１０に示したようなシリサイドブロック膜１８０を形成した場合のシリサイドブロック膜１８０のパターニングに目ずれが生じた場合に、チャネル領域１０８の幅が変動してしまう。このような変動が生じると、トランジスタの特性が変動してしまい、設計値通りの特性を得ることができなくなる。一方、本実施の形態においては、凹部１２２ａは、ソース領域１１２やドレイン領域１１３に変動を与えない領域に形成されるので、目ずれが生じた場合でも、トランジスタの特性の変動を抑えることができる。
図１４および図１５は、本実施の形態における半導体装置１００の構成の他の例を示す図である。図１５は、本例の半導体装置１００の構成を示す平面図、図１４（ａ）は、図１５のＡ−Ａ'断面図、図１４（ｂ）は、図１５のＣ−Ｃ'断面図である。ここでは、ゲート絶縁膜１２０をゲート電極１２２をマスクとして用いてパターニングするのではない例を示しているが、図８を参照して説明したように、ゲート電極１２２をマスクとして用いてゲート絶縁膜１２０をパターニングしてもよい。なお、図１５のＢ−Ｂ'断面図およびＤ−Ｄ'断面図は、ゲート絶縁膜１２０がゲート電極１２２でパターニングされていない点を除いて、それぞれ図２（ａ）および図２（ｂ）と同様となる。つまり、本例では、図２（ｂ）に示した例において、絶縁膜１２４ａの下の基板１０２表面にゲート絶縁膜１２０が残っている点のみ図２（ｂ）に示した例と異なる。
ここでは、ゲート電極１２２のゲート長方向の中心部に、凹部１２２ａが一つだけ設けられている点で、図１から図１３を参照して説明した例と異なる。この場合も、図１から図１３を参照して説明した例と同様の効果が得られる。
図１６は、本例における半導体装置の構成の効果を説明するための図である。本例でも、チャネル領域１０８上において、基板１０２表面にゲート電極１２２が形成されていない凹部１２２ａが設けられた領域においては、設計通りの閾値電圧で動作するトランジスタのみが設けられたような構成とすることができる。これにより、ゲート長方向における、トレンチ１６２の両端部上部では、設計通りの閾値電圧で動作するトランジスタ（通常Ｖｔ）と設計より低い閾値電圧で動作し始めるトランジスタ（低Ｖｔ）とが並列接続されたような構成となっているが、中央部の凹部１２２ａが設けられ、上部にゲート電極１２２が形成されていない領域では、設計通りの閾値電圧で動作するトランジスタ（通常Ｖｔ）のみが存在することになり、設計通りの閾値電圧で動作するトランジスタが全体にわたって直列に接続されていることになる。これにより、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができ、ハンプの発生を防ぐことができる。
（第２の実施の形態）
本実施の形態の半導体装置は、第１の実施の形態の半導体装置の構成に加えて、さらに、トレンチ１６２の下部付近に発生し得る寄生トランジスタ動作を抑制する構成を有する。以下、詳細に説明する。
本実施の形態において、半導体装置１００の平面構造は、図４に示したものと同様の構成となる。図１８および図１９は、本実施の形態における半導体装置の構成の一例を示す断面図である。図１８は図４（ａ）のＡ−Ａ'断面図、図１９（ａ）は図４（ａ）のＢ−Ｂ'断面図、図１９（ｂ）は図４（ａ）のＤ−Ｄ'断面図である。
ここで、図２０に、図１９（ａ）に示すトレンチ１６２部分の拡大断面図を示す。図示するように、トレンチ１６２の側壁に沿って形成されたゲート絶縁膜は、トレンチ１６２の側壁の所定の高さ（設計的事項）より下部分（以下、「トレンチ側壁の下部分」という）に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ２が、上記所定の高さ（設計的事項）より上部分（以下、「トレンチ側壁の上部分」という）に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ１よりも厚く形成される。また、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ２は、トレンチ１６２の底面に形成されたゲート絶縁膜１２０の膜厚Ｔ３以上とすることができる。また、とくに限定されないが、本実施の形態において、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ２は、基板１０２表面に形成されたゲート絶縁膜１２０の膜厚Ｔ４以上とすることができる。また、トレンチ１６２の底面に形成されたゲート絶縁膜１２０の膜厚Ｔ３は、トランジスタ耐圧などに影響しない、トレンチ側壁の上部分に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ１と同程度まで薄くすることができる。たとえば、トレンチ１６２の底面に形成されたゲート絶縁膜１２０の膜厚Ｔ３は、トレンチ側壁の上部分に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ１と同じ膜厚とすることができる。
図２０に示した例では、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ２は、トレンチ１６２の底面に形成されたゲート絶縁膜１２０の膜厚Ｔ３より厚く形成されている。また、この例では、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜１２０の膜厚Ｔ２は、基板１０２表面に形成されたゲート絶縁膜１２０の膜厚Ｔ４より厚く形成されている。
また、図２０に示した例では、トレンチ１６２の底面と側壁とで形成される角部の角度が９０度よりも大きくなっている。このような構成により、当該角部における電解集中を緩和することができる。
次に、本実施の形態における半導体装置１００の製造手順を説明する。
図２１から図２４は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。ここでは、図４（ａ）のＡ−Ａ'断面、およびＢ−Ｂ'断面に対応する図を示す。なお、以下では、ｎ型トランジスタを形成する領域の処理のみを説明する。
まず、基板１０２の一面に、素子分離絶縁膜１１０を形成する（図２１（ａ））。素子分離絶縁膜１１０は、たとえばＳＴＩとすることができる。また、ここで、とくに限定されないが、素子分離絶縁膜１１０の膜厚は、たとえば３００ｎｍ〜１μｍ程度とすることができる。なお、本実施の形態において、基板１０２の表面および当該表面に垂直な方向の面における面方位が（１００）面となるようにすることができる（特許文献８参考）。
つづいて、基板１０２の一面上に、オフセット領域１０５およびオフセット領域１０６を形成する領域が開口したレジスト膜１５８を形成する。次いで、レジスト膜１５８をマスクとして、基板１０２上の全面に、たとえばリン等のｎ型（第１導電型）の不純物イオンをイオン注入してオフセット領域１０５およびオフセット領域１０６を形成する（図２１（ｂ））。ここで、オフセット領域１０５およびオフセット領域１０６のｎ型の不純物濃度は、たとえば１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０１８ａｔｏｍｓ／ｃｍ３程度とすることができる。この後、レジスト膜１５８を除去する。
つづいて、図示していないが、基板１０２上にウェル１０４を形成する領域が開口したレジスト膜を形成する。次いで、当該レジスト膜をマスクとして基板１０２上の全面に、たとえばボロン（Ｂ）等のｐ型（第２導電型）の不純物イオンをイオン注入してウェル１０４を形成する。ここで、ウェル１０４のｐ型の不純物濃度は、たとえば１Ｅ１５ａｔｏｍｓ／ｃｍ３から１Ｅ１７ａｔｏｍｓ／ｃｍ３程度とすることができる。この後、レジスト膜を除去する。
つづいて、基板１０２の一面上に、熱酸化膜１６０を形成し、さらにその上にトレンチ１６２を形成するための開口部１７２が複数形成されたレジスト膜１７０を形成する。ここで、複数の開口部１７２は、いずれも、ゲート長方向の幅が等しく形成されている。また、隣接する開口部１７２間の間隔もそれぞれ等しくなるように形成することができる。
次いで、レジスト膜１７０をマスクとして熱酸化膜１６０をエッチング除去して開口部１７２内に基板１０２表面を露出させる（図２２（ａ））。その後、レジスト膜１７０を除去して、熱酸化膜１６０をマスクとして、開口部内の基板１０２をプラズマエッチングして、複数のトレンチ１６２を形成する。
本実施の形態においては、トレンチ側壁の上部分は、側壁が基板１０２の面内方向に対して略垂直となるとともに、トレンチ側壁の下部分は、トレンチ１６２の径が徐々に狭くなるようなテーパーを有するように、トレンチ１６２を形成する。
このようなトレンチ１６２を形成する手段は特段制限されないが、以下、一例を説明する。まず、第１のエッチング条件で、トレンチ１６２の設計深さの途中の深さまで基板１０２をエッチングした後（図２２（ｂ））、第１のエッチング条件よりも、基板１０２に形成されるトレンチの径が下方に行くにつれて縮小する第２のエッチング条件で、基板１０２をエッチングしてもよい（図２３（ａ））。第１のエッチング条件では、トレンチ１６２ａが、それぞれ、熱酸化膜１６０の開口部の開口面積を保つように、異方性エッチングを行う。つまり、第１のエッチング条件は、トレンチ１６２ａの側壁が基板１０２の面内方向に対して略垂直となるように基板１０２をエッチングする条件とすることができる。第２のエッチング条件では、各トレンチ１６２が、それぞれ、底面にかけて径が徐々に狭くなるようにテーパーを有するように基板１０２をエッチングする。
また、他の例として、トレンチ１６２の深さが深まるにつれて、ある深さ以上になると、底面にかけて径が徐々に狭くなるようなエッチング条件で基板１０２をエッチングすることもできる。
なお、本実施の形態において、トレンチ１６２の深さ（基板１０２表面からトレンチ１６２底面までの深さ）は、たとえば５００ｎｍから２μｍ程度とすることができる。
上述のようにしてトレンチ１６２を形成した場合、トレンチ側壁の上部分では、（１００）面が露出する。一方、トレンチ側壁の下部分では、（１００）面とは異なるずれた面方位の面が露出することになる。また、トレンチ１６２の底面でも（１００）面が露出する。
次いで、熱酸化膜１６０を希釈フッ酸等で除去した後（図２３（ｂ））、基板１０２表面を熱酸化して、トレンチ１６２内および基板１０２表面にゲート絶縁膜１２０を形成する（図２４（ａ））。本実施の形態においては、上述したように、基板１０２の表面、トレンチ側壁の上部分１６２C、及び、トレンチ１６２の底面の面方位が（１００）面となる（特許文献８参考）。ここで、シリコン基板に熱酸化膜を形成する際に、一般的な水素と酸素の混合雰囲気での加熱を行った場合、（１００）面での酸化速度が最も遅くなる（たとえば非特許文献１）。そのため、図２０を参照して説明したように、基板１０２の表面、トレンチ側壁の上部分１６２C、及び、トレンチ１６２の底面に形成されたゲート絶縁膜１２０は、トレンチ側壁の下部分に形成されたゲート絶縁膜１２０よりも、膜厚が薄くなる。
なお、トレンチ１６２を形成する際の他の方法として、レジスト膜１７０を残したままで、レジスト膜１７０および熱酸化膜１６０をマスクとしてトレンチ１６２を形成することもできる。この場合は、トレンチ１６２を形成し、レジスト膜１７０を除去した後に熱酸化膜１６０を除去する。
この後、トレンチ１６２を埋めるように、基板１０２上の全面にゲート電極１２２となる導電膜を形成する（図２４（ｂ））。以降の工程は、第１の実施の形態で説明した図８（ａ）以降の工程と同様である。
本実施の形態においては、第１の実施形態と同様の作用効果に加えて、以下のような作用効果が実現される。
本実施の形態においては、トレンチ側壁の下部分に形成されるゲート絶縁膜の膜厚を、トレンチ側壁の上部分に形成されるゲート絶縁膜の膜厚よりも厚くすることにより、トレンチの下部分のチャネル下端部に与えられる電界を緩和することができ、トレンチの下部分における寄生トランジスタ動作を抑制することができる。このように、ゲート絶縁膜の膜厚を部分的に厚くすることにより、寄生トランジスタ動作の悪影響を低減することができる。
さらに、トレンチ底面に形成されるゲート絶縁膜の膜厚を、トレンチ側壁の下部分に形成されるゲート絶縁膜の膜厚よりも薄くすることにより、以下のような効果が得られる。
本実施の形態における半導体装置１００のトランジスタは、図２５に示すように、トレンチ１６２が、電流が流れる方向であるゲート長方向に延在している。そのため、トレンチ１６２底面のゲート絶縁膜１２０の膜厚を薄くして、トレンチ側壁の上部分と同程度の膜厚とすることにより、トレンチ１６２の底面部分もトレンチ側壁の上部分と同様にトランジスタ動作に寄与することができ、駆動能力を高めることができる。また、基板１０２表面に形成されるゲート絶縁膜１２０の膜厚Ｔ４、トレンチ側壁の上部分に形成されるゲート絶縁膜１２０の膜厚Ｔ１、及び、トレンチ１６２の底面に形成されるゲート絶縁膜１２０の膜厚Ｔ３を薄くして、電界が集中するトレンチ側壁の下部分に形成されるゲート絶縁膜１２０の膜厚Ｔ２のみを厚くすることにより、トレンチゲートの側壁上部および底部は、同一の閾値電圧を有するトランジスタとして動作させることができるとともに、側壁下部における低い閾値電圧での動作を抑制することができる。
さらに、トレンチ１６２底面に形成されるゲート絶縁膜１２０の膜厚を、トレンチ側壁の下部分に形成されるゲート絶縁膜１２０の膜厚と同程度に厚くすると、トレンチ側壁の下部分から底面にかけた広い領域でゲート絶縁膜１２０の膜厚が厚くなる。このような構成とした場合、トレンチ底部に応力が集中し、それに伴い、たとえば欠陥性リーク等の不具合が生じる可能性がある。トレンチ１６２の底面に形成されるゲート絶縁膜１２０の膜厚を、トレンチ側壁の上部分に形成されるゲート絶縁膜１２０の膜厚と同程度に薄くすることにより、底部への応力集中を緩和させる効果も実現される。
（第３の実施の形態）
本実施の形態において、トレンチ１６２およびゲート絶縁膜１２０の形状および形成手順が第１及び第２の実施の形態に示したものと異なる。
本実施の形態において、半導体装置１００の平面構造は、図４に示したものと同様の構成となる。図２６及び図２７は、本実施の形態の半導体装置１００の断面構造を示す。図２６（ａ）は、図４（ａ）のＡ−Ａ'断面図、図２６（ｂ）は、図４（ａ）のＣ−Ｃ'断面図である。図２７（ａ）は、図４（ａ）のＢ−Ｂ'断面図、図２７（ｂ）は、図４（ａ）のＤ−Ｄ'断面図である。
図２８は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。ここでも、図４（ａ）のＡ−Ａ'断面、およびＢ−Ｂ'断面に対応する図を示す。また、図２２（ｂ）に示した手順までは、第２の実施の形態と同様とすることができる。
図２２（ｂ）に示した構成の半導体装置１００を形成した後、基板１０２全面に酸化膜２００を形成する（図２８（ａ））。酸化膜２００は、例えば熱酸化、または、ＣＶＤにより形成することができる。その後、酸化膜２００をエッチバック（異方性エッチング）する。この時、エッチング条件（エッチング時間等）を調整することで、図２８（ｂ）に示すように、トレンチ側壁の下部分に形成された酸化膜２００のみを残す。次いで、基板１０２の表面全面に、例えば熱酸化、または、ＣＶＤにより酸化膜２１０を形成する（図２８（ｃ））。ここで、トレンチ側壁の下部分においては、酸化膜２００の上にさらに熱酸化膜が形成されるので、トレンチ側壁の下部分に形成されるゲート絶縁膜の膜厚は、トレンチ側壁の上部分、トレンチ１６２の底面、および基板１０２表面に形成されるゲート絶縁膜１２０の膜厚に比べて、厚くなる。また、トレンチ１６２の底面に形成されるゲート絶縁膜１２０の膜厚は、トレンチ側壁の上部分に形成されるゲート絶縁膜１２０の膜厚と同程度まで薄くすることができる。
この後、トレンチ１６２を埋めるように、基板１０２上の全面にゲート電極１２２となる導電膜を形成する。以降の工程は、第１の実施の形態で説明した図８（ａ）以降の工程と同様である。
ここで、図２９に、トレンチ１６２及びゲート絶縁膜１２０のその他の変形例を示す。当該図においては、断面状態を示している。図２９（ａ）は、トレンチ１６２の底面に形成されるゲート絶縁膜１２０の膜厚を厚くすることで、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜１２０の膜厚が、トレンチ側壁の上部分に沿って形成されたゲート絶縁膜１２０の膜厚よりも厚くなる構成を実現している。なお、このように構成する場合、図２９（ｂ）に示すように、ゲート絶縁膜１２０は、トレンチ１６２の角部付近において、他の部分よりも膜厚が厚くなってもよい。図２９（ｃ）は、トレンチ１６２の形状が特徴的であり、具体的には、当該トレンチ１６２は、側壁から底面にかけてなだらかに連続した構成となっている。すなわち、図２９（ａ）及び（ｂ）に示すトレンチ１６２のように、底面と側壁とで形成される角部を有さない。このような変形例は、エッチング工程および成膜工程を組み合わせることで実現することができる。
本実施形態においては、第１及び第２の実施形態と同様の作用効果を実現することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
なお、以上の実施の形態では説明を省略しているが、チャネル領域１０８（ウェル１０４）の両端（トランジスタのゲート幅方向）に、チャネル領域１０８と同じ導電型のチャネルストッパ領域を形成することもできる。
以下、参考形態の例を付記する。
１． 素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート絶縁膜は、前記トレンチの側壁および底面に形成され、前記ゲート電極は、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ、深さが前記基板まで達する凹部が形成されるように設けられた半導体装置。
２． １に記載の半導体装置において、
前記トランジスタは、前記基板の前記素子形成領域に形成され、前記ゲート電極のゲート幅方向に断続的に深さが変化する複数の前記トレンチを含み、
前記ゲート絶縁膜は、各前記複数のトレンチの側壁および底面に形成され、前記ゲート電極は、各前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、前記ゲート長方向における、前記複数のトレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ、深さが前記基板まで達する前記凹部が形成されるように設けられた半導体装置。
３． １または２に記載の半導体装置において、
前記ゲート電極の前記中央部の前記凹部は、前記ソース領域および前記ドレイン領域と重ならない半導体装置。
４． １乃至３のいずれかに記載の半導体装置において、
前記基板に対して平面視で、少なくとも前記凹部と前記素子形成領域の重なり合う領域が、サイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。
５． ４に記載の半導体装置において、
前記ゲート長方向における前記凹部の幅が、前記基板上に露出して形成された前記ゲート電極の側面に形成された前記サイドウォール絶縁膜の膜厚の２倍よりも小さいことを特徴とする半導体装置。
６． １乃至３のいずれかに記載の半導体装置において、
前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面が、サイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。
７． ６に記載の半導体装置において、
前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の溝幅が、前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の側面膜厚の２倍よりも小さいことを特徴とする半導体装置。
８． ７に記載の半導体装置において、
前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の前記側面膜厚をGrxとし、前記基板上に露出して形成された前記ゲート電極上面に形成される前記サイドウォール絶縁膜の上面膜厚をGryとし、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の前記溝幅をSとし、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面から、前記基板の表面までの距離をDepthとした際に、
Depth > Gry - √( Gry^2 - (S/2 × Gry/Grx)^2 )
の関係式を満たすことを特徴とする半導体装置。
９． ７に記載の半導体装置において、
前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の前記側面膜厚をTswとし、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の前記溝幅をSとし、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面から、前記基板の表面までの距離を Depthとした際に、
Depth > Tsw - √(Tsw^2 - (S/2)^2)
の関係式を満たすことを特徴とする半導体装置。
１０． １乃至３のいずれかに記載の半導体装置において、
前記基板に対して平面視で、少なくとも前記凹部と前記素子形成領域の重なり合う前記領域が、シリサイドブロック膜で覆われていることを特徴とする半導体装置。
１１． １または２に記載の半導体装置において、
前記ゲート電極上および前記凹部上にシリサイドブロック膜が形成され、
前記シリサイドブロック膜の形成領域は、平面視で、前記ゲート長方向において、前記凹部の一辺から他辺にかけて形成され、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域の一境界から他境界にかけて形成されるように設けられた半導体装置。
１２． １または２に記載の半導体装置において、
前記ゲート電極上および前記凹部上にシリサイドブロック膜が形成され、
前記シリサイドブロック膜の形成領域は、平面視で、前記ゲート長方向において、前記凹部の一辺から他辺にかけて形成されるとともに、複数の前記凹部の間の前記ゲート電極上にも連続して形成され、且つ、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域の一境界から他境界にかけて形成されるように設けられた半導体装置。
１３． １０乃至１２のいずれかに記載の半導体装置において、
前記シリサイドブロック膜の外周部は、平面視で、前記ゲート長方向において、外周に向けて０．０６umから０．３umの前記ゲート電極への重なりと、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域との前記一境界および前記他境界から外部に向けて、０．０６umから０．３umの前記素子分離絶縁膜への重なりが形成されるように設けられた半導体装置。
１４． トランジスタを含む半導体装置の製造方法であって、
基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第２導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、
前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、
前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記ゲート電極を所定形状にパターニングする工程と、
ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、を含み、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが前記基板まで達する凹部が形成されるようにパターニングする半導体装置の製造方法。
１５． １４に記載の半導体装置の製造方法において、
前記トレンチを形成する工程において、前記ゲート電極のゲート幅方向に断続的に深さが変化する複数の前記トレンチを形成し、
前記ゲート絶縁膜で覆う工程において、各前記複数のトレンチの側壁および底面を当該ゲート絶縁膜で覆い、
前記ゲート電極を形成する工程において、前記複数のトレンチの内部を埋め込むようにゲート電極を形成し、
前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記複数のトレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが前記基板まで達する前記凹部が形成されるようにパターニングする半導体装置の製造方法。
１６． 素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
を含み、
前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成され,前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置。
１７． １６に記載の半導体装置において、
前記トランジスタは、前記基板の前記素子形成領域に形成され、前記ゲート電極の前記ゲート幅方向に断続的に深さが変化する複数の前記トレンチを含み、
前記ゲート絶縁膜は、各前記複数のトレンチの側壁および底面に形成され、前記ゲート電極は、各前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、前記ゲート長方向における、前記複数のトレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する前記凹部が形成され、前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置。
１００ 半導体装置
１０２ 基板
１０４ ウェル
１０５ オフセット領域
１０６ オフセット領域
１０８ チャネル領域
１１０ 素子分離絶縁膜
１１２ ソース領域
１１３ ドレイン領域
１１４ シリサイド層
１２０ ゲート絶縁膜
１２２ ゲート電極
１２２ａ 凹部
１２２ｂ 凹部
１２３ レジスト膜
１２３ａ 凹部
１２４ サイドウォール
１２４ａ 絶縁膜
１２４ｂ 絶縁膜
１２６ シリサイド層
１４０ 層間絶縁膜
１５０ コンタクト
１５４ コンタクト
１５８ レジスト膜
１６０ 熱酸化膜
１６２ トレンチ
１７０ レジスト膜
１７２ 開口部
１８０ シリサイドブロック膜（１８０ａおよび１８０ｂ）
１８０ａ シリサイドブロック膜の形成領域
１８０ｂ シリサイドブロック膜の拡張領域
Ｔ１ トレンチ側壁の上部分のゲート絶縁膜１２０の膜厚
Ｔ２ トレンチ側壁の下部分のゲート絶縁膜１２０の膜厚
Ｔ３ トレンチ１６２の底面に形成されたゲート絶縁膜１２０の膜厚
Ｔ４ 基板１０２表面に形成されたゲート絶縁膜１２０の膜厚
１６２ａ トレンチ側壁の上部分
１６２ｃ トレンチ側壁の上部分
２００ 酸化膜
２１０ 酸化膜

Claims (17)

  1. 素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
    前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
    を含み、
    前記ゲート絶縁膜は、前記トレンチの側壁および底面に形成され、前記ゲート電極は、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向及びゲート幅方向における前記トレンチの両端部上部を覆うとともに、中央部に少なくとも一つ、深さが前記基板まで達する凹部が形成されるように設けられた半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記トランジスタは、前記基板の前記素子形成領域に形成され、前記ゲート電極のゲート幅方向に断続的に深さが変化する複数の前記トレンチを含み、
    前記ゲート絶縁膜は、各前記複数のトレンチの側壁および底面に形成され、前記ゲート電極は、各前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、前記ゲート長方向における前記複数のトレンチの両端部上部を覆うとともに、中央部に少なくとも一つ、深さが前記基板まで達する前記凹部が形成されるように設けられた半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記ゲート電極の前記中央部の前記凹部は、前記ソース領域および前記ドレイン領域と重ならない半導体装置。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置において、
    前記基板に対して平面視で、少なくとも前記凹部と前記素子形成領域の重なり合う領域が、サイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記ゲート長方向における前記凹部の幅が、前記基板上に露出して形成された前記ゲート電極の側面に形成された前記サイドウォール絶縁膜の膜厚の２倍よりも小さいことを特徴とする半導体装置。
  6. 請求項１乃至３のいずれか１項に記載の半導体装置において、
    前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面が、サイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の溝幅が、前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の側面膜厚の２倍よりも小さいことを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の成膜レートをGrxとし、前記基板上に露出して形成された前記ゲート電極上面に形成される前記サイドウォール絶縁膜の成膜レートをGryとし、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の前記溝幅をSとし、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面から、前記基板の表面までの距離をDepthとし、前記ゲート電極側面に形成される前記サイドウォール絶縁膜の前記側面膜厚をTswとした際に、
    Depth > Tsw - √( Tsw^2 - (S/2 × Gry/Grx)^2 )
    の関係式を満たすことを特徴とする半導体装置。
  9. 請求項７に記載の半導体装置において、
    前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の前記側面膜厚をTswとし、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の前記溝幅をSとし、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面から、前記基板の表面までの距離を Depthとした際に、
    Depth > Tsw - √(Tsw^2 - (S/2)^2)
    の関係式を満たすことを特徴とする半導体装置。
  10. 請求項１乃至３のいずれか１項に記載の半導体装置において、
    前記基板に対して平面視で、少なくとも前記凹部と前記素子形成領域の重なり合う領域が、シリサイドブロック膜で覆われていることを特徴とする半導体装置。
  11. 請求項１または２に記載の半導体装置において、
    前記ゲート電極上および前記凹部上にシリサイドブロック膜が形成され、
    前記シリサイドブロック膜の形成領域は、平面視で、前記ゲート長方向において、前記凹部の一辺から他辺にかけて形成され、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域の一境界から他境界にかけて形成されるように設けられた半導体装置。
  12. 請求項１または２に記載の半導体装置において、
    前記ゲート電極上および前記凹部上にシリサイドブロック膜が形成され、
    前記シリサイドブロック膜の形成領域は、平面視で、前記ゲート長方向において、前記凹部の一辺から他辺にかけて形成されるとともに、複数の前記凹部の間の前記ゲート電極上にも連続して形成され、且つ、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域の一境界から他境界にかけて形成されるように設けられた半導体装置。
  13. 請求項１０乃至１２のいずれか１項に記載の半導体装置において、
    前記シリサイドブロック膜の外周部は、平面視で、前記ゲート長方向において、外周に向けて０．０６umから０．３umの前記ゲート電極への重なりと、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域との前記一境界および前記他境界から外部に向けて、０．０６umから０．３umの前記素子分離絶縁膜への重なりが形成されるように設けられた半導体装置。
  14. トランジスタを含む半導体装置の製造方法であって、
    基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第２導電型の不純物イオンを注入してチャネル領域を形成する工程と、
    前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、
    前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、
    前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
    前記ゲート電極を所定形状にパターニングする工程と、
    ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
    を含み、
    前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向及びゲート幅方向における前記トレンチの両端部上部を覆うとともに、中央部に少なくとも一つ深さが前記基板まで達する凹部が形成されるようにパターニングする半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記トレンチを形成する工程において、前記ゲート電極のゲート幅方向に断続的に深さが変化する複数の前記トレンチを形成し、
    前記ゲート絶縁膜で覆う工程において、各前記複数のトレンチの側壁および底面を当該ゲート絶縁膜で覆い、
    前記ゲート電極を形成する工程において、前記複数のトレンチの内部を埋め込むようにゲート電極を形成し、
    前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における前記複数のトレンチの両端部上部を覆うとともに、中央部に少なくとも一つ深さが前記基板まで達する前記凹部が形成されるようにパターニングする半導体装置の製造方法。
  16. 素子分離絶縁膜で区分けされた素子形成領域を含む基板と、
    前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、
    を含み、
    前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向及びゲート幅方向における前記トレンチの両端部上部を覆うとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成され、前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記トランジスタは、前記基板の前記素子形成領域に形成され、前記ゲート電極の前記ゲート幅方向に断続的に深さが変化する複数の前記トレンチを含み、
    前記ゲート絶縁膜は、各前記複数のトレンチの側壁および底面に形成され、前記ゲート電極は、各前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、前記ゲート長方向における前記複数のトレンチの両端部上部を覆うとともに、中央部に少なくとも一つ深さが基板まで達する前記凹部が形成され、前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置。
JP2011079784A 2010-05-19 2011-03-31 半導体装置およびその製造方法 Expired - Fee Related JP5662865B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011079784A JP5662865B2 (ja) 2010-05-19 2011-03-31 半導体装置およびその製造方法
US13/067,243 US8476701B2 (en) 2010-05-19 2011-05-18 Semiconductor device with gate electrode including a concave portion
US13/926,109 US8871592B2 (en) 2010-05-19 2013-06-25 Method of manufacturing a semiconductor device including concave portion

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010115731 2010-05-19
JP2010115731 2010-05-19
JP2011079784A JP5662865B2 (ja) 2010-05-19 2011-03-31 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2012004541A JP2012004541A (ja) 2012-01-05
JP5662865B2 true JP5662865B2 (ja) 2015-02-04

Family

ID=44971800

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011079784A Expired - Fee Related JP5662865B2 (ja) 2010-05-19 2011-03-31 半導体装置およびその製造方法

Country Status (2)

Country Link
US (2) US8476701B2 (ja)
JP (1) JP5662865B2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5718265B2 (ja) 2012-03-27 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9337293B2 (en) 2013-02-22 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having electrode and manufacturing method thereof
JP2015082506A (ja) * 2013-10-21 2015-04-27 ルネサスエレクトロニクス株式会社 半導体装置
WO2016062358A1 (en) * 2014-10-24 2016-04-28 X-Fab Semiconductor Foundries Ag Transistor
JP5961295B2 (ja) * 2015-03-18 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US10686047B2 (en) * 2018-05-23 2020-06-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
CN109119473B (zh) * 2018-08-15 2021-09-21 南京棠邑科创服务有限公司 一种晶体管及其制作方法
CN109087950A (zh) * 2018-08-15 2018-12-25 深圳市金誉半导体有限公司 一种晶体管及其制作方法
CN111599860B (zh) * 2019-02-20 2023-10-13 联华电子股份有限公司 金属氧化物半导体晶体管及其制造方法
CN114503278A (zh) * 2019-09-30 2022-05-13 罗姆股份有限公司 半导体装置
CN113314610B (zh) 2020-02-27 2024-04-30 台湾积体电路制造股份有限公司 晶体管器件及其制造方法
US11444169B2 (en) * 2020-02-27 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor device with a gate structure having recesses overlying an interface between isolation and device regions
CN114823897B (zh) * 2021-01-22 2025-10-31 联华电子股份有限公司 高压晶体管元件及其制作方法
US11342421B1 (en) * 2021-02-03 2022-05-24 Nanya Technology Corporation Recessed access device and manufacturing method thereof
US11810973B2 (en) * 2021-05-14 2023-11-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming thereof
JP2023075602A (ja) * 2021-11-19 2023-05-31 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び半導体装置
US12446253B2 (en) * 2022-09-19 2025-10-14 Globalfoundries U.S. Inc. Field effect transistor with adjustable effective gate length

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51147269A (en) 1975-06-13 1976-12-17 Hitachi Ltd Field effect transistor
US4763177A (en) * 1985-02-19 1988-08-09 Texas Instruments Incorporated Read only memory with improved channel length isolation and method of forming
JPS62126675A (ja) 1985-11-27 1987-06-08 Toshiba Corp 半導体装置及びその製造方法
US5164325A (en) * 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
US5229310A (en) * 1991-05-03 1993-07-20 Motorola, Inc. Method for making a self-aligned vertical thin-film transistor in a semiconductor device
JPH04335538A (ja) * 1991-05-10 1992-11-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH0567791A (ja) * 1991-06-20 1993-03-19 Mitsubishi Electric Corp 電気的に書込および消去可能な半導体記憶装置およびその製造方法
JPH065850A (ja) * 1992-06-17 1994-01-14 Mitsubishi Electric Corp 半導体装置およびその製造方法並びにその半導体装置を用いた半導体集積回路装置
JPH06209106A (ja) * 1993-01-12 1994-07-26 Matsushita Electron Corp 半導体装置
GB9306895D0 (en) 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
JP2910573B2 (ja) * 1993-09-10 1999-06-23 株式会社日立製作所 電界効果トランジスタ及びその製造方法
US5736753A (en) * 1994-09-12 1998-04-07 Hitachi, Ltd. Semiconductor device for improved power conversion having a hexagonal-system single-crystal silicon carbide
JP3325736B2 (ja) * 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
JPH08264764A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 半導体装置
JPH09219522A (ja) * 1996-02-08 1997-08-19 Hitachi Ltd Ｍｉｓ型半導体装置とその形成方法
JP2917922B2 (ja) 1996-07-15 1999-07-12 日本電気株式会社 半導体装置及びその製造方法
WO1998012741A1 (en) * 1996-09-18 1998-03-26 Advanced Micro Devices, Inc. Short channel non-self aligned vmos field effect transistor
JP3976374B2 (ja) * 1997-07-11 2007-09-19 三菱電機株式会社 トレンチｍｏｓゲート構造を有する半導体装置及びその製造方法
JP3405681B2 (ja) 1997-07-31 2003-05-12 株式会社東芝 半導体装置
US6916745B2 (en) * 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6756273B2 (en) * 2001-03-12 2004-06-29 Semiconductor Components Industries, L.L.C. Semiconductor component and method of manufacturing
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
KR100468771B1 (ko) * 2002-10-10 2005-01-29 삼성전자주식회사 모스 트랜지스터의 제조방법
US6949785B2 (en) * 2004-01-14 2005-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Random access memory (RAM) capacitor in shallow trench isolation with improved electrical isolation to overlying gate electrodes
JP4945055B2 (ja) * 2003-08-04 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100641365B1 (ko) 2005-09-12 2006-11-01 삼성전자주식회사 최적화된 채널 면 방위를 갖는 모스 트랜지스터들, 이를구비하는 반도체 소자들 및 그 제조방법들
JP4760081B2 (ja) * 2004-04-21 2011-08-31 株式会社デンソー 半導体装置及びその製造方法
JP4976658B2 (ja) 2005-04-05 2012-07-18 セイコーインスツル株式会社 半導体装置の製造方法
KR100625795B1 (ko) * 2005-08-25 2006-09-18 주식회사 하이닉스반도체 반도체 소자의 게이트 및 그 형성방법
JP2007134674A (ja) * 2005-10-11 2007-05-31 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
JP4773182B2 (ja) * 2005-10-28 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
ITMI20052140A1 (it) * 2005-11-10 2007-05-11 St Microelectronics Srl Metodo di realizzazione di un trasnsitor mos a gate verticale con incavo con incavo di gate svasato
JP2008192985A (ja) * 2007-02-07 2008-08-21 Seiko Instruments Inc 半導体装置、及び半導体装置の製造方法
US8236648B2 (en) * 2007-07-27 2012-08-07 Seiko Instruments Inc. Trench MOS transistor and method of manufacturing the same
JP2009088188A (ja) 2007-09-28 2009-04-23 Sanyo Electric Co Ltd トレンチゲート型トランジスタ及びその製造方法
TW200921912A (en) * 2007-11-05 2009-05-16 Anpec Electronics Corp Power transistor capable of decreasing capacitance between gate and drain
JP5481030B2 (ja) * 2008-01-30 2014-04-23 ルネサスエレクトロニクス株式会社 半導体装置
JP5405089B2 (ja) * 2008-11-20 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7888734B2 (en) * 2008-12-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. High-voltage MOS devices having gates extending into recesses of substrates

Also Published As

Publication number Publication date
US8476701B2 (en) 2013-07-02
US20110284951A1 (en) 2011-11-24
US8871592B2 (en) 2014-10-28
JP2012004541A (ja) 2012-01-05
US20130288445A1 (en) 2013-10-31

Similar Documents

Publication Publication Date Title
JP5662865B2 (ja) 半導体装置およびその製造方法
JP6106310B2 (ja) ハイブリッド能動フィールドギャップ拡張ドレインｍｏｓトランジスタ
JP5498107B2 (ja) 半導体装置およびその製造方法
US9263570B2 (en) Semiconductor device including a high breakdown voltage DMOS and method of manufacturing the same
TW201244102A (en) Lateral DMOS with capacitively depleted drift region
KR101832334B1 (ko) 반도체소자 및 그 제조방법
JP5466577B2 (ja) 半導体装置およびその製造方法
JP2007049039A (ja) 半導体装置
TWI430449B (zh) 橫向堆疊式超級接面功率半導體元件
US7564107B2 (en) Power semiconductor device including a terminal structure
TWI472032B (zh) 半導體裝置及其製造方法
JP5378925B2 (ja) 半導体装置およびその製造方法
KR100871976B1 (ko) 반도체 소자 및 그 제조 방법
JP2009004493A (ja) 半導体装置及びその製造方法
US9012985B2 (en) Semiconductor device having a trench whose upper width is wider than a lower width thereof, and a method for fabricating the same
CN103137692A (zh) 高压ldmos器件及其制造方法
TWI498949B (zh) 半導體裝置及其製造方法
JP7602432B2 (ja) 半導体装置
JP2013172110A (ja) 半導体装置
KR20090046201A (ko) 수직형 트랜지스터 및 그의 형성방법
KR20110037031A (ko) 반도체 소자 및 그 제조 방법
US20120061748A1 (en) Semiconductor device and method of manufacturing the same
JP4572541B2 (ja) 半導体装置の製造方法
JP7252094B2 (ja) 半導体装置及びトランジスタ
JP2015050336A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130909

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141205

R150 Certificate of patent or registration of utility model

Ref document number: 5662865

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees