JP2009088187A - トレンチゲート型トランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】トレンチゲート型トランジスタにおいて、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減する。
【解決手段】Ｎ−型半導体層１２にトレンチ１４を形成する。トレンチ１４において、Ｎ−型半導体層１２のうちトランジスタの活性化領域となる領域には薄いシリコン酸化膜１５Ｂが形成される。一方、活性化領域とならない領域にはシリコン酸化膜１５Ｂよりも厚いシリコン酸化膜１５Ａが形成される。さらに、トレンチ１４内から外に延びる引き出し部１６Ｓがシリコン酸化膜１５Ａと接するゲート電極１６を形成する。これにより、ゲート電極１６の引き出し部１６Ｓにおいてゲート電極１６とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量を低減することができる。
【選択図】図１１
【解決手段】Ｎ−型半導体層１２にトレンチ１４を形成する。トレンチ１４において、Ｎ−型半導体層１２のうちトランジスタの活性化領域となる領域には薄いシリコン酸化膜１５Ｂが形成される。一方、活性化領域とならない領域にはシリコン酸化膜１５Ｂよりも厚いシリコン酸化膜１５Ａが形成される。さらに、トレンチ１４内から外に延びる引き出し部１６Ｓがシリコン酸化膜１５Ａと接するゲート電極１６を形成する。これにより、ゲート電極１６の引き出し部１６Ｓにおいてゲート電極１６とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量を低減することができる。
【選択図】図１１
Description
本発明は、トレンチゲート型トランジスタ及びその製造方法に関する。
ＤＭＯＳトランジスタは、二重拡散されたＭＯＳ電界効果型トランジスタであり、電源回路やドライバー回路等の電力用半導体素子として用いられている。ＤＭＯＳトランジスタの一種として、トレンチゲート型トランジスタが知られている。
このトレンチゲート型トランジスタは、図１４に示すように、半導体層１１２に形成したトレンチ１１４内にゲート絶縁膜１１５を形成し、トレンチ１１４内のゲート絶縁膜１１５を覆ってゲート電極１１６を形成したものである。また、トレンチ１１４の側壁の半導体層１１２の表面に、垂直方向の二重拡散により、不図示のボディ層とソース層とが形成される。
なお、トレンチゲート型トランジスタについては、特許文献１，２に記載されている。
特開２００５−３２２９４９号公報
特開２００３−１８８３７９号公報
しかしながら、図１４に示すように、ゲート電極１１６をトレンチ１１４内から外に引き出す部分（以下、引き出し部という）１１６Ｓにおいて、ゲート電極１１６と半導体層１１２の間にリーク電流（以下、ゲートリーク電流という）が発生するという問題があった。その理由は、本発明者の検討によれば、第１にゲート絶縁膜１１５の厚さが薄いこと、第２に引き出し部１１６Ｓにおいて、半導体層１１２の角部１１２Ｃが薄いゲート絶縁膜１１５を挟んでゲート電極１１６と対向するので、この部分で電界集中が生じるためである。
本発明のトレンチゲート型トランジスタは、半導体層と、前記半導体層に形成されたトレンチの内に形成され、前記トレンチの外の前記半導体層上に延びたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層の表面近傍に形成され、前記トレンチの側壁上の前記ゲート絶縁膜に接したボディ層と、を備え、前記ゲート絶縁膜は、前記ボディ層に接する部分で第１の膜厚を有する第１のゲート絶縁膜と、前記トレンチ内から前記トレンチの外の前記半導体層上に延びる部分で前記第１の膜厚より厚い第２の膜厚を有する第２のゲート絶縁膜と、を備えることを特徴とする。
係る構成によれば、前記トレンチ内から前記トレンチの外の前記半導体層上に延びる部分で前記第１の膜厚より大きい第２の膜厚を有する第２のゲート絶縁膜（厚いゲート絶縁膜）を形成したことにより、ゲート電極の引き出し部においてゲート電極と半導体層の角部との距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極、絶縁膜、半導体層からなる）を低減することができる。
また、前記ボディ層に接する部分（活性化領域）で第１の膜厚を有する第１のゲート絶縁膜（薄いゲート絶縁膜）を形成したことにより、優れたトランジスタ特性（低い閾値、低オン抵抗）を確保することができる。
本発明のトレンチゲート型トランジスタの製造方法は、半導体層にトレンチを形成する工程と、前記トレンチが形成された半導体層を熱酸化することにより、前記トレンチ内を含めて前記半導体層の表面に酸化膜を形成する工程と、前記トレンチ内の活性化領域の前記酸化膜を選択的に除去する工程と、前記酸化膜が選択的に除去された後に、前記トレンチが形成された前記半導体層を熱酸化することにより、前記トレンチ内の活性化領域上に、第１の膜厚を有した第１のゲート酸化膜を形成するとともに、前記トランジスタの非活性化領域に前記第１の膜厚より厚い第２の膜厚を有する第２のゲート酸化膜を形成する工程と、前記第１及び第２のゲート酸化膜を介して前記トレンチ内に形成され、前記第２のゲート酸化膜を介して前記トレンチの外に延びたゲート電極を形成する工程と、前記トレンチの側壁上に前記第１のゲート酸化膜に接してボディ層を形成する工程と、を備えることを特徴とする。
係る構成によれば、活性化領域には第１のゲート酸化膜（薄いゲート酸化膜）を形成し、非活性化領域には第２のゲート酸化膜（厚いゲート酸化膜）を形成することができ、上記と同様な効果を得ることができる。
本発明のトレンチゲート型トランジスタ及びその製造方法によれば、ゲートリーク電流の発生を防止するとともに、ゲート容量を低減することができる。また、優れたトランジスタ特性（低い閾値、低オン抵抗）を確保することができる。
本発明の実施形態について図面を参照して説明する。図１は本発明の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。また、図２（Ａ）乃至図１１（Ａ）は、図１のＡ−Ａ線に沿った断面図であり、図２（Ｂ）乃至図１１（Ｂ）は、図１のＢ−Ｂ線に沿った断面図である。以下の説明では、トレンチゲート型トランジスタを、単に、トランジスタと呼ぶことにする。
最初に、本実施形態によるトランジスタの概略の平面構成について図１を参照して説明する。ここでは、主要な構成要素のみについて説明する。このトランジスタでは、Ｐ型の半導体基板１０上にＮ＋型半導体層１１、Ｎ−型半導体層１２が形成されており、Ｎ−型半導体層１２の表面側には、ボディ層１９の形成された領域を通って、短辺と長辺を有する複数のトレンチ１４が形成されている。各トレンチ１４には、ゲート絶縁膜（不図示）を介してゲート電極１６が形成されている。各ゲート電極１６は、各トレンチ１４の一方の端で接続されており、トレンチ１４の外に延びている。トレンチ１４の外に延びたゲート電極１６は、層間絶縁膜（不図示）に設けられたコンタクトホールＨ１を通して、配線（不図示）と接続されている。
なお、このトランジスタに隣接して、同一のＮ−型半導体層１２上に、他の高耐圧ＭＯＳトランジスタ（不図示）が形成されてもよい。
以下に、本実施形態によるトレンチゲート型トランジスタ及びその製造方法について、図面を参照して説明する。
図２に示すように、Ｐ型の半導体基板１０の表面にＮ型不純物をドーピングした後、半導体層をエピタキシャル成長させることにより、Ｎ＋型半導体層１１、及びＮ−型半導体層１２を形成する。以下において、半導体基板１０はシリコン単結晶基板であり、Ｎ＋型半導体層１１及びＮ−型半導体層１２はシリコン単結晶半導体層であるとして説明するが、これに限られるものではない。次に、Ｎ−型半導体層１２上に、ＣＶＤ法又は熱酸化処理によりシリコン酸化膜１３を形成する。さらに、シリコン酸化膜１３上に、開口部Ｍ１を有したレジスト層Ｒ１を形成する。開口部Ｍ１は、短辺と長辺を有する複数の長方形を有している。
次に、図３に示すように、レジスト層Ｒ１をマスクとしてシリコン酸化膜１３に対してエッチングを行い、シリコン酸化膜１３に開口部１３Ｍを形成する。レジスト層Ｒ１の除去後、シリコン酸化膜１３をハードマスクとして、Ｎ−型半導体層１２に対してエッチングを行い、開口部１３Ｍに対応して、短辺と長辺を有した複数のトレンチ１４を形成する。このエッチングは、例えばＳＦ６を含むエッチングガスを用いたドライエッチングである。そのため、トレンチ１４の底部における角部１４Ｃ，１４Ｄは丸みを帯びて形成される。好ましくは、トレンチ１４の深さは約１μｍであり、その長辺は約５０μｍ、その短辺は約０．５μｍである。トレンチ１４の個数は、１０個程度であることが好ましい。その後、シリコン酸化膜１３は除去される。
次に、図４に示すように、トレンチ１４内のＮ−型半導体層１２に対して熱酸化処理を行い、シリコン酸化膜１５Ａを形成する。好ましくは、この時点におけるシリコン酸化膜１５Ａの厚さは、約１００ｎｍである。シリコン酸化膜１５Ａは、トレンチ１４の底部における角部１４Ｃ，１４Ｄの丸みを反映して、その箇所で丸みを帯びて形成される。
なお、同一のＮ−型半導体層１２上に他の高耐圧ＭＯＳトランジスタが形成される場合、シリコン酸化膜１５Ａは、そのゲート酸化膜と同時に形成される。また、シリコン酸化膜１５Ａの膜厚はＭＯＳトランジスタの耐圧特性によって変わる。
次に、図５に示すように、シリコン酸化膜１５Ａ上に、開口部Ｍ２を有したレジスト層Ｒ２を形成する。開口部Ｍ２は、Ｎ−型半導体層１２のうち、トランジスタの活性化領域となる領域上を開口している。ここで、トランジスタの活性化領域とは、ボディ層１９が形成される領域である。以下、トランジスタの活性化領域を、単に、活性化領域と呼ぶ。言い換えれば、レジスト層Ｒ２は、Ｎ−型半導体層１２のうち活性化領域とならない領域（非活性化領域）上、即ち、トレンチ１４の短辺方向の角部１４Ｃ上からトレンチ１４の外にかけて延在している。
次に、図６に示すように、レジスト層Ｒ２をマスクとして、シリコン酸化膜１５Ａに対してエッチングを行う。これにより、活性化領域となるＮ−型半導体層１２の領域を露出する開口部１５Ｍが形成される。その後、レジスト層Ｒ２は除去される。
次に、図７に示すように、トレンチ１４内であって、シリコン酸化膜１５Ａの開口部１５Ｍで露出するＮ−型半導体層１２に対して熱酸化処理を行うことにより、その領域上に、シリコン酸化膜１５Ｂを形成する。
こうして、Ｎ−型半導体層１２の活性化領域となる領域には、薄いシリコン酸化膜１５Ｂ（本発明の第１のゲート絶縁膜の一例）が形成される。好ましくは、シリコン酸化膜１５Ｂの膜厚は約１０ｎｍである。
一方、活性化領域とならない領域（非活性化領域）にはシリコン酸化膜１５Ｂよりも厚いシリコン酸化膜１５Ａ（本発明の第２のゲート絶縁膜の一例）が残存する形で形成される。好ましくは、シリコン酸化膜１５Ａの厚さは、約１００ｎｍとなる。
次に、図８に示すように、シリコン酸化膜１５Ａ及びシリコン酸化膜１５Ｂを覆うポリシリコン層１６Ｐを形成し、それに対して不純物のドーピングを行う。この不純物は、Ｎ型の不純物であることが好ましい。
その後、図９に示すように、ポリシリコン層１６Ｐ上であって厚いシリコン酸化膜１５Ａと一部重畳する領域に、レジスト層Ｒ３を形成する。次に、レジスト層Ｒ３をマスクとして、ポリシリコン層１６Ｐに対してエッチングを行うことにより、各トレンチ１４から、シリコン酸化膜１５Ａ上に延びるゲート電極１６を形成する。トレンチ１４内から外に延びるゲート電極１６の引き出し部１６Ｓは、厚いシリコン酸化膜１５Ａと接している。また、各ゲート電極１６は、トレンチ１４の外のシリコン酸化膜１５Ａ上で互いに接続されている。このエッチングは、例えばプラズマエッチングである。その後、レジスト層Ｒ３は除去される。
次に、図１０に示すように、Ｎ−型半導体層１２において、各トレンチ１４の周囲に、垂直方向にＰ型の不純物をイオン注入することで、Ｐ型のボディ層１９を形成する。このボディ層１９は、薄いシリコン酸化膜１５Ｂと接する。さらに、ボディ層１９の表面に、各トレンチ１４の長辺方向に沿ってＮ型の不純物をイオン注入することにより、ソース層２１を形成する。なお、ボディ層１９とソース層２１の活性化や不純物分布を調整するために、熱処理を行うことが好ましい。
次に、図１１に示すように、シリコン酸化膜１５Ａ，１５Ｂ及びゲート電極１６を覆う層間絶縁膜２４を形成する。層間絶縁膜２４上には、層間絶縁膜２４に設けられたコンタクトホールＨ１を通してゲート電極１６と接続される配線層２５が形成される。また、層間絶縁膜２４上には、シリコン酸化膜１５Ｂ及び層間絶縁膜２４に設けられたコンタクトホールＨ２を通してソース層２１と接続されるソース電極２３が形成される。
こうして完成したトランジスタでは、配線層２５からゲート電極１６に閾値以上の電位が印加されると、トレンチ１７の側壁のボディ層１９の表面がＮ型に反転してチャネルが形成される。これにより、ソース電極２３と、ドレインＤとなるＮ−型半導体層１２及びＮ＋型半導体層１１の間に電流を流すことができる。
そして、ゲート電極１６の引き出し部１６Ｓと接したシリコン酸化膜１５Ａが厚いゲート絶縁膜として機能することにより、ゲート電極１６の引き出し部１６Ｓにおいてゲート電極１６とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量（ゲート電極１６、シリコン酸化膜１５Ａ、及びＮ−型半導体層１２からなる）を低減することができる。
また、トランジスタの活性化領域（ボディ層１９が形成される領域）においては、薄いシリコン酸化膜１５Ｂがゲート絶縁膜として形成されているので、優れたトランジスタ特性（低い閾値、低オン抵抗）を得ることができる。
なお、本実施形態の変形例として、図１２に示すように、ドレイン引き出し部２６及びドレイン電極２７を形成してもよい。この場合、層間絶縁膜２４を形成する前に、Ｎ−型半導体層１２に開口部１２Ｈを形成して、その開口部１２Ｈ内に絶縁膜２８を形成し、ドレイン引き出し部２６を埋め込む。その後、層間絶縁膜２４を形成し、層間絶縁膜２４を貫通する貫通孔Ｈ３を形成し、その貫通孔Ｈ３内にドレイン引き出し部２６と接続されたドレイン電極２７を形成する。
また、本実施形態の他の変形例として、ゲート電極１６は、図１のように各トレンチ１４の端で互いに接続されずに、図１３の平面図に示すように、トレンチ１４毎に分離されて孤立するように形成されてもよい。その他の構成は図１と同様である。これにより、ポリシリコン層１６Ｐに対するエッチングがプラズマエッチングである場合において、そのポリシリコン層１６Ｐからなるゲート電極１６の面積が小さくなるため、ゲート電極１６に対するプラズマダメージを極力抑えることができる。従って、トランジスタの信頼性を向上させることができる。
なお、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、Ｎチャネル型のトランジスタについて説明したが、本発明は、Ｐチャネル型のトランジスタについても、ソース層２１、ボディ層１９等の導電型を逆導電型に変更することにより、適用することができる。
また、本発明は、トレンチゲート型のＩＧＢＴなどの埋め込みゲート電極を有するデバイスにも適用することができる。
１０ 半導体基板 １１ Ｎ＋型半導体層
１２ Ｎ−型半導体層 １２Ｃ，１４Ｃ，１４Ｄ，１１２Ｃ 角部
１３，１５Ａ，１５Ｂ シリコン酸化膜
１４ トレンチ
１６ ゲート電極 １６Ｐ ポリシリコン層
１６Ｓ，１１６Ｓ 引き出し部 １９ ボディ層
２１ ソース層 ２３ ソース電極
２４ 層間絶縁膜 ２５ 配線層
２６ ドレイン引き出し部 ２７ ドレイン電極
２８ 絶縁膜 １１５ ゲート絶縁膜
Ｈ１，Ｈ２ コンタクトホール Ｈ３ 貫通孔
Ｒ１〜Ｒ３ レジスト層 Ｍ１〜Ｍ３，１３Ｍ，１５Ｍ 開口部
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２１ ソース層 ２３ ソース電極
２４ 層間絶縁膜 ２５ 配線層
２６ ドレイン引き出し部 ２７ ドレイン電極
２８ 絶縁膜 １１５ ゲート絶縁膜
Ｈ１，Ｈ２ コンタクトホール Ｈ３ 貫通孔
Ｒ１〜Ｒ３ レジスト層 Ｍ１〜Ｍ３，１３Ｍ，１５Ｍ 開口部
Claims (5)
- 半導体層と、前記半導体層に形成されたトレンチの内に形成され、前記トレンチの外の前記半導体層上に延びたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層の表面近傍に形成され、前記トレンチの側壁上の前記ゲート絶縁膜に接したボディ層と、を備え、
前記ゲート絶縁膜は、前記ボディ層に接する部分で第１の膜厚を有する第１のゲート絶縁膜と、前記トレンチ内から前記トレンチの外の前記半導体層上に延びる部分で前記第１の膜厚より厚い第２の膜厚を有する第２のゲート絶縁膜と、を備えることを特徴とするトレンチゲート型トランジスタ。 - 前記第２のゲート絶縁膜は、前記トレンチ内から前記トレンチの外の前記半導体層上に延びる部分でラウンドしていることを特徴とする請求項１に記載のトレンチゲート型トランジスタ。
- 第２のゲート絶縁膜は、前記半導体層の表面に形成された高耐圧ＭＯＳトランジスタのゲート絶縁膜と同時に形成されたことを特徴とする請求項１に記載のトレンチゲート型トランジスタ。
- 半導体層にトレンチを形成する工程と、
前記トレンチが形成された半導体層を熱酸化することにより、前記トレンチ内を含めて前記半導体層の表面に酸化膜を形成する工程と、
前記トレンチ内の活性化領域の前記酸化膜を選択的に除去する工程と、
前記酸化膜が選択的に除去された後に、前記トレンチが形成された前記半導体層を熱酸化することにより、前記トレンチ内の活性化領域上に、第１の膜厚を有した第１のゲート酸化膜を形成するとともに、非活性化領域に前記第１の膜厚より厚い第２の膜厚を有する第２のゲート酸化膜を形成する工程と、
前記第１及び第２のゲート酸化膜を介して前記トレンチ内に形成され、前記第２のゲート酸化膜を介して前記トレンチの外に延びたゲート電極を形成する工程と、
前記トレンチの側壁上に前記第１のゲート酸化膜に接してボディ層を形成する工程と、を備えることを特徴とするトレンチゲート型トランジスタの製造方法。 - 前記酸化膜を形成する工程において、前記酸化膜は前記トレンチ内から前記トレンチの外の前記半導体層上に延びる部分でラウンドするように熱酸化を行うことを特徴とする請求項４に記載のトレンチゲート型トランジスタの製造方法。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016115936A (ja) * | 2014-12-11 | 2016-06-23 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | シールドゲートを有する炭化珪素装置を形成する方法 |
| JP2018093135A (ja) * | 2016-12-07 | 2018-06-14 | 株式会社東芝 | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001015733A (ja) * | 1999-07-02 | 2001-01-19 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2004055659A (ja) * | 2002-07-17 | 2004-02-19 | Toyota Central Res & Dev Lab Inc | トレンチゲート型半導体装置とその製造方法 |
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2007
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001015733A (ja) * | 1999-07-02 | 2001-01-19 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2004055659A (ja) * | 2002-07-17 | 2004-02-19 | Toyota Central Res & Dev Lab Inc | トレンチゲート型半導体装置とその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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