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TWI629788B - 在多層電荷捕獲區域具有氘化層之非揮發性電荷捕獲記憶體元件 - Google Patents

在多層電荷捕獲區域具有氘化層之非揮發性電荷捕獲記憶體元件 Download PDF

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TWI629788B
TWI629788B TW102123445A TW102123445A TWI629788B TW I629788 B TWI629788 B TW I629788B TW 102123445 A TW102123445 A TW 102123445A TW 102123445 A TW102123445 A TW 102123445A TW I629788 B TWI629788 B TW I629788B
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賽格 利維
斐德列克 傑能
克里希納斯瓦米 庫馬爾
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賽普拉斯半導體公司
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Abstract

縮放一電荷捕獲記憶體元件及藉此所製造之物品。在一實施例中，該電荷捕獲記憶體元件包含一基板，其具有一源極區域、一汲極區域及一電性連接該源極和汲極之通道區域。一穿隧介電層係置於該基板之通道區域上方，且一多層電荷捕獲區域位於該穿隧介電層上。該多層電荷捕獲區域包含置於該穿隧介電層上之第一氘化層、置於該第一氘化層上之第一氮化物層及第二氮化物層。

Description

在多層電荷捕獲區域具有氘化層之非揮發性電荷捕獲記憶體元件
本發明係為半導體元件領域。
相關申請案交互參考
本申請案係2007年9月26日所提申之共同申請之美國申請案序號11/904,475之部分接續案，其基於35 U.S.C.119(e)條款主張2007年5月25日所提申之美國臨時專利申請案序號60/931,905之優先權利益，在此將其兩者一併整合參考之。
過去數個十年中，積體電路之特徵尺寸縮放已成為支持半導體工業持續成長之驅動力。特徵尺寸越縮越小可增加半導體晶片之有限晶片面積上之功能單位密度。例如，縮小電晶體大小可在一晶片上整合更多記憶體元件，導致生產力增加之產品製造。然而，驅動持續不斷更多之生產力並不是毫無問題。對最佳化每一個元件之執行效率需求變得越來越明顯。
非揮發性半導體記憶體典型地使用堆疊式浮閘型場效電晶體。在這類電晶體中，電子係藉由施偏壓於一控制閘極並接地將該記憶體單元形成於其上之基板本體區域來射入至欲程式化之記憶體單元之浮接閘極。一氧化物-氮化物-氧化物(ONO)堆疊不是充當例如一半導體-氧化物-氮化物-氧化物-半導體(SONOS)電晶體內之電荷儲存層就是充當例如一分離式閘極快閃電晶體內之浮接閘極與控制閘極間的絕緣層。圖1說明一傳統非揮發性電荷捕獲記憶體元件之剖面圖。
參考至圖1，半導體元件100包含一半導體-氧化物-氮化物-氧化物-半導體閘極堆疊104，內含形成於一矽基板102上方之傳統氧化物-氮化物-氧化物部分106。半導體元件100進一步包含分別位於半導體-氧化物-氮化物-氧化物-半導體閘極堆疊104一側上之源極及汲極區域110。半導體-氧化物-氮化物-氧化物-半導體閘極堆疊104包含形成於上方並接觸到氧化物-氮化物-氧化物部分106之多晶矽閘極層108。多晶矽閘極層108係經由氧化物-氮化物-氧化物部分106而與矽基板102電性隔離。氧化物-氮化物-氧化物部分106典型地包含一穿隧氧化物層106A、一氮化物或氮氧化物電荷捕獲層106B及在氮化物或氮氧化物電荷捕獲層106B上方之一頂部氧化物層106C。
一傳統半導體-氧化物-氮化物-氧化物-半導體電晶體之問題係在該氮化物或氮氧化物電荷捕獲層106B內之不良資料保持限制半導體元件100之壽命並因該層之漏電而限制它在一些應用上之使用。一強調本問題之嘗試聚焦於使用含矽之半導體-氧化物-氮化物-氧化物-半導體層，其致能於該壽命開始時，在程式化和抹除電壓之間的大量初始隔離而產生電荷 儲存能力惡化結果。另一嘗試聚焦於含氧層，其致能降低電荷儲存能力惡化速率，卻同時降低程式化及抹除電壓間之大量的初始隔離。相對於時間之資料保留之這些方法中之兩者效應可以圖示顯現。圖2和3係傳統非揮發性電荷捕獲記憶體元件之臨界電壓(V)為一保留時間(秒)函數圖。
參考圖2，一含矽層之電荷儲存能力快速惡化係由該程式化臨界電壓(VTP)202及抹除臨界電壓(VTE)204收斂至一特定極小值206所指示。參考至圖3，減少程式化臨界電壓302及抹除臨界電壓304間之隔離可於一含氧層中得之。如線306所示地，該元件整體使用壽命並未被本方法明顯地延長。
根據本發明一觀點，一種電荷捕獲記憶體元件包括：一基板，具有一源極區域、一汲極區域及電性連接該源極和汲極之一通道區域；一穿隧介電層，置於該基板之通道區域上方；以及一多層電荷捕獲區域，包含置於該穿隧介電層上之一第一氘化層，置於該第一氘化層上之一第一氮化物層及置於該第一氮化物層上方之一第二氮化物層。
根據本發明另一觀點，一種電荷捕獲記憶體元件包括：一基板，具有一源極區域、一汲極區域及形成自該基板一表面上方之半導體材料薄膜並電性連接該源極和汲極之一通道區域；一穿隧介電層，置於該基板之通道區域上方；以及一多層電荷捕獲區域，包含置於該穿隧介電層上之一第一氘化層，置於該第一氘化層上之一第一氮化物層及置於該第一氮化物層上方之一第二氮化物層。
根據本發明進一步另一觀點，一種電荷捕獲記憶體元件包括：一垂直通道，由自一基板表面上所形成之第一擴散區域延伸至該基板表面上方所形成之第二擴散區域的半導體材料凸出物所形成，該垂直通道電性連接該第一擴散區域至該第二擴散區域；一穿隧介電層緊靠該垂直通道；一多層電荷捕獲區域，包含緊靠該穿隧介電層之一第一氘化層，包括緊靠該第一氘化層之含氧氮化物之一第一氮化物層及包括位在該第一氮化物層上方之含矽又缺氧氮化物之一第二氮化物層。
100、400、500‧‧‧半導體元件
102、808‧‧‧矽基板
104、404、504、604、632、704、802、1012‧‧‧閘極堆疊
106‧‧‧氧化物-氮化物-氧化物部分
108‧‧‧多晶矽閘極層
110、410、510、610‧‧‧源極和汲極區域
112、412、512、612、812、1002‧‧‧通道區域
106A‧‧‧穿隧氧化物層
106B‧‧‧氮化物或氮氧化物層
106C‧‧‧頂部氧化物層
402、502、602、702、702、900、1006、1106‧‧‧基板
404A、504A、604A、620、720、704A、814、902、1016、1114、1208‧‧‧穿隧介電層
404B、504B、604B、622、704B、722、804、1014、1210‧‧‧多層電荷捕獲區域
404C、504C、604C、628、704C、816‧‧‧頂部介電層
404D、504D、604D、630、704D、818、1020、1118、1214‧‧‧閘極層
406、506、516、624、724、727、824、826、904、912、1024、1032、1120、1128、1216、1224‧‧‧氘化層
408、508、626、726‧‧‧電荷捕獲層
414、514、614‧‧‧介電間隔側壁
640‧‧‧摻雜物雜質原子
650‧‧‧源極和汲極尖端延伸區域
800、1000、1100、1200‧‧‧記憶體元件
806、1004‧‧‧表面
810‧‧‧擴散區域
820、822、906、910、1026、1028、1122、1124、1218、1220‧‧‧氮化物層
828、908、1030、1126、1222‧‧‧抗穿隧層
914、1018、1116、1212‧‧‧阻擋介電層
1008、1108、1204‧‧‧源極
1010、1110、1206‧‧‧汲極
1112‧‧‧閘極
1022‧‧‧絕緣層
1102、1202‧‧‧奈米線通道區域
1130‧‧‧架構
本發明實施例係舉例說明附圖之圖形，並非限制，其中：
圖1說明一傳統非揮發性電荷捕獲記憶體元件之剖面圖。
圖2係一傳統非揮發性電荷捕獲記憶體元件之臨界電壓(V)為一保留時間(秒)之函數圖。
圖3係一傳統非揮發性電荷捕獲記憶體元件之臨界電壓(V)為一保留時間(秒)之函數圖。
圖4根據本發明一實施例說明一非揮發性電荷捕獲記憶體元件之剖面圖。
圖5根據本發明一實施例說明一非揮發性電荷捕獲記憶體元件之剖面圖。
圖6A根據本發明一實施例說明代表一非揮發性電荷捕獲記憶體元件形成之一步驟的剖面圖。
圖6B根據本發明一實施例說明代表一非揮發性電荷捕獲記憶體元件形 成之一步驟的剖面圖。
圖6C根據本發明一實施例說明代表一非揮發性電荷捕獲記憶體元件形成之一步驟的剖面圖。
圖6D根據本發明一實施例說明代表一非揮發性電荷捕獲記憶體元件形成之一步驟的剖面圖。
圖6E根據本發明一實施例說明代表一非揮發性電荷捕獲記憶體元件形成之一步驟的剖面圖。
圖6F根據本發明一實施例說明代表一非揮發性電荷捕獲記憶體元件形成之一步驟的剖面圖。
圖6G根據本發明一實施例說明代表一非揮發性電荷捕獲記憶體元件形成之一步驟的剖面圖。
圖6H根據本發明一實施例說明代表一非揮發性電荷捕獲記憶體元件形成之一步驟的剖面圖。
圖6I根據本發明一實施例說明代表一非揮發性電荷捕獲記憶體元件形成之一步驟的剖面圖。
圖7A根據本發明一實施例說明代表一非揮發性電荷捕獲記憶體元件形成之一步驟的剖面圖。
圖7B根據本發明一實施例說明代表一非揮發性電荷捕獲記憶體元件形成之一步驟的剖面圖。
圖7C根據本發明一實施例說明代表一非揮發性電荷捕獲記憶體元件形成之一步驟的剖面圖。
圖8A說明包含一ONNO堆疊之非揮發性電荷捕獲記憶體元件之剖面 圖。
圖8B說明包含一ONONO堆疊之非揮發性電荷捕獲記憶體元件之剖面圖。
圖9說明代表包含一分離式多層電荷捕獲區域之非揮發性電荷捕獲記憶體元件製造方法中之一系列操作流程圖。
圖10A說明包含一分離式電荷捕獲區域之非平面式多閘極元件。
圖10B說明圖10A之非平面式多閘極元件之剖面圖。
圖11A及11B說明包含一分離式電荷捕獲區域及一水平奈米線通道之非平面式多閘極元件。
圖11C說明圖11A之一非平面式多閘極元件垂直串之剖面圖。
圖12A及12B說明包含一分離式電荷捕獲區域及一垂直奈米線通道之非平面式多閘極元件。
一非揮發性電荷捕獲記憶體元件及用以形成該元件之方法係在此描述。在下列說明中，例如特定尺寸之眾多特定細節被提出，用以提供本發明之徹底了解。本發明可被實施而沒有這些特定細節對於一熟知此項技術之人士會是顯而易見的。在其它範例中，例如圖案步驟或濕式化學清潔之熟知處理步驟未被詳細描述，用以不模糊本發明。更進一步，要了解到圖式中所示之各種實施例係說明代表，未必按比例繪製。
在此所揭示者係一非揮發性電荷捕獲記憶體元件。該元件可包含具有一通道區域及一對源極和汲極區域之基板。一閘極堆疊可形成於 該通道區域上方且介於該對源極和汲極區域之間。在一實施例中，該閘極堆疊包含具有一第一氘化層之多層電荷捕獲區域。該多層電荷捕獲區域可進一步包含一無氘電荷捕獲層。替代性地，該多層電荷捕獲區域可包含具有小於該第一氘化層那個之氘濃度之部分氘化電荷捕獲層。
包含具有一氘化層之多層電荷捕獲區域之非揮發性電荷捕獲記憶體元件可展現改善之程式化及抹除速度與資料保留。根據本發明一實施例，一氘化層係形成於該多層電荷捕獲區域之電荷捕獲層和該穿隧介電層之間。在一實施例中，該氘化層本質上係無捕獲且減緩抹除和程式化週期時之熱電子劣化。藉由整合該穿隧介電層和一多層電荷捕獲區域之電荷捕獲層間之無捕獲層，來自抹除和程式化週期之Vt電壓偏移可被降低且該保留可被增加。根據本發明另一實施例，一第二氘化層也可被形成於該多層電荷捕獲區域之電荷捕獲層和該閘極堆疊之一頂部介電層之間。
一非揮發性電荷捕獲記憶體元件可包含具有一氘化層之多層電荷捕獲區域。圖4根據本發明一實施例說明一非揮發性電荷捕獲記憶體元件之剖面圖。
參考至圖4，半導體元件400包含形成於一基板402上方之閘極堆疊404。半導體元件400進一步包含基板402內分別位於閘極堆疊404一側上之源極和汲極區域410，以定義位在閘極堆疊404下面基板402內之通道區域412。閘極堆疊404包含一穿隧介電層404A、一多層電荷捕獲區域404B、一頂部介電層404C和一閘極層404D。因此，閘極層404D與基板402係電性隔離。多層電荷捕獲區域404B包含在多層電荷捕獲區域404B之電荷捕獲層408及穿隧介電層404A間之氘化層。一對介電間隔側壁414隔 離閘極堆層404之側壁。
半導體元件400可為任何非揮發性電荷捕獲記憶體元件。在一實施例中，半導體元件400係一快閃型元件，其中，該電荷捕獲層係一導體層或一半導體層。根據本發明另一實施例，半導體元件400係一半導體-氧化物-氮化物-氧化物-半導體型元件，其中，該電荷捕獲層係一絕緣體層。按照慣例，SONOS代表“半導體-氧化物-氮化物-氧化物-半導體”，其中，該第一個“半導體”參考至該通道區域材料，該第一個“氧化物”參考至該穿隧介電層，“氮化物”參考至該電荷捕獲介電層，該第二個“氧化物”參考至該頂部介電層(也是已知之阻擋介電層)，以及該第二個“半導體”參考至該閘極層。因此，如下所述地，一半導體-氧化物-氮化物-氧化物-半導體型元件並不限於這些特定材料。
基板402及因此所形成之通道區域412可由適合用於半導體元件製造之任何材料所構成。在一實施例中，基板402係一本體基板，由可包含矽、鍺、矽-鍺或一III-V族化合物半導體材料之單一結晶材料所構成，但不限於此。在另一實施例中，基板402包含具有一頂部磊晶層之本體層。在一特定實施例中，該本體層係由可包含矽、鍺、矽-鍺、一III-V族化合物半導體材料及石英之單一結晶材料所構成，但不限於此，而該頂部磊晶層係由可包含矽、鍺、矽-鍺及一III-V族化合物半導體材料之單一結晶層所構成，但不限於此。在另一實施例中，基板402包含位於一下方本體層上方之中間絕緣體層上的頂部磊晶層。該頂部磊晶層係由可包含矽(也就是，用以形成絕緣體上矽(SOI)半導體基板)、鍺、矽-鍺及一III-V族化合物半導體材料之單一結晶層所構成，但不限於此。該絕緣層係由可包含二氧 化矽、氮化矽及氮氧化矽之材料所構成，但不限於此。該下方本體層係由可包含矽、鍺、矽-鍺、一III-V族化合物半導體材料及石英之單一結晶所構成，但不限於此。基板402及因此所形成之通道區域412可包含摻雜物之雜質原子。在一特定實施例中，通道區域412係P型摻雜，且在一替代性實施例中，通道區域412係N型摻雜。
基板402內之源極和汲極區域410可為具有與通道區域412相反導電性之任何區域。例如，根據本發明一實施例，源極及汲極區域410係N型摻雜區域，而通道區域412係一P型摻雜區域。在一實施例中，基板402及因此所形成之通道區域412係由具有1x1015-1x1019原子/立方公分範圍硼濃度之硼摻雜單結晶矽所構成。源極及汲極區域410係由具有5x1016-5x1019原子/立方公分範圍之N型摻雜物濃度之磷或砷摻雜區域所構成。在一特定實施例中，源極及汲極區域410在基板1000內具有80-200奈米範圍深度。根據本發明一替代性實施例，源極及汲極區域410係P型摻雜區域，而通道區域412係一N型摻雜區域。
穿隧介電層404A可為任何材料，且具有任何合適厚度以在一施加閘極偏壓下，讓電荷載子穿隧至該電荷捕獲層中，而在未施加偏壓於該元件時，對漏電維持一合適障礙。在一實施例中，穿隧介電層404A係經由一熱氧化製程所形成且由二氧化矽、氮氧化矽或其結合所構成。在另一實施例，穿隧介電層404A係經由化學氣相沉積或原子層沉積製程所形成且由可包含氮化矽、氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、鉿鋯氧化物和氧化鑭之介電層所構成，但不限於此。在一特定實施例中，穿隧介電層404A具有1-10奈米範圍之厚度。在一具體實施例中，穿隧介電層404A具有係大 約2奈米厚度。
多層電荷捕獲區域404B可由任何材料所構成且具有適合儲存電荷之任何厚度，並因此增加閘極堆疊404之臨界電壓。在一實施例中，多層電荷捕獲區域404B係經由一化學氣相沉積製程所形成且由可包含化學計量之氮化矽、含矽氮化矽及氮氧化矽之介電材料所構成，但不限於此。根據本發明一實施例，如圖4所述地，多層電荷捕獲區域404B包含介於穿隧介電層404A及電荷捕獲層408之間之氘化層406。氘化層406及電荷捕獲層408可分別由相同材料之氘化衍生物及非氘化衍生物所構。例如，根據本發明一實施例，氘化層406係一氮氧化矽之氘化衍生物，而電荷捕獲層408係形成自氮氧化矽之氫化衍生物。在一實施例中，該多層電荷捕獲區域404B之總厚度係在5-10奈米範圍內。在一特定實施例中，氘化層406及電荷捕獲層408之厚度比值係大約1：1。
多層電荷捕獲區域404B可在氘化層406和電荷捕獲層408之間具有一陡峭界面。也就是，根據本發明一實施例，電荷捕獲層408係無氘的。替代性地，自氘化層406中之高濃度氘移動至電荷捕獲層408中之低濃度氘之氘原子濃度梯度可被形成。因此，根據本發明一替代性實施例，電荷捕獲層408係一部分氘化層，且具有小於氘化層406那個之氘濃度。
該介電層404C可為任何材料且具有一合適厚度以維持對漏電之障礙卻不顯著地降低閘極堆疊404之電容。在一實施例中，頂部介電層404C係經由一化學氣相沉積製程所形成且係由二氧化矽、氮氧化矽、氮化矽或其結合所構成。在另一實施例，頂部介電層404C係原子層沉積製程所形成且係由一高介電係數介電層所構成，其可包含氧化鉿、氧化鋯、矽 酸鉿、氮氧化鉿、鉿鋯氧化物和氧化鑭，但不限於此。在一特定實施例中，頂部介電層404C具有1-20奈米範圍之厚度。
閘極層404D可由適合在一半導體-氧化物-氮化物-氧化物-半導體型電晶體操作期間提供一偏壓之任何導體或半導體材料所構成。根據本發明一實施例，閘極層404D係經由一化學氣相沉積製程所形成且由摻雜多晶矽所構成。在另一實施例中，閘極層404D係經由物理氣相沉積製程所形成且由可包含金屬氮化物、金屬碳化物、金屬矽化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷及鎳之含金屬材料所構成，但不限於此。
一非揮發性電荷捕獲記憶體元件可包含具有大於一氘化層之多層電荷捕獲區域。圖5根據本發明一實施例說明一非揮發性電荷捕獲記憶體元件之剖面圖。
參考至圖5，半導體元件500包含形成於一基板502上方之閘極堆疊504。半導體元件500進一步包含基板502內分別位於閘極堆疊504一側上之源極和汲極區域510，以定義位在閘極堆疊504下面基板502內之通道區域512。閘極堆疊504包含一穿隧介電層504A、一多層電荷捕獲區域504B、一頂部介電層504C和一閘極層504D。因此，閘極層504D與基板502係電性隔離。多層電荷捕獲區域504B包含夾於多層電荷捕獲區域504B之電荷捕獲層508之間的第一氘化層506和第二氘化層516。一對介電間隔側壁514隔離閘極堆層504之側壁。
半導體元件500可為連結圖4半導體元件400中所述之任何半導體元件。基板502、源極和汲極區域510及通道區域512可由分別連結圖4中之基板402、源極和汲極區域410及通道區域412所述之任何材料與 摻雜物雜質原子所構成。穿隧介電層504A、頂部介電層504C和閘極層504D可由分別連結圖4中之穿隧介電層404A、頂部介電層404C和閘極層404D所述之任何材料所構成。
然而，相對於半導體元件400，半導體元件如圖5所述地包含具有在電荷捕獲層508上方之第二氘化層516之多層電荷捕獲區域504B。第一氘化層506和電荷捕獲層508可由分別連結圖4中之氘化層406和電荷捕獲層408所述之任何材料所構成。此外，第二氘化層516也可由連結圖4之氘化層406所述之任何材料所構成。然而，根據本發明一實施例，該多層電荷捕獲區域504B之總厚度係在5-10奈米範圍內，也就是，多層電荷捕獲區域504B具有與圖4之多層電荷捕獲區域404B相同範圍之厚度。因此，各氘化層與該電荷捕獲層之相對厚度比值可不同於半導體元件400的那些比值。例如，在一實施例中，第一氘化層506：電荷捕獲層508：第二氘化層516之厚度比值係分別約為1：2：1。
如同圖4之多層電荷捕獲區域404B，多層電荷捕獲區域504B可在氘化層506和電荷捕獲層508之間具有一陡峭界面。同樣地，一第二陡峭界面可存在於第二氘化層516和電荷捕獲層508之間。也就是，根據本發明一實施例，電荷捕獲層508係無氘的。替代性地，自第一和第二氘化層506和516中之高濃度氘移動至電荷捕獲層508中之低濃度氘之氘原子濃度梯度可被形成。因此，根據本發明一替代性實施例，電荷捕獲層508係一部分氘化層，且具有小於氘化層506和516那個之氘濃度。
一非揮發性電荷捕獲記憶體元件可被製造以包含具有一氘化層之多層電荷捕獲區域。圖6A-I根據本發明一實施例說明代表一非揮發 性電荷捕獲記憶體元件形成之步驟的剖面圖。
參考至圖6A，一基板602被提供。基板602可由任何材料所構成且具有分別連結圖4和5之基板402和502所述之任何特徵。
參考至圖6B，一穿隧介電層620係形成於基板602之頂部表面上。穿隧介電層620可由任何材料、任何製程所形成且具有分別連結圖4和5之穿隧介電層404A和504A所述之任何厚度。
參考至圖6C，一多層電荷捕獲區域622係形成於穿隧介電層620之頂部表面上。根據本發明一實施例，如圖6C所述地，多層電荷捕獲區域622包含在穿隧介電層620及一電荷捕獲層626間之一氘化層624。氘化層624和電荷捕獲層626可由任何材料所構成且具有分別連結圖4氘化層406和電荷捕獲層408所述之任何厚度。多層電荷捕獲區域622和因此所形成之氘化層624與電荷捕獲層626可經由適合在穿隧介電層620上方提供一實質均勻覆蓋物之任何製程所形成。根據本發明一實施例，多層電荷捕獲區域622係經由一化學氣相沉積製程所形成。在一實施例中，氘化層624係先使用氘化形成氣體來形成之，且接下來，電荷捕獲層626接著使用非氘化形成氣體來形成之。在一特定實施例中，多層電荷捕獲區域622實質上係由氮氧化矽所構成，其中，氘化層624係先使用例如氘化矽烷(SiD4)、氘化二氯矽烷(SiD2Cl2)、氧化亞氮(N2O)、氘化氨(ND3)及氧氣(O2)類之形成氣體來形成，但不限於此。電荷捕獲層626接著係使用例如非氘化-雙(三級-丁氨基)矽烷(非氘化-BTBAS)類之形成氣體來形成，但不限於此。在一實施例中，氘化層624及電荷捕獲層626係形成於相同製程步驟中，也就是，它們係利用自氘化形成氣體至非氘化形成氣體之無縫轉換來形成於相同製程 腔室內。
一陡峭氘化及非氘化接面可被呈現於氘化層624及電荷捕獲層626之界面處。因此，根據本發明一實施例，電荷捕獲層626保持無氘的。替代性地，在氘化層624內所呈現之一些氘可在電荷捕獲層626沉積期間或接著之高溫製程步驟期間飄移至電荷捕獲層626。也就是，自氘化層624內之高濃度氘移動至電荷捕獲層626內之低濃度氘之氘原子濃度梯度可被形成。因此，根據本發明一實施例，電荷捕獲層626變成一部分氘化層，但是具有小於氘化層624之氘濃度。在一特定實施例中，氘化形成氣體被運用以形成具有小於氘化層624那個之氘濃度之部分氘化電荷捕獲層626。
參考至圖6D，一頂部介電層628係形成於多層電荷捕獲區域622之頂部表面上。頂部介電層628可由任何材料、任何製程所形成，並具有分別連結圖4和5之頂部介電層404C和504C所述之任何厚度。根據本發明一實施例，頂部介電層628係使用氘化形成氣體來形成。在這類實施例中，氘化頂部介電層628接著充當一氘來源以在一接下來回火製程期間於多層電荷捕獲區域622內形成一無捕獲層。在一特定替代性實施例中，氘化頂部介電層628係使用例如氘化矽烷、氘化二氯矽烷及氧化亞氮類之形成氣體來形成，但不限於此。
參考至圖6E，一閘極層630係形成於頂部介電層628之頂部表面上。閘極層630可由分別連結圖4和5之閘極層404D和504D所述之任何材料和任何製程所形成。因此，一閘極堆疊632可被形成於基板上方。
參考至圖6F，閘極堆疊632被圖案化以在基板602上方形 成一圖案化閘極堆疊604。圖案化閘極堆疊604包含一圖案化穿隧介電層604A、一圖案化多層電荷捕獲區域604B、一圖案化頂部介電層604C及一圖案化閘極層604D。圖案化多層電荷捕獲區域604B包含一圖案化氘化層606及一圖案化電荷捕獲層608。閘極堆疊632可被圖案化以經由適合利用對基板602之高選擇性來提供給閘極堆疊604實質垂直側壁之任何製程來形成圖案化閘極堆疊604。根據本發明一實施例，閘極堆疊632被圖案化以經由一微影成像及蝕刻製程來形成圖案化閘極堆疊604。在一特定實施例中，該蝕刻製程係使用例如四氟化碳(CF4)、氧氣、溴化氫(HBr)及氯氣(Cl2)類氣體之異向蝕刻製程，但不限於此。
參考至圖6G，可期待將摻雜物雜質原子640植入至基板604之露出部分以形成源極和汲極尖端延伸區域650。源極和汲極尖端延伸區域650最後會如下所述地變成接著形成之源極和汲極區域中之一部分。因此，藉由形成該圖案化閘極堆疊604位置所定義之源極和汲極尖端延伸區域650，通道區域612可如圖6G所述般地被定義。在一實施例中，用以形成源極和汲極尖端延伸區域650之摻雜物雜質原子之導電類型和濃度實質上係相同於下述用以形成源極和汲極區域的那些導電類型和濃度。
參考至圖6H，可期待在圖案化閘極堆疊604之側壁上形成一對介電間隔側壁614。最後，參考至圖6I，源極和汲極區域610係將摻雜物雜質原子660植入基板604之露出部分而形成。源極和汲極區域610可具有相同於分別連結圖4和5之源極和汲極區域410和510所述那些之任何特徵。根據本發明一實施例，源極和汲極區域610之變化曲線係如圖6I所述地由介電間隔側壁614、圖案化閘極堆疊604及源極和汲極尖端延伸區域650 所定義。
一非揮發性電荷捕獲記憶體元件可被製造以包含一具有大於一氘化層之多層電荷捕獲區域。圖7A-C根據本發明一實施例說明代表一非揮發性電荷捕獲記憶體元件形成步驟之剖面圖。
參考圖7A，形成於一基板702之頂部表面上之穿隧介電層720被提供。基板702可由任何材料所構成且具有分別連結圖4和5之基板402和502所述之任何特徵。穿隧介電層720可由任何材料、任何製程所形成且具有分別連結圖4和5之穿隧介電層404A和504A所述之任何厚度。
參考至圖7B，一多層電荷捕獲區域722係形成於穿隧介電層720之頂部表面上。根據本發明一實施例，多層電荷捕獲區域722包含一介於穿隧介電層720及一電荷捕獲層726之間之第一氘化層724。此外，多層電荷捕獲區域722如圖7B所述地包含在電荷捕獲層726之頂部表面上之第二氘化層727。第一氘化層724、電荷捕獲層626及第二氘化層727可由任何材料所構成且具有分別連結圖5之第一氘化層506、電荷捕獲層508及第二氘化層516所述之任何厚度。多層電荷捕獲區域722和因此所形成之第一和第二氘化層724和727與電荷捕獲層726可經由適合在穿隧介電層720上方提供一實質均勻覆蓋物之任何製程來形成。根據本發明一實施例，多層電荷捕獲區域722係經由一化學氣相沉積製程所形成。在一實施例中，第一氘化層724係先使用氘化形成氣體來形成，電荷捕獲層726接著係使用非氘化形成氣體來形成，且最後，第二氘化層724係使用氘化形成氣體來形成。在一特定實施例中，多層電荷捕獲區域722實質上係由氮氧化矽所構成，其中，第一氘化層724係先使用例如氘化矽烷、氘化二氯矽烷、氧 化亞氮、氘化氨及氧氣類之形成氣體來形成，但不限於此。電荷捕獲層726接著係使用例如非氘化雙三級丁氨基矽烷、矽烷、二氯矽烷、氧化亞氮、氨及氧氣類之形成氣體來形成，但不限於此。最後，第二氘化層727係使用例如氘化矽烷、氘化二氯矽烷、氧化亞氮、氘化氨及氧氣類之形成氣體來形成，但不限於此。在一具體實施例中，第一氘化層624、電荷捕獲層726和第二氘化層727係以相同製程步驟形成之，也就是，它們係利用自氘化形成氣體至非氘化形成氣體，再回到氘化形成氣體之無縫轉換來形成於相同製程腔室內。
一陡峭氘化及非氘化接面可被呈現於第一氘化層724、第二氘化層727及電荷捕獲層726之界面處。因此，根據本發明一實施例，電荷捕獲層626保持無氘的。替代性地，在第一和第二氘化層724和727內所呈現之一些氘可在電荷捕獲層726和第二氘化層727沉積期間或接著之高溫製程步驟期間飄移至電荷捕獲層726。也就是，自第一和第二氘化層724和727內之高濃度氘移動至電荷捕獲層726內之低濃度氘之氘原子濃度梯度可被形成。因此，根據本發明一實施例，電荷捕獲層726變成一部分氘化層，但是具有小於第一和第二氘化層724和727之氘濃度。在一特定實施例中，氘化形成氣體被運用以形成具有小於氘化層724那個之氘濃度之部分氘化電荷捕獲層726。
參考至圖7C，類似於連結圖6D-I所述那些之製程步驟被實施以形成具有大於一氘化層之非揮發性電荷捕獲記憶體元件。因此，一圖案化閘極堆疊704係形成於一基板702上方。源極和汲極區域710係分別形成於圖案化閘極堆疊704一側上以定義一通道區域712。圖案化閘極堆疊704 包含一圖案化穿隧介電層704A、一圖案化多層電荷捕獲區域704B、一圖案化頂部介電層704C及一圖案化閘極層704D。圖案化多層電荷捕獲區域704B包含將圖案化電荷捕獲層708夾在中間之一圖案化第一氘化層706及一圖案化第二氘化層716。
配置方式及替代例
在一觀點中，本揭示係指向電荷捕獲記憶體元件，包含一或更多氘化層及具有一或更多氮化物層之分離式多層電荷捕獲區域。圖8A係說明一這類實施例剖面側視之方塊圖。
參考至圖8A，該記憶體元件800包含具有形成於一矽基板808之表面806上方或形成一基板上之一矽層表面上方之分離式多層電荷捕獲區域804之閘極堆疊802。大體上，該元件800進一步包含對準該閘極堆疊802並由一通道區域812分開之一或更多擴散區域810，例如，源極和汲極區域或結構。
除了該多層電荷捕獲區域804外，該閘極堆疊802還進一步包含分開或電性隔離該閘極堆疊與該通道區域812之薄穿隧介電層814、一頂部或阻擋氧化物層816和一閘極層818。
該多層電荷捕獲區域804大體上包含具有不同之矽、氧和氮組成成分之至少二層。在一實施例中，該多層電荷捕獲區域包含有一實質上無捕獲之含矽又含氧氮化物之第一氮化物層820和一捕獲密集之含矽、含氮又缺氧氮化物之第二氮化物層822。已發現到一含矽又含氧氮化物之第一氮化物層820降低程式化及抹除後之電荷損失率，其在該保留模式中係顯現一小電壓偏移。一含矽、含氮又缺氧之第二氮化物層816改善該速度 並增加程式化和抹除電壓間之初始差異，卻未危及使用該矽-氧化物-氮氧化物-氧化物-矽結構實施例所製造之記憶體元件電荷損失率，因而延伸該元件操作壽命。
除了該第一和第二氮化物層820、822外，該多層電荷捕獲區域804還進一步包含一或更多氘化層。在所示實施例中，該多層電荷捕獲區域804包含分開該第一氮化物層820與該穿隧介電層814之第一氘化層824及分開該第二氮化物層822與該阻擋介電層818之第二氘化層826。該第一和第二氘化層824、826可由與用以形成該第一和第二氮化物層820、822相同材料之氘化衍生物所構成。例如，在該第一和第二氮化物層820、822包含氮化矽及/或氮氧化矽實施例中，該第一和第二氘化層824、826可由一氮氧化矽之氘化衍生物所構成。
在一實施例中，該多層電荷捕獲區域804之總厚度係在5-10奈米範圍內，個別氘化層及氮化物層之厚度係約略相等的。
多層電荷捕獲區域804可在該第一氘化層824和該第一氮化層820之間具有一陡峭界面。也就是，根據一實施例，該第一氮化層820係無氘的。替代性地，自該第一氘化層824中之高濃度氘移動至該第一氮化層820中之低濃度氘之氘原子濃度梯度可被形成。因此，根據一替代性實施例，該第一氮化層820係一部分氘化層，且具有小於該第一氘化層824那個之氘濃度。
基板808及因此所形成之通道區域812可由適合用於半導體元件製造之任何材料所構成。在一實施例中，基板802係一本體基板，由可包含矽、鍺、矽-鍺或一III-V族化合物半導體材料之材料所構成，但不限 於此。在另一實施例中，基板808包含具有一頂部磊晶層之本體層，由包含製造該記憶體元件800之矽、鍺、矽-鍺、一III-V族化合物半導體材料及石英之材料所構成，但不限於此。基板808及因此所形成之通道區域812可包含摻雜物雜質原子。在一特定實施例中，該通道區域812包含多結晶矽或多晶矽且係P型摻雜，或在一替代性實施例中，N型摻雜。在另一特定實施例中，該通道區域812包含再結晶多晶矽且不是P型就是N型摻雜。
基板808內之源極和汲極區域810可為具有與通道區域812相反導電性之任何區域。例如，在一實施例中，源極和汲極區域810係N型摻雜區域，而通道區域812係一P型摻雜區域。在本實施例一版本中，基板808及因此所形成之通道區域812係由具有1X1015-1x1019原子/立方公分範圍硼濃度之硼摻雜矽所構成。源極和汲極區域810係由具有5x1016-5x1019原子/立方公分範圍之N型摻雜物濃度之磷或砷摻雜區域所構成。在一特定實施例中，源極和汲極區域810在基板808內具有80-200奈米範圍深度。在一替代性實施例，源極和汲極區域810係P型摻雜區域，而通道區域812係一N型摻雜區域。
該穿隧介電層814可為任何材料，且具有任何合適厚度以在一施加閘極偏壓下，讓電荷載子穿隧至該多層電荷捕獲區域804中，而在未施加偏壓於該記憶體元件800時，對漏電維持一合適障礙。在一實施例中，穿隧介電層814係經由一熱氧化製程所形成且由二氧化矽、氮氧化矽或其結合所構成。在另一實施例，穿隧介電層814係經由化學氣相沉積或原子層沉積製程所形成且由可包含氮化矽、氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、鉿鋯氧化物和氧化鑭之介電層所構成，但不限於此。在一特定實 施例中，穿隧介電層814具有1-10奈米範圍之厚度。在一具體實施例中，穿隧介電層814具有係大約2奈米厚度。
阻擋介電層816可由一材料所構成且具有一合適厚度以對漏電維持一障礙卻不顯著地降低該閘極堆疊802之電容。在一實施例中，該阻擋介電層816係經由一化學氣相沉積製程所形成且由二氧化矽、氮氧化矽、氮化矽或其結合所構成。在另一實施例，該阻擋介電層816係經由原子層沉積製程所形成且由可包含氮化矽、氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、鉿鋯氧化物和氧化鑭之高介電係數介電層所構成，但不限於此。在一特定實施例中，阻擋介電層816具有1-20奈米範圍之厚度。
閘極層818可由適合在一半導體-氧化物-氮化物-氧化物-半導體型電晶體操作期間提供一偏壓之任何導體或半導體材料所構成，包含摻雜多晶矽及一含金屬材料。在一特定實施例，該閘極層818具有1-20奈米範圍之厚度。
在圖8B所示之另一實施例中，該多層電荷捕獲區域804進一步包含有分開該第一氮化物層820與該第二氮化物層之氧化物822之氧化物之中間氧化物或抗穿隧層828。在該記憶體元件800一抹除期間，電洞往該阻擋介電層816漂移，但是多數捕獲電洞電荷卻形成於該第二氮化物層822。程式化後之電子電荷累積於該第二氮化物層822之界面處，因而在該第一氮化物層820之下方界面處，具有較少之電荷累積。更進一步，因為該抗穿隧層828之故，在該第二層822內之捕獲電子電荷穿隧可能性實質上被降低。這個可較於該些傳統記憶體元件產生較低漏電的結果。
雖然上面顯示並描述為具有二氮化物層，也就是一第一和一 第二層，然本發明並不如此限定，且該多層電荷捕獲區域可包含一些，即n氮化物層，其中任一者或全部可具有不同化學計量之氧、氮及/或矽組成成分。尤其是考慮到具有高達5層，且也許更多之氮化物層之多層電荷儲存結構，每一氮化物層具有不同之化學計量組成成分。這些層中之至少一些會由一或更多相當薄的氧化物層分開彼此。然而，如那些熟知此項技術之人士所理解地，大體上可期待儘可能用最少層來完成一要求結果，以降低生產該元件所需之製程步驟，並由此提供一較簡單且更耐用之製程。甚至，儘可能用最少層也導致較高良率，因為控制較少層之化學計量組成成分及尺寸係較簡單。
現在參考圖9流程圖來說明根據一實施例之形成或製造一包含一分離式多層電荷捕獲區域之記憶體元件之方法。
參考圖9，該方法始於在一基板(900)表面上之含矽層上方形成一穿隧介電層。如上所述地，在一實施例中，該穿隧介電層包括二氧化矽(SiO2)且係一電漿氧化製程、現場蒸汽產生技術(ISSG)或一基氧化製程來形成或沉積，在該基氧化製程中，氫氣(H2)及氧氣(O2)被引進至一製程腔室中以在該基板一表面處形成自由基，以耗用一部分基板並形成該穿隧介電層，而無一燃燒事件來熱分解該氫氣及氧氣。
該第一氘化層係接著形成於該穿隧介電層(902)一表面上。該第一氘化層可以一低壓化學氣相沉積製程，使用包括例如矽烷(SiH4)、氯矽烷(SiH3Cl)、二氯矽烷或DCS(SiH2Cl2)、四氯矽烷(SiCl4)或雙三級丁氨基矽烷(BTBAS)類之矽來源，例如氧氣(O2)或氧化亞氮(N2O)類之氧來源，及例如氘化氨(ND3)類之含氘氮來源之製程氣體來形成或沉積之。
接著，該多層電荷捕獲區域之第一氮化物或含氮化物層係形成於該第一氘化層(904)一表面上。在一實施例中，該第一氮化物層係以一低壓化學氣相沉積製程，使用包括例如矽烷(SiH4)、氯矽烷(SiH3Cl)、二氯矽烷或DCS(SiH2Cl2)、四氯矽烷(SiCl4)或雙三級丁氨基矽烷(BTBAS)類之矽來源，例如氮氣(H2)、氨(NH3)、三氧化氮(NO3)或氧化亞氮(N2O)類之氮來源，及例如氧氣(O2)或氧化亞氮N2O類之含氧氣體來形成或沉積之。例如，該第一氮化物層可藉由將該基板放置於一沉積腔室並引進包含氧化亞氮、氨及二氯矽烷之製程氣體，同時，維持該腔室在大約自5毫托耳(mT)至500毫托耳壓力下並維持該基板在大約自700攝氏度至850攝氏度，且在一些實施例中至少約為760攝氏度之溫度下，持續一段大約自2.5分鐘至20分鐘的時間，而被沉積於該第一氘化層上方。尤其，該製程氣體可包含以約從8：1至1：8比值混合氧化亞氮和氨之第一氣體混合物及約從1：7至7：1比值混合二氯矽烷和氨之第二氣體混合物，且可以大約每分鐘5至200標準立方公分(sccm)之流速來引進。已發現到在這些條件下所產生或沉積之氮氧化物層產生一含矽又含氧之第一氮化物層。
一抗穿隧層係接著形成或沉積於該第一氮化物層(906)一表面上。如同該穿隧氧化物層般地，該抗穿隧層可經由包含一電漿氧化製程、現場蒸汽產生技術(ISSG)或一基氧化製程之任何合適手段來形成或沉積之。在一實施例中，該基氧化製程涉及將氫氣(H2)及氧氣(O2)流入一批次處理腔室或熔爐中，以經由氧化耗用一部分第一氮化物層來造成該抗穿隧層之生長。
該多層電荷捕獲區域之第二氮化物層係接著形成於該抗穿 隧層(908)一表面上。該第二氮化物層可以一化學氣相沉積製程，使用包含氧化亞氮、氨及二氯矽烷之製程氣體，於大約自5毫托耳至500毫托耳腔室壓力下，並於大約700攝氏度至850攝氏度，且在一些實施例中至少約為760攝氏度之基板溫度下，持續一段大約自2.5分鐘至20分鐘時間來沉積於該抗穿隧層上方。尤其，該製程氣體可包含以約從8：1至1：8比值混合氧化亞氮和氨之第一氣體混合物及約從1：7至7：1比值混合二氯矽烷和氨之第二氣體混合物，且可以大約每分鐘5至20標準立方公分之流速來引進。已發現到在這些條件下所產生或沉積之氮氧化物層產生一含矽、含氮又缺氧之第二氮化物層。
在一些實施例中，該第二氮化物層可以一化學氣相沉積製程，使用包含以約從1：7至7：1比值混合雙三級丁氨基矽烷和氨(NH3)之製程氣體，來沉積於該抗穿隧層上方，以進一步包含一所選碳濃度來增加其中之捕獲數量。在該第二氮氧化物層中之所選碳濃度可包含大約從5%至15%之碳濃度。
選擇性地，在該多層電荷捕獲區域包含一第二氘化層所在處，該記憶體元件之製造方法可進一步包含在該第二氮化層(910)上形成該第二氘化層。如同該第一氘化層般地，該第二氘化層可以一低壓化學氣相沉積製程，使用包括例如矽烷(SiH4)、氯矽烷(SiH3Cl)、二氯矽烷或DCS(SiH2Cl2)、四氯矽烷(SiCl4)或雙三級丁氨基矽烷(BTBAS)類之矽來源，例如氧氣(O2)或氧化亞氮N2O類之氧來源，及例如氘化氨(ND3)類之含氘氮來源來形成或沉積之。
接著，一頂部或阻擋介電層係形成於該多層電荷捕獲區域之 第二氮化物層或該第二氘化層(912)之一表面上。如上所述地，該阻擋介電層可包含具有一高介電係數介電質之任何合適介電材料，包含二氧化矽、氮氧化矽、氮化矽或其結合。在一實施例中，該阻擋介電層包含使用一化學氣相沉積製程所熱生長或沉積之相當厚的二氧化矽層。大體上，該製程涉及在一沉積腔室內，將該基板曝露於例如矽烷、氯矽烷或二氯矽烷類之矽來源及例如氧氣或氧化亞氮類之含氧氣體中，在大約從50毫托耳至1000毫托耳壓力下，持續一段約自10分鐘至120分鐘的時間，同時，維持基板在650℃至850℃溫度下。替代性地，如同該穿隧氧化物層般地，該阻擋介電層可經由包含一電漿氧化製程、現場蒸氣產生技術(ISSG)或一基氧化製程之任何合適手段來形成或沉積之。
最後，一閘極層係形成於該阻擋介電層(914)一表面上。在一實施例中，該閘極層係經由一化學氣相沉積製程所形成且由摻雜多晶矽所構成。在另一實施例中，該閘極層係經由物理氣相沉積製程所形成且由可包含金屬氮化物、金屬碳化物、金屬矽化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷或鎳之含金屬材料所構成，但不限於此。
在另一觀點中，本揭示也指向包含在一基板表面上或上方所形成一通道區域之二或更多側上方之電荷捕獲區域之多閘極或多閘極表面記憶體元件，及其製造方法。多閘極元件包含平面式及非平面式元件兩者。一平面式多閘極元件(未顯示)大體上包含一雙閘極平面式元件，其中，一些第一層被沉積以在接著形成之通道區域下面形成一第一閘極，且一些第二層被沉積於其上方以形成一第二閘極。一非平面式多閘極元件大體上包含形成於一基板表面上或上方並由一閘極環繞於三或更多側上之水平或垂直 通道區域。
圖10A說明包含一電荷捕獲區域之非平面式多閘極元件。參考至圖10A，該記憶體元件1000，通常稱之為鰭狀物場效電晶體，包含形成自一半導體材料薄膜或薄層之通道區域1002，位於一基板1006上之一表面1004上方並連接該記憶體元件之源極1008和汲極1010。該通道區域1002之三側係由形成該元件之閘極1012之鰭狀物所封閉。該閘極1012(自源極至汲極方向進行估測)之厚度決定該元件之有效通道長度。
根據本揭示，圖10A之非平面式多閘極記憶體元件1000可包含一具有一或更多氘化層之分離式電荷捕獲區域。圖10B係圖10A之非平面式多閘極元件之一部分剖面圖，包含一部分基板1006、通道1002及說明一多層電荷捕獲區域1014之閘極堆疊1012。該閘極1012進一步包含位在一凸起通道區域1002上方之穿隧介電層1016、一阻擋介電層1018及位在該阻擋層上方以形成該記憶體元件1000之控制閘極之閘極層1020。如同上述實施例般地，在一些實施例中，該閘極層1020可包含一金屬或一摻雜多晶矽。該通道區域1002及閘極1012可直接形成於基板1006上或形成於該基板上或上方之例如一埋入式氧化物層之絕緣或介電層1022上。
參考至圖10B，在一實施例中，該多層電荷捕獲區域1014包含位在該穿隧介電層1016上方之至少一第一氘化層1024、位在該第一氘化層1024上方之一第一氮化物層及位在該第一氮化物層上或上方之一第二氮化物層1028。大體上，該第二氮化物層1028包含一含矽又缺氧氮化物層並包含散佈於多個電荷捕獲層之多數電荷捕獲，而該第一氮化物層1026包含一含氧氮化物或氮氧化矽且相對於該頂部電荷捕獲層係含氧的，以減少 其中之電荷捕獲數量。含氧係意謂著在該第一氮化物層1026中之氧濃度係大約從15至40%，然而在頂部電荷捕獲層1026中之氧濃度係大約小於5%。
在一些實施例中，例如所示那個，該多層電荷捕獲區域1014進一步包含分開該第二氮化物層1028與該第一氮化物層1026之至少一薄的中間氧化物或抗穿隧層1030。如上所述，該抗穿隧層1030實質上降低在程式化期間，累積於該第二氮化物層1028界面處之電子電荷穿隧至該第一氮化物層1026之可能性。
如同上述實施例般地，該第一氮化物層1026及該第二氮化物層1028中任一者或兩者可包含氮化矽或氮氧化矽，並可例如經由包含氧化亞氮/氨及二氯矽烷/氨氣體混合物之化學氣相沉積製程以量身定做之比值和流速來提供一含矽又含氧之氮氧化物層而形成之。該多層電荷捕獲區域之第二氮化物層係接著形成於該中間氧化物層上。該第二氮化物層1028具有不同於該第一氮化物層1026那個之氧、氮及/或矽化學計量組成成分，也可經由一化學氣相沉積製程，使用包含二氯矽烷/氨及氧化亞氮/氨氣體混合物之製程氣體，以量身定做之比值和流速來提供一含矽又含氧之氮氧化物層而形成之。
在包含一含氧化物之抗穿隧層1030之那些實施例中，該抗穿隧層可使用基氧化作用來氧化該第一氮化物層1026至一所選深度而形成之。基氧化作用可在例如1000-1100攝氏度溫度下使用單一晶圓工具或在800-900攝氏度溫度下使用一批次反應器工具來執行。一氫氣和氧氣混合物可在300-500托耳壓力下運用於一批次製程或在10-15托耳壓力下使用一單一氣相工具，使用單一晶圓工具則持續1-2分鐘時間，或者，使用一批次製 程則持續30分鐘-1小時時間。
在一些實施例中，例如所示那個，該多層電荷捕獲區域1014進一步包含位在該第二氮化物層1028上方並分開該第二氮化物層與該阻擋介電層1018之一第二氘化層1032。如同上述實施例般地，該第二氘化層1032具有一低於該第一氘化層1024之氘濃度之氘濃度。
在圖11A和11B所示之另一實施例中，該記憶體元件可包含由位在連接該記憶體元件之源極和汲極之基板表面上方之半導體薄膜所形成之奈米線通道。奈米線通道係意謂著在一結晶矽材料薄條帶內所形成之傳導通道區域，具有最大剖面尺寸約為10奈米(nm)或更小，且較佳地，大約小於6奈米。選擇性地，該通道區域可被形成以相對於該通道一長軸具有<100>表面結晶方位。
參考至圖11A，該記憶體元件1100包含形成自一基板1106上之表面上或上方之半導體材料薄膜或薄層並連接該記憶體元件之源極1108和汲極1110之水平奈米線通道區域1102。在所示實施例中，該元件具有一繞式閘極(GAA)結構，其中，該奈米通道區域1102之所有邊側係由該元件之閘極1112所封閉。該閘極1112(自源極至汲極方向進行估測)之厚度決定該元件之有效通道區域長度。
根據本揭示，圖11A之非平面式多閘極記憶體元件1100可包含一分離式電荷捕獲區域。圖11B係圖11A之非平面式多閘極元件之一部分剖面圖，包含一部分基板1106、奈米線通道區域1102及說明一分離式電荷儲存區域之閘極1112。參考至圖11B，除一分離式電荷捕獲區域外，該閘極1112還包含位在該奈米線通道1102上方之穿隧介電層1114、一阻擋 介電層1116及位在該阻擋層上方以形成該記憶體元件1100之控制閘極之閘極層1118。該閘極層1118可包括一金屬或一摻雜多晶矽。
該分離式電荷捕獲區域包含位在該穿隧介電層1114上方之至少一第一氘化層1120，位在該第一氘化層1120上方之含氮化物之內部或第一氮化物層1122及位在該第一氮化物層1122上方之含氮化物之外部或第二氮化物層1124。大體上，該第二氮化物層1124包括一含矽又缺氧氮化物層並包括散佈於分離式多層電荷捕獲區域之多數電荷捕獲，而該第一氮化物層1122包括一含氧氮化物或氮氧化矽且相對於該第二氮化物層1124係含氧的，以減少其中之電荷捕獲數量。
在一些實施例中，如同所示那個，該分離式電荷捕獲區域進一步包含至少一薄的中間氧化物或抗穿隧層1126，以分開該第二氮化物層1124與該第一氮化物層1122。如上所述地，該抗穿隧層1126實質上降低在程式化期間所累積於該第二氮化物層1124之界面處之電子電荷穿隧至該第一氮化物層1122之可能性。
如同上述實施例，該第一氮化物層1122及該第二氮化物層1124中任一者或兩者可包括氮化矽或氮氧化矽。該第一氮化物層1122可例如經由包含氧化亞氮/氨及二氯矽烷/氨氣體混合物之化學氣相沉積製程，以量身定做之比值和流速來提供一含矽又含氧之氮氧化物層而形成之。該第二氮化物層1124具有不同於該第一氮化物層1122那個之氧、氮及/或矽化學計量組成成分，也可經由一化學氣相沉積製程，使用包含二氯矽烷/氨及氧化亞氮/氨氣體混合物之製程氣體，以量身定做之比值和流速來提供一含矽又缺氧之第二氮化物層而形成或沉積之。
在包含一含氧化物之抗穿隧層1126之那些實施例中，該抗穿隧層可使用基氧化作用來氧化該內部電荷捕獲層1720至一所選深度而形成之。基氧化作用可在例如1000-1100攝氏度溫度下使用單一晶圓工具或在800-900攝氏度溫度下使用一批次反應器工具來執行之。一氫氣和氧氣混合物可在300-500托耳壓力下運用於一批次製程或在10-15托耳壓力下使用單一氣相工具，使用單一晶圓工具則持續1-2分鐘，或者，使用一批次製程則持續30分鐘-1小時。
在一些實施例中，例如所示那個，該多層電荷捕獲區域1014進一步包括位在該第二氮化物層1124上方並分開該第二氮化物層與該第阻擋介電層1116之第二氘化層1128。如同上述實施例，該第二氘化層1128具有低於該第一氘化層1120氘濃度之氘濃度。
圖11C說明圖11A中安排成位元成本可調或BiCS架構1130之非平面式多閘極元件垂直串之剖面圖。該架構1130由一非平面式多閘極元件1100垂直串或堆疊所構成，其中，每一個元件或單元包含位在該基板1106上方並連接該記憶體元件之源極和汲極(未顯示於本圖形中)之通道區域1102，具有一繞式閘極(GAA)結構，其中，該奈米線通道區域1102之所有邊側係由一閘極1112所封閉。相較於一簡單層堆疊，該BiCS架構減少關鍵性微影成像步驟數，導致每一記憶體位元之成本下降。
在另一實施例中，該記憶體元件係或包含一非平面式元件，內含由一基板上之一些傳導半導體層上方或之處凸出的半導體材料內或之中所形成之一垂直奈米線通道。在圖12A切面所示之本實施例一版本中，該記憶體元件1200包括由連接該元件之源極1804和汲極1806之半導體材 料圓柱體中所形成之垂直奈米線通道區域1202。該通道區域1202係由一穿隧介電層1208、一多層電荷捕獲區域1210、一阻擋層1212及位於該阻擋層上方以形成該記憶體元件1200之控制閘極之閘極層1214所環繞。該通道區域1202可包含在一實質上為固態半導體材料之圓柱體外層內之環狀區域，或可包含形成於一介電填充材料圓柱體上方之環狀層。如同上述水平奈米線，該通道區域1202可包括用以形成一單結晶通道之多晶矽或再結晶多晶矽。選擇性地，在該通道區域1202包含一結晶矽所在處，該通道可被形成以相對於該通道一長軸具有<100>表面結晶方位。
在一些實施例中，例如圖12B所示那個，該多層電荷捕獲區域1210可為一分離式電荷捕獲區域，包含位在該穿隧介電層1208上方之至少一第一氘化層1216，一內部或第一氮化物層1218或位在該第一氘化層1216上方之含氮化物層，及一外部或第二氮化物層1220或位在該第一氮化物層1218上方之含氮化物層1124。選擇性地，如同該實施例所示地，該第一和第二氮化物層1218、1220可由一中間氧化物或抗穿隧層1222所分開。
如同上述實施例，該第一氮化物層1218及該第二氮化物層1220中任一者或兩者可包括氮化矽或氮氧化矽。該第一氮化物層1218可由例如包含氧化亞氮/氨及二氯矽烷/氨氣體混合物之化學氣相沉積製程，以量身定做之比值和流速來提供一含矽又含氧之第一氮化物層而形成之。該第二氮化物層1220具有不同於該第一氮化物層1218那個之氧、氮及/或矽化學計量組成成分，也可經由一化學氣相沉積製程，使用包含二氯矽烷/氨及氧化亞氮/氨氣體混合物之製程氣體，以量身定做之比值和流速來提供一含矽又缺氧之第二氮化物層而形成或沉積之。
在一些實施例中，例如所示那個，該多層電荷捕獲區域1210進一步包括位在該第二氮化物層1220上方並分開該第二氮化物層與該第阻擋介電層1212之第二氘化層1224。如同上述實施例，該第二氘化層1224具有低於該第一氘化層1212氘濃度之氘濃度。
因此，一非揮發性電荷捕獲記憶體元件已被揭示。該元件包含具有一通道區域及一對源極和汲極區域之基板。一閘極堆疊係在該基板之通道區域上方且介於該對源極和汲極區域之間。根據本發明一實施例，該閘極堆疊包含具有一第一氘化層之多層電荷捕獲區域。在一實施例中，該多層電荷捕獲區域進一步包含一無氘電荷捕獲層。在一替代性實施例中，該多層電荷捕獲區域包含具有小於該第一氘化層那個氘濃度之部分氘化電荷捕獲層。

Claims (19)

  1. 一種電荷捕獲記憶體元件，包括：一基板，具有一源極區域、一汲極區域及電性連接該源極區域和汲極區域之一通道區域；一穿隧介電層，置於該基板之通道區域上方；以及一多層電荷捕獲區域，包含置於該穿隧介電層上之一第一氘化層，置於該第一氘化層上之一第一氮化物層及置於該第一氮化物層上方之一第二氮化物層，其中該第一氮化物層包括一實質上無捕獲之含氧氮化物層，且該第二氮化物層包括一捕獲密集之缺氧氮化物層。
  2. 如申請專利範圍第1項之記憶體元件，其中，該第一氘化層包括用以形成該第一氮化物層之材料之氘化衍生物。
  3. 如申請專利範圍第2項之記憶體元件，其中，該第一氮化物層被氘化，且其中，該第一氮化物層內之氘濃度係低於該第一氘化層內之氘濃度。
  4. 如申請專利範圍第3項之記憶體元件，其中，具有自該第一氘化層內之高氘濃度至該第一氮化物層內之低氘濃度之氘原子濃度梯度。
  5. 如申請專利範圍第1項之記憶體元件，進一步包括一置於該第二氮化物層上方之第二氘化層。
  6. 如申請專利範圍第1項之記憶體元件，其中，該通道區域包括再結晶多晶矽。
  7. 如申請專利範圍第1項之記憶體元件，其中，該多層電荷捕獲區域進一步包括含有分開該第一氮化物層與該第二氮化物層之氧化物之一抗穿隧層。
  8. 一種電荷捕獲記憶體元件，包括：一基板，具有一源極區域、一汲極區域及形成自該基板一表面上方之半導體材料薄膜並電性連接該源極和汲極之一通道區域；一穿隧介電層，置於該基板之通道區域上方；以及一多層電荷捕獲區域，包含置於該穿隧介電層上之一第一氘化層，置於該第一氘化層上之一第一氮化物層及置於該第一氮化物層上方之一第二氮化物層，其中該第一氮化物層包括一實質上無捕獲之含氧氮化物層，且該第二氮化物層包括一捕獲密集之缺氧氮化物層。
  9. 如申請專利範圍第8項之記憶體元件，其中，該第一氮化物層被氘化，且其中，該第一氮化物層內之氘濃度係低於該第一氘化層內之氘濃度。
  10. 如申請專利範圍第8項之記憶體元件，進一步包括一置於該第二氮化物層上方之第二氘化層。
  11. 如申請專利範圍第8項之記憶體元件，其中，該通道區域包括多晶矽。
  12. 如申請專利範圍第11項之記憶體元件，其中，該通道區域包括再結晶多晶矽。
  13. 一種電荷捕獲記憶體元件，包括：一垂直通道，由自一基板表面上所形成之第一擴散區域延伸至該基板表面上方所形成之第二擴散區域的半導體材料凸出物所形成，該垂直通道電性連接該第一擴散區域至該第二擴散區域；一緊靠該垂直通道之穿隧介電層；一多層電荷捕獲區域，包含緊靠該穿隧介電層之一第一氘化層，緊靠 該第一氘化層之含氧氮化物之一第一氮化物層，及位在該第一氮化物層上方之含矽又缺氧氮化物之一第二氮化物層。
  14. 如申請專利範圍第13項之記憶體元件，其中，該第一氮化物層被氘化，且其中，該第一氮化物層內之氘濃度係低於該第一氘化層內之氘濃度。
  15. 如申請專利範圍第13項之記憶體元件，進一步包括一置於該第二氮化物層上方之第二氘化層。
  16. 如申請專利範圍第13項之記憶體元件，其中，該通道區域包括再結晶多晶矽。
  17. 如申請專利範圍第13項之記憶體元件，其中，該多層電荷捕獲區域進一步包括含有分開該第一氮化物層與該第二氮化物層之氧化物之一抗穿隧層。
  18. 如申請專利範圍第17項之記憶體元件，其中，該通道區域包括多晶矽。
  19. 如申請專利範圍第18項之記憶體元件，其中，該通道區域包括再結晶多晶矽。
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